KR20110120851A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

새로운 가변 저항 소자를 이용하여, 셀 상태의 안정성 및 데이터 유지성을 향상시킨 불휘발성 반도체 장치를 제공한다. 복수의 제1 배선(27)과, 이들 복수의 제1 배선(27)과 교차하는 복수의 제2 배선(36)과, 제1 및 제2 배선(27, 36)의 교차부에서 양쪽 배선 간에 접속되고, 천이 원소로 되는 양이온을 함유하는 복합 화합물로서 양이온의 이동에 의해 저항값이 변화하고, 이 저항값의 변화에 의해 정보를 기억하는 가변 저항 소자(31)를 포함하는 메모리 셀 MC와, 가변 저항 소자(31)의 측면을 덮어 가변 저항 소자(31)의 측면에서의 양이온의 이동을 억제하는 보호막(33)을 구비하였다.

Description

불휘발성 반도체 기억 장치 {NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 가변 저항 소자를 이용한 불휘발성 반도체 기억 장치에 관한 것이다.
종래, 전기적으로 재기입 가능한 불휘발성 메모리로서는, 플로팅 게이트 구조를 갖는 메모리 셀을 NAND 접속 또는 NOR 접속하여 메모리 셀 어레이를 구성한 플래시 메모리가 주지이다. 또한, 불휘발성이고 또한 고속의 랜덤 액세스가 가능한 메모리로서, 강유전체 메모리도 알려져 있다.
한편, 메모리 셀의 미세화를 한층 더 도모하는 기술로서, 가변 저항 소자를 메모리 셀에 사용한 저항 변화형 메모리가 제안되어 있다. 가변 저항 소자로서는, 칼코게나이드 화합물의 결정/아몰퍼스화의 상태 변화에 의해 저항값을 변화시키는 상 변화 메모리 소자, 터널 자기 저항 효과에 의한 저항 변화를 이용하는 MRAM 소자, 도전성 폴리머에 의해 저항 소자가 형성되는 폴리머 강유전성 RAM(PFRAM)의 메모리 소자, 전기 펄스 인가에 의해 저항 변화를 일으키는 RRAM 소자 등이 알려져 있다(특허 문헌 1).
이 저항 변화형 메모리는 트랜지스터 대신 쇼트키 다이오드와 저항 변화 소자의 직렬 회로에 의해 메모리 셀을 구성할 수 있으므로, 적층이 용이하고 3차원 구조화함으로써 한층 더 고집적화가 도모된다고 하는 이점이 있다(특허 문헌 2).
[특허 문헌 1] 일본 특허 공개 2006-344349호, 단락 0021
[특허 문헌 2] 일본 특허 공개 2005-522045호
그러나, 전술한 종래의 저항 변화형 메모리에서는, 외부로부터 공급되는 에너지에 의해 내부의 저항값을 변화시키는데, 셀 상태의 안정성 및 데이터 유지성이라고 하는 면에서는, 아직 실용 단계의 영역에 도달하고 있지 않은 것이 실정이다.
본 발명은, 새로운 가변 저항 소자를 이용하여, 셀 상태의 안정성 및 데이터 유지성을 향상시킨 불휘발성 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 복수의 제1 배선과, 이들 복수의 제1 배선과 교차하는 복수의 제2 배선과, 상기 제1 및 제2 배선의 교차부에서 양쪽 배선 간에 접속되고, 저항값의 변화에 의해 정보를 기억하는 가변 저항 소자를 포함하는 메모리 셀과, 상기 가변 저항 소자의 측면을 덮어 상기 가변 저항 소자의 측면에서의 양이온의 이동을 억제하는 보호막을 구비한 것을 특징으로 한다.
본 발명의 다른 양태에 따른 불휘발성 반도체 기억 장치는, 복수의 제1 배선과, 이들 복수의 제1 배선과 교차하는 복수의 제2 배선과, 상기 제1 및 제2 배선의 교차부에서 양쪽 배선 간에 접속되고, 저항값의 변화에 의해 정보를 기억하는 가변 저항 소자를 포함하는 메모리 셀과, 상기 가변 저항 소자의 측면을 덮어 상기 가변 저항 소자의 측면에서의 환원 반응, 산화 반응 및 음이온의 이동 중 적어도 하나를 억제하는 보호막을 구비한 것을 특징으로 한다.
본 발명에 따르면, 새로운 가변 저항 소자를 이용하여, 셀 상태의 안정성 및 데이터 유지성을 향상시킨 불휘발성 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 메모리의 블록도.
도 2는 본 발명의 제1 실시 형태에 따른 불휘발성 메모리의 메모리 셀 어레이의 일부의 사시도.
도 3은 도 2에서의 I-I'선에서 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도.
도 4는 본 발명의 제1 실시 형태에서의 가변 저항 소자의 일례를 도시하는 모식적인 단면도.
도 5는 본 발명의 제1 실시 형태에서의 가변 저항 소자의 다른 예를 도시하는 모식적인 단면도.
도 6은 본 발명의 제1 실시 형태에서의 비오믹 소자의 예를 도시하는 모식적인 단면도.
도 7은 본 발명의 다른 실시 형태에 따른 메모리 셀 어레이의 일부를 도시하는 사시도.
도 8은 도 7에서의 II-II'선에서 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도.
도 9는 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 단면도.
도 10a는 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 제조 공정을 나타내는 플로우차트.
도 10b는 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 제조 공정을 나타내는 플로우차트.
도 10c는 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 제조 공정을 나타내는 플로우차트.
도 11은 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 나타낸 사시도.
도 12는 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 나타낸 사시도.
도 13은 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 나타낸 사시도.
도 14는 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 나타낸 사시도.
도 15는 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 나타낸 사시도.
도 16은 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 나타낸 사시도.
도 17은 본 발명의 다른 실시 형태에 따른 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 나타낸 사시도.
도 18a는 본 발명의 제3 실시 형태에 따른 불휘발성 메모리의 제조 공정을 나타내는 플로우차트.
도 18b는 본 발명의 제3 실시 형태에 따른 불휘발성 메모리의 제조 공정을 나타내는 플로우차트.
도 19는 본 발명의 제5 실시 형태에 따른 불휘발성 메모리의 단면도.
도 20a는 본 발명의 제3 실시 형태에 따른 불휘발성 메모리의 제조 공정을 나타내는 플로우차트.
도 20b는 본 발명의 제3 실시 형태에 따른 불휘발성 메모리의 제조 공정을 나타내는 플로우차트.
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
[제1 실시 형태]
[전체 구성]
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 메모리의 블록도이다.
이 불휘발성 메모리는, 후술하는 ReRAM(가변 저항 소자)을 사용한 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이(1)를 구비한다. 메모리 셀 어레이(1)의 비트선 BL 방향에 인접하는 위치에는, 메모리 셀 어레이(1)의 비트선 BL을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 및 메모리 셀로부터의 데이터 판독을 행하는 컬럼 제어 회로(2)가 형성되어 있다. 또한, 메모리 셀 어레이(1)의 워드선 WL 방향에 인접하는 위치에는, 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 및 메모리 셀로부터의 데이터 판독에 필요한 전압을 인가하는 로우 제어 회로(3)가 형성되어 있다.
데이터 입출력 버퍼(4)는, 도시하지 않은 외부의 호스트에 I/O선을 통하여 접속되고, 기입 데이터의 수취, 소거 명령의 수취, 판독 데이터의 출력, 어드레스 데이터나 커맨드 데이터의 수취를 행한다. 데이터 입출력 버퍼(4)는, 수취한 기입 데이터를 컬럼 제어 회로(2)에 보내고, 컬럼 제어 회로(2)로부터 판독한 데이터를 수취하여 외부에 출력한다. 외부로부터 데이터 입출력 버퍼(4)에 공급된 어드레스는, 어드레스 레지스터(5)를 통하여 컬럼 제어 회로(2) 및 로우 제어 회로(3)에 보내진다. 또한, 호스트로부터 데이터 입출력 버퍼(4)에 공급된 커맨드는, 커맨드 인터페이스(6)로 보내진다. 커맨드 인터페이스(6)는, 호스트로부터의 외부 제어 신호를 받고, 데이터 입출력 버퍼(4)에 입력된 데이터가 기입 데이터인지 커맨드인지 어드레스인지를 판단하고, 커맨드이면 수취 커맨드 신호로서 스테이트 머신(7)에 전송한다. 스테이트 머신(7)은, 이 불휘발성 메모리 전체의 관리를 행하는 것으로, 호스트로부터의 커맨드의 접수, 판독, 기입, 소거, 데이터의 입출력 관리 등을 행한다. 또한, 외부의 호스트는, 스테이트 머신(7)이 관리하는 스테이터스 정보를 수취하고, 동작 결과를 판단하는 것도 가능하다. 또한, 이 스테이터스 정보는 기입, 소거의 제어에도 이용된다.
또한, 스테이트 머신(7)에 의해 펄스 제너레이터(9)가 제어된다. 이 제어에 의해, 펄스 제너레이터(9)는 임의인 전압, 임의의 타이밍의 펄스를 출력하는 것이 가능하게 된다. 여기에서, 형성된 펄스는 컬럼 제어 회로(2) 및 로우 제어 회로(3)에서 선택된 임의의 배선에 전송하는 것이 가능하다.
또한, 메모리 셀 어레이(1) 이외의 주변 회로 소자는 배선층에 형성된 메모리 어레이(1)의 바로 아래의 Si 기판에 형성 가능하고, 이에 의해, 이 불휘발성 메모리의 칩 면적은 거의 메모리 셀 어레이(1)의 면적과 동등하게 하는 것도 가능하다.
[메모리 셀 어레이 및 그 주변 회로]
도 2는 메모리 셀 어레이(1)의 일부의 사시도, 도 3은 도 2에서의 I-I'선에서 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도이다.
복수개의 제1 배선으로서 워드선 WL0∼WL2가 평행하게 배설되고, 이것과 교차하여 복수개의 제2 배선으로서 비트선 BL0∼BL2가 평행하게 배설되며, 이들 각 교차부에 양쪽 배선에 끼워지도록 하여 메모리 셀 MC가 배치된다. 제1 및 제2 배선은, 열에 강하고, 또한 저항값이 낮은 재료가 바람직하며, 예를 들면 W, WSi, NiSi, CoSi 등을 이용할 수 있다.
메모리 셀 MC는, 도 3에 도시한 바와 같이, 가변 저항 소자 VR과 비오믹 소자 NO의 직렬 접속 회로로 이루어진다.
가변 저항 소자 VR로서는, 전압 인가에 의해, 전류, 열, 화학 에너지 등을 통하여 저항값을 변화시킬 수 있는 것으로, 상하에 배리어 메탈 및 접착층으로서 기능하는 전극 EL1, EL2가 배치된다. 전극재로서는 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN 등이 이용된다. 또한, 배향성을 일치하도록 하는 메탈막의 삽입도 가능하다. 또한, 별도로 버퍼층, 배리어 메탈층, 접착층 등을 삽입하는 것도 가능하다.
가변 저항 소자 VR은, 천이 원소로 되는 양이온을 함유하는 복합 화합물로서 양이온의 이동에 의해 저항값이 변화하는 것(ReRAM)을 이용할 수 있다.
도 4 및 도 5는, 이 가변 저항 소자의 예를 도시하는 도면이다. 도 4에 도시하는 가변 저항 소자 VR은, 전극층(11, 13)의 사이에 기록층(12)을 배치하여 이루어진다. 기록층(12)은, 적어도 2종류의 양이온 원소를 갖는 복합 화합물로 구성된다. 양이온 원소 중 적어도 1종류는 전자가 불완전하게 채워진 d궤도를 갖는 천이 원소로 하고, 또한 인접하는 양이온 원소 간의 최단 거리는 0.32nm 이하로 한다. 구체적으로는 화학식 AxMyXz(A와 M은 서로 다른 원소)로 표현되고, 예를 들면 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 데라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2), 페로브스카이트 구조(AMO3) 등의 결정 구조를 갖는 재료에 의해 구성된다.
도 4의 예에서는 A가 Zn, M이 Mn, X가 O이다. 기록층(12) 내의 작은 백색 동그라미는 확산 이온(Zn), 큰 백색 동그라미는 음이온(O), 작은 흑색 동그라미는 천이 원소 이온(Mn)을 각각 나타내고 있다. 기록층(12)의 초기 상태는 고저항 상태이지만, 전극층(11)을 고정 전위, 전극층(13)측에 마이너스의 전압을 인가하면, 기록층(12) 내의 확산 이온의 일부가 전극층(13)측으로 이동하여, 기록층(12) 내의 확산 이온이 음이온에 대하여 상대적으로 감소한다. 전극층(13)측으로 이동한 확산 이온은, 전극층(13)으로부터 전자를 수취하고, 메탈로서 석출되기 때문에, 메탈층(14)을 형성한다. 기록층(12)의 내부에서는, 음이온이 과잉으로 되어, 결과적으로 기록층(12) 내의 천이 원소 이온의 가수를 상승시킨다. 이에 의해, 기록층(12)은 캐리어의 주입에 의해 전자 전도성을 갖게 되어 세트 동작이 완료된다. 재생에 관해서는, 기록층(12)을 구성하는 재료가 저항 변화를 일으키지 않을 정도의 미소한 전류값을 흘리면 된다. 프로그램 상태(저저항 상태)를 초기 상태(고저항 상태)로 리세트하기 위해서는, 예를 들면 기록층(12)에 대전류를 충분한 시간 흘려서 쥴 가열하여, 기록층(12)의 산화 환원 반응을 촉진하면 된다. 또한, 세트시와 역방향의 전장을 인가함에 의해서도 리세트 동작이 가능하다.
도 5의 예는, 전극층(11, 13)에 끼워진 기록층(15)이 제1 화합물층(15a)과 제2 화합물층(15b)의 2층으로 형성되어 있다. 제1 화합물층(15a)은 전극층(11)측에 배치되어 화학식 AxM1yX1z로 표기된다. 제2 화합물층(15b)은 전극층(13)측에 배치되어 제1 화합물층(15a)의 양이온 원소를 수용할 수 있는 공극 사이트를 갖고 있다.
도 5의 예에서는, 제1 화합물층(15a)에서의 A가 Mg, M1이 Mn, X1이 O이다. 제2 화합물층(15b)에는, 천이 원소 이온으로서 흑색 동그라미로 나타내는 Ti가 함유되어 있다. 또한, 제1 화합물층(15a) 내의 작은 백색 동그라미는 확산 이온(Mg), 큰 백색 동그라미는 음이온(O), 이중 동그라미는 천이 원소 이온(Mn)을 각각 나타내고 있다. 또한, 제1 화합물층(15a)과 제2 화합물층(15b)은, 2층 이상의 복수층으로 되도록 적층되어 있어도 된다.
이 가변 저항 소자 VR에서, 제1 화합물층(15a)이 양극측, 제2 화합물층(15b)이 음극측으로 되도록, 전극층(11, 13)에 전위를 공급하고, 기록층(15)에 전위 구배를 발생시키면, 제1 화합물층(15a) 내의 확산 이온의 일부가 결정 내를 이동하여, 음극측의 제2 화합물층(15b) 내에 진입한다. 제2 화합물층(15b)의 결정 내에는, 확산 이온을 수용할 수 있는 공극 사이트가 있기 때문에, 제1 화합물층(15a)측으로부터 이동해 온 확산 이온은, 이 공극 사이트에 들어가게 된다. 이 때문에, 제1 화합물층(15a) 내의 천이 원소 이온의 가수가 상승하고, 제2 화합물층(15b) 내의 천이 원소 이온의 가수가 감소한다. 초기 상태에서, 제1 및 제2 화합물층(15a, 15b)이 고저항 상태인 것으로 하면, 제1 화합물층(15a) 내의 확산 이온의 일부가 제2 화합물층(15b) 내로 이동함으로써, 제1 및 제2 화합물의 결정 내에 전도 캐리어가 발생하고, 양자 모두 전기 전도성을 갖게 된다. 또한, 프로그램 상태(저저항 상태)를 소거 상태(고저항 상태)로 리세트하기 위해서는, 앞서의 예와 마찬가지로, 기록층(15)에 대전류를 충분한 시간 흘려서 쥴 가열하여, 기록층(15)의 산화 환원 반응을 촉진하면 된다. 또한, 세트시와는 역방향의 전장을 인가하는 것에 의해서도 리세트는 가능하다.
비오믹 소자 NO는, 예를 들면 도 6에 도시한 바와 같이, (a) 쇼트키 다이오드, (b) PN 접합 다이오드, (c) PIN 다이오드 등의 각종 다이오드, (d) MIM(Metal-Insulator-Metal) 구조, (e) SIS 구조(Silicon-Insulator-Silicon) 등으로 이루어진다. 여기에도 배리어 메탈층, 접착층을 형성하는 전극 EL2, EL3을 삽입하여도 된다. 또한, 다이오드를 사용하는 경우에는 그 특성상, 유니폴라 동작을 행할 수 있고, 또한 MIM 구조, SIS 구조 등의 경우에는 바이폴라 동작을 행하는 것이 가능하다. 또한, 비오믹 소자 NO와 가변 저항 소자 VR의 배치는, 도 3과 상하를 역으로 하여도 되고, 비오믹 소자 NO의 극성을 상하 반전시켜도 된다.
또한, 도 7에 도시한 바와 같이, 전술한 메모리 구조를 복수 적층한 삼차원 구조로 할 수도 있다. 도 8은, 도 7의 II-II' 단면을 도시하는 단면도이다. 도시한 예는, 셀 어레이층 MA0∼MA3으로 이루어지는 4층 구조의 메모리 셀 어레이로서, 워드선 WL0j가 그 상하의 메모리 셀 MC0, MC1에서 공유되고, 비트선 BL1i가 그 상하의 메모리 셀 MC1, MC2에서 공유되고, 워드선 WL1j가 그 상하의 메모리 셀 MC2, MC3에서 공유되어 있다. 또한, 이러한 배선/셀/배선/셀의 반복이 아니라, 배선/셀/배선/층간 절연막/배선/셀/배선과 같이, 셀 어레이층 간에 층간 절연막을 개재시키도록 하여도 된다.
또한, 메모리 셀 어레이(1)는, 몇개의 메모리 셀 군의 MAT로 나누어지는 것도 가능하다. 전술한 컬럼 제어 회로(2) 및 로우 제어 회로(3)는, MAT마다, 섹터마다, 또는 셀 어레이층 MA마다 형성되어 있어도 되고, 이들에서 공유하여도 된다. 또한, 면적 삭감을 위해 복수의 비트선 BL에서 공유하는 것도 가능하다.
도 9는, 전술한 메모리 구조를 1단 포함하는 불휘발성 메모리의 단면도이다. 또한, 이 예에서는, 제1 배선이 비트선 BL, 제2 배선이 워드선 WL로서 설명되어 있고, 도 2에서 설명한 비트선 BL 및 워드선 WL의 관계와는 역으로 되어 있지만, 본 발명의 본질에는 관계하지 않는다. 웰(22)이 형성된 실리콘 기판(21) 상에는 주변 회로를 구성하는 트랜지스터의 불순물 확산층(23) 및 게이트 전극(24)이 형성되어 있다. 그 위에 제1 층간 절연막(25)이 퇴적되어 있다. 이 제1 층간 절연막(25)에는, 실리콘 기판(21)의 표면에 달하는 비아(26)가 적절하게 형성되어 있다. 제1 층간 절연막(25) 상에는, 메모리 셀 어레이의 제1 배선인 비트선 BL을 구성하는 제1 메탈(27)이, 예를 들면 W 등의 저저항 금속으로 형성되어 있다. 이 제1 메탈(27)의 상층에, 배리어 메탈(28)이 형성되어 있다. 또한, 제1 메탈(27)의 하층에 배리어 메탈을 형성하여도 된다. 이들 배리어 메탈은, Ti 및 TiN의 양쪽 또는 한쪽에 의해 형성할 수 있다. 배리어 메탈(28)의 상방에는, 다이오드 등의 비오믹 소자(29)가 형성되어 있다. 이 비오믹 소자(29) 상에는, 제1 전극(30), 가변 저항 소자(31) 및 제2 전극(32)이 이 순서대로 형성되어 있다. 이에 의해, 배리어 메탈(28)로부터 제2 전극(32)까지가 메모리 셀 MC로서 구성되어 있다. 또한, 제1 전극(30)의 하부 및 제2 전극(32)의 상부에 배리어 메탈이 삽입되어 있어도 되고, 상부 전극(32)의 하측 및 하부 전극의 상측에 배리어 메탈, 접착층 등이 삽입되어 있어도 된다. 여기에서, 메모리 셀 MC의 측면은, 이온 이동 억제막으로서의 보호막(33)으로 덮여지고, 인접하는 메모리 셀 MC와 메모리 셀 MC 사이는 제2 층간 절연막(34) 및 제3 층간 절연막(35)에 의해 매립되어 있다(단, 제2 층간 절연막(34)은, 도 9에서는 도시하고 있지 않음). 또한, 메모리 셀 어레이의 각 메모리 셀 MC 상에 비트선 BL과 직교하는 방향으로 연장되는 제2 배선인 워드선 WL을 구성하는 제2 메탈(36)이 형성되어 있다. 그 위에, 제4 층간 절연막(37) 및 메탈 배선층(38)이 형성되고, 가변 저항 메모리인 불휘발성 메모리가 형성되어 있다. 또한, 다층 구조를 실현하기 위해서는, 배리어 메탈(28)로부터 상부 전극(32)까지의 적층과 메모리 셀 MC 간의 보호막(33) 및 제2, 제3 층간 절연막(34, 35)의 형성을, 필요한 층수분만큼 반복하면 된다.
도 10a∼도 10c에, 전술한 불휘발성 메모리의 프로세스 플로우를 나타낸다. 실리콘 기판(21) 상에 우선 필요한 주변 회로를 구성하는 트랜지스터 등을 형성하기 위한 FEOL(Front End Of Line) 프로세스를 실행하고(S1), 그 위에 제1 층간 절연막(25)을 퇴적시킨다(S2). 또한, 비아(26)도 여기에서 작성해 둔다.
계속해서, 제1 메탈(27) 이후의 상층부가 형성된다.
도 11∼도 17은, 상층부의 형성 공정을 공정순으로 나타낸 사시도이다. 이들 도 11∼도 17을 적절하게 참조하면서, 상층부의 형성 프로세스를 설명한다.
전술한 바와 같이, 제1 층간 절연막(25) 및 비아(26)가 형성되면, 그 위에 메모리 셀 어레이의 제1 메탈(27)로 되는 층(27a)의 퇴적(S3), 배리어 메탈(28)로 되는 층(28a)의 형성(S4), 비오믹 소자(29)로 되는 층(29a)의 퇴적(S5), 제1 전극(30)으로 되는 층(30a)의 퇴적, 가변 저항 소자(31)로 되는 층(31a)의 퇴적(S7), 및 제2 전극(32)으로 되는 층(32a)의 퇴적(S8)을 순차적으로 실행한다. 이상의 공정에 의해, 도 11에 도시하는 상층부의 적층 구조가 형성된다.
여기에서, 가변 저항 소자(31)로 되는 층(31a)으로서는, NiO, TiO, WO와 같은 2원계 금속 산화막, ZnMnO, MgMnO와 같은 3원계 금속 산화막 등을 들 수 있는데, 2원계 금속 산화막의 경우에는, 산화함으로써 Rset(Set시의 저항)가 증가하고, 환원함으로써 Rset가 감소한다. 따라서, 이 금속 산화막을 산화, 환원함으로써 Rset의 최적화가 가능하게 된다. 또한, 가변 저항 소자 재료의 측벽을 산화함으로써, 그 이상의 산화를 피하고, 안정된 Rset를 얻을 수 있다. 또한, 측벽을 산화해 둠으로써 저항 변화 소자의 저항값이 변화하기 어렵게 되어, 데이터 유지성(Data Retention)의 개선 효과도 있다.
따라서, 도 10b에 도시한 바와 같이, 가변 저항 소자(31)로 되는 층(31a)의 퇴적 공정(S7)에서 온도, 가스 분위기를 변경함으로써 Rset의 변경이 가능하다. 또한, 제2 전극(32)으로 되는 층(32a)의 퇴적 공정(S8) 후에, Ar 분위기 속 등에서 포스트 어닐링(S11)을 행함으로써, 환원을 행하는 것과 같은 효과로 되어, Rset의 조정이 가능하다. 또한, 결정화 등의 막질 개선 효과도 있다. 이 때의 온도, 가스 분위기 등은 변경 가능하다. 그 후, 도 12에 도시한 바와 같이, 비트선 BL을 따른 홈(41)을 형성하여 적층체의 분리를 행하기 위하여, 최소 피치에서의 L/S로 제1 에칭 가공을 행한다(S12). 이에 의해, 가변 저항 소자(31)의 홈(41)에 면하는 측면이 노출되므로, 보호막(33)으로서 제1 산화막 형성을 행한다(S13). 여기에서는 ISSG(In-Situ Steam Generation), RTA(Rapid Thermal Annealing), HTO(High-Temperature Oxide) 등의 산화를 행하며, 온도는 가변이다. 이에 의해, 도 13과 같은 산화막에 의한 보호막(33a)이 형성된다.
다음으로, 보호막(33a)으로 피복된 홈(41)에 제2 층간 절연막(34)을 매립한다(S14). 이 제2 층간 절연막(34)의 재료는 절연성이 좋고, 저용량, 매립 특성이 좋은 것이 바람직하다. 계속해서 CMP 등에 의한 평탄화 처리를 행하여, 여분의 제2 층간 절연막(34) 및 보호막(33a)의 제거와, 상부 전극(32)의 노출을 행한다(S14). 이 평탄화 처리 후의 단면도를 도 14에 도시한다. 이 때, 하드 마스크를 사용하고 있었던 경우에는 그 에칭 등이 필요하게 된다.
다음으로 CMP 후의 평탄화부에 제2 메탈(36)로 되는 텅스텐 등의 층(36a)을 적층한다(S16). 이 공정 후의 상태를 도 15에 도시한다.
그 후, 제1 에칭 가공(S12)과 교차하는 방향의 L/S로, 제2 에칭 가공을 행한다(S17). 이에 의해, 도 16에 도시한 바와 같이, 비트선 BL과 직교하는 워드선 WL을 따른 홈(42)이 형성되고, 동시에 비트선 BL과 워드선 WL의 크로스 포인트에 기둥 형상으로 분리된 메모리 셀 MC가 자기 정합적으로 형성된다. 이에 의해, 가변 저항 소자(31)의 홈(42)에 면하는 측면이 노출되므로, 보호막(33)으로서 제2 산화막 형성을 행한다(S18). 계속해서, 제3 층간 절연막의 매립(S19)과 제3 층간 절연막의 평탄화(S20)를 행함으로써, 도 17에 도시한 바와 같은 크로스 포인트형의 메모리 어레이층이 형성 가능하게 된다.
이와 같이, 솔리드막의 겹쳐쌓기로부터 서로 직교하는 L/S의 2회의 패터닝을 행함으로써, 자기 정합적으로 어긋남이 없는 크로스 포인트의 셀부가 형성된다.
또한, 이상의 적층 구조의 형성을 반복함으로써, 다층 타입의 크로스 포인트형의 메모리 셀 어레이의 형성이 가능하다(S21). 이 때, 배리어 메탈층(28)의 퇴적(S4)으로부터 반복하면 상층과 하층에서 인접하는 메모리 셀 어레이의 배선을 공유화하는 메모리 셀 어레이를 실현할 수 있고, 또한 제1 층간 절연막(25)의 형성(S2)으로부터 반복함으로써 상층과 하층에서 인접하는 메모리 셀 어레이의 배선을 공유화하지 않는 메모리 셀 어레이를 실현할 수 있다.
그 후, 메탈 배선층(38)의 형성을 행함으로써(S22), 본 실시 형태의 불휘발성 반도체 기억 장치가 형성된다.
본 실시 형태에서, 이온 이동 억제막으로서의 보호막(33)은 산화막이며, 구체적으로는 크롬(Cr), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 스칸듐(Sc), 이트륨(Y), 토륨(Tr), 망간(Mn), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 카드뮴(Cd), 알루미늄(Al), 갈륨(Ga), 인듐(In), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 안티몬(Sb), 비스무스(Bi) 혹은, 란탄(La)부터 루테튬(Lu)까지의 소위 희토류 원소 등의 산화물을 들 수 있다. 또한, 산화 알루미늄(Al2O3), 산화 구리(CuO), 산화 실리콘(SiO2) 등도 형성 가능하다.
또한, 복합 재료로서는, 예를 들면 티탄산 바륨(BaTiO3), 티탄산 스트론튬(SrTiO3) 외에, 티탄산 칼슘(CaTiO3), 니오브산 칼륨(KNbO3), 비스무스 산화 철(BiFeO3), 니오브산 리튬(LiNbO3), 바나듐산 나트륨(Na3VO4), 바나듐산 철(FeVO3), 티탄산 바나듐(TiVO3), 크롬산 바나듐(CrVO3), 바나듐산 니켈(NiVO3), 바나듐산 마그네슘(MgVO3), 바나듐산 칼슘(CaVO3), 바나듐산 란탄(LaVO3), 몰리브덴산 바나듐(VMoO5), 몰리브덴산 바나듐(V2MoO8), 바나듐산 리튬(LiV2O5), 규산 마그네슘(Mg2SiO4), 규산 마그네슘(MgSiO3), 티탄산 지르코늄(ZrTiO4), 티탄산 스트론튬(SrTiO3), 마그네슘산 납(PbMgO3), 니오브산 납(PbNbO3), 붕산 바륨(BaB2O4), 크롬산 란탄(LaCrO3), 티탄산 리튬(LiTi2O4), 구리산 란탄(LaCuO4), 티탄산 아연(ZnTiO3), 텅스텐산 칼슘(CaWO4) 등이 박막 형성 가능하기 때문에, 보호막으로서 사용 가능하다.
이 중, 예를 들면 산화 알루미늄(Al2O3), 산화 실리콘(SiO2), 티탄산 바륨(BaTiO3), 티탄산 스트론튬(SrTiO3), 티탄산 칼슘(CaTiO3), 니오브산 칼륨(KNbO3), 비스무스 산화 철(BiFeO3), 니오브산 리튬(LiNbO3), 바나듐산 나트륨(Na3VO4), 규산 마그네슘(MgSiO3), 티탄산 지르코늄(ZrTiO4), 티탄산 스트론튬(SrTiO3), 붕산 바륨(BaB2O4), 티탄산 아연(ZnTiO3) 등은 매우 절연성이 높기 때문에, 보호막으로서 바람직하다.
또한, 바나듐산 철(FeVO3), 크롬산 바나듐(CrVO3), 바나듐산 란탄(LaVO3), 몰리브덴산 바나듐(V2MoO8), 마그네슘산 납(PbMgO3), 크롬산 란탄(LaCrO3), 텅스텐산 칼슘(CaWO4) 등도 절연성이 비교적 양호하다.
상기한 바와 같이 2원계 금속 산화물에 대하여 산화, 환원을 행하고, 보호막의 박막 형성을 더 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다.
[제2 실시 형태]
상기 제1 실시 형태에서는, 2원계 금속 산화막의 가변 저항 소자에 대하여 설명하였지만, 본 실시 형태에서는, 3원계 이상의 금속 산화막으로 이루어지는 가변 저항 소자를 사용한 예에 대하여 설명한다. ZnMnO, MgMnO와 같은 3원계 이상의 금속 산화막에서는 산화를 지나치게 함으로써, O가 증가하고, Rset가 상승한다. 또한, 지나치게 환원하는 것에 의해서도 O가 없어지고, Rset가 상승하는 경우가 생각된다. 또한, 그 밖의 금속 이온의 양이 변함으로써 Rset가 변해 간다. 이것은 금속 이온과 산소 이온이 어떻게 결합하는지에 따라 전도체로 되는지, 절연체로 되는지가 변하기 때문이다. 이와 같이, 3원계 이상의 금속 산화막에서는 O 이온과 금속 이온의 최적화와 그 조성이 변하지 않도록 하는 이온 이동 억제막으로서의 보호막이 필요하게 된다.
본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 도 10a의 스텝 S1부터 S6까지의 프로세스 플로우를 실행한 후, 가변 저항 소자로 되는 층의 퇴적(S7)에서, 온도, 가스 분위기를 변경함으로써, 복수의 금속 이온과 산소 이온의 조성량이 변하고, Rset의 변경이 가능하다. 또한, 가변 저항 소자로 되는 층의 퇴적 공정(S7) 또는 제2 전극으로 되는 층의 퇴적(S8) 후에, Ar 분위기 속 등에서, 도 10b의 포스트 어닐링(S11)을 행함으로써, 환원을 행하는 것과 동등한 효과가 얻어지고, Rset의 조정이 가능하다. 또한, 결정화 등의 막질 개선 효과도 있다. 이 때의 온도, 가스 분위기 등은 변경 가능하다. 그 후, 제1 에칭을 행하여(S12), 가변 저항 소자 재료가 노출되므로, 여기에서 제1 실시 형태와 마찬가지로 제1 산화막 형성을 행한다(S13). 여기에서는 ISSG, RTA, HTO 등의 산화를 행한다.
본 실시 형태에서, 이온 이동 억제막으로서의 보호막(33)은 산화막이며, 구체적으로는 크롬(Cr), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 스칸듐(Sc), 이트륨(Y), 토륨(Tr), 망간(Mn), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 카드뮴(Cd), 알루미늄(Al), 갈륨(Ga), 인듐(In), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 안티몬(Sb), 비스무스(Bi) 혹은, 란탄(La)부터 루테튬(Lu)까지의 소위 희토류 원소 등의 산화물을 들 수 있다. 또한, 산화 알루미늄(Al2O3), 산화 구리(CuO), 산화 실리콘(SiO2) 등도 형성 가능하다.
또한, 복합 재료로서는, 예를 들면 티탄산 바륨(BaTiO3), 티탄산 스트론튬(SrTiO3) 외에, 티탄산 칼슘(CaTiO3), 니오브산 칼륨(KNbO3), 비스무스 산화 철(BiFeO3), 니오브산 리튬(LiNbO3), 바나듐산 나트륨(Na3VO4), 바나듐산 철(FeVO3), 티탄산 바나듐(TiVO3), 크롬산 바나듐(CrVO3), 바나듐산 니켈(NiVO3), 바나듐산 마그네슘(MgVO3), 바나듐산 칼슘(CaVO3), 바나듐산 란탄(LaVO3), 몰리브덴산 바나듐(VMoO5), 몰리브덴산 바나듐(V2MoO8), 바나듐산 리튬(LiV2O5), 규산 마그네슘(Mg2SiO4), 규산 마그네슘(MgSiO3), 티탄산 지르코늄(ZrTiO4), 티탄산 스트론튬(SrTiO3), 마그네슘산 납(PbMgO3), 니오브산 납(PbNbO3), 붕산 바륨(BaB2O4), 크롬산 란탄(LaCrO3), 티탄산 리튬(LiTi2O4), 구리산 란탄(LaCuO4), 티탄산 아연(ZnTiO3), 텅스텐산 칼슘(CaWO4) 등이 박막 형성 가능하기 때문에, 보호막으로서 사용 가능하다.
이 중, 예를 들면 산화 알루미늄(Al2O3), 산화 실리콘(SiO2), 티탄산 바륨(BaTiO3), 티탄산 스트론튬(SrTiO3), 티탄산 칼슘(CaTiO3), 니오브산 칼륨(KNbO3), 비스무스 산화 철(BiFeO3), 니오브산 리튬(LiNbO3), 바나듐산 나트륨(Na3VO4), 규산 마그네슘(MgSiO3), 티탄산 지르코늄(ZrTiO4), 티탄산 스트론튬(SrTiO3), 붕산 바륨(BaB2O4), 티탄산 아연(ZnTiO3) 등은 매우 절연성이 높기 때문에, 보호막으로서 바람직하다.
또한, 바나듐산 철(FeVO3), 크롬산 바나듐(CrVO3), 바나듐산 란탄(LaVO3), 몰리브덴산 바나듐(V2MoO8), 마그네슘산 납(PbMgO3), 크롬산 란탄(LaCrO3), 텅스텐산 칼슘(CaWO4) 등도 절연성이 비교적 양호하다.
상기한 바와 같이 3원계 이상의 금속 산화물에 대하여 산화, 환원을 행하고, 보호막의 박막 형성을 더 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다.
[제3 실시 형태]
전술한 제1 실시 형태에서는, 이온 이동 억제막으로서의 보호막(33)으로서 산화막을 사용하였지만, 제3 실시 형태에서는, 2원계 금속 산화막의 보호막(33)으로서 질화막을 사용한다. 가변 저항 소자 재료의 측벽을 질화함으로써, 그 이상의 금속 산화막의 산화를 피하고, 안정된 Rset를 얻을 수 있다. 또한, 측벽을 질화해 둠으로써 저항 변화 소자의 저항값이 변화하기 어렵게 되어, 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다.
이 때의 프로세스 플로우를 도 18a 및 도 18b에 나타낸다. 도 10b 및 도 10c와 다른 점은, 제1 에칭 가공(S12) 후에, 제1 산화막 형성(S13) 대신에 제1 질화막을 형성하는 공정(S31)이 들어가는 점과, 제2 에칭 가공(S17) 후에, 제2 산화막 형성(S18) 대신에 제2 질화막을 형성하는 공정(S32)이 들어가는 점이다.
본 실시 형태에서, 이온 이동 억제막으로서의 보호막(33)은 질화막이며, 구체적으로는 질화 티탄(TiN), 질화 갈륨(GaN), 질화 인듐(InN), 질화 알루미늄(AlN), 질화 붕소(BN), 질화 규소(Si3N4), 질화 마그네슘(MgN), 질화 몰리브덴(MoN), 질화 칼슘(CaN), 질화 니오븀(NbN), 질화 탄탈(TaN), 질화 바나듐(VN), 질화 아연(ZnN), 질화 지르코늄(ZrN), 질화 철(FeN), 질화 구리(CuN), 질화 바륨(BaN), 질화 란탄(LaN), 질화 크롬(CrN), 질화 이트륨(YN), 질화 리튬(LiN), 질화 티탄(TiN), 및 이들의 복합 질화물 등도 적용 가능하다. 이 밖에 바륨 사이얼론(BaSiAlON), 칼슘 사이얼론(CaSiAlON), 세륨 사이얼론(CeSiAlON), 리튬 사이얼론(LiSiAlON), 마그네슘 사이얼론(MgSiAlON), 스칸듐 사이얼론(ScSiAlON), 이트륨 사이얼론(YSiAlON), 에르븀 사이얼론(ErSiAlON), 네오디뮴 사이얼론(NdSiAlON) 등의 IA, IIA, IIIB족의 사이얼론, 또는 다원 사이얼론 등의 산질화물이 적용 가능하다. 또한, 질화 규소산 란탄(LaSiON), 질화 규소산 란탄 유로퓸(LaEuSi2O2N3), 산질화 규소(SiON3) 등도 적용 가능하다.
이 중, 예를 들면, 질화 갈륨(GaN), 질화 인듐(InN), 질화 알루미늄(AlN), 질화 붕소(BN), 질화 규소(Si3N4), 질화 마그네슘(MgN), 질화 란탄(LaN), 질화 크롬(CrN), 질화 이트륨(YN), 바륨 사이얼론(BaSiAlON), 질화 규소산 란탄(LaSiON), 질화 규소산 란탄 유로퓸(LaEuSi2O2N3), 산질화 규소(SiON3) 등은 매우 절연성이 높기 때문에, 보호막으로서 바람직하다.
또한, 질화 몰리브덴(MoN), 질화 칼슘(CaN), 질화 니오븀(NbN), 질화 바나듐(VN), 질화 아연(ZnN), 질화 지르코늄(ZrN), 질화 철(FeN), 질화 구리(CuN), 질화 바륨(BaN), 질화 리튬(LiN) 등도 양호한 절연 성능을 나타낸다.
상기한 바와 같이 2원계 금속 산화물에 대하여 보호막으로서 질화막의 박막화 형성을 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다. 또한, 질화막은 수소를 차단할 수 있는 재료이므로, 환원을 방지하는 효과도 있다.
[제4 실시 형태]
상기 제3 실시 형태에서는, 2원계 금속 산화막의 가변 저항 소자에 대하여 설명하였지만, 본 실시 형태에서는, 3원계 이상의 금속 산화막으로 이루어지는 가변 저항 소자를 사용한 예에 대하여 설명한다. ZnMnO, MgMnO와 같은 3원계 이상의 금속 산화막에서는 산화를 지나치게 함으로써, O가 증가하고, Rset가 상승한다. 또한, 지나치게 환원하는 것에 의해서도 O가 없어지고, Rset가 상승하는 경우가 생각된다. 또한, 그 밖의 금속 이온의 양이 변함으로써 Rset가 변해 간다. 이것은 금속 이온과 산소 이온이 어떻게 결합하는지에 따라 전도체로 되는지, 절연체로 되는지가 변하기 때문이다. 이와 같이, 3원계 이상의 금속 산화막에서는 O 이온과 금속 이온의 최적화와 그 조성이 변하지 않도록 하는 이온 이동 억제막으로서의 보호막이 필요하게 된다.
본 실시 형태에서는, 제3 실시 형태와 마찬가지로, 도 10a의 스텝 S1부터 S6까지의 프로세스 플로우를 실행한 후, 가변 저항 소자로 되는 층의 퇴적(S7)에서, 온도, 가스 분위기를 변경함으로써, 복수의 금속 이온과 산소 이온의 조성량이 변하고, Rset의 변경이 가능하다. 또한, 가변 저항 소자로 되는 층의 퇴적 공정(S7) 또는 제2 전극으로 되는 층의 퇴적(S8) 후에, Ar 분위기 속 등에서, 도 18a의 포스트 어닐링(S11)을 행함으로써, 환원을 행하는 것과 동등한 효과가 얻어지고, Rset의 조정이 가능하다. 또한, 결정화 등의 막질 개선 효과도 있다. 이 때의 온도, 가스 분위기 등은 변경 가능하다. 그 후, 제1 에칭을 행하여(S12), 가변 저항 소자 재료가 노출되므로, 여기에서 제3 실시 형태와 마찬가지로 제1 질화막 형성을 행한다(S13).
본 실시 형태에서, 이온 이동 억제막으로서의 보호막(33)은 질화막이며, 구체적으로는 질화 티탄(TiN), 질화 갈륨(GaN), 질화 인듐(InN), 질화 알루미늄(AlN), 질화 붕소(BN), 질화 규소(Si3N4), 질화 마그네슘(MgN), 질화 몰리브덴(MoN), 질화 칼슘(CaN), 질화 니오븀(NbN), 질화 탄탈(TaN), 질화 바나듐(VN), 질화 아연(ZnN), 질화 지르코늄(ZrN), 질화 철(FeN), 질화 구리(CuN), 질화 바륨(BaN), 질화 란탄(LaN), 질화 크롬(CrN), 질화 이트륨(YN), 질화 리튬(LiN), 질화 티탄(TiN), 및 이들의 복합 질화물 등도 적용 가능하다. 이 밖에 바륨 사이얼론(BaSiAlON), 칼슘 사이얼론(CaSiAlON), 세륨 사이얼론(CeSiAlON), 리튬 사이얼론(LiSiAlON), 마그네슘 사이얼론(MgSiAlON), 스칸듐 사이얼론(ScSiAlON), 이트륨 사이얼론(YSiAlON), 에르븀 사이얼론(ErSiAlON), 네오디뮴 사이얼론(NdSiAlON) 등의 IA, IIA, IIIB족의 사이얼론, 또는 다원 사이얼론 등의 산질화물이 적용 가능하다. 또한, 질화 규소산 란탄(LaSiON), 질화 규소산 란탄 유로퓸(LaEuSi2O2N3), 산질화 규소(SiON3) 등도 적용 가능하다.
이 중, 예를 들면 질화 갈륨(GaN), 질화 인듐(InN), 질화 알루미늄(AlN), 질화 붕소(BN), 질화 규소(Si3N4), 질화 마그네슘(MgN), 질화 란탄(LaN), 질화 크롬(CrN), 질화 이트륨(YN), 바륨 사이얼론(BaSiAlON), 질화 규소산 란탄(LaSiON), 질화 규소산 란탄 유로퓸(LaEuSi2O2N3), 산질화 규소(SiON3) 등은 매우 절연성이 높기 때문에, 보호막으로서 바람직하다.
또한, 질화 몰리브덴(MoN), 질화 칼슘(CaN), 질화 니오븀(NbN), 질화 바나듐(VN), 질화 아연(ZnN), 질화 지르코늄(ZrN), 질화 철(FeN), 질화 구리(CuN), 질화 바륨(BaN), 질화 리튬(LiN) 등도 양호한 절연 성능을 나타낸다.
상기한 바와 같이 3원계 이상의 금속 산화물에 대하여 질화막의 박막화 형성을 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다. 또한, 질화막은 수소를 차단할 수 있는 재료이므로, 환원을 방지하는 효과도 있다.
[제5 실시 형태]
전술한 각 실시 형태에서는, 이온 이동 억제막으로서 보호막이 산화막 또는 질화막의 단일한 박막에 의해 형성되어 있었지만, 보호막을 복수의 박막에 의해 다층 구조로 형성하도록 하여도 된다. 도 19는, 보호막(33, 43)의 2층 구조에 의해 형성된 예를 도시하고 있다. 이와 같이, 예를 들면 ON이나 NO나 ONO, ONONO 등과 같이 복수의 박막을 형성함으로써, 보호막으로서 보다 좋은 것을 형성 가능하다. 이에 의해, 박막 내에서 밴드 엔지니어링됨으로써, 외부로부터의 전자의 진입 등을 방지할 수 있고, 금속 산화막이 안정화를 한층 더 도모할 수 있다. 이와 같이 2원계 또는 3원계 이상의 금속 산화물에 대하여 보호막으로서 복수의 박막화 형성을 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다.
[제6 실시 형태]
전술한 제1∼제5 실시 형태에서는, 이온 이동 억제막으로서의 보호막(33)을 산화 또는 질화에 의해 형성하였지만, 2원계 및 3원계 이상의 어느 금속 산화막에서도, 보호막을 퇴적 프로세스에 의해 형성하는 것이 가능하다. 이 때의 프로세스 플로우를 도 20a 및 도 20b에 나타낸다. 다른 실시 형태와 마찬가지로, 가변 저항 소자의 포스트 어닐링(S11)을 실행한 후, 제1 에칭을 행하여(S12), 이에 의해 가변 저항 소자 재료가 노출되므로, 여기에서 제1 보호막 퇴적을 행한다(S41). 온도는 가변이다. 이에 의해, 도 13과 같은 보호막으로 되는 층(33a)의 퇴적이 가능하게 된다. 또한, 도 20b에 도시한 바와 같이, 제2 에칭 가공(S17) 후에도, 상기와 마찬가지의 프로세스에 의해 제2 보호막 퇴적을 행한다(S42).
여기에서는 산화막(SiO2), 질화막, SiN, SiON, Al2O3이나 저유전율 절연막으로서 SiOF(산화 실리콘에 불소를 첨가한 것), SiOC(산화 실리콘에 탄소를 첨가한 것), 유기 폴리머계의 재료 등도 사용할 수 있다. 또한, 크롬(Cr), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 스칸듐(Sc), 이트륨(Y), 토륨(Tr), 망간(Mn), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 카드뮴(Cd), 알루미늄(Al), 갈륨(Ga), 인듐(In), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 안티몬(Sb), 비스무스(Bi) 혹은, 란탄(La)부터 루테튬(Lu)까지의 소위 희토류 원소 등의 산화물을 퇴적시키도록 하여도 된다. 또한, 산화 알루미늄(AlO), 산화 구리(CuO), 산화 실리콘(SiO) 등을 퇴적시키도록 하여도 된다.
또한, 복합 산화물로서, 예를 들면 티탄산 바륨(BaTiO3), 티탄산 스트론튬(SrTiO3) 외에, 티탄산 칼슘(CaTiO3), 니오브산 칼륨(KNbO3), 비스무스 산화 철(BiFeO3), 니오브산 리튬(LiNbO3), 바나듐산 나트륨(Na3VO4), 바나듐산 철(FeVO3), 티탄산 바나듐(TiVO3), 크롬산 바나듐(CrVO3), 바나듐산 니켈(NiVO3), 바나듐산 마그네슘(MgVO3), 바나듐산 칼슘(CaVO3), 바나듐산 란탄(LaVO3), 몰리브덴산 바나듐(VMoO5), 몰리브덴산 바나듐(V2MoO8), 바나듐산 리튬(LiV2O5), 규산 마그네슘(Mg2SiO4), 규산 마그네슘(MgSiO3), 티탄산 지르코늄(ZrTiO4), 티탄산 스트론튬(SrTiO3), 마그네슘산 납(PbMgO3), 니오브산 납(PbNbO3), 붕산 바륨(BaB2O4), 크롬산 란탄(LaCrO3), 티탄산 리튬(LiTi2O4), 구리산 란탄(LaCuO4), 티탄산 아연(ZnTiO3), 텅스텐산 칼슘(CaWO4) 등이 퇴적 가능하게 된다.
또한, 퇴적시키는 질화막으로서는, 질화 티탄(TiN), 질화 갈륨(GaN), 질화 인듐(InN), 질화 알루미늄(AlN), 질화 붕소(BN), 질화 규소(SiN), 질화 마그네슘(MgN), 질화 몰리브덴(MoN), 질화 칼슘(CaN), 질화 니오븀(NbN), 질화 탄탈(TaN), 질화 바나듐(BaN), 질화 아연(ZnN), 질화 지르코늄(ZrN), 질화 철(FeN), 질화 구리(CuN), 질화 바륨(BaN), 질화 란탄(LaN), 질화 크롬(CrN), 질화 이트륨(YN), 질화 리튬(LiN), 질화 티탄(TiN), 및 이들의 복합 질화물 등도 적용 가능하다. 이 밖에 바륨 사이얼론(BaSiAlON), 칼슘 사이얼론(CaSiAlON), 세륨 사이얼론(CeSiAlON), 리튬 사이얼론(LiSiAlON), 마그네슘 사이얼론(MgSiAlON), 스칸듐 사이얼론(ScSiAlON), 이트륨 사이얼론(YSiAlON), 에르븀 사이얼론(ErSiAlON), 네오디뮴 사이얼론(NdSiAlON) 등의 IA, IIA, IIIB족의 사이얼론, 또는 다원 사이얼론 등의 산질화물이 적용 가능하다. 또한, 질화 규소산 란탄(LaSiON), 질화 규소산 란탄 유로퓸(LaEuSi2O2N3), 산질화 규소(SiON3) 등도 적용 가능하다.
또한, 제1 및 제2 보호막으로서, 얇고 균일한 산화막 또는 질화막을 형성하는 방법으로서는, 예를 들면 ALD(Atomic Layer Deposition)가 이용 가능하다. 상기한 바와 같이 2원계, 3원계 이상의 어느 금속 산화물에 대해서도 보호막의 퇴적을 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다. 또한, 보호막으로서 질화막을 이용한 경우, 질화막은 수소를 차단할 수 있는 재료이므로, 환원을 방지하는 효과도 있다.
[제7 실시 형태]
이상의 실시 형태에서는, 보호막으로서 산화막 또는 질화막을 형성 또는 퇴적시켰지만, 본 실시 형태에서는, 보호막으로서 공유 결합을 갖는 재료를 사용한다. 이 재료에 의해 2원계, 3원계 이상의 어느 금속 산화막에서도, 보호막의 형성을 행하는 것이 가능하다. 즉 보호막의 역할로서는 산소 이온의 출입, 그 밖의 금속 이온의 출입을 방지하는 데에 있다. 즉, 이온이 움직이기 어렵게 되도록 하는 막을 형성하면 된다. 이 때의 보호막으로서 공유 결합을 갖는 재료를 사용하면, 공유 결합하고 있음으로써, 보호막 자체의 열화가 없어지고, 이온의 이동 경로가 없어져, 금속 산화막의 열화를 없앨 수 있다. 이러한 보호막으로서는, 예를 들면 SiO2나 다이아몬드, 탄소, DLC(Diamond like Carbon) 등을 사용할 수 있다.
상기한 바와 같이 2원계, 3원계 이상의 어느 금속 산화물에 대해서도 공유 결합의 보호막의 퇴적을 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다.
[제8 실시 형태]
이상의 실시 형태에서는, 보호막으로서 산화막 또는 질화막을 형성 또는 퇴적시키거나, 공유 결합을 갖는 재료를 사용하였지만, 본 실시 형태에서는, 이온의 가수가 높은 것을 사용한다. 이 재료에 의해, 2원계, 3원계 이상의 어느 금속 산화막에서도, 보호막의 형성을 행하는 것이 가능하다. 즉, 보호막의 역할로서는 산소 이온의 출입, 그 밖의 금속 이온의 출입을 방지하는 데에 있다. 즉, 이온이 움직이기 어렵게 되도록 하는 막을 형성하면 된다. 이 때의 보호막으로서 이온의 가수가 높은 것을 사용하면, 이온의 가수가 높음으로써, 보호막 자체의 이온이 움직이기 어렵고, 이온의 이동 경로가 없어져, 금속 산화막의 이온의 이동을 방지하여, 열화를 없앨 수 있다. 이러한 보호막으로서는, 예를 들면 Al2O3이나 AlN 등을 사용할 수 있다.
상기한 바와 같이 2원계, 3원계 이상의 어느 금속 산화물에 대해서도 이온의 가수가 높은 보호막의 퇴적을 행함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다.
[제9 실시 형태]
이상의 실시 형태에서는, 제1 및 제2 에칭에 의해 형성된 가변 저항 소자의 측면부에 보호막으로 되는 박막을 형성하고나서, 홈부(41, 42)의 사이를 제2 및 제3 층간 절연막(34, 35)에 의해 매립하도록 하고 있는데, 이 제2 및 제3 층간 절연막(34, 35) 자체를 금속 산화막의 보호막으로서 기능시키도록 하여도 된다.
이 실시 형태에서는 재료, 성막 방법, 성막 온도, 분위기 등을 적절하게 변경함으로써 임의의 막 형성이 가능하다.
보호막으로서는, 예를 들면 산화막(SiO2), 질화막, SiN, SiON, Al2O3 등을 이용하는 것에서는, 저유전율 절연막으로서 SiOF(산화 실리콘에 불소를 첨가한 것), SiOC(산화 실리콘에 탄소를 첨가한 것), 유기 폴리머계의 재료 등도 사용할 수 있다. 또한, 크롬(Cr), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 스칸듐(Sc), 이트륨(Y), 토륨(Tr), 망간(Mn), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 카드뮴(Cd), 알루미늄(Al), 갈륨(Ga), 인듐(In), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 안티몬(Sb), 비스무스(Bi) 혹은, 란탄(La)부터 류테튬(Lu)까지의 소위 희토류 원소 등의 산화물을 들 수 있다. 또한, 산화 알루미늄(AlO), 산화 구리(CuO), 산화 실리콘(SiO) 등도 형성 가능하다.
또한, 복합 산화물로서, 예를 들면 티탄산 바륨(BaTiO3), 티탄산 스트론튬(SrTiO3) 외에, 티탄산 칼슘(CaTiO3), 니오브산 칼륨(KNbO3), 비스무스 산화 철(BiFeO3), 니오브산 리튬(LiNbO3), 바나듐산 나트륨(Na3VO4), 바나듐산 철(FeVO3), 티탄산 바나듐(TiVO3), 크롬산 바나듐(CrVO3), 바나듐산 니켈(NiVO3), 바나듐산 마그네슘(MgVO3), 바나듐산 칼슘(CaVO3), 바나듐산 란탄(LaVO3), 몰리브덴산 바나듐(VMoO5), 몰리브덴산 바나듐(V2MoO8), 바나듐산 리튬(LiV2O5), 규산 마그네슘(Mg2SiO4), 규산 마그네슘(MgSiO3), 티탄산 지르코늄(ZrTiO4), 티탄산 스트론튬(SrTiO3), 마그네슘산 납(PbMgO3), 니오브산 납(PbNbO3), 붕산 바륨(BaB2O4), 크롬산 란탄(LaCrO3), 티탄산 리튬(LiTi2O4), 구리산 란탄(LaCuO4), 티탄산 아연(ZnTiO3), 텅스텐산 칼슘(CaWO4) 등이 형성 가능하게 된다.
또한, 여기에서는 TiN, 질화 갈륨(GaN), 질화 인듐(InN), 질화 알루미늄(AlN), 질화 붕소(BN), 질화 규소(SiN), 질화 마그네슘(MgN), 질화 몰리브덴(MoN), 질화 칼슘(CaN), 질화 니오븀(NbN), 질화 탄탈(TaN), 질화 바나듐(BaN), 질화 아연(ZnN), 질화 지르코늄(ZrN), 질화 철(FeN), 질화 구리(CuN), 질화 바륨(BaN), 질화 란탄(LaN), 질화 크롬(CrN), 질화 이트륨(YN), 질화 리튬(LiN), 질화 티탄(TiN), 및 이들의 복합 질화물 등도 적용 가능하다. 이 밖에 바륨 사이얼론(BaSiAlON), 칼슘 사이얼론(CaSiAlON), 세륨 사이얼론(CeSiAlON), 리튬 사이얼론(LiSiAlON), 마그네슘 사이얼론(MgSiAlON), 스칸듐 사이얼론(ScSiAlON), 이트륨 사이얼론(YSiAlON), 에르븀 사이얼론(ErSiAlON), 네오디뮴 사이얼론(NdSiAlON) 등의 IA, IIA, IIIB족의 사이얼론, 또는 다원 사이얼론 등의 산질화물이 적용 가능하다. 또한, 질화 규소산 란탄(LaSiON), 질화 규소산 란탄 유로퓸(LaEuSi2O2N3), 산질화 규소(SiON3) 등도 층간 절연막으로서 형성 가능하다.
상기한 바와 같이 2원계, 3원계 이상의 어느 금속 산화물에 대해서도 층간 절연막을 금속 산화막의 보호막으로 함으로써, Rset의 최적화를 행할 수 있고, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있으며, 또한 데이터 유지성(Data Retention)에 대한 개선도 행할 수 있다. 또한, 보호막으로서 질화막을 사용한 경우, 질화막은 수소를 차단할 수 있는 재료이므로, 환원을 방지하는 효과도 있다.
1: 메모리 셀 어레이
2: 컬럼 제어 회로
3: 로우 제어 회로
4: 데이터 입출력 버퍼
5: 어드레스 레지스터
6: 커맨드 인터페이스
7: 스테이트 머신
9: 펄스 제너레이터
21: 실리콘 기판
25: 제1 층간 절연막
26: 비아
27: 제1 메탈
28: 배리어 메탈
29: 비오믹 소자
30: 제1 전극
31: 가변 저항 소자
32: 제2 전극
33: 보호막
34: 제2 층간 절연막
35: 제3 층간 절연막
36: 제2 메탈
37: 제4 층간 절연막

Claims (3)

  1. 불휘발성 반도체 기억 장치로서,
    복수의 제1 배선과,
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선과,
    상기 제1 배선의 방향으로 배열되는 복수의 메모리 셀 - 복수의 메모리 셀은 각각 상기 제1 및 제2 배선의 교차부에서 양쪽 배선 간에 접속되고, 저항값의 변화에 의해 정보를 기억하는 가변 저항 소자를 포함함 - 과,
    두 개의 인접한 메모리 셀의 가변 저항 소자의 제1 및 제2 측면에 각각 접촉하고, 상기 제1 측면으로부터 제2 측면으로 연속하여 형성되며, 상기 제1 배선의 연장 방향으로 상기 인접한 메모리 셀 사이에 연속하여 형성되는 보호막과,
    상기 복수의 메모리 셀 사이의 상기 보호막 사이로 매립되는 층간 절연막
    을 구비하고,
    상기 보호막은 다층막을 포함하는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 각각은 상기 제1 배선 중 하나 상의 메탈층과, 상기 메탈층 상의 비선형 소자와, 상기 비선형 소자 상의 제1 전극과, 상기 제1 전극 상의 상기 가변 저항 소자와, 상기 가변 저항 소자 상의 제2 전극을 포함하고,
    상기 보호막은, 상기 제1 배선 상에, 및 상기 인접한 두 개의 메모리 셀 각각의 상기 메탈층, 상기 비선형 소자, 상기 제1 전극, 상기 제2 전극, 상기 가변 저항 소자의 측면에만 연속하여 형성되는, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 보호막은 상기 인접한 메모리 셀 사이에 연속된 U-형상을 갖는, 불휘발성 반도체 기억 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8172275B2 (en) * 2003-08-21 2012-05-08 Charlotte Pipe And Foundry Company Composite polymeric transition pipe fitting for joining polymeric and metallic pipes
KR100983175B1 (ko) * 2008-07-03 2010-09-20 광주과학기술원 산화물막과 고체 전해질막을 구비하는 저항 변화 메모리소자, 및 이의 동작방법
FR2934711B1 (fr) * 2008-07-29 2011-03-11 Commissariat Energie Atomique Dispositif memoire et memoire cbram a fiablilite amelioree.
JP5531296B2 (ja) * 2008-09-02 2014-06-25 株式会社東芝 不揮発性半導体記憶装置
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
JP2010287683A (ja) 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP5388710B2 (ja) * 2009-06-12 2014-01-15 株式会社東芝 抵抗変化メモリ
JP2011003719A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 抵抗変化メモリ
JP5443965B2 (ja) 2009-12-17 2014-03-19 株式会社東芝 半導体記憶装置
DE102010011646A1 (de) * 2010-03-10 2011-09-15 Technische Universität Bergakademie Freiberg Verfahren zur Herstellung eines nichtflüchtigen elektronischen Datenspeichers auf Grundlage eines kristallinen Oxids mit Perowskitstruktur
JP2011199035A (ja) 2010-03-19 2011-10-06 Toshiba Corp 半導体記憶装置
JP2011199197A (ja) 2010-03-23 2011-10-06 Toshiba Corp 半導体記憶装置
US20130009128A1 (en) * 2010-03-31 2013-01-10 Gilberto Ribeiro Nanoscale switching device
JP5144840B2 (ja) 2010-11-24 2013-02-13 パナソニック株式会社 不揮発性記憶素子、その製造方法、不揮発性記憶装置及び不揮発性記憶素子の設計支援方法
JP5442876B2 (ja) 2010-12-03 2014-03-12 パナソニック株式会社 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法
US9343672B2 (en) * 2011-06-07 2016-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory devices, nonvolatile memory cells and methods of manufacturing nonvolatile memory devices
JP2013069922A (ja) 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
KR101305845B1 (ko) * 2011-11-16 2013-09-06 엘지이노텍 주식회사 태양전지 및 이의 제조방법
US9111858B2 (en) * 2012-03-23 2015-08-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing the same
JP2014011391A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体記憶装置
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9583538B2 (en) * 2013-02-28 2017-02-28 Kabushiki Kaisha Toshiba Semiconductor memory device having crossing interconnects separated by stacked films
US9111941B2 (en) * 2013-03-15 2015-08-18 Globalfoundries Singapore Pte. Ltd. Non-volatile memory device with TSI/TSV application
CN104051491B (zh) * 2013-03-15 2017-06-06 新加坡商格罗方德半导体私人有限公司 具有贯穿硅中介/硅导孔应用的非易失性内存器件
KR102185282B1 (ko) * 2014-01-06 2020-12-01 삼성전자 주식회사 고정 양전하 함유층을 가지는 반도체 소자
JP2016018964A (ja) * 2014-07-10 2016-02-01 株式会社東芝 磁気抵抗効果素子
KR102321605B1 (ko) * 2015-04-09 2021-11-08 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법
US10204920B2 (en) 2015-04-09 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
WO2017052526A1 (en) * 2015-09-23 2017-03-30 Hewlett Packard Enterprise Development Lp Sidewall anti-cation-diffusion barrier
US20190181337A1 (en) * 2016-09-25 2019-06-13 Intel Corporation Barriers for metal filament memory devices
JP6666285B2 (ja) * 2017-03-03 2020-03-13 株式会社東芝 放射線検出器
US11183390B2 (en) * 2017-08-15 2021-11-23 Nokomis, Inc. Method of enhancing a DLC coated surface for enhanced multipaction resistance
JP6487090B1 (ja) * 2018-03-19 2019-03-20 株式会社東芝 不揮発性記憶装置及びその製造方法
JP2021089905A (ja) * 2018-03-20 2021-06-10 キオクシア株式会社 半導体記憶装置
US10658297B2 (en) * 2018-06-30 2020-05-19 Intel Corporation Metal-nitride-free via in stacked memory
KR102345845B1 (ko) * 2018-12-17 2021-12-31 세종대학교산학협력단 세륨 산화물막을 활성층으로 포함하는 저항 변화 메모리 소자
US10916698B2 (en) 2019-01-29 2021-02-09 Toshiba Memory Corporation Semiconductor storage device including hexagonal insulating layer
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102599124B1 (ko) * 2019-09-03 2023-11-07 한국전자통신연구원 메모리 소자
US11411181B2 (en) 2020-03-30 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858482B2 (en) * 2002-04-10 2005-02-22 Micron Technology, Inc. Method of manufacture of programmable switching circuits and memory cells employing a glass layer
US7186569B2 (en) * 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
US6858441B2 (en) 2002-09-04 2005-02-22 Infineon Technologies Ag MRAM MTJ stack to conductive line alignment method
KR20040054250A (ko) * 2002-12-18 2004-06-25 삼성전자주식회사 상전이 메모리 셀 및 그 형성방법
US7606059B2 (en) * 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
US7082052B2 (en) * 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
JP2007536680A (ja) * 2004-05-03 2007-12-13 ユニティ・セミコンダクター・コーポレーション 不揮発性プログラマブルメモリ
US6972985B2 (en) * 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
JP2007027537A (ja) * 2005-07-20 2007-02-01 Sharp Corp 可変抵抗素子を備えた半導体記憶装置
US7417245B2 (en) * 2005-11-02 2008-08-26 Infineon Technologies Ag Phase change memory having multilayer thermal insulation
JP4238248B2 (ja) 2005-11-11 2009-03-18 シャープ株式会社 可変抵抗素子を備えた不揮発性半導体記憶装置の製造方法
JP2007184419A (ja) * 2006-01-06 2007-07-19 Sharp Corp 不揮発性メモリ装置
US8896045B2 (en) 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
JP5218053B2 (ja) * 2006-06-26 2013-06-26 日本電気株式会社 スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子
JP2008053709A (ja) * 2006-08-24 2008-03-06 Sharp Corp ４ｆ２のセルサイズで２ｒメモリを有する３次元ｒｒａｍの製造方法
US20080090400A1 (en) * 2006-10-17 2008-04-17 Cheek Roger W Self-aligned in-contact phase change memory device
US8097878B2 (en) * 2007-03-05 2012-01-17 Intermolecular, Inc. Nonvolatile memory elements with metal-deficient resistive-switching metal oxides
WO2008155832A1 (ja) * 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
KR200454250Y1 (ko) 2009-09-21 2011-07-22 안정수 비상구 안내 기능을 구비한 ｌｅｄ 조명장치

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