KR102185282B1 - 고정 양전하 함유층을 가지는 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상은, 미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 신뢰성을 유지할 수 있는, 고정 양전하 함유층을 가지는 반도체 소자를 제공한다. 반도체 소자는 제1 방향의 장축 및 제2 방향의 단축을 가지는 상면을 포함하며, 상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있는 복수의 활성 영역 상기 복수의 활성 영역을 정의하는 소자 분리막 상기 복수의 활성 영역 및 소자 분리막을 횡단하여 연장되는 복수의 워드 라인 및 상기 복수의 워드 라인 각각의 적어도 일부를 덮는 고정 양전하 함유층을 포함한다.

Description

고정 양전하 함유층을 가지는 반도체 소자{Semiconductor device having positive fixed charge containing layer}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 고정 양전하 함유층을 가지는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화를 이룰 수 있는 핵심기술 중 하나로, 웨이퍼 상에 형성되는 수많은 반도체 소자 간을 분리하는 소자 분리 관련 기술이 크게 주목 받고 있다. 이에 따라 소자의 신뢰성을 향상시킬 수 있는 소자분리기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는,미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 신뢰성을 유지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 제1 방향의 장축 및 제2 방향의 단축을 가지는 상면을 포함하며, 상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있는 복수의 활성 영역 상기 복수의 활성 영역을 정의하는 소자 분리막 상기 복수의 활성 영역 및 소자 분리막을 횡단하여 연장되는 복수의 워드 라인 및 상기 복수의 워드 라인 각각의 적어도 일부를 덮는 고정 양전하 함유층을 포함한다.
상기 복수의 워드 라인은 상기 복수의 활성 영역의 상면보다 낮은 레벨에 위치할 수 있다. 또한, 상기 고정 양전하 함유층은 상기 복수의 워드 라인 하면보다 높은 레벨에 위치할 수 있다.
일부 실시예에서, 상기 복수의 워드 라인은 하부 단면이 원형인 벌브형(bulb type) 또는 U-형일 수 있다. 한편, 상기 고정 양전하 함유층은 상기 소자 분리막과 다른 물질로 이루어질 수 있다. 상기 소자 분리막은 단일 물질로 이루어질 수 있다.
일부 실시예에서, 상기 복수의 워드 라인은 상기 제1 방향을 따라 서로 이웃하는 2개의 활성 영역 사이에 위치되는 제1 부분과, 상기 제2 방향을 따라 서로 이웃하는 2개의 활성 영역 사이에 위치되는 제2 부분을 포함하고, 상기 제1 부분은 상기 소자 분리막 및 상기 고정 양전하 함유층으로 포위되며, 상기 제2 부분은 상기 소자 분리막으로 포위될 수 있다.
일부 실시예에서, 상기 고정 양전하 함유층은 상기 복수의 워드 라인의 측면 및 하면을 덮을 수 있다. 또한, 상기 고정 양전하 함유층의 상면은 상기 복수의 워드 라인의 상면과 동일한 레벨에 위치할 수 있다.
일부 실시예에서, 상기 고정 양전하 함유층은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 트렌치를 갖는 반도체 기판 상기 트렌치에 형성되는 소자 분리막 상기 소자 분리막에 의해 상기 반도체 기판에 정의되는 복수의 활성 영역 상기 복수의 활성 영역 및 소자 분리막을 횡단하여 연장되는 복수의 워드 라인 상기 복수의 워드 라인 각각의 적어도 일부를 덮는 고정 양전하 함유층 상기 복수의 활성 영역 및 소자 분리막을 덮도록 형성되는 제1 층간 절연막 상기 제1 층간 절연막 상에 형성되는 비트 라인 상기 비트 라인과 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역을 연결하는 비트 라인 콘택 상기 제1 층간 절연막 상에 상기 비트 라인을 덮도록 형성되는 제2 층간 절연막 상기 제2 층간 절연막 상에 형성되는 제1 스토리지 전극 및 상기 제1 스토리지 전극과 상기 제1 활성 영역을 연결하는 제1 스토리지 콘택을 포함한다.
일부 실시예에서, 상기 고정 양전하 함유층으로부터 상기 제1 스토리지 콘택까지의 상기 제1 방향에 따른 거리는 상기 고정 양전하 함유층으로부터 상기 비트 라인 콘택까지의 상기 제1 방향에 따른 거리보다 더 가까울 수 있다.
일부 실시예에서, 상기 복수의 활성 영역 중 제1 활성 영역과 제2 방향으로 이웃하는 제2 활성 영역 상기 제2 활성 영역에 연결된 제2 스토리지 전극 및 상기 제2 스토리지 전극과 상기 제2 활성 영역을 연결하는 제2 스토리지 콘택을 더 포함하고, 상기 제1 활성 영역 상의 비트 라인 콘택과 상기 제2 스토리지 콘택 사이에 위치하는 소자 분리막은 산화막으로 이루어질 수 있다.
일부 실시예에서, 상기 복수의 활성 영역 중 상기 고정 양전하 함유층은 상기 복수의 워드 라인을 따라 연속적으로 연장될 수 있다. 한편, 상기 제2 방향을 따라 서로 이웃하는 활성 영역 쌍은 상기 제 2 방향을 따라 일부만 오버랩 되도록 상기 제1 방향을 따라 서로 반대 방향으로 시프트(shift) 되어, 서로 어긋나게 얼라인(align) 되어 있고, 상기 활성 영역 쌍 사이에는 상기 고정 양전하 함유층이 없을 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 복수의 워드 라인 각각의 적어도 일부를 덮는 고정 양전하 함유층을 포함함으로써, 반도체 소자의 동작에 있어서 요구되지 않는 전자의 이동을 감소시킬 수 있다. 이에 따라 반도체 소자의 전류 특성을 개선하면서도, 전력 소모 증가, 동작 속도 저하 등과 같은 문제들이 발생되는 것을 억제하여 반도체 소자의 신뢰성을 향상시킬 수 있다. 또한, 제2 방향을 따라 서로 이웃하는 2개의 활성 영역 사이에 위치되는 제2 부분은 고정 양전하 함유층이 없는 소자 분리막으로 포위함으로써, 하나의 워드 라인에 인가되는 동작 전압에 의해 다른 하나의 워드 라인에서 발생하는 문턱전압 강하 현상을 방지할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 평면도이다.
도 1b는 도 1a의 B1 - B1' 선 단면도이다.
도 1c는 도 1a의 C1 - C1' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자로서, 도 1a의 B1 - B1' 선에 대응하는 선 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 평면도이다.
도 3b는 도 3a의 B3 - B3' 선 단면도이다.
도 3c는 도 3a의 C3 - C3' 선 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자로서, 도 3a의 B3 - B3' 선에 대응하는 선 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자로서, 도 3a의 B3 - B3' 선에 대응하는 선 단면도이다.
도 6a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 평면도이다.
도 6b는 도 6a의 B6 - B6' 선 단면도이다.
도 6c는 도 6a의 C6 - C6' 선 단면도이다.
도 7a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 평면도이다.
도 7b는 도 7a의 B7 - B7' 선 단면도이다.
도 7c는 도 7a의 C7 - C7' 선 단면도이다.
도 8a 내지 도 8e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 전류 특성이 개선되는 원리를 설명하기 위한 평면도이다.
도 12b 및 도 12c는 도 12a의 B12 - B12' 선 단면도들이다.
도 13은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100)의 일부 구성을 보여주는 평면도이다. 도 1b는 도 1a의 B1 - B1' 선 단면도이다. 도 1c는 도 1a의 C1 - C1' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자(100)는 반도체 기판(101)에 복수의 활성 영역(110)을 정의하는 소자 분리막(120), 복수의 워드 라인(130), 게이트 유전막(132), 게이트 캡핑층(134) 및 고정 양전하 함유층(140)을 포함한다.
복수의 활성 영역(110)은 각각 제1 방향 (도 1a에서 X 방향)의 장축과, 제2 방향 (도 1a에서 Y 방향)의 단축을 가지는 상면(110T)을 포함한다. 복수의 활성 영역(110)은 제1 방향 (도 1a에서 X 방향) 및 제2 방향 (도 1a에서 Y 방향)을 따라 서로 이격된 상태로 반복적으로 형성되어 있다.
소자 분리막(120)은 평면에서 볼 때 서로 이격된 복수의 상면(120T)을 포함한다. 소자 분리막(120)은 반도체 기판(101)에 형성된 트렌치(120H)에 형성된다. 일부 실시예에서, 소자 분리막(120)은 단일 물질로 이루어질 수 있으며, 상기 단일 물질은 산화막일 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 소자 분리막(120)은 본 발명의 기술적 사상의 범위 내에서 다른 물질을 포함할 수 있다.
복수의 워드 라인(130)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장된다. 일부 실시예에서, 복수의 워드 라인(130)은 복수의 활성 영역(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치한다. 즉, 복수의 워드 라인(130)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H) 내에 형성될 수 있다. 복수의 트렌치(130H)에 복수의 워드 라인(130)이 형성되는 경우, 반도체 소자의 유효 채널 길이(Effective Channel Length)가 증가함으로써, 단채널 효과(Short Channel Effect)를 줄일 수 있다. 또한, 복수의 워드 라인(130)은 게이트 캡핑층(134)에 의해 덮히는 구조를 가질 수 있다.
일부 실시예에 있어서, 복수의 워드 라인(130)은 하부 단면이 U-형인 구조를 가질 수 있으며, 후술할 바와 같이 하부 단면이 원형인 벌브형(bulb type, 도 2의 (230) 참조)인 구조를 가질 수 있다.
복수의 워드 라인(130)은 복수의 활성 영역(110) 중 제1 방향을 따라 서로 이웃하는 2개의 활성 영역(110x) 사이에 위치되는 제1 부분(130x)과, 복수의 활성 영역(110) 중 상기 제2 방향을 따라 서로 이웃하는 2개의 활성 영역(110y) 사이에 위치되는 제2 부분(130y)을 포함한다. 일부 실시예에 있어서, 제1 부분(130x)은 소자 분리막(120) 및 고정 양전하 함유층(140)으로 포위될 수 있다. 또한, 제2 부분(130y)은 소자 분리막(120)으로 포위될 수 있다.
일부 실시예에 있어서, 게이트 유전막(132)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)의 내벽을 덮을 수 있다. 즉, 게이트 유전막(132)은 복수의 워드 라인(130)과 복수의 활성 영역(110), 또는 복수의 워드 라인(130)과 소자 분리막(120) 사이에 개재될 수 있다.
일부 실시예에 있어서, 게이트 유전막(132)은 산화막일 수 있으며, 소자 분리막(120)과 동일한 물질로 이루어질 수 있다. 다른 실시예에서, 게이트 유전막(132)은 소자 분리막(120)과 다른 물질로 이루어질 수 있음은 물론이다. 예를 들면, 게이트 유전막(132)는 고유전막으로 이루어질 수 있다.
일부 실시예에 있어서, 복수의 워드 라인(130)을 덮는 게이트 캡핑층(134)이 형성될 수 있다, 게이트 캡핑층(134)의 상면(134T)은 복수의 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치할 수 있다.
고정 양전하 함유층(140)은 복수의 워드 라인(130) 각각의 적어도 일부를 덮는 구조로 형성된다. 여기서, 고정 양전하 함유층(140)은 복수의 워드 라인(130) 하면보다 높은 레벨에 위치할 수 있다.
일부 실시예에서, 고정 양전하 함유층(140)은 제1 방향을 따라 서로 이웃하는 2개의 활성 영역(110x) 사이에 위치되는 제1 부분(130x)을 포위하고, 상기 제2 방향을 따라 서로 이웃하는 2개의 활성 영역(110y) 사이에 위치되는 제2 부분(130y)은 포위하지 않는 구조를 가질 수 있다.
일부 실시예에서, 고정 양전하 함유층(140)은 소자 분리막(120)과 다른 물질로 이루어진다. 고정 양전하 함유층(140)은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 고정 양전하 함유층(140)은 본 발명의 기술적 사상의 범위 내에서 다른 물질을 포함할 수 있다.
복수의 활성 영역(110y)은 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자로서, 도 1a의 B1 - B1' 선에 대응하는 선 단면도이다. 도 2에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2를 참조하면, 반도체 소자(200)는 반도체 기판(101)에 복수의 활성 영역(110)을 정의하는 소자 분리막(120), 복수의 워드 라인(230), 게이트 유전막(232), 게이트 캡핑층(134) 및 고정 양전하 함유층(140)을 포함한다.
복수의 워드 라인(230)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장된다. 일부 실시예에서, 복수의 워드 라인(230)은 복수의 활성 영역(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치한다. 즉, 복수의 워드 라인(230)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(230H) 내에 형성될 수 있다. 또한, 복수의 워드 라인(230)은 게이트 캡핑층(134)에 의해 덮히는 구조를 가질 수 있다.
도 2에 도시된 바와 같이, 복수의 워드 라인(230)은 하부 단면이 대략 원형인 벌브형(bulb type)인 구조를 가질 수 있다.
복수의 워드 라인(230)이 벌브형(bulb type)인 구조를 갖는 경우, 복수의 워드 라인(230)이 반도체 기판 내부에 형성되어 반도체 소자의 유효 채널 길이(Effective Channel Length)가 증가함으로써, 단채널 효과(Short Channel Effect)를 줄일 수 있다. 또한, 복수의 워드 라인(230)은 하부 단면이 원형인 구조를 가짐으로써 반도체 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)을 개선할 수 있다.
복수의 워드 라인(230)은 제1 방향을 따라 서로 이웃하는 2개의 활성 영역(110x) 사이에 위치되는 제1 부분(130x)과, 상기 제2 방향을 따라 서로 이웃하는 2개의 활성 영역(110y) 사이에 위치되는 제2 부분(130y)을 포함한다(도 1a 참조). 일부 실시예에서, 제1 부분(130x)은 소자 분리막(120) 및 고정 양전하 함유층(140)으로 포위될 수 있다. 또한, 제2 부분(130y)은 소자 분리막(120)으로 포위될 수 있다.
일부 실시예에서, 게이트 유전막(232)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(230H)의 내벽을 덮을 수 있다. 게이트 유전막(232)은 복수의 워드 라인(230)과 복수의 활성 영역(110), 또는 복수의 워드 라인(230)과 소자 분리막(120) 사이에 개재될 수 있다.
일부 실시예에서, 게이트 유전막(232)은 산화막일 수 있으며, 소자 분리막(120)과 동일한 물질로 이루어질 수 있다. 다른 실시예에서, 게이트 유전막(232)은 소자 분리막(120)과 다른 물질로 이루어질 수 있음은 물론이다. 예를 들면, 게이트 유전막(232)은 고유전막으로 이루어질 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(300)의 일부 구성을 보여주는 평면도이다. 도 3b는 도 3a의 B3 - B3' 선 단면도이다. 도 3c는 도 3a의 C3 - C3' 선 단면도이다. 도 3a 내지 도 3c에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3a 내지 도 3c를 참조하면, 반도체 소자(300)는 반도체 기판(101)에 복수의 활성 영역(110)을 정의하는 소자 분리막(120), 복수의 워드 라인(130), 게이트 캡핑층(134) 및 고정 양전하 함유층(340)을 포함한다.
반도체 소자의 동작에 있어서, 고정 양전하 함유층(340)은 게이트 유전막(132)의 기능을 수행할 수 있다.
복수의 워드 라인(130)은 고정 양전하 함유층(340)의 상면(340T)보다 낮은 레벨에 위치한다.
일부 실시예에서, 복수의 워드 라인(130) 및 고정 양전하 함유층(340)은 하부 단면이 U-형인 구조를 가질 수 있다. 다른 실시예에서, 복수의 워드 라인(130) 및 고정 양전하 함유층(340)은 하부 단면이 원형인 벌브형(bulb type, 도시되지 않음)인 구조를 가질 수 있다.
일부 실시예에서, 고정 양전하 함유층(340)은 복수의 워드 라인(130)의 측면 및 하면을 덮는 구조를 가진다. 즉, 고정 양전하 함유층(340)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)의 내벽을 덮는다. 고정 양전하 함유층(340)은 복수의 워드 라인(130)과 복수의 활성 영역(110), 또는 복수의 워드 라인(130)과 소자 분리막(120) 사이에 개재될 수 있다. 고정 양전하 함유층(340)의 상면(340T)은 복수의 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치된다.
일부 실시예에서, 고정 양전하 함유층(340)은 소자 분리막(120)과 다른 물질로 이루어질 수 있다. 고정 양전하 함유층(340)은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 고정 양전하 함유층(340)은 본 발명의 기술적 사상의 범위 내에서 다른 물질을 포함할 수 있다.
복수의 활성 영역(110y)은 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있다.
복수의 활성 영역(110y)을 이루는 각각의 활성 영역 중, 제1 방향에 따라 형성되는 활성 영역 측면(110S)은 소자 분리막(120)으로 포위된다. 상술한 바와 같이, 소자 분리막(120)은 단일 물질로 이루어질 수 있으며, 상기 단일 물질은 산화막일 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 소자 분리막(120)은 본 발명의 기술적 사상의 범위 내에서 다른 물질을 포함할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자로서, 도 3a의 B3 - B3' 선에 대응하는 선 단면도이다. 도 4에 있어서, 도 1a 내지 도 3c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 반도체 소자(400)는 반도체 기판(101)에 복수의 활성 영역(110)을 정의하는 소자 분리막(120), 복수의 워드 라인(130), 게이트 유전막(432), 게이트 캡핑층(134) 및 고정 양전하 함유층(440)을 포함한다.
게이트 유전막(432)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)의 내벽의 일부를 덮을 수 있다. 게이트 유전막(432)은 복수의 워드 라인(130)과 복수의 활성 영역(110), 또는 복수의 워드 라인(130)과 소자 분리막(120) 사이에 개재될 수 있다. 일부 실시예에서, 게이트 유전막(432)의 상면(432T)은 복수의 워드 라인(130)의 상면(130T)보다 낮은 레벨에 위치할 수 있다.
일부 실시예에서, 게이트 유전막(432)은 산화막일 수 있으며, 소자 분리막(120)과 동일한 물질로 이루어질 수 있다. 다른 실시예에서, 게이트 유전막(432)은 소자 분리막(120)과 다른 물질로 이루어질 수 있음은 물론이다. 예를 들면, 게이트 유전막(432)은 고유전막으로 이루어질 수 있다.
고정 양전하 함유층(440)은 복수의 워드 라인(130) 각각의 적어도 일부를 덮는 구조로 형성된다. 일부 실시예에서, 고정 양전하 함유층(440)은 복수의 워드 라인(130) 및 게이트 캡핑층(134)의 측면을 덮는 구조를 가진다. 여기서, 고정 양전하 함유층(440)은 복수의 워드 라인(130) 하면보다 높은 레벨에 위치할 수 있다. 고정 양전하 함유층(440)의 상면(440T)은 복수의 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치된다.
한편, 고정 양전하 함유층(440)은 도 10a 내지 도 10e에서 후술할 공정에 의해 형성될 수 있다.
일부 실시예에서, 고정 양전하 함유층(440)은 소자 분리막(120)과 다른 물질로 이루어질 수 있다. 고정 양전하 함유층(440)은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 고정 양전하 함유층(440)은 본 발명의 기술적 사상의 범위 내에서 다른 물질을 포함할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자로서, 도 3a의 B3 - B3' 선에 대응하는 선 단면도이다. 도 5에 있어서, 도 1a 내지 도 4 에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5를 참조하면, 반도체 소자(500)는 반도체 기판(101)에 복수의 활성 영역(110)을 정의하는 소자 분리막(120), 복수의 워드 라인(130), 게이트 캡핑층(534) 및 고정 양전하 함유층(540)을 포함한다.
반도체 소자의 동작에 있어서, 고정 양전하 함유층(540)은 게이트 유전막(132)의 기능을 수행할 수 있다.
일부 실시예에서, 게이트 캡핑층(534)의 측면(534S)은 복수의 활성 영역(110) 또는 소자 분리막(120)으로 포위될 수 있다. 게이트 캡핑층(534)의 상면(534T)은 복수의 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치된다.
고정 양전하 함유층(540)은 복수의 워드 라인(130)의 측면 및 하면을 덮는 구조를 가진다. 일부 실시예에서, 고정 양전하 함유층(540)의 상면(540T)은 복수의 워드 라인(130)의 상면(130T)과 동일 레벨에 위치한다.
일부 실시예에서, 고정 양전하 함유층(540)은 하부 단면이 U-형인 구조를 가질 수 있다. 다른 일부 실시예에서, 고정 양전하 함유층(540)은 하부 단면이 원형인 구조(도시되지 않음)를 가질 수 있다.
일부 실시예에서, 고정 양전하 함유층(540)은 소자 분리막(120)과 다른 물질로 이루어질 수 있다. 고정 양전하 함유층(540)은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 고정 양전하 함유층(540)은 본 발명의 기술적 사상의 범위 내에서 다른 물질을 포함할 수 있다.
도 6a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(600)의 일부 구성을 보여주는 평면도이다. 도 6b는 도 6a의 B6 - B6' 선 단면도이다. 도 6c는 도 6a의 C6 - C6' 선 단면도이다. 도 6a 내지 도 6c에 있어서, 도 1a 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6a 내지 도 6c를 참조하면, 반도체 소자(600)는 반도체 기판(101)에 복수의 활성 영역(110)을 정의하는 소자 분리막(120), 복수의 워드 라인(130), 고정 양전하 함유층(140), 제1 층간 절연막(650), 제2 층간 절연막(652), 비트 라인(660), 비트 라인 콘택(662), 제1 스토리지 전극(670a), 제2 스토리지 전극(670b), 제1 스토리지 콘택(672a) 및 제2 스토리지 콘택(672b)을 포함한다.
반도체 소자(600)는 예를 들면 반도체 메모리 소자의 셀 어레이 영역의 일부일 수 있다.
복수의 활성 영역(110)은 각각 제1 방향 (도 6a에서 X 방향)의 장축과, 제2 방향 (도 6a에서 Y 방향)의 단축을 가지는 상면을 포함한다. 복수의 활성 영역(110)은 제1 방향 (도 6a에서 X 방향) 및 제2 방향 (도 6a에서 Y 방향)을 따라 서로 이격된 상태로 반복적으로 형성되어 있다.
반도체 기판(101)은 하면 및 상면을 구비한 평판 구조이며, 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)를 구비한다. 일부 실시예에 있어서, 반도체 기판(101)은 예를 들면 실리콘 기판일 수 있다. 소자 분리막(120)은 반도체 기판(101)에 형성된 트렌치(120H)에 형성된다.
복수의 활성 영역(110)은 소자 분리막(120)에 의해 반도체 기판(101)에 정의된다. 여기서, 복수의 활성 영역(110)은 복수의 워드 라인(130)과 비트 라인(660)에 대하여 소정 각도로 경사질 수 있다. 즉, 반도체 소자의 셀 면적을 최소화하기 위하여 복수의 워드 라인(130)과 비트 라인(660)이 각각 수직으로 교차될 수 있다. 여기에, 복수의 활성 영역(110)은 소자 분리막(120)에 의하여 바(BAR) 형태로 한정되되, 복수의 워드 라인(130)과 비트 라인(660)에 대하여 사선 방향으로 기울어질 수 있다.
복수의 활성 영역(110) 중 제2 방향을 따라 서로 이웃하는 활성 영역 쌍(110z)은, 제 2 방향을 따라 일부만 오버랩 되도록 제1 방향을 따라 서로 반대 방향으로 시프트(shift) 되어, 서로 어긋나게 얼라인(align) 될 수 있다.
일부 실시예에 있어서, 복수의 활성 영역(110) 중 제2 방향을 따라 서로 이웃하는 활성 영역 쌍(110z) 사이에는, 고정 양전하 함유층(140)이 존재하지 않는다.
복수의 활성 영역(110)은 제1 소스/드레인 영역(110a)과 제2 소스/드레인 영역(110b)을 포함할 수 있다. 제1 소스/드레인 영역(110a) 및제2 소스/드레인 영역(110b)은 예를 들면, 이온 주입 공정을 통하여 형성될 수 있다.
복수의 활성 영역(110) 중에서 선택되는 제1 활성 영역(610a)에서, 복수의 워드 라인(130) 중 서로 이웃하는 2개의 워드 라인과 비트 라인(660)이 상호 교차될 수 있다.
제2 활성 영역(610b)은, 복수의 활성 영역(110) 중 제1 활성 영역(610a)과 제2 방향으로 이웃하는 활성 영역으로 정의된다. 일부 실시예에 있어서, 제1 활성 영역(610a) 상의 비트 라인 콘택(662)과 제2 스토리지 콘택(672b) 사이에 위치하는 소자 분리막(120)은 산화막으로 이루어 질 수 있다.
일부 실시예에 있어서, 고정 양전하 함유층(140)으로부터 제1 스토리지 콘택(672a)까지의 제1 방향에 따른 거리(D1)는, 고정 양전하 함유층(140)으로부터 비트 라인 콘택(662)까지의 제1 방향에 따른 거리(D2)보다 더 가깝다.
제1 층간 절연막(650)은 반도체 기판(101) 상의 복수의 활성 영역(110) 및 소자 분리막(120)을 덮도록 형성된다. 즉, 제1 층간 절연막(650)은 도 8a 내지 도 11c에서 후술할 공정을 마친 결과물의 상면을 덮도록 형성된다. 일 실시예에서, 제1 층간 절연막(650)은 증착 공정에 의해 형성되고, 제1 층간 절연막(650)이 형성된 후에 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정이 수행될 수 있다. 제1 층간 절연막(650)은 예를 들면, 산화막 또는 질화막 계열일 수 있다.
비트 라인(660)은 제1 방향에 대하여 사선 방향으로 연장된다. 또한, 비트 라인(660)은 복수의 워드 라인(130)과 실질적으로 직교하여 연장될 수 있다. 일부 실시예에서, 비트 라인(660)은 전도성을 가지는 도핑된 실리콘으로 형성될 수 있다. 다만 이에 한정되지 않고, 비트 라인(660)은 금속이나 금속 화합물로 형성될 수 있음은 물론이다. 예를 들면, 비트 라인(660)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru) 등과 같은 금속으로 이루어지거나, 티타늄 나이트라이드(TiN), 텅스텐나이트라이드(WN), 탄탈륨나이트라이드(TaN) 등과 같은 금속 질화물로 이루어질 수도 있으며, 코발트실리사이드(CoSi2), 티타늄실리사이드(TiSiO2), 텅스텐실리사이드(WSi2) 등과 같은 금속 실리사이드로 이루어질 수도 있다.
도시되지는 않았으나, 비트 라인(660)은 위치에 따라 2종류 이상의 폭들을 가질 수 있다. 가령, 비트 라인(660)은 비트 라인 콘택(662) 영역에서 폭이 넓어질 수 있다. 따라서, 비트 라인(660) 중 제1 소스/드레인 영역(110a)에 오버랩되는 부분은 제1 소스/드레인 영역(110a)에 오버랩되지 않는 부분보다 넓은 폭을 가지는 탭(tab) 구조를 가질 수 있다.
비트 라인 콘택(662)은 비트 라인(660)과 제1 소스/드레인 영역(110a)을 연결시킨다. 이러한 비트 라인 콘택(662)은, 비트 라인(660)과 마찬가지로 도핑된 실리콘으로 형성될 수 있다. 다만, 비트 라인(660)은 카본을 더 포함할 수 있다.
비트 라인 콘택(662)을 형성하기 위한 비트 라인 콘택 홀(도시되지 않음)은, 제1 층간 절연막(650) 중 제1 소스/드레인 영역(110a) 상에 형성된 제1 층간 절연막을 식각하여 형성할 수 있다. 이어서, 비트 라인 콘택(662)은 형성된 비트 라인 콘택 홀에 도핑된 실리콘 등을 증착시킨 후 CMP 공정을 수행함으로써 형성할 수 있다.
비트 라인 캡핑층(664)은 비트 라인(660)을 보호하는 보호막 기능을 수행할 수 있다. 일부 실시예에서, 비트 라인 캡핑층(664)은 절연성을 가지는 실리콘 질화물일 수 있다.
비트 라인(660)의 측벽에는 절연 스페이서(666)가 형성된다. 절연 스페이서(666)는 비트 라인(660)과 비트 라인 캡핑층(664)이 형성된 제1 층간 절연막(650) 상에 절연막을 형성하고, 식각 공정을 거쳐 형성된다. 상기 식각 공정은 건식 식각 공정일 수 있으며, 절연 스페이서(666)는 산화물 또는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 층간 절연막(652)은 제1 층간 절연막(650) 상에 비트 라인(660)을 덮도록 형성된다. 제2 층간 절연막(652)은 단차피복성(step coverage)이 우수한 TEOS(Tetra Eth Oxy Silane) 산화막 또는HDP(High Density Plasma) 산화막일 수 있다. 도 6b에서 제2 층간 절연막(652)은 단일 물질층으로 이루어진 경우를 도시하였지만, 필요에 따라 복수의 층으로 구성될 수도 있다.
제1 스토리지 콘택(672a) 및 제2 스토리지 콘택(672b) 각각은 복수의 활성 영역(110)에 형성되는 제2 소스/드레인 영역(110b)과 제1 스토리지 전극(670a) 및 제2 스토리지 전극(670b)을 연결시킨다. 제1 스토리지 콘택(672a) 및 제2 스토리지 콘택(672b)은 예를 들어, 폴리 실리콘으로 형성될 수 있다.
일부 실시예에 있어서, 제1 스토리지 콘택(672a) 및 제2 스토리지 콘택(672b)은 제2 층간 절연막(652) 중 제1 스토리지 전극(670a) 및 제2 스토리지 전극(670b)이 형성될 위치의 제2 층간 절연막(652)을 식각함으로써 형성될 수 있다. 구체적으로, 제2 층간 절연막(652) 상에 제1 스토리지 전극(670a) 및 제2 스토리지 전극(670b)이 형성될 위치를 정의하는 마스크 패턴(도시되지 않음)을 통상의 포토리소그라피 기술을 사용하여 형성하고, 마스크 패턴을 식각 마스크로 하여 제1 층간 절연막(650) 및 제 2층간 절연막(652)을 제거하여 스토리지 콘택 홀(도시되지 않음)을 형성한다. 스토리지 콘택 홀을 형성하기 위한 식각 공정은 연속적으로 또는 불연속적으로 습식 식각 또는 건식 식각 등 식각 조건을 변경하면서 수행할 수 있다. 이어서, 잔류하는 마스크 패턴을 통상의 스트립 공정, 애슁(ashing) 공정을 통하여 제거한 후, 스토리지 콘택 홀을 세정한 후 제1 스토리지 콘택(672a) 및 제2 스토리지 콘택(672b)을 형성시킨다.
제1 스토리지 전극(670a) 및 제2 스토리지 전극(670b) 각각은 제1 스토리지 콘택(672a) 및 제2 스토리지 콘택(672b)을 통해 복수의 활성 영역(110) 상에 형성된 제2 소스/드레인 영역(110b)과 연결된다. 제1 스토리지 전극(670a) 및 제2 스토리지 전극(670b)은 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 백금(Pt), 텅스텐(W), 폴리실리콘(Poly-Si), 실리콘 게르마늄(SiGe) 등의 물질로 이루어질 수 있다.
일부 실시예에 있어서, 제1 스토리지 전극(670a) 및 제2 스토리지 전극(670b)은 실린더 형상일 수 있다. 다만, 제1 스토리지 전극(670a) 및 제2 스토리지 전극(670b)은 이에 한정하지 않고 필라(pillar) 형상을 가질 수 있음은 물론이다.
도 7a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(700)의 일부 구성을 보여주는 평면도이다. 도 7b는 도 7a의 B7 - B7' 선 단면도이다. 도 7c는 도 7a의 C7 - C7' 선 단면도이다. 도 7a 내지 도 7c에 있어서, 도 1a 내지 도 6c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7a 내지 도 7c를 참조하면, 반도체 소자(700)는 반도체 기판(101)에 복수의 활성 영역(110)을 정의하는 소자 분리막(120), 복수의 워드 라인(130), 고정 양전하 함유층(340), 제1 층간 절연막(650), 제2 층간 절연막(652), 비트 라인(660), 비트 라인 콘택(662), 제1 스토리지 전극(670a), 제2 스토리지 전극(670b), 제1 스토리지 콘택(672a) 및 제2 스토리지 콘택(672b)을 포함한다.
반도체 소자(700)는 예를 들면 반도체 메모리 소자의 셀 어레이 영역의 일부일 수 있다.
복수의 활성 영역(110)은 각각 제1 방향 (도 7a에서 X 방향)의 장축과, 제2 방향 (도 7a에서 Y 방향)의 단축을 가지는 상면을 포함한다. 복수의 활성 영역(110)은 제1 방향 (도 7a에서 X 방향) 및 제2 방향 (도 7a에서 Y 방향)을 따라 서로 이격된 상태로 반복적으로 형성되어 있다.
반도체 소자의 동작에 있어서, 고정 양전하 함유층(340)은 게이트 유전막(132)의 기능을 수행할 수 있다.
고정 양전하 함유층(340)은 복수의 워드 라인(130)의 측면 및 하면을 덮는다. 일부 실시예에 있어서, 고정 양전하 함유층(340)은 복수의 워드 라인(130)을 따라 연속적으로 연장된다.
도 8a 내지 도 8e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8e에서는 도 1a의 B1 - B1' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 8a 내지 도 8e에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8a를 참조하면, 반도체 기판(101)이 가지는 트렌치(120H)에 소자 분리막(120)을 형성한다. 이때 소자 분리막(120) 상면에는 보이드(V)가 형성될 수 있다. 소자 분리막(120)은 예를 들면 실리콘 옥사이드로 이루어질 수 있다.
일부 실시예에 있어서, 소자 분리막(120)을 형성하는 공정은 화학 기상 증착법(Chemical Vapor Deposition: CVD) 또는 물리 기상 증착법(Physical Vapor Deposition: PVD)에 의해 실시될 수 있다. 구체적으로, 화학 기상 증착을 통한 소자 분리막(120) 형성은, 열에너지로 화합물의 증기를 발생시키는 열CVD, 플라즈마에 의해 반응가스를 분해하는 플라즈마CVD, 레이저광 등의 광원을 통한 빛 에너지로 원료가스 분자를 분해하는 광CVD 등에 의해 실시될 수 있다. 발생시킨 증기를 축적하여 소자 분리막(120)을 성장시키는 물리 기상 증착법의 경우, 진공 증착법, 스퍼터링(sputtering), 이온 플레이팅(ion plating) 등에 의해 실시될 수 있다.
도 8b를 참조하면, 소자 분리막(120) 상면에 형성된 보이드(V)를 소정 크기로 확장하여, 확장된 보이드(V')를 형성한다. 일부 실시예에 있어서, 보이드(V)의 확장은 식각 공정을 통해 수행된다. 여기서, 식각 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다.
도 8c를 참조하면, 확장된 보이드(V')에 고정 양전하 함유층(140)을 필링(filling)한다. 즉, 확장된 보이드(V')의 폭 및 깊이는 고정 양전하 함유층(140)의 폭(140w) 및 깊이(140d)와 동일하다. 일부 실시예에 있어서, 고정 양전하 함유층(140)의 상면(140T)은 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치한다. 일부 실시예에 있어서, 고정 양전하 함유층(140)의 폭(140w)은 소자 분리막(120)의 폭(120w)보다 작게 형성된다. 고정 양전하 함유층(140)의 깊이(140d)는 소자 분리막(120)의 깊이(120d)보다 얕게 형성된다.
도 8d를 참조하면, 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)를 형성한다.
일부 실시예에 있어서, 복수의 트렌치(130H)의 폭(130w)은 고정 양전하 함유층(140)의 폭(140w)보다 작게 형성된다. 복수의 트렌치(130H)의 깊이(130d)는 고정 양전하 함유층(140)의 깊이(140d)보다 깊게 형성된다.
게이트 유전막(132)은 복수의 트렌치(130H)에 형성된다. 게이트 유전막(132)을 형성하는 공정은 열에너지로 화합물의 증기를 발생시키는 열CVD, 플라즈마에 의해 반응가스를 분해하는 플라즈마CVD, 레이저광 등의 광원을 통한 빛 에너지로 원료가스 분자를 분해하는 광CVD 등의 화학 기상 증착법 또는 진공 증착법, 스퍼터링, 이온 플레이팅 등의 물리 기상 증착법에 의해 실시될 수 있다.
일부 실시예에 있어서, 게이트 유전막(132)의 두께는 2nm 이상일 수 있다. 한편, 게이트 유전막(132)은 실리콘 산화막(SiO2막) 일 수 있다. 다만, 게이트 유전막(132)은 이에 한정되지 않고 하프늄 산화막(HfO2막), 란탄 산화막(La2O3막) 등 다양한 물질로 이루어질 수 있음은 물론이다.
도 8e를 참조하면, 게이트 유전막(132) 상에 복수의 워드 라인(130)을 형성한다. 상술한 바와 같이, 복수의 워드 라인(130)은 복수의 활성 영역(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치한다(도 1b 참고). 게이트 캡핑층(134)은 복수의 워드 라인(130)을 덮는 구조로 형성된다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9c에서는 도 1a의 B1 - B1' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 9a 내지 도 8c에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 9a를 참조하면, 반도체 기판(101)이 가지는 트렌치(120H)에 소자 분리막(120)을 형성한다. 이때 소자 분리막(120) 상면에는 보이드(V)가 형성될 수 있다. 소자 분리막(120)은 증착 공정을 통해 형성될 수 있다. 증착 공정은 도 8a을 참조하여 설명한 바와 유사한 공정에 의해 수행될 수 있다.
도 9b를 참조하면, 고정 양전하 함유층(940)은 질소 이온 주입 공정을 통해 형성된다. 일부 실시예에서, 고정 양전하 함유층(940)은 플라즈마 질화 공정을 통해 형성될 수있다. 여기서 플라즈마 질화 공정이란, 플라즈마를 이용하여 실리콘 등에 질소 원자를 주입시키는 공정을 말한다. 일부 실시예에 있어서, 고정 양전하 함유층(940)은 소자 분리막(120)에 형성된 보이드(V) 부분에 소정 기울기를 두고 플라즈마 질화 공정을 수행함으로써 형성될 수 있다.
일부 실시예에 있어서, 고정 양전하 함유층(940)의 폭(940w)은 소자 분리막(120)의 폭(120w)보다 작게 형성된다. 고정 양전하 함유층(940)의 깊이(940d)는 소자 분리막(120)의 깊이(920d)보다 얕게 형성된다.
도 9c를 참조하면, 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)를 형성하고, 복수의 트렌치(130H)에 게이트 유전막(132)을 형성한다. 그 후, 게이트 유전막(132) 상에 복수의 워드 라인(130)을 형성한다. 상술한 바와 같이, 복수의 워드 라인(130)은 복수의 활성 영역(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치한다(도 1b 참고). 게이트 캡핑층(134)은 복수의 워드 라인(130)을 덮는 구조로 형성된다. 이러한 일련의 공정은 도 8d 및 도 8e을 참조하여 설명한 바와 유사한 공정에 의해 수행될 수 있다.
일부 실시예에 있어서, 복수의 트렌치(130H)의 폭(130w)은 고정 양전하 함유층(940)의 폭(940w)보다 작게 형성된다. 복수의 트렌치(130H)의 깊이(130d)는 고정 양전하 함유층(940)의 깊이(940d)보다 깊게 형성된다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10c에서는 도 3a의 B3 - B3' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 10a 내지 도 10c에 있어서, 도 1a 내지 도 9c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 10a를 참조하면, 반도체 기판(101)이 가지는 트렌치(120H)에 소자 분리막(120)을 형성한다. 소자 분리막(120)을 형성하는 공정은 도 8a을 참조하여 설명한 바와 유사한 공정에 의해 수행될 수 있다.
도 10b를 참조하면, 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)를 형성하고, 복수의 트렌치(130H)에 게이트 유전막(132)을 형성한다. 그 후, 게이트 유전막(132) 상에 복수의 워드 라인(130)을 형성한다. 게이트 캡핑층(134)은 복수의 워드 라인(130)을 덮는 구조로 형성된다. 이러한 일련의 공정은 도 8d 및 도 8e을 참조하여 설명한 바와 유사한 공정에 의해 수행될 수 있다.
도 10c를 참조하면, 게이트 유전막(132)의 상면에 소정 기울기를 두고 플라즈마를 이용하여 실리콘 등에 질소 원자를 주입시키는 플라즈마 질화 공정을 수행하여, 고정 양전하 함유층(440)을 형성한다. 그 결과, 게이트 유전막(132) 중 일부가 게이트 유전막(432)으로서 남게 된다.
고정 양전하 함유층(440)은 복수의 워드 라인(130) 각각의 적어도 일부를 덮는 구조로 형성한다. 일부 실시예에서, 고정 양전하 함유층(440)은 복수의 워드 라인(130) 및 게이트 캡핑층(134)의 측면을 덮는 구조로 형성할 수 있다. 도 4를 참조하여 설명한 바와 유사하게, 고정 양전하 함유층(440)은 복수의 워드 라인(130) 하면보다 높은 레벨에 위치할 수 있다. 고정 양전하 함유층(440)의 상면(440T)은 복수의 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치된다(도 4 참조).
게이트 유전막(432)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)의 내벽의 일부를 덮도록 형성한다. 게이트 유전막(432)은 복수의 워드 라인(130)과 복수의 활성 영역(110), 또는 복수의 워드 라인(130)과 소자 분리막(120) 사이에 개재될 수 있다. 일부 실시예에서, 게이트 유전막(432)의 상면(432T)은 복수의 워드 라인(130)의 상면(130T)보다 낮은 레벨에 위치할 수 있다(도 4 참조).
도 11a 내지 도 11c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도11a 내지 도 11c에서는 도 3a의 B3 - B3' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 11a 내지 도 11c에 있어서, 도 1a 내지 도 10c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 11a를 참조하면, 반도체 기판(101)이 가지는 트렌치(120H)에 소자 분리막(120)을 형성한다. 소자 분리막(120)을 형성하는 공정은 도 8a을 참조하여 설명한 바와 유사한 공정에 의해 수행될 수 있다. 그 후, 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)를 형성하고, 복수의 트렌치(130H)에 게이트 유전막(132)을 형성한다. 이러한 일련의 공정은 도 8d을 참조하여 설명한 바와 유사한 공정에 의해 수행될 수 있다.
도 11b를 참조하면, 게이트 유전막(132)에 소정 기울기를 두고 플라즈마를 이용하여 실리콘 등에 질소 원자를 주입시키는 플라즈마 질화 공정을 수행하여, 고정 양전하 함유층(340)을 형성한다.
앞서 살펴본 바와 같이, 게이트 유전막(132)은 실리콘 옥사이드로 이루어질 수 있는바, 게이트 유전막(132)에 플라즈마 질화 공정을 수행하여 형성된 고정 양전하 함유층(340)은 실리콘 옥시나이트라이드로 이루어질 수 있다. 즉 반도체 소자의 동작에 있어서, 고정 양전하 함유층(340)은 게이트 유전막(132)의 기능을 수행할 수 있다. 일부 실시예에 있어서, 고정 양전하 함유층(340)은 복수의 활성 영역(110) 및 소자 분리막(120)을 횡단하여 연장되는 복수의 트렌치(130H)의 내벽을 덮도록 형성한다.
도 11c를 참조하면, 고정 양전하 함유층(340) 상에 복수의 워드 라인(130)을 형성한다. 즉, 고정 양전하 함유층(340)은 복수의 워드 라인(130)과 복수의 활성 영역(110), 또는 복수의 워드 라인(130)과 소자 분리막(120) 사이에 개재될 수 있다. 상술한 바와 같이, 복수의 워드 라인(130)은 복수의 활성 영역(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치한다(도 1b 참고). 게이트 캡핑층(134)은 복수의 워드 라인(130)을 덮는 구조로 형성된다. 이러한 일련의 공정은 도 8d 및 도 8e을 참조하여 설명한 바와 유사한 공정에 의해 수행될 수 있다.
도 12a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 전류 특성이 개선되는 원리를 설명하기 위한 평면도이다. 도 12b 및 도 12c는 도 12a의 B12 - B12' 선 단면도들이다. 도 12a 내지 도 12c에 있어서, 도 1a 내지 도 11c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 12a 내지 도 12c를 참조하여 후술할 설명은 엔모스(NMOS) 트랜지스터를 기준으로 설명하였으나, 피모스(PMOS) 트랜지스터에서도 유사한 방식으로 적용될 수 있음은 물론이다.
도 12a 및 도 12b를 참조하면, 복수의 워드 라인(130) 중 제1 방향을 따라 서로 이웃하는 활성 영역 쌍(110p) 사이에 위치되는 제1 부분(130p)은 소자 분리막(120) 및 고정 양전하 함유층(140)으로 포위되게 된다.
고정 양전하 함유층(140)이 존재하지 않을 경우, 복수의 워드 라인(130) 중 제1 방향을 따라 서로 이웃하는 활성 영역 쌍(110p) 사이에 위치되는 제1 부분(130p)에 동작 전압이 인가될 때, 제2 소스/드레인 영역(110b)에 채워져 있는 전자의 탈출 장벽이 높지 않게 된다. 그에 따라 반도체 소자의 동작에 있어서 요구되지 않는 전자의 이동이 발생할 수 있다.
본 발명의 기술적 사상에 따르는 반도체 소자의 경우, 복수의 워드 라인(130) 중 제1 방향을 따라 서로 이웃하는 활성 영역 쌍(110p) 사이에 위치되는 제1 부분(130p)은 소자 분리막(120) 및 고정 양전하 함유층(140)으로 포위되게 된다. 이에 따라, 고정 양전하 함유층(140)에 형성된 양전하는, 복수의 워드 라인(130) 중 제1 방향을 따라 서로 이웃하는 활성 영역 쌍(110p) 사이에 위치되는 제1 부분(130p)에 동작 전압이 인가될 때 제2 소스/드레인 영역(110b)에 채워져 있는 전자의 탈출 장벽을 높게 유지시켜주는 역할을 한다. 즉, 제2 소스/드레인 영역(110b)에 채워져 있는 전자가 반도체 소자의 동작에 있어서 요구되지 않는 이동을 하는 것을 차단할 수 있다.
도 12a 및 도 12c를 참조하면, 복수의 워드 라인(130) 중 복수의 활성 영역(110) 에 위치한 워드 라인(130a)에 동작 전압이 인가될 때, 제1 소스/드레인 영역(110a)에서 제2 소스/드레인 영역(110b)으로 전류가 흐르게 된다. 즉, 제2 소스/드레인 영역(110b)에 채워져 있는 전자는 제1 소스/드레인 영역(110a)으로 이동하게 된다. 여기서, 복수의 활성 영역(110) 중 제2 방향을 따라 서로 이웃하는 활성 영역 쌍(110z) 사이의 소자 분리막(120) 영역에 양전하가 존재하게 되면, 제2 소스/드레인 영역(110b)에 채워져 있는 전자가,제1 소스/드레인 영역(110a)을 사이에 두고 이웃하는 다른 제2 소스/드레인 영역(110b)으로 인젝션(injection)되는 에너지 장벽이 낮아져, 반도체 소자의 전류 특성이 저하될 수 있다. 본 발명의 기술적 사상에 따른 반도체 소자의 경우, 복수의 활성 영역(110) 중 제2 방향을 따라 서로 이웃하는 활성 영역 쌍(110z) 사이의 소자 분리막(120) 영역에는 양전하가 존재하지 않음으로써, 제2 소스/드레인 영역(110b)에 채워져 있는 전자가 제1 소스/드레인 영역(110a)을 사이에 두고 이웃하는 다른 제2 소스/드레인 영역(110b)으로 인젝션되는 에너지 장벽이 낮아지는 것을 방지할 수 있다. 즉, 반도체 소자의 전류 특성이 개선될 수 있다.
도 13은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
메모리 모듈(1000)은 인쇄회로기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM(single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM(dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB(advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수 있다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
상기 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
상기 메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card: SM), 시큐어 디지털 카드(secure digital card: SD), 미니-시큐어 디지털 카드(mini-secure digital card: 미니SD), 및 멀티미디어 카드(multimedia card: MMC) 등과 같은 다양한 메모리카드를 구성할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(300)의 개략도이다.
상기 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(3000)의 메모리(3200)는 RAM(random access memory) 및ROM(read only memory)을 포함할 수 있다. 또한, 상기 시스템(3000)은 플로피 디스크 드라이브(floppy disk drive) 및CD(compact disk) ROM 드라이브와
같은 주변 장치(3500)를 포함할 수 있다.
상기 메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다. 특히, 상기 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(3000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player: PMP), 고상 디스크(solid state disk: SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
101: 반도체 기판, 110: 복수의 활성 영역, 120: 소자 분리막,
130: 복수의 워드 라인, 132: 게이트 유전막, 134: 게이트 캡핑층,
140: 고정 양전하 함유층,650: 제1 층간 절연막, 652: 제2 층간 절연막,
660: 비트 라인, 662: 비트 라인 콘택, 664: 비트 라인 캡핑층,
666: 절연 스페이서, 670a: 제1 스토리지 전극, 670b: 제2 스토리지 전극,
672a: 제1 스토리지 콘택, 672b: 제2 스토리지 콘택

Claims (10)

  1. 제1 방향의 장축 및 제2 방향의 단축을 가지는 상면을 포함하며,
    상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있는 복수의 활성 영역;
    상기 복수의 활성 영역을 정의하는 소자 분리막;
    상기 복수의 활성 영역 및 소자 분리막을 횡단하여 연장되는 복수의 워드 라인; 및
    상기 복수의 워드 라인 각각의 적어도 일부를 덮고, 고정 양전하가 형성된 고정 양전하 함유층을 포함하고,
    상기 고정 양전하 함유층은 상기 복수의 워드 라인 하면보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 워드 라인은 하부 단면이 원형인 벌브형(bulb type) 또는 U-형인 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 고정 양전하 함유층은 상기 소자 분리막과 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 복수의 워드 라인은 상기 제1 방향을 따라 서로 이웃하는 2개의 활성 영역 사이에 위치되는 제1 부분과, 상기 제2 방향을 따라 서로 이웃하는 2개의 활성 영역 사이에 위치되는 제2 부분을 포함하고,
    상기 제1 부분은 상기 소자 분리막 및 상기 고정 양전하 함유층으로 포위되고,
    상기 제2 부분은 상기 소자 분리막으로 포위되는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 고정 양전하 함유층의 상면은 상기 복수의 워드 라인의 상면과 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 고정 양전하 함유층은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 트렌치를 갖는 반도체 기판;
    상기 트렌치에 형성되는 소자 분리막 ;
    상기 소자 분리막에 의해 상기 반도체 기판에 정의되는 복수의 활성 영역;
    상기 복수의 활성 영역 및 소자 분리막을 횡단하여 연장되는 복수의 워드 라인;
    상기 복수의 워드 라인 각각의 적어도 일부를 덮고, 고정 양전하가 형성된 고정 양전하 함유층;
    상기 복수의 활성 영역 및 소자 분리막을 덮도록 형성되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되는 비트 라인 ;
    상기 비트 라인과 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역을 연결하는 비트 라인 콘택;
    상기 제1 층간 절연막 상에 상기 비트 라인을 덮도록 형성되는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 형성되는 제1 스토리지 전극; 및
    상기 제1 스토리지 전극과 상기 제1 활성 영역을 연결하는 제1 스토리지 콘택을 포함하고,
    상기 고정 양전하 함유층은 상기 복수의 워드 라인 하면보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  9. 제 8항에 있어서,
    상기 복수의 활성 영역 각각은, 제1 방향의 장축 및 제2 방향의 단축을 가지는 상면을 포함하고,
    상기 복수의 활성 영역 중 제1 활성 영역과 상기 제2 방향으로 이웃하는 제2 활성 영역;
    상기 제2 활성 영역에 연결된 제2 스토리지 전극; 및
    상기 제2 스토리지 전극과 상기 제2 활성 영역을 연결하는 제2 스토리지 콘택을 더 포함하고,
    상기 제1 활성 영역 상의 비트 라인 콘택과 상기 제2 스토리지 콘택 사이에 위치하는 소자 분리막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  10. 제 8항에 있어서,
    상기 고정 양전하 함유층은 상기 복수의 워드 라인을 따라 연속적으로 연장되는 것을 특징으로 하는 반도체 소자.
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