JP2007536680A - 不揮発性プログラマブルメモリ - Google Patents

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Abstract

【課題】
【解決手段】 メモリ（３７００）が提供される。メモリは、不揮発性メモリセルアレイ（３７２０）を含み、各セルは、第１の書き込み電圧パルスを印加されると第１の抵抗状態から第２の抵抗状態へと切り替わるとともに第２の書き込み電圧パルスを印加されると第２の抵抗状態から第１の抵抗状態へと可逆的に切り替わる２端子メモリプラグを含む。
【選択図】図３７Ａ

Description

本発明は、一般的にはメモリに関するものである。本発明は、より詳細には、書き換え可能な不揮発性メモリに関するものである。
［関連技術の説明］
メモリは、揮発性または不揮発性のいずれかに分類することができる。揮発性メモリは、電源がオフになると内容を失うメモリである。これに対して、不揮発性メモリは、連続的に電力を供給せずとも情報を保持できるメモリである。ほとんどの不揮発性メモリは、メモリ素子として固体メモリデバイスを使用している。
固体メモリデバイスとしては、例えば、特定の伝導性金属酸化物（ＣＭＯ）を使用することができる。ＣＭＯは、電子パルスをかけられた後、ある一定の抵抗状態を維持することができる。電子パルスは、２つの端子を通じて供給される。２００１年３月２０日に発行されたLiuらによる米国特許第６，２０４，１３９号には、このような特性を示すいくつかのペロブスカイト材料が記載されている。また、「Electro-pulse-induced reversible resistance change effect in magnetoresistive films」（磁気抵抗膜における、電気パルスによる可逆的抵抗変化の効果）、Applied Physics Letters, Vol. 76, No. 19, 8 May, 2000、および2001 Non-Volatile Memory Technology Symposium（２００１不揮発性メモリ技術シンポジウム）の資料「A New Concept for Non-Volatile Memory: The Electric-Pulse Induced Resistive Change Effect in Colossal Magnetoresistive Thin Films」（不揮発性メモリの新しい概念：巨大磁気抵抗薄膜における、電気パルスによる抵抗性変化の効果）にも、同じ研究者によって、ペロブスカイト材料についての記載がある。しかしながら、前掲の米国特許第６，２０４，１３９号に記載されているこれらのペロブスカイト材料は、小さい寸法に縮小された場合に、高速アクセス時間のメモリを構成するには大きすぎる抵抗を示すと考えられるので、一般に、ＲＡＭメモリには適用できない。
Hsuらによる米国特許第６，５３１，３７１号「Electrically programmable resistance cross point memory」（電気的にプログラム可能な抵抗クロスポイントメモリ）には、抵抗性クロスポイントメモリデバイスが、その製造方法および使用方法とともに開示されている。このメモリデバイスは、上部電極と下部電極との間に配置されたペロブスカイト材料の活性層を有する。
同様に、ＩＢＭチューリッヒ研究所も、メモリ用途における金属酸化物材料の使用を考察した３本の技術論文を発表している。すなわち、「Reproducible switching effect in thin oxide films for memory applications」（メモリ用途のための、酸化物薄膜における再現性のスイッチング効果）、Applied Physics Letters, Vol. 77, No. 1, 3 July, 2000、「Current-driven insulator-conductor transition and nonvolatile memory in chromium-doped SrTiO3 single crystals」（電流によって起こされる絶縁体−導体転移、およびクロムドープトＳｒＴｉＯ3単結晶の不揮発性メモリ）、Applied Physics Letters, Vol. 78, No.23, 4 June 2001、ならびに「Electric current distribution across a metal-insulator-metal structure during bistable switching」（双安定スイッチング中の、金属−絶縁体−金属構造における電流分布）、Journal of Applied Physics, Vol. 90, No. 6, 15 September 2001である。
しかしながら、特定のＣＭＯが有する抵抗変化特性の発見は、比較的最近のことであり、市販のメモリ製品にはまだ導入されていない。このため、真の不揮発性ＲＡＭ（ｎｖＲＡＭ）を市場に持ち込むための不断の努力が続けられている。
［好ましい実施形態の詳細な説明］
以下の説明では、本発明の完全な理解を可能にするために、多くの詳細が特定されている。しかしながら、当業者ならば明らかなように、本発明は、これらの一部または全部の詳細を特定しなくても実施されうる。また、本発明が不必要に不明瞭になるのを避けるため、周知のプロセス工程の詳細な説明は省略される。
＜クロスポイントメモリアレイ＞：
従来の不揮発性メモリは、ＭＯＳＦＥＴをベースにした３端子デバイスを必要とする。ｆを最小の特徴サイズとすると、このようなデバイスのレイアウトは、一般に、少なくとも８ｆ2 の面積を必要とするので非理想的である。しかしながら、必ずしも全てのメモリ素子が３端子を必要とは限らず、例えば、もしメモリ素子が電圧パルスに応じて電気特性（例えば抵抗率）を変化させられる場合は、必要なのは２端子のみである。２端子のみならば、１セルを４ｆ2 の大きさに製造することを可能にするクロスポイントメモリアレイのレイアウトを利用することができる。
図１は、単一のメモリ層を使用した、典型的なクロスポイントメモリアレイ１００の斜視図である。下層のＸ方向伝導性アレイ線１０５は、上層のＹ方向伝導性アレイ線１１０に直交する。Ｘ方向伝導性アレイ線１０５およびＹ方向伝導性アレイ線１１０は、互いが交差する点に位置する複数のメモリプラグ１１５に対してそれぞれ第１の端子および第２の端子として機能する。伝導性アレイ線１０５，１１０は、メモリプラグ１１５に電圧パルスを供給すること、およびメモリプラグ１１５に電流を流れさせることによって、メモリプラグ１１５の抵抗状態を決定するために使用される。
伝導性アレイ線の層１０５，１１０は、一般に、アルミニウム、銅、タングステン、または特定のセラミックス等の任意の伝導性材料で構成することができる。１本の伝導性アレイ線は、一般に、材料に応じて６４〜８１９２本の直交する伝導性アレイ線と交差する。製造技術、特徴サイズ、および材料の抵抗率次第で、更に短い、または長いアレイ線にしてもよい。Ｘ方向およびＹ方向の伝導性アレイ線は、同じ長さ（正方形のクロスポイントメモリアレイを形成する）でも、または異なる長さ（長方形のクロスポイントメモリアレイを気伊勢する）でもよく、異なる長さの場合は、抵抗率の異なる複数の材料でアレイ線を作成する場合に有用である可能性がある。
図２は、クロスポイントメモリアレイ１００における１つのメモリセル２１５の選択を示している。１本のＸ方向伝導性アレイ線２０５と、１本のＹ方向伝導性アレイ線２１０との交差点は、１つのメモリセル２１５を一意的に特定する。図３は、選択されたメモリセル２１５の境界を示している。メモリセルは、一次元に、二次元に、ひいては三次元に理論的に拡張できる反復可能な単位である。メモリセルをＺ方向（ＸＹ平面に直交する方向）に反復させる方法は、１つには、伝導性アレイ線１０５，１１０の下面および上面の両方を使用して積層型のクロスポイントメモリアレイを形成する方法である。
クロスポイントメモリアレイ１００を構成する反復可能なセルは、メモリプラグ３０５に、メモリプラグ３０５の周りの空間の１／２を加え、更にＸ方向伝導性アレイ線２０５の１／２とＹ方向伝導性アレイ線２１０の１／２とを加えたものだと見なすことができる。伝導性アレイ線は、使用されるのが片面であるか両面であるかにかかわらず、同じ幅に製造されるので、ここで言う伝導性アレイ線の１／２とは、当然ながら、単なる理論上の構成概念である。したがって、最上層および最下層（片面のみを使用される）の伝導性アレイ線も、他の全ての層の伝導性アレイ線と同じ大きさに製造されるのが一般的である。
＜積層型クロスポイントメモリアレイ＞：
図４Ａおよび図４Ｂは、４枚のメモリ層４０５，４１０，４１５，４２０を使用した典型的な積層型クロスポイントメモリアレイ４００を示している。メモリ層：ＭＬ0 ４０５，ＭＬ1 ４１０，ＭＬ2 ４１５、およびＭＬ3 ４２０は、交互するＸ方向伝導性アレイ線：Ｘ0層４２５，Ｘ1層４３０，およびＸ2層４３５と、Ｙ方向伝導性アレイ線：Ｙ0層４４０およびＹ1層４４５との間に挟まれている。このような積層によって、メモリデバイスは、クロスポイントメモリアレイ４００の実装面積を増大させずとも記憶容量を増加させることができる。本明細書で使用される「メモリ層」とは、必ずしも材料の均質層であるとは限らず、メモリプラグの層であることも可能である。メモリプラグは、後ほど説明されるように、複数の異なる材料の層で作成することができる。「プラグ」とは、概して、相補的な伝導性アレイ線と伝導性アレイ線との間の任意の積層体または構成体を意味しており、いかなる製造プロセスにも限定されない。
各メモリ層４０５，４１０，４１５，４２０は、Ｘ方向伝導性アレイ線の層４２５，４３０，４３５のいずれか一層と、Ｙ方向伝導性アレイ線の層４４０，４４５のいずれか一層とに関連付けられる。伝導性アレイ線の最上層４３５および最下層４２５は、それぞれ単一のメモリ層４２０および４０５に電圧を供給するためだけに使用されるが、伝導性アレイ線のその他の各層４３０，４４０，４４５は、それぞれ対応する上下両方のメモリ層４０５，４１０，４１５，４２０に電圧を供給するために使用することができる。
もし、中間にある伝導性アレイ線の各層が、それぞれ２枚ずつのメモリ層に対して使用されるならば、Ｎ枚のメモリ層は、概して、Ｎ＋１枚の伝導性アレイ線の層を必要とする。しかしながら、クロスポイントメモリアレイのメモリプラグが、いずれも２本ずつの伝導性アレイ線を必要とする一方で、伝導性アレイ線の各層は、必ずしも個別の回路構成を必要とするとは限らない。１つのメモリプラグを選択するには、１本のＸ方向伝導性アレイ線と１本のＹ方向伝導性アレイ線とをアクティブにする必要があるので、１枚のメモリ層のみをアクティブにできる限りは、どの方向にも複数の伝導性アレイ線をアクティブにしてよい。
例えば、積層型クロスポイントメモリアレイ４００において、Ｘ方向伝導性アレイ線の最上層および最下層（Ｘ0 層４２５およびＸ2 層４３５）は、メモリ素子に対するアクセスについて論理的に関係していてよく、更には、同じ選択ロジックを共有するだけでなく、同じ回路構成を共有することも可能である。表１は、特定の１メモリ層上の１メモリ素子をアクティブにするために使用できるＸ方向伝導性アレイ線とＹ方向伝導性アレイ線との組み合わせを示している。
Figure 2007536680
したがって、ＭＬ1 ４１０上のメモリセルにアクセスするためには、例えば、Ｘ1 層４３０の伝導性アレイ線を１本と、Ｙ0 層４４０の伝導性アレイ線を１本とを選択する必要がある。
同様に、図５は、８枚のメモリ層５０５，５１０，５１５，５２０，５２５，５３０，５３５，５４０を使用した積層型クロスポイントメモリアレイ５００の構成を示している。Ｘ方向伝導性アレイ線の層５４５，５５０，５５５，５６０，５６５は、全て、２本のスルー５７０，５７５のいずれかに接続されており、したがって、復号化ロジックを共有している。ここで言う「スルー」とは、概して、複数の金属層間にあってメモリプラグの層を迂回する垂直の伝導性経路として定義されるが、その他の点ではバイアおよびコンタクトに機能的に極めて類似したものである。しかしながら、Ｙ方向伝導性アレイ線の層５８０，５８５，５９０，５９５は、それぞれ独自の復号化ロジックによって駆動される。表２は、特定の１メモリ層上の１メモリ素子をアクティブにするために使用できるＸ方向伝導性アレイ線とＹ方向伝導性アレイ線との組み合わせを示している。
Figure 2007536680
＜周辺回路構成＞：
クロスポイントメモリアレイのメリットの１つは、クロスポイントメモリアレイ（例えば１００、４００、または５００）を駆動するアクティブ回路構成をクロスポイントメモリアレイの下方に配置することによって、半導体基板上で必要とされる実装面積を低減させられる点にある。図６Ａは、４枚のメモリ層を積層してなるクロスポイントメモリアレイ４００のＸ0 層４３０、Ｘ1 層４３０、およびＸ2 層４３５の特定のＸ方向伝導性アレイ線を選択するために使用されるＸ方向ドライバセット６０５，６１０，６１５を示している。Ｘ0 ドライバ６０５とＸ2 ドライバ６１５とは、（例えば表１に示されるように）同一のロジックを使用できるが、Ｘ1 層４３０をＸ1 ドライバ６１０に接続しているスルー６４０をＸ0 ドライバ６０５に迂回させるのは困難であるので、図中では、別々のドライバとして示されている。
図６Ｂは、Ｙ方向伝導性アレイ線の層４４０，４４５の特定のＹ方向伝導性アレイ線を選択するために使用されるＹ方向ドライバセット６２０，６２５を示している。Ｙ0 ドライバセット６２０は、Ｙ0 層４４０に接続するために、１枚のメモリ層４０５を横断するスルー６３０を使用する。Ｙ1 ドライバセット６２５は、Ｙ1 層４４５に接続するために、３枚のメモリ層４０５，４１０，４１５を横断するスルー６３５を使用する。
図７Ａは、積層型クロスポイントメモリアレイ４００に関連したＸ方向およびＹ方向のドライバセット６０５，６１０，６１５，６２０，６２５のレイアウトの概略を示している。図７Ｂは、図７Ａをより抽象化して表したものである。各ドライバセットを構成するドライバは全て同じ側にあるので、レイアウトは全体として非対称的なＬ字型を形成している。
しかしながら、設計次第では、ある伝導性アレイ線を制御するドライバが片方の側に置かれ、次の伝導性アレイ線を制御するドライバが反対の側に置かれるように、ドライバ回路構成を相互嵌合型にすることが可能である。
＜相互嵌合型のドライバセット＞：
図８Ａおよび図８Ｂは、単層型クロスポイントメモリアレイ１００を駆動する相互嵌合型のＸ方向ドライバ８０５および相互嵌合型のＹ方向ドライバ８１０のレイアウトを示している。ドライバ８０５と８１０とを相互に嵌め合わせると、単層型クロスポイントメモリアレイ１００の対称性を向上させるだけでなく、より大きな寸法のドライバを作成することも可能になる。
ドライバは、同じ層の伝導性アレイ線が複数の異なる位置から交互に駆動される場合に相互嵌合型であると見なすことができる。相対する側から駆動されるアレイ線は、互い違いである、すなわち偶数番号の線が一方の側から駆動され、奇数番号の線が反対の側から駆動されてもよいし、またはペアごとにグループ化される、すなわち隣り合う２本の線が一方の側から駆動され、続く２本の線がもう一方の側から駆動されてもよいし、または２×Ｎセルのピッチで配置され且つＮ本の線を駆動するドライバの使用を可能にする任意の布置を取るようにグループ化されてもよい。拡大解釈すれば、ドライバ自体は必ずしも相互に嵌め合わされる必要はなく、相互に嵌め合わされた線を駆動する任意のドライバセットを「相互嵌合型ドライバセット」と称するものとする。
図９Ａおよび図９Ｂは、積層型クロスポイントメモリアレイ４００のための相互嵌合型のドライバセット６０５，６１０，６２０，６２５のレイアウトを示している。Ｘ方向ドライバセット６０５，６１０の構成は、図１０Ａおよび図１０Ｂに示されている。図１０Ａの構成は、１本のＸ方向伝導性アレイ線ごとに図１０Ｂの構成と入れ替わるので、Ｘ0 ドライバ６０５およびＸ1ドライバ６１０は、位置する側を交互に変化させる。
また、Ｘ1 層４３０をＸ1 ドライバ６１０に接続するスルー６４０と、Ｘ2 層４３５をＸ0 ドライバ６０５に繋げるスルー６４５とを相対する側に配置すれば、最下層のＸ0 層４２５をＸ2 層４３５に直接に繋ぐことが可能である。したがって、１つのＸ0 ドライバ６０５を、最下層のＸ0 層４２５および最上層のＸ2 層４３５の両方に使用することができる。
図７Ｂ、図８Ｂ、および図９Ｂに示された配置図は、ドライバ６０５，６１０，６１５，６２０，６２５，８０５，８１０がいずれもクロスポイントメモリアレイ１００または４００の外側に配置されると仮定している。しかしながら、もしクロスポイントメモリアレイの下の基板を使用して周辺回路構成を引くならば、メモリチップ全体の実装面積を低減させることが可能である。
図１１Ａ〜１１Ｃは、単層型クロスポイントメモリアレイ１００の下に一部を配置されたＸ方向ドライバセット８０５およびＹ方向ドライバセット８１０の各種レイアウトを示している。各レイアウトでは、クロスポイントメモリアレイ１００の下にいくらかの未使用空間が存在しうるにもかかわらず、ドライバの一部が単層型クロスポイントメモリアレイ１００の外側に据え置かれている。図１１Ａは、クロスポイントメモリアレイ１００をＸ方向に超過した長方形を形成したレイアウトである。図１１Ｂは、クロスポイントメモリアレイ１００をＹ方向に超過してＨ字型を形成したレイアウトである。図１１Ｃは、Ｘ方向およびＹ方向の両方向にクロスポイントメモリアレイ１００を超過してより対称的なパターンを形成した非対称形のレイアウトである。
図１２は、相互に嵌め合わされた部分と相互に嵌め合わされていない部分とを有するＸ方向ドライバセット８０５およびＹ方向ドライバセット８１０のもう１つのレイアウトを示している。各ドライバセット８０５，８１０の一部は、依然として単層型クロスポイントメモリアレイ１００の外側にある。各ドライバを共通の寸法で作成したと仮定すると、相互に嵌め合わされなかったドライバは、同じピッチで２倍の数の線を駆動するので、より多くの回路構成を必要するので、やはり一部がクロスポイントメモリアレイ１００を超過することになる。
しかしながら、ドライバ８０５，８１０のいずれも相互に嵌め合わされていない場合は、周辺回路構成全体が単層型クロスポイントメモリアレイ１００の下に配置される可能性がある。
＜非相互嵌合型のドライバセット＞：
図１３Ａは、単層型クロスポイントメモリアレイ１００の下に完全に収まる場合のＸ方向ドライバ８０５およびＹ方向ドライバ８１０のレイアウトを示している。図１３Ｂは、より対称的なレイアウトを使用する場合のＸ方向ドライバ８０５およびＹ方向ドライバ８１０のもう１つのレイアウトを示している。
非相互嵌合型ドライバセットを使用する概念は、積層型クロスポイントメモリアレイにも拡張することができる。図１４Ａおよび図１４Ｂは、非相互嵌合型のドライバセット６０５，６１０，６２０，６２５のレイアウトを示している。なお、各ドライバセット６０５，６１０，６２０，６２５は、必ずしも一定の比率で描かれているとは限らず、各層に含まれる伝導性アレイ線の数と、各ドライバに使用される回路構成とに応じて、積層型クロスポイントメモリアレイ４００の下にぴったり収まってもよいし、または図１４Ｂに示されるように積層型クロスポイントメモリアレイ４００の下に隙間を残してもよいし、または積層型クロスポイントメモリアレイ４００の実装面積を超過してもよい。
図１５Ａおよび図１５Ｂは、図１４Ａまたは図１４Ｂのレイアウトに使用できるドライバセット６０５，６１０，６２０，６２５として可能な１つの構成を示している。Ｘ0 ドライバセット６０５がＸ0 層４２５に直接に接続することができ（そしてスルー６４５を介してＸ2 層４３５に接続することができ）、且つＸ1 ドライバセット６１０およびＹ1 ドライバセット６２５が各自のスルー６４０およびスルー６３５を介してＸ1 層４３０およびＹ1 層４４５に直接に接続することができる一方で、Ｙ0 ドライバセット６２０は、Ｙ0 層４４０の周辺回路構成に接続するスルー６３０に直接に接続することができない。その代わりに、Ｙ0 ドライバセット６２０は、周辺回路構成の部分に余分の金属層１５０５を使用することによって、Ｙ1 ドライバセット６２５の回路構成の上を横切ってスルー６３０に接続する。余分の金属層１５０５は、ドライバの回路構成を構成するのに必要な任意の金属層に追加で使用されるものである。
図１６は、Ｘ方向ドライバセット６０５，６１０，６１５のもう１つの構成を示している。Ｙ方向ドライバ６２０，６２５に関連して余分の金属層１５０５が使用されているので、同図の構成も、やはり余分の金属層１５０５を使用する。Ｘ0 ドライバセット６０５をＸ2 ドライバセット６１５から切り離せば、たとえ両者が同じロジックを使用する場合でも、Ｘ0 ドライバにかかる負荷は軽減される。この変更形態は、層４２５，４３５に対するアクセス時間を向上させることができる。
図１７は、余分の金属層１５０５の必要性を排除するために使用できる、Ｙ方向ドライバセット６２０，６２５の更にもう１つの構成を示している。この構成では、Ｘ0 層４２５から１本の伝導性アレイ線を排除して、Ｙ0 ドライバセット６２０をＹ0 層４４０に接続するスルー６３０にＹ0 ドライバセット６２０を直接に接続可能にするアレイカットを作成する。ＭＬ0 層４０５からは、一列のメモリプラグが排除されるが、これらの欠如は、積層型クロスポイントメモリアレイ４００に含まれるメモリプラグ全体のほんの僅かな割合を占めるに過ぎないので、余分な金属層１５０５を使用せずにすむ周辺回路構成の設計の見返りとして妥当である。排除されたＭＬ0 メモリ層のセルの真上に位置するＭＬ1 層４１０、ＭＬ2 層４１５、およびＭＬ3 層４２０のセルは、排除してもよいし、または機能しないダミーセルとしてそのまま維持してもよい。こうして、４枚のアレイ層は対称的になる。あるいは、最下層のＭＬ0 メモリ層において、欠けた線に取って代わる冗長線を使用することも可能である。
また、Ｙ0 ドライバセット６２０を積層型クロスポイントメモリアレイ４００の中ほどに移動させれば、Ｙ0 層４４０に対するアクセス時間を向上させることができる。もしＹ0 ドライバセット６２０が伝導性アレイ線の一方の端に位置すると、電流は、最悪の場合、アクティブメモリセルに達するために反対側の端まで伝わる必要がある。しかしながら、もしＹ0 ドライバセット６２０が伝導性アレイ線の中ほどに位置すれば、電流は、最悪の場合でも、伝導性アレイ線の長さの半分だけ伝わればよい。したがって、Ｙ0 ドライバセット６２０を伝導性アレイ線の中ほどに配置すれば、アクセス時間を向上させることができる。
図１８Ａは、ともに単層型クロスポイントメモリアレイ１００の下に中央寄せされた場合のＸ方向ドライバ８０５およびＹ方向ドライバ８１０のレイアウトを示している。Ｙ方向ドライバ８１０は、Ｙ方向伝導性アレイ線１１０の中ほどに達するためのアレイカットを使用することができ、Ｘ方向ドライバ８０５は、別のドライバと重ならない限り、Ｘ方向伝導性アレイ線１０５の下のどこにでも配置することができる。ドライバ８０５，８１０を対応する伝導性アレイ線１０５，１１０のほぼ中ほどに持ってこれば、メモリプラグ層１１５へのアクセス時間を更に短縮することができる。
このような配置は、単層型クロスポイントメモリアレイに使用する場合、または積層型クロスポイントメモリアレイの最下層に使用する場合に最も効果的である。積層型クロスポイントメモリアレイに使用する場合は、Ｘ0 ドライバセット６０５およびＹ0 ドライバセット６２０をクロスポイントメモリアレイ４００のほぼ中ほどに配置する一方で、それより上層の伝導性アレイ線のためのその他のドライバセットはそれぞれの伝導性アレイ線の端に接続させるのが一般的である。
図１８Ｂは、最下のメモリ層がそれより上のメモリ層より高速のアクセス時間を有する積層型クロスポイントメモリアレイ４００に使用される場合のドライバセットのレイアウトを示している。用途次第では、メモリの一部に対してメモリの他の部分よりも高速のアクセスを必要とする場合がある。例えば、大容量ストレージデバイスは、ファイルアロケーションテーブル（ＦＡＴ）に対してその他の格納データよりも高速にアクセス可能であることを望まれる場合がある。
＜非相互嵌合型のドライバの設計＞：
図１３Ａ〜１８Ｂは、いずれも、非相互嵌合型のドライバの使用を想定している。図１９は、非相互嵌合型ドライバに必要とされる線ピッチ内に線ドライバを収められるものとして可能なＸ0 ドライバセット６０５のレイアウトを示している。各ドライバは、特定の１本の伝導性アレイ線（または、もしそのドライバセットが複数のメモリ層に電圧を供給する場合は特定の１つの伝導性アレイ線集団）に電圧を供給する責任を負う。したがって、もしＸ0 層４２５上に２５６本の伝導性アレイ線が存在するならば、Ｘ0 ドライバセット６０５には、２５６のドライバが存在する。これらのドライバは、金属相互接続１９０５を通して伝導性アレイ線に電圧を送る。各金属相互接続１９０５は、伝導性アレイ線と同じ幅に作成されることが好ましい。図１９の各ドライバは、４つの金属相互接続に跨っているので、ドライバを４層の深さに積み重ねれば、Ｘ0 ドライバセット６０５全体を所要のパラメータ内に確実に収めることができる。一般論として、もし１つの線ドライバ群にＮ個の線ドライバが含まれ、且つ１つのメモリセルが幅Ｗに作成されたとすると、これらのドライバをクロスポイントメモリアレイの下に完全に収めるためには、線ドライバ群はＮ×Ｗを超える幅を有してはならない。
なお、ドライバだけでなく、追加の周辺回路構成も必要とされる場合がある点に留意する必要がある。例えば、ドライバは、一次デコーダおよび二次デコーダの両方へのアクセスを必要とする場合がある。一次デコーダは、例えば８つのドライバからなる等の１つのドライバ群（例えば１９１０）を選択することはできるが、特定の１つのドライバを選択することはできず、二次デコーダは、１つのドライバ（例えば１９１５）を選択することはできるが、８つのドライバからなる特定の１つのドライバ群を選択することはできない。図１９には、二次デコーダの接続は示されていないが、一次デコーダは、金属相互接続配線１９２０を通して８ドライバからなるドライバ群をアクティブにする。一次デコーダによって、例えば１６ドライバからなるドライバ群が選択された場合は、金属相互接続配線１９２０は、８ドライバからなる別の１ドライバ群の金属相互接続配線に繋がれる。そして、二次デコーダによって、１６ドライバからなるそのドライバ群の中から１ドライバが選択される。追加の周辺回路構成に関しては、後ほど更に詳述される。もしクロスポイントメモリアレイの下に余裕があるならば（例えば図１４Ｂに示された構成）、一次デコーダおよび二次デコーダのために必要とされる追加の周辺回路構成の少なくとも一部をクロスポイントメモリアレイの下に配置することが可能である。
図２０Ａは、一次デコーダ、二次デコーダ、およびアース（または他の基準電圧）へのアクセスを必要とするドライバ１９１５として可能なドライバ概略を示している。ドライバ１９１５は、パスデバイス（１つのＰチャネルトランジスタ２００５および１つのＮチャネルトランジスタ２０１０）と、接地トランジスタ２０１５とで構成される。接地トランジスタ２０１５は、パスデバイスにどのように接続されるかに応じてｎチャネルトランジスタおよびｐチャネルトランジスタのいずれかでよい。
図２０Ｂは、ドライバ１９１５を構成する３つのトランジスタ２００５，２０１０，２０１５の１レイアウトを示している。パスデバイスを構成する一方のトランジスタ２００５は、ｐチャネルトランジスタであるので、半導体基板のｎドープト部分２０２０に作成する必要がある。場所を節約するため、各トランジスタ２００５，２０１０，２０１５は、８ドライバからなるドライバ群１９１０の中の別の１ドライバ１９２５の各トランジスタとの間でノード２０２５，２０３０，２０３５を共有する。これらのノードを共有できるのは、８ドライバからなるドライバ群１９１０において、各ドライバのパスデバイスが一次デコーダからの同じ入力１９２０を受信し、且つドライバの第３のトランジスタが接地されているからである。
周知のプロセス工程を通じて各種の接続形態を実現することができる。図２１Ａは、第１の金属層を堆積させた後のドライバ１９１５を示している。第１の金属層は、ドライバ１９１５から他の周辺回路構成および／または他のドライバへの垂直接続２１０５，２１１０，２１１５，２１２０を提供するものである。接地トランジスタ２０１５は、その接地垂直接続２１１５を、ドライバ１９１５，１９２５と水平位置を同じくする全ての接地トランジスタとの間で共有することができる。しかしながら、負荷を軽減するためには、これらのドライバを全て繋ぎ合わせることのない別の配置を取ることも可能である。同様に、二次デコーダからの入力を受けるドライバ１９１５の各トランジスタ２００５，２０１０，２０１５のゲートも、８ドライバからなるドライバ群１９１０との関連において同じ位置を占める他のドライバのゲートとの間で垂直接続２１０５，２１１０，２１１５を共有することができる。図２１Ａには示されていないが、接地トランジスタ２０１５のゲートとｐチャネルトランジスタ２００５のゲートとは、図２０Ａに示されるように、二次デコーダからの同じ入力によって駆動される。
図中には、各トランジスタ２００５，２０１０，２０１５を対応する各垂直接続２１０５，２１１０，２１１５，２１２０に接続するものとして、単一のバイア２１２５，２１３０，２１３５，２１４０が示されている。しかしながら、性能の向上を図るために、複数のバイアを使用することも可能である。同様に、やはり性能の向上を図るために、１つの特徴のサイズよりも幅広の他の設計の垂直接続２１０５，２１１０，２１１５，２１２０を使用することも可能である。
図２１Ｂは、第２の金属層を堆積させた後のドライバ１９１５を示している。第２の金属層は、３つのトランジスタ２００５，２０１０，２０１５を論理的に接続する水平接続２１４５，２１５０，１９２０を提供する。パスデバイスのトランジスタ２００５，２０１０は、２つの水平コネクタ２１４５，１９２０によって繋ぎ合わされる。また、パスデバイスのノード２０２５，２０３０を接続する、２つのドライバ１９１５，１９２５に共通する水平コネクタ１９２０は、ドライバ１９１５の境界を越えて、８ドライバからなるドライバ群１９１０の他のドライバにまで達しており、一次デコーダからの信号を運ぶ働きをする。
水平コネクタ２１５０は、接地トランジスタ２０１５を、パスデバイスのトランジスタ２００５，２０１０に接続する。一実施形態では、コネクタ２１４５，２１５０を同一の線にすることによって、３つ全てのトランジスタ２００５，２０１０，２０１５を確実に繋ぎ合わせる。水平コネクタ２１５０は、ドライバ１９１５を対応する伝導性アレイ線に連結する金属相互接続線の開始点であるので、伝導性アレイ線と同じ線ピッチであることが好ましい。図１９に示されるように、第２の金属層上には、８ドライバからなるドライバ群１９１０の中の他のドライバからの他の金属相互接続も形成される。より多くの金属層を使用する他の実施形態も可能であるが、そのような設計は、製造プロセスを更に高コスト化する結果となるのが一般的である。
ドライバの最後の列１９３０のレイアウトは、先行する３つの列１９３５，１９４０，１９４５とは僅かに異なる。回路構成は、最小ピッチとされる８アレイの線ピッチで配置され、且つ８本の伝導性アレイ線を駆動するので、パスデバイスの共通ノードを駆動する線１９２０のためのスペースが残されていない。図２２は、最後の列１９３０のドライバのレイアウトを示している。パスデバイス２２２５のゲート２２０５，２２１０，２２１５，２２２０は、エクステンション２２３０，２２３５，２２４０，２２４５によって延長される。パスデバイス２２２５の延長は、最後の列１９３０の幅を広くする。しかしながら、このように延長すれば、第１の金属層を、パスデバイス２２２５内の水平接続および垂直接続の両方に使用することが可能になる。
図２３Ａは、第１の金属層を堆積させた後の、最後の列１９３０のドライバを示している。垂直接続２３１０，２３１５，２３２０，２３２５は、パスデバイス２２２５の外側に位置しているので、水平コネクタ２３０５は、パスデバイス２２２５の共通ノードに直接に接続することができる。また、水平コネクタ２３０５は、バイア２３３０の開始点に達しているので、こうして、最後の列１９３０は、一次デコーダからの入力１９２０を受信することができる。
図２３Ｂは、第２の金属層を堆積させた後の、最後の列１９３０のドライバを示している。一次デコーダからの入力１９２０は、バイア２３３０を通してパスデバイス２２２５に信号を送る。バイア２３３０は、第１の金属層上の水平接続２３０５に接続している。このようにして、一次デコーダからの入力１９２０を第１の金属層のレベルに下げれば、第２の金属層上に追加の配線を設けることが可能になるので、したがって、８ドライバからなるドライバ群１９１０からの８つ全ての金属相互接続１９０５を最小の線ピッチでぴたりと収めることができる。
＜クロスポイントメモリアレイの設計＞：
これらの基板工程（Front end of line, ＦＥＯＬ）プロセス（上述された例では、図２１Ｂおよび図２３Ｂで説明された金属配線層を含む）が完了すると、次は、アクティブ回路構成の上にクロスポイントメモリアレイを作成することができる。図２４は、上側２層のＸ方向伝導性アレイ線４３０，４３５にスルー２４０５，２４１０を使用した場合の、典型的な積層型クロスポイントメモリアレイ４００を示している。当業者ならば理解できるように、周辺回路構成をＹ方向伝導性アレイ線４４０，４４５に接続する場合も、やはり同様のスルーを使用することができる。
Ｘ1 層４３０を周辺回路構成に接続するスルー２４０５は、少なくとも２枚の層間絶縁膜（ＩＬＤ）層２４１５，２４２０を通る。ＩＬＤ層は、伝導性アレイ線と伝導性アレイ線とを分離すること、および伝導性アレイ線が何もない空間を跨がなくてよいように伝導性アレイ線のための基板を提供することを含む、いくつかの機能を提供する。
Ｘ2 層４３５を周辺回路構成に接続するスルー２４１０は、少なくとも４枚のＩＬＤ層２４１５，２４２０，２４２５，２４３０を通る。スルー２４０５，２４１０は、メモリ層の場合と同じ処理工程を一部共有できるものの、伝導性アレイ線を周辺回路構成に接続するために、伝導性材料２４３５を使用する必要がある。伝導性材料２４３５は、一般に、予定される領域をメモリ層の堆積時にマスクで覆うことを含む、別個の処理工程を経て堆積される。
＜ドライバの設計＞：
図２５Ａおよび図２５Ｂの典型的な実施形態に図示されるように、各伝導性アレイ線２０５，２１０，２２０，２２５，２３０，２３５，２４０は、パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５（１つのｎ型トランジスタと１つのｐ型トランジスタとからなる）に関連付けられている。各トランジスタのゲート電圧は、選択された伝導性アレイ線２０５，２１０が一次デコーダ２５４０からの電圧を引き渡し可能であるように調整することができる。引き渡される電圧は、書き込み操作中における一次デコーダ２５４０からの全電圧（例えば大きさ３ボルト）、読み出し操作中における部分電圧（例えば大きさ２ボルト）、または選択されなかった非選択モードの線のための無電圧のいずれかであることが可能である。したがって、パスデバイス２５０５は、ある種の変調回路として、復号化回路構成の一部として機能することによって、１本の伝導性アレイ線を読み出し電圧または書き込み電圧によってオン（「選択状態」）にするとともに、その他の伝導性アレイ線をオフ（「非選択状態」）にすることができる。図２５Ａは、その論理的接続を示しており、図２５Ｂは、論理的接続は同じだが物理的レイアウトが異なる（パスデバイスを伝導性アレイ線の両端に互い違いに配置している）場合の接続を示している。
あるいは、パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５の代わりに単一のトランジスタを使用することもできる。ただし、このようなトランジスタは、ゲート電圧として大振幅の電圧を引き渡し可能である必要がある。例えば、ｎチャネルトランジスタは、そのゲートが閾値電圧に３Ｖを加えた電圧に保持される場合に、全電圧３Ｖを引き渡す。単一のトランジスタは、部分的にのみオンにする操作によって、やはり変調回路として機能することができる。
もう１つの実施形態では、ゲート回路の上流側で変調を実施することによって、ゲート回路への入力が既に適切な読み出し電圧または書き込み電圧であるようにする。この実施形態では、ゲート回路は、第１の選択モード（ほぼ全入力電圧を引き渡すモード）および非選択モード（ほぼ無電圧を引き渡すモード）のみを有する。
選択されなかった伝導性アレイ線２２０，２２５，２３０，２３５，２４０は、定電圧に保持されていない場合にフローティングしていると見なされる。これは、回路の設計上、一般に推奨されない状態である。具体的に言うと、例えば、もし、選択されなかった１本のＹ方向伝導性アレイ線２４０が−３ボルトでフローティングしていると、問題が生じる。もし、選択されたＸ方向伝導性アレイ線２０５が３ボルトで且つ選択されたＹ方向伝導性アレイ線２１０が−３ボルトである場合は、２つのセル２１５，２５４５で６ボルトの降下が見られる。これは、両セルの抵抗状態に支障をきたす恐れがある。
図２６Ａは、選択されなかった伝導性アレイ線２２０，２２５，２３０，２３５，２４０が望ましくない電圧でフローティングするのを阻止するための１つのメカニズムを示している。読み出し操作または書き込み操作に先立つ時点では、各パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５は各自のトランジスタを両方ともオンにされ、一次デコーダ２５４０は非アクティブにされ、基準電圧生成器２６０５は何らかの基準電圧にある（接地されていると見なされる）。したがって、伝導性アレイ線２０５，２１０，２２０，２２５，２３０，２３５，２４０は、全て、基準電圧にプルされている。読み出し操作中または書き込み操作中の時点では、基準電圧生成器２６０５は非アクティブにされ、一次デコーダ２５４０はアクティブにされ、適切なパスデバイス２５０５，２５１０のみがオンにされる。その結果、選択された伝導性アレイ線２０５，２１０はドライバ電圧になる。選択されなかった伝導性アレイ線２２０，２２５，２３０，２３５，２４０は、読み出し操作中または書き込み操作中の時点でフローティング状態にあるものの、通常の読み出しサイクルまたは書き込みサイクルに必要とされる期間中、各自の寄生容量によって基準電圧に維持されると考えられる。しかしながら、寄生容量は、側方に結合された容量によって不利な影響を受ける。その結果、選択された伝導性アレイ線２０５，２１０に隣接する選択されなかった伝導性アレイ線２２０，２２５，２３０，２３５にかかる電圧が引き上げられる。
図２６Ｂは、選択されなかった伝導性アレイ線２２０，２２５，２３０，２３５，２４０が望ましくない電圧にフローティングするのを阻止するためのもう１つのメカニズムを示している。各伝導性アレイ線２０５，２１０，２２０，２２５，２３０，２３５，２４０は、アクティブにされると対応する各アレイ線を接地することができる接地パスデバイス２６１０，２６１５，２６２０，２６２５，２６３０，２６３５，２６４０に関連付けられている。
接地パスデバイス２６１０，２６１５，２６２０，２６２５，２６３０，２６３５，２６４０は、（図２６Ａに関連して上述された操作と同様に）読み出し操作もしくは書き込み操作に先だってアクティブにされてもよいし、１本の伝導性アレイ線の選択によってトリガされてもよいし、または常にオン状態に維持されてもよい。もし常にオン状態にある場合は、接地パスデバイス２６１０，２６１５，２６２０，２６２５，２６３０，２６３５，２６４０は、大地へのリークによる影響が小さく抑えられるように、復号化パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０と比べて相対的に小さい必要がある。
もし、接地パスデバイス２６１０，２６１５，２６２０，２６２５，２６３０，２６３５，２６４０が１本の伝導性アレイ線の選択によってトリガされる場合は、１本のＸ方向伝導性アレイ線２０５を選択するプロセスは、選択された伝導性アレイ線２０５に関連付けられた復号化パスデバイス２５０５をアクティブにし且つ接地パスデバイス２６１０を非アクティブにする一方で、選択されなかった伝導性アレイ線２２０，２２５に関連付けられた復号化パスデバイス２５１５，２５２０を非アクティブにし且つ接地パスデバイス２６３５，２６４０をアクティブにする。同様に、１本のＹ方向伝導性アレイ線２１０を選択するプロセスは、選択された伝導性アレイ線２１０に関連付けられた復号化パスデバイス２５１０をアクティブにし且つ接地パスデバイス２６１５を非アクティブにする一方で、選択されなかった伝導性アレイ線２３０，２３５，２４０に関連付けられた復号化パスデバイス２５２５，２５３０を非アクティブにし且つ接地パスデバイス２６２０，２６２５，２６３０をアクティブにする。
図２６Ｃは、図２６Ｂを改善したものである。ただし、この形態では、パスデバイス２６１０，２６１５，２６２０，２６２５，２６３０，２６３５，２６４０の代わりに単一のトランジスタ２６４５，２６５０，２６５５，２６６０，２６６５，２６７０，２６７５が使用されている。トランジスタ２６４５，２６５０，２６５５，２６６０，２６６５，２６７０，２６７５がｎチャネルデバイスである場合は、これらは、各自のゲート電圧が閾電圧以上に保持された場合にのみオンにされる。同様に、もしトランジスタ２６４５，２６５０，２６５５，２６６０，２６６５，２６７０，２６７５がｐチャネルデバイスである場合は、これらは、各自のゲート電圧が負の閾値電圧以下に保持された場合にのみオンになる。したがって、適切なゲート電圧によって、伝導性アレイ線を完全に放電することができる。
この単一のｎチャネル（またはｐチャネル）トランジスタの実施形態は、サイクルの初めに使用するか、または復号化パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５のｎチャネル（またはｐチャネル）部分用のアクティブ化信号の逆によって使用するか、のいずれかでよい。図２６Ｄに示されるように、いくつかの実施形態では、単一のｎチャネル（またはｐチャネル）トランジスタのアクティブ化信号として、単純に復号化パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５のｐチャネル（またはｎチャネル）部分のアクティブ化信号を使用している。
図２６Ｅは、選択されなかった伝導性アレイ線２２０，２２５，２３０，２３５，２４０が望ましくない電圧でフローティングするのをトライステート出力ドライバ（以下、３出力ドライバ）２６８０の使用によって阻止するための１つのメカニズムを示している。３出力ドライバ２６８０は、全ての復号化パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５に対して電圧を送るので、このようなメカニズムは、特定の伝導性アレイ線が選択されている状態では使用することができない。したがって、３出力ドライバ２６８０は、読み出し操作または書き込み操作のいずれかに先立ってフローティング電圧を放電するために使用することができる。あるいは、３出力ドライバ２６８０は、選択されなかった列に関して使用される場合に限り、読み出し操作中または書き込み操作中に使用することができる。
図２７は、３出力ドライバ２６８０として可能な１つの構成を示しており、ｐチャネルトランジスタ２７０５とｎチャネルトランジスタ２７１０とが直列に配置されている。ｎチャネルトランジスタ２７１０は、基板を負の電圧に繋がれるので、ＣＭＯＳロジックとは別のウェルでよい。ｐチャネルトランジスタ２７０５のソースは、＋１／２ＶW （例えば＋３Ｖ）の電圧源に接続され、ｎチャネルトランジスタ２７１０のソースは、−１／２ＶW （例えば−３Ｖ）の電圧源に接続される。いずれのトランジスタのドレインも、復号化パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５の全ておよび接地トランジスタ２７１５の両方に接続される。線全体を放電するためには、接地トランジスタ２７１５が、図２６Ｃに関連して説明されたような適切なゲート電圧を有するか、またはパスデバイスであるかのいずれかである必要がある。３出力ドライバ２６８０は、トランジスタ２７０５，２７１０，２７１５のいずれか１つのみがオンで且つ残りの２つがオフである場合に機能する。
実施形態に応じて、ドライバ２５４０または３出力ドライバ２６８０のいずれかが、復号化パスデバイス２５０５，２５１０，２５１５，２５２０，２５２５，２５３０，２５３５に＋１／２ＶW もしくは−１／２ＶW を供給できなければならない。なぜならば、ある方向（＋ＶW ）に電圧パルスを印加すると、メモリセルの抵抗状態はＲ0 からＲ1 に減少し、反対の方向（−ＶW）に電圧パルスを印加すると、メモリセルの抵抗状態はＲ1 からＲ0 に増大するからである。
電圧降下の極性は、読み出し中は重要でない。メモリセルの抵抗状態は、Ｘ方向伝導性アレイ線２０５がＹ方向伝導性アレイ線２１０と比べてＶR （例えば４Ｖ）高いのか低いのかにかかわらず検出することができる。しかしながら、長期におよぶ読み出しによってメモリ素子が受ける妨害を減らすためには、読み出しの極性を交互に変化させることが望ましい。
また、書き込みが必要であることを保証するために、書き込み操作に先だって読み出し操作を行うことができる。すなわち、＋ＶW は、Ｒ0 抵抗状態にあるメモリプラグにのみ印加されることが望ましく、−ＶW は、Ｒ1 抵抗状態にあるメモリプラグにのみ印加されることが望ましい。メモリセルが状態の変化を必要とする場合にのみ電圧パルスが使用されるようにすれば、メモリセルは、Ｒ1 より低い抵抗状態もしくはＲ0 より高い抵抗状態になることも、または特定のメモリセル内で生じる任意の劣化に影響されることもなくなる。また、書き込み操作が回避されれば、非選択セルへの妨害が軽減され、選択セルの耐久性が向上されるので、そうして、クロスポイントメモリアレイに及ぼされる不必要なストレスを回避することができる。しかしながら、適応プログラミング方式を使用すれば、書き込み操作に先立つ読み出し操作の必要性を排除することができる。適応プログラミング方式については後述される。
書き込み操作に先立って読み出し操作が使用される場合は、読み出しの極性は、もし必要であれば、続く書き込み操作と同じ極性であってよい。例えば、もし、書き込まれるデータが「０」である場合は、選択されたＸ方向伝導性アレイ線２０５は＋３Ｖであり、選択されたＹ方向伝導性アレイ線２１０は−３Ｖである。したがって、もし、書き込みに先立つ読み出しで、選択されたＸ方向伝導性アレイ線２０５に＋２Ｖ、Ｙ方向伝導性アレイ線２１０に−２Ｖが使用された場合は、回路構成は、伝導性アレイ線２０５，２１０でそれぞれ１Ｖずつの切り替えを行えばよい。これは、合計５Ｖの電圧切り替えを必要とする他のケース（選択されたＸ方向伝導性アレイ線２０５に−２Ｖ、Ｙ方向伝導性アレイ線２１０に＋２Ｖが使用されたケース）よりも好ましい。
＜放電のタイミング＞：
メモリセルは、非常に小さい電流によってプログラム可能であるので、伝導性アレイ線をフローティングさせた状態は、妨害条件を生じる恐れがある。もし、選択されなかった伝導性アレイ線が何らかの事情で充電状態に留まっていると、そのアレイ線の電圧は、そのアレイ線上の非選択セルの状態に影響しうる十分な高さの電圧になる可能性がある。
電圧の印加後に、選択された伝導性アレイ線を放電することは、妨害条件を回避するのに有用であるだけでなく、伝導性アレイ線を１つの状態から別の状態へと素早く駆動するのに十分な強さの線ドライバを持たない他のアーキテクチャでも必要となると考えられる。前述のように、再プログラム可能なメモリは、少なくとも３種類の異なる操作電圧を印加される。すなわち、−ＶW （高い状態へとプログラムされる）、＋ＶW （低い状態へとプログラムされる）、およびＶR （セル内のデータを読み出す）である。各伝導性アレイ線は、一般に、全電圧の半分を帯びるので、アレイのなかの選択されたセルのみが全電圧を引加される。このようなシステムでは、伝導性アレイ線は、＋ＶW ／２に保持された直後に−ＶW ／２に駆動されるように求められる可能性がある。
最もよくある基準電圧は大地であるので、基準電圧の印加は「放電」と称される。しかしながら、線を等化する（すなわちコモンノードに繋ぎ合わせる）ことによって、同じ目的を実現することも可能である。
図２８は、アレイ線を放電するために使用される書き込み選択信号（「書き込み許可＃」と表示されている）の立ち下がりを示したタイミング図である。実際の書き込み操作は、アドレス信号およびデータ信号をラッチされている状態で、書き込み許可＃信号の立ち上がりによってトリガされる。この立ち下がりを使用すると、伝導性アレイ線は、書き込み操作に先立って放電される。書き込み操作に関連したデータ情報およびアドレス情報は、伝導性アレイ線が放電されるまで、メモリアレイに供給されない。
図２９は、伝導性アレイ線を放電するために使用される書き込み選択信号の立ち下がりを示したタイミング図である。書き込み選択信号が状態を変化させるとき、データ信号およびアドレス信号は、大抵は、既に供給され安定した状態になっている。しかしながら、書き込み操作は、放電時間ぶんだけ遅延される。その結果、書き込み操作は遅延され、メモリチップの性能は低速化されるので、これは、一部のアーキテクチャでは好ましくない可能性がある。
図３０は、書き込み操作の終わりに伝導性アレイ線が放電される場合のタイミング図である。書き込み操作が長引くと、メモリ素子が飽和する、または損なわれる恐れがあるので、内部書き込み操作を終結させるために、タイマが使用される。内部書き込みタイマパルスの立ち下がりは、放電パルスをトリガするために使用される。タイマを使用することによって、アレイ線は、書き込み操作後に充電されることなく更なる操作に備えられることを保証される。
図３１は、書き込みモードの選択時、および内部書き込みタイマパルスによって定められる書き込み操作の終了時の両方でアレイ線が放電される場合のタイミング図である。当業者ならば理解できるように、他にも多くの放電方式を同様に組み合わせ、操作の向上を図ることが可能である。
図３２は、書き込み選択信号の立ち下がり、およびデータまたはアドレスの遷移によってアレイ線が放電される場合のタイミング図である。このような放電パルスは、図３４に関連して後ほど詳述される信号遷移検出器によって得られる。このような方式は、書き込み選択信号の切り替わり時以外で放電が必要とされる場合、または１つのアドレス信号または１つのデータ信号のみが切り替わる場合にとりわけ有用である可能性がある。
図３３は、複数の異なる時点でアドレスが切り替わる場合のタイミング図である。アドレスの変化は、複数の信号遷移パルスを生成する。これらのパルスは、論理ＯＲの形で組み合わされて遷移検出パルスを生成する。論理ＯＲ演算された遷移信号は、放電信号として機能する、または放電信号をトリガすることができる。
第１のアプローチでは、アドレスが復号化されている最中に、放電信号が伝導性アレイ線に供給される。アドレスバスは、複数の異なる時点で切り替わる複数のアドレス信号を有しており、放電パルスを生成する回路構成は、内部遅延を生じる可能性があるので、選択されなかったアレイ線の一部は、図３３の「Ｘ，Ｙアレイ線」で示されるように、瞬間的に切り替わって誤ったメモリセルを一時的に選択する可能性がある。読み出し操作中は、このような切り替えノイズが後続の読み出し操作を妨害する可能性がある。
第２の、より好ましいアプローチでは、アレイ線のデコーダに送られるアドレス信号が十分に遅延されるので、アレイ線は放電パルス期間中に切り替わる。このような方式は、選択されなかったメモリセルを誤って選択することのないクリーンな操作を伝導性アレイ線に保証することによって、図３３の「アドレスを遅延されたＸ，Ｙアレイ線」で示されるように、切り替えノイズを低減させる。このような方式は、更に、メモリチップが書き込みモードにある間に新しい書き込みが新しいデータまたはアドレスによってトリガされるような、連続的な書き込み操作に使用することができる。アドレスの遷移がクリーンであること、そして途中でアレイ線が選択されないことを保証することによって、選択されなかったメモリセルを妨害することなく書き込みサイクルを実現することができる。
検出回路は、様々に作成することができる。図３４Ａは、検出回路３４００の典型的な概略図である。検出回路は、論理ＡＮＤゲート３４０５であり、入力信号３４１０（エッジを検出される）と、同信号３４１０を遅延させ且つ反転させた後の信号３４１５とを比較する。この信号３４１０が遷移を生じると、遅延され且つ反転された遷移３４１５は、信号３４１０自体よりも遅れてＡＮＤゲート３４０５に到着する。ゲートの出力３４２０は、遅延された信号がＡＮＤゲートに達しない間に切り替えを生じてパルスを生成する。図３４Ｂは、検出回路のタイミングを示している。
立ち上がりおよび立ち下がりの両方を検出する場合は、このような回路を２つ組み合わせ、反転入力とＯＲ演算出力を複数ずつ設けることが可能である。いずれかのエッジ（立ち上がりまたは立ち下がり）のみでトリガしたい場合は、このような回路を１つだけ使用すればよい。
このような組み合わせは、全てのアドレス信号および制御信号について繰り返すことができ、更に、これらの回路からの全ての出力を論理ＯＲ演算すれば、どの信号に遷移が生じた場合でもパルスを生成することができる。上述されたように、こうして得られたパルスは、アレイ線を放電するのに適した幅のパルスをトリガするために使用することができる。そして、この遷移検出パルスは、メモリ回路の複数の異なる素子を制御するために使用することができる。
＜単一トランジスタアレイの設計＞：
クロスポイントメモリアレイは、２端子メモリ素子と併用できる唯一のタイプのメモリアレイではない。図３５は、二次元トランジスタメモリアレイ３５００の形に並べられたメモリセルの概略図である。トランジスタメモリアレイ３５００の各メモリセルは、選択線３５０５，３５１０，３５１５の１本と、データ線３５２０，３５２５，３５３０，３５３５の１本と、基準線３５４０，３５４５の１本とに接続される。ある一実施形態では、全ての基準線３５４０，３５４５が、同じ電圧に保持される、あるいはことによると互いに繋ぎ合わされている。したがって、１本の選択線３５１０と１本のデータ線３５２５とは、１つのメモリセル３５５０を一意的に定める。
選択線３５０５，３５１０，３５１５を電界効果トランジスタ（ＦＥＴ）のゲートに接続することによって、選択線３５０５，３５１０，３５１５は、データ線３５２０，３５２５，３５３０，３５３５からの電流がメモリプラグを流れられるか否かを制御することができる。トランジスタメモリアレイ３５００では、メモリプラグ（例えば３５５５）へのアクセスを制御するものとして、ｎチャネルＦＥＴが描かれているが、他の多くの半導体デバイスを使用することが可能である。このようなデバイスとしては、ｐチャネルＦＥＴ、ｐｎｐトランジスタ、ｎｐｎトランジスタ、ダイオード、そして、ｐ型基板内のｐ接合およびＮウェルとからなる縦型の寄生バイポーラトランジスタ等の他の多くのデバイスが挙げられる。
また、半導体デバイスは、メモリプラグ３５５５と基準線３５４０との間、またはメモリプラグ３５５５とデータ線３５２５との間のいずれかに配置することができる。いずれの構成の場合も、半導体デバイスは、オフにされたときに、メモリプラグがデータ線３５２５と基準線３５４０との間の電圧降下を受けないように阻止することができる。ただし、前者の場合は、メモリプラグは、依然としてデータ線３５２５の変化に関連した電圧の変化を受ける。しかしながら、電圧降下は受けずに済む。それに対して、図３５の構成では、メモリプラグは、半導体デバイスが非アクティブである限り、データ線３５２５の電圧から絶縁されている。
データ線３５２０，３５２５，３５３０，３５３５は、読み出し操作の際に、メモリセルからのデータを運ぶとともに、書き込み操作の際に、メモリプラグの抵抗状態を変化させるのに適した電圧パルスをメモリセルに提供する。データ線３５２０，３５２５，３５３０，３５３５のなかから特定の１本を選択するために使用される選択回路構成は、一般に、選択トランジスタメモリアレイ３５００の外側に配置される。
表３は、本発明として考えられる一実施形態においてアレイに印加することができる操作電圧を示している。
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表３の実施形態では、基準線３５４０，３５４５は、接地された状態を維持する。一度に２つ以上のセルをアクティブにすると、寄生抵抗に起因した電圧降下が生じる可能性がある。この問題を回避するために使用できる技術は、１つには、全ての基準線（例えば３５４０と３５４５）を一定間隔で繋ぎ合わせる技術である。例えば、データ線に平行する線を６４セルごとに含ませれば、望ましくないあらゆる電圧降下を改善できる可能性がある。使用される技術如何にかかわらず、基準線は、一般に、定電圧に維持されることが望ましい。
読み出し操作中において、選択されたメモリセルは、ＶR’の電圧降下を受ける。なお、電流は、選択された選択線３５１０に沿った選択されなかったメモリプラグにも流れる。選択された選択線３５１０に沿った選択されなかったメモリセルは、ｎチャネルＦＥＴをアクティブにされ、その結果、電流を流れさせる。しかしながら、復号化回路構成は、選択されたデータ線３５２５からのみ情報を読み出すので、選択されなかったデータ線３５２０，３５３０，３５３５を流れる電流は、選択されたメモリセル３５５０に格納された値の決定と無関係である。しかしながら、フローティングしている選択されなかったデータ線３５２０，３５３０，３５３５の電圧は、選択されなかったメモリセルの抵抗状態を変化させることができる正の閾電圧（ＶWth ）または負の閾電圧（−ＶWth ）のいずれも超えてはならない。あるいは、もし、寄生容量または他の何らかの相関メカニズムが、高すぎるまたは低すぎる電圧フローティングを阻止するのに十分であると見なされないならば、選択されなかったデータ線３５２０，３５３０，３５３５は、ＶWth と−ＶWth との間の何らかの電圧（基準電圧等）に保持される場合がある。
その他の選択されなかったメモリプラグのｎチャネルＦＥＴは、所要の閾値ゲート電圧を超えるゲート電圧を有さないので、電流は、これらのその他の選択されなかったメモリプラグを流れることはない。選択されたデータ線３５２５に沿った選択されなかったメモリセルは、−２Ｖのゲート電圧を有する。これは、１Ｖである選択されたデータ線３５２５の電圧よりも、０Ｖである基準電圧よりも低い。読み出し操作中の選択されなかった選択線３５０５，３５１５としては、もちろん、０Ｖまたはそれ未満の任意の値を使用することも可能である。理解できるように、−２Ｖの値は、読み出し操作から書き出し１操作への素早い遷移を可能にするために使用される。同様に、選択されなかったデータ線３５３５および選択されなかった選択線３５１５の両方に沿った選択されなかったメモリプラグ３５６５は、−２Ｖのゲート電圧を有する。これは、−２Ｖ未満にフローティングできない選択されなかったデータ線よりも、０Ｖである基準電圧よりも低い。
書き込み１操作は、メモリセルをＲ1状態にする。同様に、書き込み０操作は、メモリセルをＲ0状態にする。選択されなかったメモリセルは、対応するゲートがアクティブにされないか、または対応するラインがＶｗthと−Ｖｗthとの間でフローティングするだけかのいずれかであるので、書き込み操作による影響を受けない。
内部書き込み電圧を生成するため、２つのオンチップ電圧変換器は、通常３Ｖまたは１．８であるチップ電源を、所要の値に変換することができる。一方の電圧変換器は、例えば２Ｖ信号を生成することができ、もう一方の電圧変換器は、−２Ｖ信号を生成することができる。
図３６は、トランジスタメモリアレイ３５００で使用できるメモリセル３５５０を図式化した断面図である。各メモリセル３５５０は、トランジスタ３６０５と、メモリプラグ３６１０とを有する。トランジスタ３６０５は、自身のゲートでもある選択線３５１０に適切な電圧を印加された際に、データ線３５２５からの電流をメモリプラグ３６１０に流れさせるために使用される。もし、隣り合う２つのセルが互いの鏡像を成しているならば、基準線３５４０は、それら２つのセルに跨がることができる。
製造プロセス（例えば、溶液ベースのスピンとそれに続く高温アニール、パルスレーザ堆積、スパッタリング、および有機金属化学気相成長）次第では、メモリプラグ３６１０の下に形成される選択線３５０５，３５１０，３５１５やいくつかのバイア３６２０，３６２５等の層として、ポリシリコン、シリサイド、および／または耐熱金属等の物質の使用を必要とする製造温度を伴う場合がある。ポリシリコンおよびシリサイドが３〜３０Ω／□の抵抗を有するのに対して、銅金属線の抵抗は０．１Ω／□未満であるのが一般的である。したがって、ポリシリコンまたはシリサイドを使用した特定の実施形態では、選択線方向よりもデータ線方向にかなり長いチップを有する場合がある。
メモリプラグ３６１０を堆積させた後に、これ以上の高温プロセスが必要とされない限りは、基準線３５４０、メタルプラグ３６３５，３６４０、バイア３６１５，３６３０，３６４５，３６５０、およびデータ線３５２５等の後続の層として、より標準的な伝導性金属を使用する（例えばバイアとして銅またはタングステンを使用する等）ことができる。メタルプラグ３６３５，３６４０は、メモリプラグ３６１０，３６５５の堆積後にバイア３６１５，３６３０，３６４５，３６５０を接続するために使用できる技術の１つである。
なお、図示されているメモリプラグ３６１０，３６５５の形状は、単なる一実施形態に過ぎず、どのトランジスタメモリアレイ３５００でも同じとは限らない。例えば、特定のプロセスでは、メモリプラグ３６１０，３６５５を、下にくるバイア３６２０，３６２５と同寸法に作成してよい。更に他のプロセスでは、トランジスタのドレイン上にメモリプラグ３６１０，３６５５を直接に堆積させてよく、したがって、メモリプラグ３６１０，３６５５の下のバイア３６２０，３６２５は不要である。
＜メモリチップの構成＞：
図３７Ａは、典型的な１ＭＢメモリ３７００の代表的な一実装形態を表したブロック図である。物理的レイアウトは様々に異なってよいが、各メモリビットブロック３７０５は、一般に、半導体基板上の個別の部分にそれぞれ形成される。なお、メモリチップは、メモリアレイを使用できる唯一のタイプのチップではなく、他にも多くのタイプのチップが、同じ基板上に形成されたメモリの恩恵に授かることができる。例えば、多くの携帯機器用途では、高速不揮発性Ｌ１キャッシュにアクセスできるマイクロプロセッサが有益である。
図３７Ａに示されるように、メモリ３７００に対する入力信号は、アドレスバス３７３０と、制御バス３７４０と、いくつかの電源３７５０と、データバス３７６０とを含むことができる。制御バス３７４０は、一般に、チップを選択するための信号と、書き込み操作または読み出し操作のいずれが実施されるべきかを知らせるための信号と、チップが読み出しモードにある際に出力バッファを有効にするための信号とを含む。アドレスバス３７３０は、メモリアレイ内のどの位置がアクセスされるかを指定する。一部のアドレスは、水平アレイ線の１本を選び出すために、Ｘブロック３７７０（一般にプリデコーダとＸデコーダとを含む）に進む。その他のアドレスは、特定の垂直アレイ線に適切な電圧を印加するために、Ｙブロック３７８０（一般にプリデコーダとＹデコーダとを含む）に進む。各メモリビットブロック３７０５は、メモリチップデータバス３７６０の１線上で動作する。
メモリアレイ３７２０からのデータの読み出しは、比較的端的である。すなわち、Ｘアレイ線が通電され、検出回路３７１０によって電流が検出され、ビット表示の情報に変換される。図３７Ｂは、複数のビットを読み出し可能な検出回路３７１５を有する典型的なメモリのブロック図である。複数ビットを同時に読み出すプロセスは、複数のＹアレイ線から同時に電流を検出することを伴う。
書き込み操作中、データは、データバス３７６０から入力バッファ＆データドライバ３７９０へと、そして選択された垂直線、すなわちビット線へと供給される。具体的に言うと、メモリチップ３７００に２値情報が送信されると、その情報は、回路３７９０内のラッチ回路に格納される。Ｙアレイ線は、各自それぞれ関連のドライバ回路３７９０を有することも可能であるし、あるいは、もし選択されなかったとある１つのＹアレイ線群が、対応する選択されなかったメモリプラグにいかなる抵抗変化も生じさせることのない定電圧に保持されるならば、そのＹアレイ線群で単一のドライバ回路３７９０を共有することも可能である。次いで、ドライバ回路３７９０は、適切なサイクル期間中に適切なメモリプラグに１または０を書き込む。例えば、１０２４本のＹアレイ線が１つのクロスポイントメモリアレイに含まれ、且つそのページレジスタに８つのラッチが含まれる場合がある。このような場合は、Ｙブロックは、１２８本のＹアレイ線のなかの１本を復号化して、この選択された線をブロック３７９０に接続する。後述されるように、特定のメモリプラグは、相異なる複数の安定した抵抗状態を有することができる。このようなマルチレベルの抵抗を有するメモリプラグを使用すれば、ドライバ回路は、書き込み電圧振幅またはパルス長を変化させることによって、例えば００、０１、１０、または１１等の状態をプログラムすることができる。
なお、このようなアーキテクチャは、複数のアレイを有する場合、または前述のように複数のメモリビットブロックを有する場合と相対するものとして、１つのアレイによってデータバスの全ビットを扱うメモリを構成する場合にも拡張することができる。例えば、もし、データバス、またはデータ幅とも称されるメモリデータ編成が、１６ビット幅である場合は、１つのクロスポイントメモリアレイのＹブロックを、１６本の線を同時に復号化するように構成することができる。１つのアレイのみを有するこのようなメモリチップは、同時読み出しおよび２サイクル書き込みの技術の適用によって、１６ビットワードの読み出しおよびプログラムを行うことができる。
＜ページモードおよびバーストモード＞：
ページデータの出力または入力に使用される技術には、「ページモード」および「バーストモード」としばしば称される、２つの一般的な技術がある。これらのモードは、いずれも、メモリの内部アーキテクチャを上手く活用したものである。このようなモードでは、連続したアドレスを有する複数のワードに、より高速にアクセスすることができる。なぜならば、Ｘ／Ｙ選択は一度だけ実施され、「ページ」を構成する複数のワードに関するデータは一度に１ワードずつではなく、全て一度に読み出されるまたは書き込まれるからである。これら複数の連続したワードは、一度に一緒に読み出され、一般に、「ページ」または「情報セット」と称される。
ページモードでは、アドレスの下位側のビットを使用することによって、個々のビットの読み出し順序または書き込み順序を決定することができる。したがって、これらアドレスのビットの組み合わせによって選択されるワードは、任意の順序であってよく、なかには、読み出しされないまたは書き出しされないワードがある場合もある。
バーストモードは、内部の読み出し操作または書き込み操作についてはページモードと同様であるが、ページを構成するワードを順次に入力するまたは出力するために外部クロックが使用される。検出ブロックに続く復号化ブロックは、外部バーストクロックからのトリガ信号の受信に応えて単純に順次情報を出力するように構成することができる。こうすれば、トリガ信号の受信に応えて、自動的に、復号化ブロックから情報を読み出すまたはクロスポイントメモリアレイに情報を書き込むことができる。バーストモードがページモードよりも優れている点は、同じページ内の後続のワードを入力または出力するためにアドレスを復号化する必要がないことにある。この技術は、したがって、より高速のアクセス時間を可能にする。バーストモードがページモードよりも劣る点は、ページワードに対して決められた順序でしかアクセスできないことにある。
ページモードまたはバーストモードの読み出しは、複数のＹアレイ線を選択すること、それらのＹアレイ線を検出回路に接続すること、そして、検出回路の出力を検出ブロックに続く復号化ブロックに接続してメモリ集積回路のピンに引き渡すのに適したデータを選択することによって実現することができる。ページモードまたはバーストモードの書き込みは、複数のＹアレイ線を選択すること、それらのＹアレイ線を同数のドライバに接続すること、そして、データ極性を同じくする全てのビットを並行して書き込む２サイクルシーケンス（例えば、第１のサイクル中に２進数の１を全て書き込み、第２のサイクル中に２進数の０を全て書き込む）でドライバを通電することによって実現することができる。このとき、ドライバステージに先立つ復号化ステージが、メモリ集積回路のデータピンからのデータが適切なラッチで読み込まれることを保証する。
図３８Ａは、２サイクル書き込み操作を実現するために使用できる典型的なラッチ３８１０、ドライバ３８３０，３８４０、および検出回路３８５０を示している。この回路は、１ビットの情報を格納するためのページラッチ３８１０と、ページラッチ３８１０および入力３８８０，３８９０からの信号を受信するＡＮＤゲート３８６０，３８７０と、インバータ３８２０と、２つのドライバ３８３０，３８４０とを含む。ページラッチ３８１０は、信号（１または０のいずれが受信されるかに応じて高信号または低信号のいずれかである）を保持するように構成される。同様に、入力３８８０，３８９０は、図３８Ｂに示される信号シーケンスを受信するように構成される。当業者ならば理解できるように、書き込み１信号は、書き込みコマンドが受信された部分のサイクルでのみ高く、書き込み０信号は、書き込み１のサイクルの直後にくる部分のサイクルでのみ高い。なお、書き込み０操作および書き込み１操作の負荷サイクルは、システムクロックに対応する、またはシステムクロックの分数もしくは倍数に対応する、または非同期であることが可能である。
高信号または低信号の受信に応えて、ページラッチ３８１０は、２サイクル書き込みを完了するのに必要とされる期間にわたって対応する高信号または低信号を発しつづける。この１または０を適切なメモリプラグに書き込むことを要求されると、回路構成は、図３８Ｂの信号を各ＡＮＤゲート３８６０，３８７０に伝送する。具体的に言うと、第１のサイクル中は、１ドライバ３８３０に取り付けられたＡＮＤゲート３８６０の入力３８８０に高信号が送られ、次いで、第２のサイクル中は、もう１つの入力３８９０に高信号が送られる。すると、当業者ならば理解できるように、図３８Ｃの表に示されるように、１ドライバ３８３０または０ドライバ３８４０のいずれかがトリガされ、Ｙアレイ線に書き込み電圧が印加される。要するに、ページラッチ３８１０に１つのビットが書き込まれると、このビットを２サイクルで関連のメモリプラグに書き込むために、１ドライバ３８３０または０ドライバ３８４０のいずれかがＹアレイ線に＋２Ｖまたは−２Ｖを印加する。また、１つのワードまたは他のメモリプラグ群の各Ｙアレイ線を、ドライバ回路群に電気的に接続すれば、そのワードまたはデータ群の全体を２サイクルで書き込むことが可能になる。すなわち、２進数の１を１サイクル内に書き込み、２進数の０を別の１サイクル内に書き込むことが可能になる。
これらのドライバ回路は、２サイクル書き込み操作を可能にするが、他方では、読み出しおよび書き込みを更に高速化するために、ページモードおよびバーストモードの両方で読み出し操作および書き込み操作を実施することも望まれている。前述のように、ページモードでの読み出し操作は、メモリセルから検出回路３８５０へと複数のワード（または複数の他のデータ群）を読み出すことによって実現される。すると、検出回路３８５０は、特定のワードを識別する１つまたは複数のアドレスビットの受信に基づいて、適切なワードを出力する、あるいは必要の際に出力できるようにデータを一時的に格納する。
バーストモードで読み出し操作を実施する場合は、先ず、複数のワードまたは他のデータをバッファに読み込み、次いで、そのワードまたはデータを、バーストクロックまたは特定の時点でトリガ信号を生成する他の既知のデバイスからの信号の受信に応えて順次に出力する。バーストクロック信号は、一般に、ワードまたは他のデータ群を例えば左のＹアレイ線から右のＹアレイ線へと１本ずつのように規則正しく出力するように回路ブロックをトリガする。
書き込み操作は、入力３８８０，３８９０に送られる信号にしたがってページモードまたはバーストモードで実施される。各ビットブロックは、図３８Ｂで説明された信号の状態にしたがって、書き込み１サイクルまたは書き込み０サイクルのいずれかを同時に実施する。このように、複数のドライバ回路は、ページモードであれバーストモードであれ、それぞれの情報を同時に１つのメモリアレイに書き込む。なお、書き込み１サイクル信号３８８０および書き込み０サイクル信号３８９０は、選択されたＸアレイ線の極性を例えば第１のサイクルでの−２Ｖから第２のサイクルでの＋２Ｖへのように切り替えるようにＸブロック３７７０（図３７に示される）を制御することも行う。
図３９Ａは、ページモードまたはバーストモードでの読み出し中のメモリチップの動作を更に説明したものである。書き込み許可信号は、低く設定される。これは、チップを読み出し操作に適した状態に設定する。アドレスバス上にとあるアドレスがアサートされ、ページ内のその所定のアドレスにある全てのビットが内的に読み出される。第１のデータは、第１のアクセス時間に相当する遅延の後に出力される。データの出力方式は、バーストモードとページモードとで異なる。
バーストモードでは、ページアドレスは特定されないものの、センスアンプ３７１０が、そのデータをページレジスタ内の１組の論理回路に送る。これらの論理回路は、データバス３７６０にも接続されている。そして、論理回路をトリガして、データバス３７６０へのページデータビットの出力を順序付けるために、外部バーストクロック信号３９１０が使用される。
ページモードでは、ページ内のどのビットが出力されているかを特定するページアドレス３９２０が用意される。より具体的に言うと、ページレジスタ内では、ページアドレス信号を受信するため、そして、これらのアドレス信号を復号化し、データバス３７６０にビットを出力するべき順序を得るために、既知のデコーダ回路が使用される。
図３９Ａには、バーストクロック信号およびページアドレス信号の両方が示されているが、どの所定の１モードでも、これらの信号の一方のみが使用される。当業者ならば、第１のアドレスがページの境界にあるか否かについて、またはバーストクロックの厳密な形状およびタイミングについて、多くのヴァリエーションを推測できるであろう。それらのヴァリエーションは、基本的に、メモリチップにおけるページモードまたはバーストモードでの操作の範囲を変えるものではない。
図３９Ｂは、ページモードまたはバーストモードでの書き込み中のメモリチップの動作を更に説明したものである。バーストモードでは、データバス３７６０を通して論理回路へと情報が送られる。バーストクロック信号は、繰り返しトグルすることによって、連続したビットのデータをラッチするように論理回路をトリガする。更なるデータを入力するためには、更なるバーストクロックパルスと、随意の書き込み許可信号とが使用される。最後のバーストクロックパルスが入力されたとき、すなわち、例えば４ワード長の内部ページの場合に４番目のパルスが入力されたときは、上記のような２サイクル書き込みであってよい内部書き込み操作がトリガされる。上述されたように、ページモードでは、ページレジスタは、アドレス回路とデコーダ回路とを含む。これらの回路は、ページデータ信号およびページアドレス信号がメモリチップに入力される間に、プログラムされるべきデータが一連の書き込み許可パルスにしたがってバス３７６０から伝送され、メモリチップに入力されるページアドレスでページレジスタに読み込まれることを保証する。ページレジスタが満杯になると、または任意の他の信号（制御信号または複数信号の組み合わせなど）を受けると、メモリチップは、図３８Ｂの信号シーケンスにしたがって、ページレジスタ／バッファ／ドライバ３７９５およびデコーダ回路３７７０，３７８０をトリガして、所望のメモリ位置を選択するとともに関連のドライバ回路に情報を送信する。
図３９Ｂには、バーストクロック信号およびページアドレス信号の両方が示されているが、どの所定の１モードでも、これらの信号の一方のみが使用される。データおよびアドレスの形式について、および実際の書き込み操作がどのようにトリガされるかについては、本発明の範囲から逸脱しない範囲で多くのヴァリエーションを考えつくことが可能である。
＜適応プログラミング＞：
図４０には、本発明の適応プログラミング回路のハイレベル概念図が示されている。適応プログラミング回路４０００は、結合された、検出部４０１０と、制御部４０２０と、駆動部４０３０とを含む。検出部４０１０は、メモリセルに結合され、セル抵抗Ｒd を検出する機能と、マルチレベル抵抗セット（Ｒ1 ，Ｒ2 ，・・・，ＲM ）のなかからＲd に対応するＲj を識別する表示信号を出力する機能とを有する。ここで、Ｍ≧２である。Ｒj の識別は、マルチレベル抵抗セット（Ｒ1 ，Ｒ2 ，・・・，ＲM ）のなかからＲd に最も近い抵抗を見つけ出すことによって実現することができる。
制御部４０２０は、検出部４０１０に結合され、書き込みデータを伴う書き込みコマンドと上記の表示信号とを検出する機能と、書き込みを要求されたときにアクティブ化信号を生成する機能とを有する。駆動部４０３０は、再書き込み可能メモリおよび制御部４０２０に結合され、アクティブ化信号がアクティブ状態にある間だけメモリを所望の抵抗値に駆動する機能を有する。制御部４０２０は、更に、下記のようなアクティブ化ロジック機能を有することもできる。
（ａ）書き込みコマンドが欠如している（または読み出しコマンドが存在している）場合は、アクティブ化信号を非アクティブ状態に設定することによって、メモリデバイスが駆動部４０３０によって駆動されないように保証する。
（ｂ）書き込みコマンドが存在している場合は、表示信号と書き込みデータとの比較をアクティブ化する。そして、
（ｂ１）表示信号と書き込みデータとが非対応関係にある場合は、機能（ｂ）を継続させながらアクティブ化信号をアクティブ状態に設定する。すると、駆動部４０３０は、再書き込み可能メモリデバイスを駆動し、メモリセルの抵抗をマルチレベル抵抗セットのうちで望ましい抵抗に切り替える。
（ｂ２）表示信号と書き込みデータとが対応関係にある場合は、アクティブ化信号を非アクティブ状態に設定し、プログラミングのサイクルを終了させる。
なお、上述されたロジック要素（ｂ２）は、適応プログラミング回路４０００の持つ適応的な機能を実現するだけでなく、冗長なプログラミングサイクルを回避する働きもする。冗長なプログラミングサイクルとは、メモリセルの抵抗状態がプログラミングサイクル前に既に書き込みデータに対応しているようなプログラミングサイクルである。冗長なプログラミングサイクルの繰り返しは、メモリデバイスの動作寿命を縮める恐れがある。
プログラムが不当に困難である、または不当に長いプログラミングサイクル時間を必要とする、または単に時間的に機能不全に陥っているような再書き込み可能メモリデバイスを扱うために、制御部４０２０は、更に、既定の最大許容プログラミング時間Ｔmax と、書き込みコマンドの発生の瞬間から先のプログラミングサイクルの経過時間Ｔlpを探知するタイマとを含むことができる。これに対応して、上述されたアクティブ化ロジックは、先ずは、ロジック障害信号（ＬＦＳ）を含むように修正することができる。例えば、ＬＦＳ＝１は障害状態を、ＬＦＳ＝０は非障害状態を、それぞれ意味することができる。具体的に言うと、アクティブ化ロジックは、Ｔlp＞Ｔmax ならばＬＦＳ＝１に設定するロジックを機能（ｂ）に追加することができる。アクティブ化ロジックは、更に、以下の変更を含むこともできる。
１．ロジック要素（ａ）は、ＬＦＳを０にする無条件の追加の初期化条件を含む。
２．ロジック要素（ｂ１）は、以下の２つのロジック要素に置き換えられる。
（ｂ１１）表示信号と書き込みデータとが非対応関係にあり、且つＬＦＳ＝０である場合は、機能（ｂ）を継続させながらアクティブ化信号をアクティブ状態に設定する。すると、駆動部４０３０は、再書き込み可能メモリデバイスを駆動し、メモリセルの抵抗をマルチレベル抵抗セットのうちで望ましい抵抗に切り替える。
（ｂ１２）表示信号と書き込みデータとが非対応関係にあるが、ＬＦＳ＝１である場合は、アクティブ化信号を非アクティブ状態に設定し、プログラミングのサイクルを終了させる。
実際の実装の簡略化を図り、メモリセルの抵抗を検出する機能と、マルチレベル抵抗セット（Ｒ1 ，Ｒ2 ，・・・，ＲM ）のなかからＲdの対応するＲj を識別する表示信号を出力する機能とを実現するために、検出部４０１０は、等価信号Ｓeq発生器を含む。この等価信号Ｓeq発生器の値は、既定の関数：Ｒd ＝ｆ（Ｓeq）を通じてＲd に対応している。
検出部４０１０は、更に、書き込みデータに応じて等価参照信号セット（ＲＥＦ1 ，ＲＥＦ2 ，・・・，ＲＥＦM ）を選択する。基準となる参照信号は、一般に、適応プログラミング回路４０００への入力であるか、または適応プログラミング回路４０００内の抵抗回路構成から得られるかのいずれかである。また、検出部４０１０は、Ｓeqを、等価参照信号セット（ＲＥＦ1 ，ＲＥＦ2 ，・・・，ＲＥＦM ）からの適切な参照信号と比較する。
例えば、駆動部４０３０は、アクティブ化信号によって切り替え可能な、出力電圧ＶCSを伴う電圧源としても良く、等価信号Ｓeq発生器は、メモリデバイスに結合され、メモリデバイスの電流Ｉd を等価信号Ｓeqとして提供する電流検出器としてもよい。即ち、Ｓeq＝Ｉd である。従って、既定の関数：Ｒd ＝ｆ（Ｓeq）は、オームの法則によって、簡単にＲd ＝ＶCS／Ｉd で表すことができる。出力電圧ＶCSが定電圧である場合に、マルチレベル抵抗セットのうちで所望のＲd 切り替えを実現するには、当然ながら、出力電圧ＶCSの振幅が各閾電圧を超えている必要がある。Ｖd が高いほど、デバイスのプログラミングサイクル時間は短くなる。したがって、閾電圧の高い再書き込み可能メモリデバイスについては、既定の時間間隔内にＶCSが各閾値を超えることによってプログラミングサイクル時間を短縮化できるように、ＶCSを振幅増加型の時変性の電圧ランプまたは電圧ステップの形に設定することができる。もちろん、時変性の電圧ランプの初期値を、再書き込み可能メモリデバイスの対応する閾電圧以上に設定することによって、プログラミングサイクル時間の更なる短縮を図ることも可能である。
また、例えば、駆動部４０３０は、アクティブ化信号によって切り替え可能な、出力電流ＩCSを伴う電流源であってよく、等価信号Ｓeq発生器は、書き込み可能メモリデバイスに結合され、メモリデバイスの電圧Ｖdを等価信号Ｓeqとして提供する電圧検出器であってよい。すなわち、Ｓeq＝Ｖd である。したがって、既定の関数：Ｒd ＝ｆ（Ｓeq）は、やはりオームの法則によって、簡単にＲd ＝Ｖd ／ＩCSで表すことができる。出力電圧ＩCSが定電流である場合に、マルチレベル抵抗セットのうちで所望のＲd 切り替えを実現するには、出力電流ＩCSの振幅は、当然ながら、対応するＶd に各閾電圧を超えさせる大きさである必要がある。一般に、Ｖd が高いほど、デバイスのプログラミングサイクル時間は短くなる。したがって、閾電圧の高い再書き込み可能メモリデバイスについては、対応するＶd が既定の時間間隔内に各閾値を超えてプログラミングサイクル時間を短縮化できるように、ＩCSを振幅増加型の時変性の電流ランプまたは電流ステップの形に設定することができる。もちろん、時変性の電流ランプの初期値を、対応するＶd が再書き込み可能メモリデバイスの対応する閾電圧以上になるように設定することによって、プログラミングサイクル時間の更なる短縮を図ることも可能である。
既に明らかになったように、適応プログラミング回路４０００は、適応プログラミング回路であるだけでなく、適応プログラミング回路の上記属性に論理的に対応した一連の工程を伴う再書き込み可能メモリデバイスのプログラミング方法にも等しく適用可能である。また、やはり明らかであるように、読み出しコマンドの検出に応えてＲd の対応するＲjを識別する表示信号を出力して読み出し操作を実現する場合も、Ｖd を各閾値未満に留まらせてＲdの切り替えを回避する点を除いて、基本的に、同じ適応プログラミング回路を適用することができる。また、以下では、検出部４０１０、制御部４０２０、および駆動部４０３０のより詳細な実施形態を、図式的に説明するものとする。
図４１Ａは、典型的な適応プログラミング回路の第１の詳細な実施形態４１００を示している。この場合、マルチレベル抵抗セットＲjは、２つの別々の抵抗レベルＲ1 ＜Ｒ2 のみからなる。すなわち、Ｍ＝２である。検出部４０１０の一部として、等価参照信号セットセレクタは、参照データソース４１１０と連動してコンパレータ４１１５のノードＢに等価参照信号ＲＥＦ1 を提供する参照ドライバ４１０５を含む。駆動部４０３０は、プログラムサプライ４１２０とデータドライバ４１２５とを含む。プログラムサプライ４１２０は、書き込みデータを出力する。データドライバ４１２５は、書き込みデータに応じてメモリデバイスの実際のプログラミングを行うための、出力電圧ＶCSを伴う電圧源である。等価信号Ｓeq発生器は、電流検出器４１３０であり、メモリデバイスに結合され、ノードＡに等価信号Ｓeq＝Ｉdを提供する。結果として、既定の関数Ｒd ＝Ｆ（Ｓeq）はＲd ＝ＶCS／Ｉd である。したがって、この特定の実施形態は、原則的に、電流比較技術を用いたものであり、コンパレータ４１１５の出力は、論理的に、マルチレベル抵抗セット（Ｒ1 ，Ｒ1 ）のなかからＲd の対応するＲj を識別する表示信号である。この場合の制御部４０２０は、単一のフィードバック信号経路であり、表示信号と書き込みデータとの間の対応関係に応じてデータドライバ４１２５をアクティブまたは非アクティブにする機能を有する。
更に、数値例を挙げて現比較技術の説明を行う。ここで、プログラミングの対象として選択された再書き込み可能メモリデバイスは、Ｒd がＲ1 に対応する低抵抗状態にあるものとする。最初に書き込み電圧ＶWを印加されたときのセルは、何らかの抵抗切り替えが生じるまではＩd ＝４０μＡである。コンパレータ４１１５は、２０μＡに設定された参照電流を有する、すなわち、選択されたメモリデバイス用の負荷回路に類似した参照電流用の負荷回路と、電圧コンパレータとを含む。これらの負荷回路は、基本的に、電圧源ＶCSに接続された抵抗回路網である。参照電流は２０μＡであり、選択されたメモリデバイスの電流は４０μＡであるので、ノードＡにかかる電圧はノードＢにかかる電圧より低く、これは、電圧コンパレータの出力を高くする。コンパレータは、あるいは、異なる極性の入力に接続してもよく、この場合は出力が低くなる。これは、しかしながら、発明の性質を変えるものではない。書き込み電圧ＶW が、選択されたメモリデバイスの抵抗の切り替えを開始すると、そのメモリデバイスの電流Ｉd は、４０μＡから減少しはじめ、やがて、参照電流２０μＡに達する。この時点で、ノードＡの電圧はノードＢの電圧に等しい。選択されたメモリデバイスのプログラミングが更に進行するにつれ、ノードＡの電圧はノードＢの電圧より高くなり、これは、電圧コンパレータを低出力電圧の状態へとトリップさせる。したがって、電圧コンパレータの出力は、データドライバ４１２５を非アクティブにして、選択されたメモリデバイスに印加される書き込み電圧ＶWをオフにするように使用することができる。
反対に、もし、プログラミングの対象として選択されたメモリデバイスが、既にＲdがＲ2に対応する高抵抗状態にあり、プログラミング操作の開始時に、例えばＩd ＝１５μＡであるならば、コンパレータの出力は低く維持され、データドライバは非アクティブ状態に留まる。
なお、上記の回路は適切な初期化を必要とする点に留意する必要がある。もし、書き込みサイクルの開始時に、ノードＡの電圧がノードＢの電圧よりも高い値から始まるならば、電圧コンパレータの出力は低く、データドライバ４１２５は使用不可状態に留まる。その結果、プログラム操作はいつまでたっても始まらない。この問題を回避するためには、放電回路および初期化パルスを使用して、各プログラム操作の開始時にノードＡ電圧を強制的に低くすることが可能である。
また、上記の例で最小限の機能を果たすには、１つの参照電流レベルだけでよいものの、これは、実際の抵抗値Ｒ1 およびＲ2 をより正確な解像度で提供するものではない点に留意する必要がある。したがって、もし必要ならば、追加の参照電流レベルを適応プログラミング回路構成に含ませて、各抵抗レベルの検出マージンの向上を図ることも可能である。
既述のように、プログラミング電圧パルスは、必ずしも一定振幅の方形波でなくてもよい。更なる改善案では、プログラミング電圧として、低い初期電圧値からスタートして時間とともに増大するランプを使用する。初期電圧は、読み出し電圧以上の何らかの値からスタートし、回路構成の許す限り高くなることができる。クロスポイントメモリアレイの場合は、選択されたアレイ線上の選択されなかったメモリデバイスを妨害しない電圧であるべきことを意味する。この技術を比較の技術と組み合わせて使用することによって、高速のプログラミングサイクル時間のメモリデバイスは、比較的低電圧で素早くプログラムされることを保証される。他方で、低速のプログラミングサイクル時間のメモリデバイスは、書き込み電圧として定電圧を印加された場合よりも高速にプログラムすることができる。また、非常に高い書き込み閾電圧を有するメモリデバイスは、通常の定電圧駆動下では永遠にプログラムされないが、このようなメモリデバイスの場合は、書き込み電圧を増大させることによってプログラム可能になる。しかしながら、アレイに含まれる全てのメモリデバイスをこのような増大された書き込み電圧でプログラムすると、より低い電圧レベルで容易にプログラム可能なメモリデバイスを早期に摩耗させたり、ひいては破損したりする恐れがあるので、これは、望ましくないと考えられる。
図４１Ｂは、典型的な適応プログラミング回路の第２の詳細な実施形態４１５０を示している。マルチレベル抵抗セットＲj は、やはり、２つの個別の抵抗レベルＲ1 ＜Ｒ2 のみからなる。すなわち、Ｍ＝２である。検出部４０５０の一部として、等価参照信号セットセレクタは、コンパレータ４１１５のノードＢに等価参照信号ＲＥＦ1 を提供する参照データソース４１１０を含む。駆動部４０３０は、プログラムサプライ４１２０と、検出された再書き込み可能メモリデバイス電圧Ｖd をノードＡに出力する電圧検出機能付きデータドライバ４１５５とを含む。プログラムサプライ４１２０は、書き込みデータを出力する。電圧検出機能付きデータドライバ４１５５は、書き込みデータに応じて再書き込み可能メモリデバイスの実際のプログラミングを行うための、出力電流ＩCSを伴う電流源を含む。したがって、等価信号Ｓeq発生器は、再書き込み可能メモリデバイスに結合され、ノードＡに等価信号Ｓeq＝Ｖd を提供する上記の電圧検出器である。したがって、この特定の実施形態は、原則的に、電圧比較技術を用いたものであり、コンパレータ４１１５の出力は、論理的に、マルチレベル抵抗セット（Ｒ1，Ｒ1）のなかからＲd の対応するＲj を識別する表示信号である。この場合の制御部４０２０は、単一のフィードバック信号経路であり、表示信号と書き込みデータとの間の対応関係に応じて電圧検出機能付きデータドライバ４１５５をアクティブまたは非アクティブにする働きをする。
図４２は、バイポーラ電圧ドライバと、電流比較回路と、アクティブ化ロジックとを伴う典型的な適応プログラミング回路の第３の実施形態４２００を回路図レベルで示している。この回路図は、２つの参照を使用しているので、プログラムされた抵抗状態Ｒ1 ，Ｒ2 は、既定のマージンだけ隔てられている。これに対応して、適応プログラミング回路４２００は、必要とされる正電圧ドライバを提供するための上半分の回路構成と、必要とされる負電圧ドライバを提供するための、基本的に上半分の回路構成の鏡像である下半分の回路構成とを含む。便宜上、上半分の回路構成は正の駆動回路構成とも称され、下半分の回路構成は負の駆動回路構成とも称される。正の駆動回路構成も負の駆動回路構成も、いずれも書き込みコマンドパルス４２０５によって論理的に駆動されるが、正の駆動回路構成は、書き込みデータＲ2 信号４２１０によってのみアクティブにされ、負の駆動回路構成は、書き込みデータＲ1 信号４２１５によってのみアクティブにされる。このようにすれば、正電圧による駆動を伴うプログラミング操作中、負の駆動回路構成は、正の駆動回路構成へのあらゆる干渉を避けるために、非アクティブにされた高インピーダンス状態にあり、逆の場合もまた同様である。
正の駆動回路構成の詳細に着目する。制御部４０２０は、アクティブ化ロジック４２２５を含む。このアクティブ化ロジック４２２５は、デバイスプリドライバ４２２０を駆動するとともに、Ｒ2 参照プリドライバ４２３５を通してＲ2 参照ドライバ４２４０を駆動する。デバイスプリドライバ４２２０は、＋ＶWth デバイスドライバ４２３０を駆動し、この＋ＶWth デバイスドライバ４２３０の出力は、再書き込み可能メモリアレイのなかの選択された再書き込み可能メモリデバイスを駆動する。これと並行して、＋ＶWth デバイスドライバ４２３０の出力は、ノードＡにおける信号の分岐を通してコンパレータ４２６０の負端子にも供給される。Ｒ2参照ドライバ４２４０の出力は、Ｒ2参照抵抗４２５０と相まって、コンパレータ４２６０の正端子に供給される等価参照信号ＲＥＦ1 をノードＢにおいて確立する。既に明らかになったように、負の駆動回路構成は、−ＶWth デバイスドライバ４２８０を伴う負電圧領域での動作を除いて、上記の正の駆動回路構成と同様の回路接続形態および機能を有することによって、所望の適応プログラミング機能を実現する。また、図４２には、バイポーラ電圧駆動を伴う一実施形態が示されているが、＋ＶWth デバイスドライバ４２３０と−ＶWth デバイスドライバ４２８０との間には、僅かなドレイン−ソース間電圧降下が存在する点に留意する必要がある。更に、このドレイン−ソース間電圧降下それ自体は、メモリデバイス電流Ｉd に依存する。したがって、この駆動回路は、電圧源と電流源との複合混合として特徴付けることもできる。
最後に、当業者にとって、図４２の回路接続形態は、２つの参照レベルによって隔てられた２つのレベル間でＲd を検出することによって、Ｒd の検出分解能を向上させ、それに対応して正しいロジック決定の余裕を広げるために使用される。
図４３は、再書き込み可能なメモリアレイに本発明を適用した場合の、信号およびメモリデバイス電流の典型的なタイミング図を示している。この例では、再書き込み可能メモリアレイの第１のデバイスＡは低抵抗状態にプログラムされ、同アレイの第２のデバイスＢは低抵抗状態にプログラムされ、同アレイの第３のデバイスＣは高抵抗状態にプログラムされる。なお、可変のパルス幅を有するアクティブ化信号の自己適応特性は、プログラムされる個々のメモリデバイスにそれぞれ対応する。すなわち、デバイスＡは、ｔA2−ｔA1の標準のプログラミングサイクルを示し、セルＢはｔB2−ｔB1の高速のプログラミングサイクルを示し、セルＣはｔC2−ｔC1の低速のプログラミングサイクルを示す。
図４４は、適応プログラミング回路のもう１つの実施形態であって、電圧によって３抵抗レベル以上に切り替え可能なマルチレベル抵抗セットを有する再書き込み可能メモリデバイスでの一般的な使用に拡張された場合の実施形態を示している。本発明の不必要にあいまいな側面を回避するため、図中には、適応プログラミング回路４４００のセクションｊのみが示されている。ここで、ｊ＝（１，２， ．．． ，Ｍ−１）、Ｍ≧３、Ｒ1 ＜Ｒ2 ＜ ．．． ＜ＲM である。更に、類似の全てのセクションが、ノードＡを共通接続にして並列に配される点に留意する必要がある。先ず、適応プログラミング回路４４００のセクションｊ全体が、セクションｊ選択信号４４０５によって選択される。ここで、ｊは、所望される特定の１状態であるとする。もしｊ状態がメモリプラグの初期抵抗状態より高いならば、セクションｊ選択信号４４０５は、Ｒj プログラミングのために、参照Ｒjlow発生器４４１０をアクティブにし、ノードＢ１において、コンパレータ４４１５の第１の入力端子に供給される等価参照信号ＲＥＦjlowを確立する。コンパレータ４４１５の出力は、アクティブ状態にある間に、フィードバック信号経路４４２５を通して低Ｒd デバイスドライバ４４２０をアクティブにし、再書き込み可能メモリアレイのなかの選択されたメモリデバイスを駆動して、Ｒd をＲj 状態に切り替わらせる。これと並行して、低Ｒd デバイスドライバ４４２０の出力は、ノードＡにおける信号の分岐を通してコンパレータ４４１５の第２の入力端子にも供給され、抵抗Ｒj についての適応プログラミングロジックを完了させる。同様に、もしｊ状態がメモリプラグの初期抵抗状態よりも低いならば、セクションｊ選択信号４４０５は、Ｒjhigh プログラミングのために、参照Ｒj+1 発生器４４３０をアクティブにして、ノードＢ２において、コンパレータ４４３５の第１の入力端子に供給される等価参照信号ＲＥＦjhigh を確立する。コンパレータ４４３５の出力は、アクティブ状態にある間に、フィードバック信号経路４４４５を通して高Ｒd デバイスドライバ４４４０をアクティブにし、再書き込み可能メモリアレイのなかの選択されたメモリデバイスを駆動して、Ｒd をＲj+1 状態に切り替わらせる。これと並行して、高Ｒd デバイスドライバ４４４０の出力は、ノードＡにおける信号の分岐を通してコンパレータ４４３５の第２の入力端子にも供給され、抵抗Ｒjについての適応プログラミングロジックを完了させる。書き込みの開始時に、もし選択されたセル抵抗がＲjhigh を上回るならば、低Ｒd ドライバ４４２０がオンにされる。もし選択されたセル抵抗がＲjlowを下回るならば、低Ｒd ドライバ４４４０がオンにされる。書き込み操作の終了時には、選択されたセルの抵抗は、Ｒj低lowとＲjhigh との間になる。
もう１つの実施形態として、図４５は、典型的な適応プログラミング回路のもう１つの実装形態４５００のブロック図を示している。状態ｊ選択信号４５０５は、Ｍ個の状態のうちのどれが所望の状態であるかを回路に通知するものであり、一般に、Ｍ＝２ｋであるようにｋ本の線を含む。状態ｊ選択信号４５０５は、２つの参照発生器４５１０，４５３０と、更に場合によってはデバイスドライバ４５２０，４５４０とに印加することができ、そうして、これらの参照発生器およびデバイスドライバを、それぞれの出力が状態ｊのプログラミングに適した所望のレベルに等しくなるように調整することができる。図４４の実施形態と異なり、このアプローチは、２つのコンパレータ４５１５，４５３５と、２つの調整可能な参照４５１０，４５３０と、２つの調整可能なドライバ４５２０，４５４０とだけを必要とする。これは、マルチレベル抵抗セット（Ｒ1 ，Ｒ2 ， ．．．，ＲM ）のプログラミングのためにセクションｊ回路を複製しなくてすむ、という点で好都合である。
＜メモリプラグ＞：
各メモリプラグは、製造上または機能的に望ましい複数の材料層を含む。例えば、望ましい機能の１つは、非オーミック特性である。非オーミック特性は、特定の範囲の電圧（ＶNO- からＶNO+ ）に対して非常に高い抵抗体制を示し、その特定の範囲を下回る電圧およびその特定の範囲を上回る電圧に対して非常に低い抵抗体制を示す。クロスポイントメモリアレイにおいて、もし読み出し電圧および書き込み電圧の両者の半分がＶNO- からＶNO+ までの範囲にあるならば、非オーミック特性は、読み出し中および書き出し中のリークを阻止することができる。もし各伝導性アレイ線が１／２ＶW を帯びているならば、電流の経路は、それぞれ１／２ＶW を帯びている２本の伝導性アレイ線の交点に位置するメモリプラグである。その他のメモリプラグは、非オーミック特性ゆえに高い抵抗を示すので、半選択状態のプラグに電流が流れることはない。
メモリプラグに非線形の抵抗特性を示させるために、非オーミックデバイスを使用することができる。典型的な非オーミックデバイスとしては、３膜からなる複数の金属−絶縁体−金属（ＭＩＭ：metal-insulator-metal）構造および直列に接続されたＢＴＢ（back-to-back）ダイオードが挙げられる。しかしながら、独立した非オーミックデバイスは不要である。特定のメモリプラグ製造プロセスでは、メモリセルに非オーミック特性を付与する場合がある。非オーミック特性は、特定のアレイでは望ましくても、他のアレイでは不要である場合がある。
電極は、一般に、メモリプラグにとって望ましい構成要素である。例えば、メモリプラグのメモリ素子を挟む１対の電極等が挙げられる。もしこれらの電極が金属相互拡散を阻止する障壁として機能することのみを目的とするならば、例えばＴｉＮ、ＴａＮ、Ｐｔ、Ａｕ等の非反応性金属や特定の金属酸化物等の薄膜を使用することができる。しかしながら、電極は、金属相互拡散に対する単なる障壁としての機能を超えた他の利点も提供することができる。電極（単一層または複数層のいずれかの形態で作成される）は、金属、酸素、水素、および水の拡散を阻止すること、他の層との間に優れた格子整合を形成するためのシード層として機能すること、接着層を提供すること、熱膨張係数のばらつきに起因する応力を軽減させること、ならびにその他のメリットを提供することを含む様々な機能を実施することができる。
例えば、伝導性酸化物電極は、酸素空孔の形成および移動を加減することができる。酸素空孔は、実施形態によっては、メモリプラグの電気特性を劣化させる恐れがある。伝導性酸化物電極は、また、高温処理にも耐えることができる。非耐熱金属の多くは、４００℃を超える温度で酸化または隣接材料との結合を開始する。したがって、これらの温度を超える製造プロセスを、高温処理と見なすことができる。また、伝導性酸化物電極は、動作中に劣化しない。通常の金属電極は、電場によって引き起こされる金属移動や、金属原子とメモリ材料原子との間の相互作用が原因で劣化する可能性がある。
伝導性酸化物の例として、ＬａＳｒＣｏＯ3 、ＲｕＯ2 、ＩｒＯ2 、ＳｒＲｕＯ3 、ＬａＮｉＯ3 、およびドープトチタン酸ストロンチウム（ＳＴＯ）が挙げられる。ＳＴＯに使用されるドーパントは、チタン原子を置換するＮｂもしくはＴａか、またはストロンチウム原子を置換するＬａもしくはＰｒ等の任意の希土類かのいずれかでよい。概して、伝導性酸化物電極は、１Ω・ｃｍ未満の抵抗率を有する金属性である。
伝導性酸化物電極は、直接製造してもよいし、または最初は酸化物でない材料を使用し、後続の更なる処理もしくは工程の最中に酸化することによって作成してもよい。ＲｕおよびＩｒは、いずれも、処理または工程の最中に酸化できる材料の例である。
また、材料によっては、有限速度で酸化して二重層を形成できるものがある。例えば、Ｉｒは、下にくる伝導性アレイ線の層との接触に特によく適している。Ｉｒ層は、酸化によって頂部がＩｒＯ2 になる。ＩｒＯ2 は、有限速度で成長するので、Ｉｒ／ＩｒＯ2 の二重層が形成されるように酸化を制御することが可能になる。このような二重層は、未酸化の底部によって優れた接触を提供する一方で、酸化された頂部の上に酸素障壁を形成することができる。
更に、伝導性酸化物電極には、他の層との間に優れた格子整合を形成して、これらの層の結晶化温度を低下させるものがある。例えば、もし伝導性電極の頂部にＳＴＯ等の酸化物を堆積させる場合は、優れた格子整合を可能にする伝導性酸化物電極として考えられるのは、ドープトＳＴＯ、ＬａＳｒＣｏＯ3、およびＳｒＲｕＯ3である。もし酸化物がＰＣＭＯである場合は、伝導性酸化物電極として考えられるのは、ＳＴＯ電極、およびＬａＮｉＯ3である。金属薄膜層の頂部には、しばしばシード層が使用される。シード層は、その上に成長されるまたは堆積される層の形成を助ける。例えば、シード層は、Ｐｔ、Ｒｕ、Ｉｒ、またはＴｉＮの上に形成することができる。シード層と金属層との組み合わせとしては、Ｐｔの上にＬａＮｉＯ3またはＳｒＲｕＯ3、Ｉｒの上にＩｒＯ2、Ｒｕの上にＲｕＯ2、ＴｉＮの上にＰｔ等を挙げられる。
特定の伝導性酸化物電極に見られるもう１つのメリットは、伝導性酸化物電極の熱膨張係数を酸化物のそれに近づけることによって、応力を軽減できることにある。酸化物と伝導性酸化物電極との間に、１００Å未満の、例えば薄いプラチナ等の金属薄膜層を使用すれば、電極を更に改善できる可能性がある。このような実装形態は、伝導性酸化物との間に優れたショットキー障壁を提供してセルのリーク電流を最小限に抑えるとともに、隣接する金属層との間に優れた接触を提供することができる。ショットキー障壁は、非オーミックデバイスに所望の非線形性を付与することができる。
障壁層は、一般に、異なる複数種の材料を堆積させた後に原子の相互拡散を阻止するのに有用である。例えば、障壁層は、金属、酸素、水素、または水の拡散をブロックすることができる。高温処理には、２つの元素を有する二価の酸化物または窒化物、および３つの元素を有する三価の酸化物または窒化物が特に適している。酸化して非伝導性になるチタン等の通常の電極と異なり、窒化チタンは、伝導性を維持するうえに、約５００℃に達するまで酸化しない。三価の窒化物にいたっては、一般に、二価の窒化物より約５０℃高い更なる高温で酸化する。酸化速度は、温度および酸素分圧に依存する。
二価の窒化物の例としては、窒化チタン、窒化タンタル、および窒化タングステンが挙げられる。三価の窒化物の例としては、窒化チタンシリコン、窒化タンタルアルミニウム、窒化タンタルシリコン、および窒化ルテニウムチタンが挙げられる。三価の酸化物の一例としては、酸化ルテニウムタンタルが挙げられる。
当業者ならば理解できるように、電極は、正しく機能するために、他の層を必要とする可能性がある。例えば、接着層が必要とされる場合がある。接着層は、基板の薄膜層の接着を向上させるために、基板と薄膜層との間で使用される。Ｐｔは、ＳｉＯ2 によく付かないので、ＰｔとＳｉＯ2 の間には、よりよい接着のために、ＴｉまたはＴｉＯ2 等の糊層が使用される。同様に、犠牲層は、犠牲層がなければ酸化物等の他の層に拡散する可能性があるあらゆる酸素を獲得することを唯一の目的に堆積される酸化物の層である。電極は、必要に応じて、任意の接着障壁層または犠牲障壁層を含むものと見なされる。
例えば、電極は、優れた金属障壁特性および酸素障壁特性を有するように、ＴｉＮまたはＴｉＡｌＮ層と、Ｉｒ層と、ＩｒＯ2層とを含むと考えられる。しかしながら、これらの追加の層は、必要な程度に応じて使用されれば十分である。特定の伝導性酸化物電極は、複数の機能を提供する場合がある。例えば、１つの要素がルテニウムまたはイリジウムで且つもう１つの要素がタンタルまたはチタンである三価の窒化物および酸化物は、障壁層としても犠牲高温酸素層としても機能することができる。
また、選択された各電極層は、メモリプラグのメモリ効果特性に影響を及ぼす可能性があり、この場合は、メモリ素子の一部を構成することができる。
＜メモリ効果＞：
メモリ効果は、非破壊読み出しを可能にしつつ電圧の印加に対して抵抗状態の変化を示すヒステリシスである。非破壊読み出しとは、読み出し操作がメモリ素子の抵抗状態に何ら影響を及ぼさないことを意味する。メモリセルの抵抗の測定は、一般に、メモリセルが既知の電圧に保持された後の電流または既知の電流がメモリセルに流れた後の電圧のいずれかを検出することによって実現される。したがって、−ＶW の印加に際して高抵抗状態Ｒ0 になるとともに＋ＶW の印加に際して低抵抗状態Ｒ1 になるメモリセルは、−ＶR または＋ＶR で実施される読み出し操作によって影響されないと予想される。このような材料では、読み出し操作後の書き込み操作は不要である。なお、｜−ＶR ｜の振幅は、必ずしも｜＋ＶR ｜の振幅に等しい必要はない。場合によっては、電圧パルスの詳細がメモリプラグの抵抗に実質的に影響することがある。例えば、J. G. SimmonsおよびR. R. Verderberによる論文「New Conduction and Reversible Memory Phenomena in Thin Insulating Films」（絶縁薄膜における新たな伝導および可逆的なメモリ現象）301 Proc. Roy. Soc. A. 77-102 (1967) は、電圧パルスの幅および高さの詳細による制御を受ける特定のＭＩＭ構造におけるメモリ効果について記載している。このようなシステムにおいて、ＭＩＭ構造を特定の電圧にして次いでその電圧を素早くゼロに降下させると、ＭＩＭ構造を上記と同じ電圧にして次いでその電圧をゆっくりゼロまで減少させる場合と異なる抵抗状態が実現される。このようなシステムでは、異極性のシステム電圧パルスは不要である。
メモリプラグのＲ1 状態は、１０ｋΩ〜１００ｋΩの最良値を有すると考えられる。もしＲ1 状態の抵抗が１０ｋΩを大幅に下回る場合は、セル電流が高くなり、電流消費が増大するので、寄生抵抗の効果が増大する。もしＲ1 状態の値が１００ｋΩを大幅に上回る場合は、ＲＣ遅延によってアクセス時間が増大される。しかしながら、５ｋΩのように低い抵抗や、１ＭΩのように高い抵抗でも、有効な単一状態抵抗値を実現できることがある。一般に、単一状態のメモリは、大きさが１０倍規模で異なる複数の動作電圧Ｒ0 ，Ｒ1 を有する。
例えば、もし読み出し電圧（ＶR ）として１ボルトが使用されるならば、Ｒ1 は約１００ｋΩ、Ｒ0 は約１ＭΩでよく、抵抗状態に応じて１０μＡまたは１μＡの電流を生じさせる。大電流は、小寸法に作成された半導体に対して破壊的である可能性があるので、メモリ回路にとっては、大抵の場合は１００μＡ以下の電流が望ましい。ＶR が識別されれば、所望の書き込み電圧（ＶW ）も決定することができる。小さい電圧変動（製造の不完全性に起因する）によるメモリプラグへの影響をほぼ無視できるようにするには、ＶW は、ＶR より大きいだけでなく、ＶR から十分に遠く隔たっていることが望ましい。同様に、ＶW は、やはり同じ理由で、抵抗材料が抵抗率を変化させ始める閾値ＶWth を上回ることが望ましい。典型的なＶW は約２ボルトで、ＶWthは約１．５ボルトである。
なお、多ビットの抵抗性メモリセルでは、メモリプラグの抵抗特性の変化が１０倍を超える規模であることが望ましいと考えられる。メモリプラグは、複数の異なる抵抗状態をとることができるので、多ビットの抵抗性メモリセルが可能である。例えば、メモリプラグは、高抵抗状態Ｒ00と、中高抵抗状態Ｒ01と、中低抵抗状態Ｒ10と、低抵抗状態Ｒ11とを有することができる。多ビットメモリは、一般に、単ビットメモリよりも長いアクセス時間を有するので、Ｒ11からＲ00への抵抗の変化を１０倍を超える規模にすることは、多ビットメモリを単ビットメモリと同じくらい高速にする方法の１つである。例えば、２ビットを格納できるメモリセルでは、低抵抗状態が高抵抗状態の１００分の１である必要があるだろう。３ビットまたは４ビットの情報を格納できるメモリセルでは、低抵抗状態が高抵抗状態の１０００分の１であるだろう。一般に、多ビットメモリの中間抵抗状態は、高抵抗状態と低抵抗状態との間の抵抗範囲を対数スケール上で均等に分割する。例えば、もし、３ビットのメモリを保持したメモリセルが１０ｋΩの低抵抗状態を有する場合は、６つの中間状態は、約２６．８ｋΩ、約７２．０ｋΩ、約１９３ｋΩ、約５１８ｋΩ、約１．３９ＭΩ、および約３．７３ＭΩの抵抗状態を有すると考えられる。すると、最も高い抵抗状態は１０ＭΩになり、これは、低抵抗状態の値の１０００倍である。
＜メモリ効果の発生＞：
メモリプラグのメモリ効果特性は、キャリアトラップに支配されるように思われるが、そのほかに、酸素移動または電解質移動等の他のキャリア輸送特性も存在することができる。キャリア電荷トラップだけでも、支配的な要因として、空間電荷制限電流、熱イオン放出制限伝導、プール・フレンケル放射、またはファウラー・ノルドハイム量子トンネル現象を挙げられる。発明者によると、実験データは、主としてキャリアトラップによって生じたメモリ効果に合致しているが、メモリ効果がどのように生じるか、または本明細書内で説明された他の任意の効果がどのように機能するかに関するいかなる説明によって制約されることも望ましくない。
また、メモリ効果に関与するメカニズムは、界面が「鋳造」されたか否かに応じて異なる。ＭＩＭ構造に関する場合の鋳造（または「電気鋳造」）については、R. E. ThurstansおよびD. P. Oxleyによる「The Electroformed metal-insulator-metal structure: a comprehensive model」（電気鋳造された金属−絶縁体−金属構造：包括モデル）J. Phys. D: Appl. Phys. Vol. 35, pp. 802 - 809, 2 April 2002に記載されており、「電場に誘起されて生じる、誘電体を通る金属アノード材料の局所的なフィラメント移動。ここで注意すべきは、蒸着した誘電体は、その化学量論組成ゆえに空隙および逸脱を含む可能性があることである。誘電体を通るフィラメントが十分な電流を運んでいる場合は、これらのフィラメントは破裂し、誘電体に埋め込まれた状態の金属島構造を残らせる。トンネル現象の活性化によって、この構造を通じた電気伝導が可能になる。」と考えることができる。しかしながら、該文献の著者らは、「鋳造プロセスは複雑であり、本質的に可変である。また、トンネル障壁は、水蒸気、有機種、および酸素に曝されると特性を変化させやすい。・・・・・・したがって、パッシベーションと、効果的なエンキャプシュレーションと、鋳造プロセスのダイナミクスに関するよりよい理解とをなくして、一貫したデバイス特性を実現すること、またはデバイス特性を長期間にわたって安定させることは、決して期待できない。」と警告している。
ThurstansおよびOxleyによる警告に反して、鋳造を指揮および制御する、ひいては鋳造なしにメモリ効果を得る特定の方法を使用することができる。例えば、反応性金属層を単純に酸化物に曝せば、鋳造なしにメモリ効果を引き起こすことができる。これらの状況では、酸化物と反応性金属層との間の界面を通じてメモリ効果が生じると考えられる。
島状の第１の材料を、より絶縁性の高い大塊状の第２の材料の中に堆積させることによっても、鋳造構造に近い構造を得ることができる。（連続的薄膜の対語としての）島は、スパッタリング、同時スパッタリング、蒸着、分子線エピタキシャル成長、原子層成長、および注入等の複数の異なるプロセスによって形成することができ、一般に、第１および第２の材料の表面エネルギに関係している。当業者ならば理解できるように、第１の材料は、プロセス次第で、第２の材料の表面上に島を形成できる場合とできない場合とがある。
具体的な一実施形態では、先ず、電極の上に、非有機的な半導体材料がいくらか堆積される。次いで、半導体材料の上に、伝導性の島が形成される。島が形成されたら、これらの島の上に、同じ半導体材料が更にいくらか堆積される。次いで、上部電極が形成される、または、上部電極に先だって追加の島または半導体材料の層が形成される。
より具体的な一実施例として、ダマシンプロセスを使用することができる。このプロセスでは、下部電極の上方に空隙を形成するために、下部電極の上にＳｉＯ2 等の層間絶縁膜がパターン形成される。次いで、空隙の一部を堆積された酸化アルミニウムによって満たすために、酸化アルミニウムが堆積され、研磨によりＳｉＯ2 から除去される。次いで、酸化アルミニウム上に、小量の伝導性の金属または酸化物が形成される。形成される小量の伝導性の金属または酸化物は、酸化アルミニウム上で選択的に凝集して島の配列を形成する。次いで、空隙を更に満たすために、スパッタリングによって酸化アルミニウムの新たな層を形成することができる。その後は、新たな研磨プロセス、そして新たな島堆積プロセスが続く。最後に、空隙を完全に満たすために、酸化アルミニウムの最後の層を堆積させることができる。次いで、ＳｉＯ2 ／酸化アルミニウムの表面を滑らかにする最終的な研磨が実施される。
＜界面層＞：
酸化物を反応性金属に接触させることによって生じる反応は、通常１００オングストローム未満の短距離に広がることしかできないので、界面層は、非常に薄い層であるのが一般的である。界面層の厚さは、反応性金属の厚さを制限することによって制御することができる。界面層は、複数の異なる抵抗状態に置くことができるが、一般に、最低の抵抗状態ですら非常に高絶縁性である。したがって、厚い界面層は、最適な期間のあいだ、メモリセルにいっさい電流を流れさせない。小寸法のデバイス（およそ何百ナノメートル）において、高速のアクセス時間（およそ何十ナノ秒、通常は１００ｎｓ未満である）を可能にするためには、メモリプラグ全体が、約１Ω・ｃｍ以下の抵抗率を有することが望ましい。
酸化物は、単結晶構造にしろ、多結晶構造にしろ、伝導性で結晶質の金属酸化物であるのが一般的である（が、必ずしもそうとは限らない）。伝導性酸化物の分類の１つは、２種以上の金属を含むペロブスカイトであり、金属は、遷移金属と、アルカリ土類金属と、希土類金属とからなる群より選択される。ペロブスカイト（Ａが１．０〜１．４オングストロームの原子サイズを有し、Ｂが０．４５〜０．７５オングストロームの原子サイズを有し、Ｘが酸素またはフッ素である場合に、一般に、ＡＢＸ3の構造で表される）は、マンガン酸塩（例えばＰｒ0.7 Ｃａ0.3 ＭｎＯ3 、Ｐｒ0.5 Ｃａ0.5 ＭｎＯ3 、および、Ｔとしてランタンやカルシウムを用いたその他のＰＣＭＯやＬＣＭＯ）、チタン酸塩（例えばＳＴＯ：Ｃｒとも表示されるＣｒドープトＳｒＴｉＯ3 ）、ジルコン酸塩（例えばＳＺＯ：Ｃｒとも表示されるＣｒドープトＳｒＺｒＯ3 ）、並びに、Ｃａ2 Ｎｂ2 Ｏ7 ：Ｃｒ、Ｔａ2 Ｏ5 ：Ｃｒ、および高Ｔｃ超伝導体（例えばＹＢＣＯとも表示されるイットリウム・バリウム・銅酸化物）等の他の材料を含む、任意の組成であってよい。具体的に言うと、ＭｎＯ3 は、希土類金属のＬａ、Ｐｒ、またはこれらの何らかの組み合わせ、およびアルカリ土類金属のＣａ、Ｓｒ、またはこれらの何らかの組み合わせと併用される場合に、メモリプラグでの使用に効果的であることが知られている。
更に、もとは伝導性でない酸化物であっても、ドーパントの追加によって伝導性を帯びる場合、またはトンネル伝導を実現できる非常に薄い層（例えばおよそ数十オングストローム）である場合ならば、使用できると考えられる。したがって、当業者ならば理解できるように、絶縁体に分類されるがトンネル伝導を実現するのに十分な薄さの酸化物は、やはり伝導性酸化物と見なすことができる。メモリプラグは、低電流でスイッチング可能である必要があるので、低抵抗であることが望ましく、これが、伝導性酸化物の方が絶縁性酸化物よりも魅力的である所以である。
金属が「反応性金属」であるか否かは、その金属が伝導性金属酸化物に対して有する関係と、その金属が酸化されて伝導性金属酸化物を還元するのに十分な強さの還元剤であるか否かと、その金属を酸化して得られた反応性金属が絶縁性であるか否かと、によって決定される。例えば、Ａｌは、ＰＣＭＯペロブスカイトを還元し、メモリ効果を有する絶縁性の界面層を形成する。その他の反応性金属としては、伝導性金属酸化物に応じて、Ｔａ、Ｔｉ、Ｚｒ、Ｙ、Ｈｆ、Ｃｒ、およびＭｇを挙げられる。
とある実施形態では、界面層は、未変化の伝導性酸化物と未変化の反応性金属との間だと見なすことができる。しかしながら、もし、堆積される反応性金属の量が、その全部が酸化されるほど小量である場合は、界面層は、その上の電極と未変化の伝導性酸化物との間になる。
しかしながら、反応性金属の使用は、伝導性酸化物との間にメモリ効果を生じさせる唯一の方法ではない点に留意する必要がある。メモリ効果を有する絶縁層は、ドーピング、注入、または他の技術を使用しても形成できる場合がある。
例えば、チタン酸ストロンチウム（ＳＴＯ）またはジルコン酸ストロンチウム（ＳＺＯ）は、結晶マトリクス内の元素を置換する際に異なる好ましい酸化状態（異なるイオン化後の電荷）を有するような元素を追加することによって、ドーピングすることができる。ドーパントは、材料全体の分子数の１０％未満を構成するのが一般的である。ＳＺＯでは、＋３の酸化状態を持つクロム（Ｃｒ）によって、＋４の酸化状態を持つジルコン（Ｚｒ）を置換することができる。電荷の不均衡は、適切な空孔（例えば酸素空孔）の形成、マトリクス元素の原子価の変化、または自由キャリア（電子または正孔）の導入によって補われる。
ドーパント原子は、通常は、少なくとも一部にはイオン半径の類似性に基づいて、マトリクス元素と置き換わる。したがって、ＳＺＯでは、ランタン（Ｌａ）は主にストロンチウム（Ｓｒ）と置き換わり、Ｃｒは主にＺｒと置き換わる。ＳＺＯでは、陽イオンの空孔は稀である（すなわち、ＳｒおよびＺｒの空孔はほとんどない）のに対し、陰イオンの空孔（すなわち酸素）はたくさん見られる。したがって、ＣｒをＳＺＯに追加すると、酸素空孔と自由正孔の両方が生成される。しかしながら、Ｃｒの追加は、酸素空孔（２つのＣｒ原子あたり１つの酸素空孔）によって補われるので、材料は、基本的に絶縁性のままである。それに対して、ＳＺＯでは自由電子が主にＬａを補う。したがって、Ｌａの追加は、ＳＺＯの抵抗を劇的に下げる。同様に、タンタル（Ｔａ）またはニオブ（Ｎｂ）は、Ｚｒと置き換わってＳＺＯの抵抗率を下げることができる。
更に、空孔（陰イオンにしろ、陽イオンにしろ）は、電荷トラップを形成するように機能することもできる。空孔によって生じる電荷の不均衡は、ドーパントの計画的追加を補うメカニズムと同じメカニズムによって補うことができる。したがって、酸素空孔１つあたりを２つのＣｒ原子によって補うと、自由キャリアは生じないが、もし完全に補えるだけのＣｒが存在しない場合は、酸素空孔によって自由電子が生じる。
ドーパントのなかには、禁制帯内の深いエネルギ準位にセンタを形成するものがある。このようなドーパントは、電荷が脱出のために高いエネルギ準位を要するようなセンタを形成することによって、深いエネルギ準位のトラップを効果的に形成する。例えば、ＳＴＯおよびＳＺＯでは、Ｃｒ、鉄（Ｆｅ）、またはニッケル（Ｎｉ）によってトラップを形成することができる。これに対し、イットリウム（Ｙ）、Ｌａ、Ｎｂ、およびＴａは、浅いエネルギ準位にセンタを形成するが、これは、トラップにならない。
例えばイオン注入を通して、更なる処理を施すことができる。イオン注入では、加速されたイオンが固体表面を突き抜け、イオンエネルギによって決定される特定の深さまで達する。イオン注入は、ドーパントの導入、埋込層の形成、および固体表面の修正のために使用することができる。
もう１つの処理方法は、所定の周囲条件において、所定の温度で、反応性金属または伝導性酸化物にアニール処理またはガス処理を施すことである。アニール処理には、製造に容易に組み込み可能なものがある。例えば、もしアレイが単一のメモリプラグ層のみを有する場合は、下側の層は、伝導性酸化物を適切に形成するために高温に曝されると考えられる。これに対して、上側の層は、伝導性酸化物を形成するために必要とされる温度を遙かに下回る温度で堆積させることができる。同様の結果は、一方の表面をレーザ処理することによって、または一方の表面にプラズマプロセス（プラズマエッチング等）を施すことによっても得られる。
もう１つの処理方法は、Ａｒおよび／もしくはＯ2 、または他の不活性ガスプラズマを一般に使用して、構造全体、特定の表面層、またはその両方に物理的なリスパッタリングを施すことである。リスパッタリングは、表面を仕上げるためによく使用される技術である。スパッタリング室内で表面にぶつかるプラズマは、新しい膜を堆積させないので、これは、スパッタリングの逆だと見なすことができる。同様に、イオン銃を使用するなどして表面を不活性イオンに曝すことによって、イオン化されたＡｒ等の加速された不活性イオンによって表面を打つことも可能である。
このような処理の目標は、一般に、トラップを形成することにある。トラップは、高エネルギ放射または粒子線照射によって導入することもできる。例えば、紫外線およびＸ線照射は、ＳｉＯ2 にトラップを導入する。また、中性子変換ドーピングを使用してシリコン内にドーパント原子を形成することもできる。更に、トラップは、電場をかけられた状態で酸化物内を酸素空孔がドリフトする電気的初期化プロセスによって形成することができる。主となるキャリアのメカニズムは、当然ながら、界面層の処理に応じて異なることができる。
したがって、界面層を使用したメモリプラグは、従来のＭＩＭ構造との間に多くの共通点を有する。しかしながら、界面層は、それが鋳造されたか否かにかかわらず、メモリ特性を示すものである。界面層は、非常に粗いので、多くの電流リーク経路を含む余地がある。したがって、低電流で鋳造する必要性は排除される。なお、「メモリ素子」という用語は、メモリ効果に寄与する全ての層を含む点に留意する必要がある。このような層は、実施形態に応じて、界面層、伝導性酸化物、反応性金属層、および電極のうちの１つまたは複数を含むことが可能である。
＜複数の界面＞：
サンドイッチ型の構造を作る場合は、追加の界面が形成される可能性がある。例えば、反応性金属／伝導性酸化物／反応性金属のように層を堆積させた場合は、伝導性酸化物／反応性金属／伝導性酸化物のように層を堆積させた場合と同様に、２つの個々の界面が形成される（中間層全体が上側の層および下側の層と反応しないと仮定した場合は、単一の界面層のみになる）。このように、複数の界面を形成可能であるが、場合によっては、各界面にそれぞれ異なる処理を施して、メモリプラグを単一方向にバイアスすることによって、所望のヒステリシス効果を促すと好都合である。
上側の層および下側の層の一方のみにドーパントを含ませる、またはそれぞれ異なるドーパントを使用すると、ほぼ同様の材料を使用することが可能になる。こうすれば、これらのほぼ同様の材料に、活性界面を間に構成および形成するのに十分な相違を付与しつつ、制御上の問題点を回避することができる。
したがって、例えば、ほぼ同様の２つの伝導性金属酸化物層の間に、クロムをドーピングされた金属酸化物ジルコン酸ストロンチウムを含む伝導性金属酸化物層を挟むことができる。上側の伝導性金属酸化物層は、鉄をドーピングされたジルコン酸ストロンチウムでよく、ｐ型の金属酸化物層になる。下側の伝導性金属酸化物層は、ニオブをドーピングされたジルコン酸ストロンチウムでよく、ｎ型の金属酸化物層になる。
このような層の厚さはさほど重要でなく、通常は５００オングストロームが使用される。しかしながら、１００〜１０００オングストロームの任意の厚さが適当である。唯一の制約は、メモリ素子に電圧が印加された際に、電荷が完全に使い果たされることのないように、十分な厚さを確実に持たせることである。中間層はトンネル伝導を求められるので、中間層の厚さはより重要であり、メモリ素子に印加される電圧に応じて１０〜１００オングストロームの厚さが使用される。典型的な厚さとして、３０オングストロームが適切である。
上側の金属酸化物層に超過の正孔または電子を持たせる、または下側の金属酸化物層に超過の電子または正孔を持たせる（上側の金属酸化物層の反対）ことによって、メモリ素子の電気特性に非対称性を付与することができる。非対称性は、一方の極性のプログラムパルスが常に材料をより高い抵抗に変化させ、他方の極性のプログラムパルスが常に材料をより低い抵抗に変化させることを保証する。もし上側および下側の金属酸化物材料が同一であると、非対称性がないので、メモリ材料は、最初はどちらの方向にも切り替わる可能性がある。この方向性の欠如を回避するためには、例えばメモリ材料に高電圧パルスを印加する等の前処理技術を使用することができる。しかしながら、このような初期化のステップは、僅かに異なる材料を使用することによって、最小限に抑えられる、または回避することができる。
下側の金属酸化物層と上側の金属酸化物層との間に非対称性を持たせるもう１つの方法は、同種の材料の層を、すなわち、ともにｎ型（可動電子が過剰）の材料の層またはｐ型（可動正孔が過剰）の材料の層を、異なる可動キャリア濃度で使用する方法である。
とりわけ、伝導性金属酸化物層に含まれるドーパントは、低濃度で使用されるのが一般的である。伝導性金属酸化物に含まれるドーパントの量は、重量百分率にして、一般に１０％未満であり、より詳細にはほぼ１％である。
ｎ型領域およびｐ型領域を形成するために使用されるドーパントは、以下の指針に沿って選択することができる。ｎ型ドーパントは、置き換わる格子原子よりも高い原子価（より正の電荷）を有するので、ジルコン酸ストロンチウムまたはチタン酸ストロンチウムのＺｒまたはＴｉに置き換わるｎ型ドーパントとしては、ＮｂおよびＴａが挙げられる。同様に、Ｓｒに置き換わるｎ型ドーパントとしては、Ｙ、Ｌａ、およびあらゆるランタニド元素が挙げられる。ｐ型ドーパントは、置き換わる格子原子よりも低い原子価（より正でない電荷）を有するので、ＺｒまたはＴｉに置き換わるｐ型ドーパントとしては、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ，Ｎｉ、およびＡｌが挙げられる。ジルコン酸ストロンチウムにおいて正孔伝導を実現するもう１つの方法は、Ｚｒの場所をＮｂでドーピングし、それと同時に２つの隣接する酸素の場所を窒素でドーピングすることによって、ｐ型の伝導性を得る方法である。
本発明のもう１つの実施形態では、下側の伝導性金属酸化物材料は、Ｍｎ３イオンとＭｎ４イオンとを一定の比率で含むプラシオジウムカルシウムマンガン酸化物（Ｐｒx Ｃａ1-x ＭｎＯ3 ）によって形成される。Ｍｎ３とＭｎ４との比率は、堆積プロセス中に、Ｐｒ原子とＣａ原子との比率を変化させることによって調整することができる。そして、上側の金属酸化物層と下側の金属酸化物層を異ならせるため、上側の伝導性金属酸化物は、Ｍｎ４イオンとＭｎ３イオンとを異なる比率で含むＰｒx Ｃａ1-x ＭｎＯ3 によって形成することができる。
同様に、当業者ならば理解できるように、伝導性金属酸化物層は、本発明の範囲から逸脱することなく２層だけ使用することも可能である。具体的に言うと、下側の伝導性金属酸化物層または上側の伝導性金属酸化物層のいずれかを、メモリデバイスから排除することができる。なぜなら、残された伝導性金属酸化物層と伝導性金属酸化物層との間には、依然として活性界面が存在しており、電子または正孔の不均衡は、非対称性を提供するのに十分であるからである。このように、本発明では、任意の数の伝導性金属酸化物層を考え得るので、上述されたような３層の使用は、単なる例示に過ぎず、開示内容の範囲に対するいかなる固有限界を示すものでもない。
本発明のもう１つの例として、伝導性金属酸化物層を、複数の異なる適合性材料を用いて形成することも可能である。適合性材料は、例えば、同様の結晶構造と同様の格子定数とを有する。このような材料の一例は、ルテニウム酸ストロンチウム（ＳＲＯ）とチタン酸ストロンチウム（ＳＴＯ）で構成することができる。このとき、ＳＲＯ結晶中のＳｒ−Ｒｕ原子間の距離と、ＳＴＯ結晶中のＳｒ−Ｔｉ原子間の距離との差は、数％の範囲内である。
適合性材料であるための他の基準は、優れたエピタキシャル成長のための基準と同じである。例えば、Ａｌ2 Ｏ3 の１結晶表面は、Ｓｉの結晶表面の整数倍に極めて近いので、Ｓｉは、Ａｌ2 Ｏ3 （サファイア）に対して適合性である。
＜各層の電気特性の調整＞：
メモリプラグ内の各層の電気特性は、いくつかの技術を用いて調整することができる。これらの電気特性としては、材料の抵抗率およびこのような抵抗の温度感受性、電荷トラップの量または大きさ、並びに磁場依存性を挙げられるが、これらに限定されない。
特定の金属酸化物の抵抗率は、膜厚、膜の酸素含有量、化学量論組成、元素組成、堆積の方法および条件、結晶化度、結晶サイズ、結晶方位、並びにドーピングのレベルおよびドーパントの選択のいくつかをしばしば含む各種の要因に依存することが知られている。最近の研究によれば、適度に低い抵抗率（１Ω・ｃｍ未満）の材料は、これらのパラメータを慎重に選択することによって得られる。
本発明のメモリ用途に適した膜厚の一例は、およそ１００〜３０００オングストロームである。膜が薄いと、シード層との僅かなズレによって生じる歪みが大きくなり、その結果、抵抗率が高くなる。膜厚については、S.I. Khartsevらによる「Colossal magnetoresistance in ultrathin epitaxial La0.75Sr0.25MnO3 films」（極薄のエピタキシャルＬａ0.75Ｓｒ0.25ＭｎＯ3膜における巨大磁気抵抗） Journal of Applied Physics, Vol. 87, No. 5, 1 March 2000に記載されている。
抵抗率に影響するもう１つの要因は、膜の酸素含有量である。抵抗率は、堆積および（もしあれば）アニールの過程での酸素への暴露を適切に制御することによって制御可能である。パルスレーザ堆積法によって酸素環境のもとで堆積された１５００オングストロームのランタンマンガン酸化物（ＬＭＯ）膜は、真空（さもなくば同じ条件）のもとで堆積された膜よりも低い抵抗率を有することが観測されている。Y. G. Zhaoらによる「Effect of oxygen content on the structural, transport, and magnetic properties of La1-dMn1-dO3 thin films」（Ｌａ1-d Ｍｎ1-d Ｏ3 薄膜の構造特性、輸送特性、および磁気特性に対する酸素含有量の影響） Journal of Applied Physics, Vol. 86, No. 11, 1 December 1999を参照されたい。堆積されたばかりの膜を、酸素を含む雰囲気で冷却すれば、膜の抵抗率を更に下げられる。
更には、希土類金属とアルカリ土類金属との相対量の調整によって抵抗率を加減できることも観測されている。希土類金属に対するアルカリ土類金属の比が高いと、ある程度まで（ランタンカルシウムマンガン酸化物において約５０：５０まで）、抵抗率を下げることができる。Guo-Qiang Gongらによる「Colossal magnetoresistance of 1000000-fold magnitude achieved in the antiferromagnetic phase of La1-xCaxMnO3」（Ｌａ1-x Ｃａx ＭｎＯ3 の反強磁性相において実現される大きさ１００００００倍の巨大磁気抵抗） Applied Physics Letters, Vol. 67, No. 12, 18 September 1995を参照されたい。
更に、多結晶材料には、非結質および単結晶の対応物よりも抵抗率の低いものがあることが見いだされている。しかしながら、２つの抵抗状態のみを有する実際的なメモリチップを作成する場合は、大きな変化（すなわち約１０倍を超える変化）は不要であるのが一般的である（ただし、複数ビットの情報を保持するメモリセルでは必要である場合がある）。
上記の特性に加えて、プロセス上および設計上のいくらかの特徴も重要である。先ず、上面に酸化物を堆積されるシード層または他の「基板」は、酸化物の抵抗率およびその他の特性に強い影響を与える。下地となる基板の結晶方位は、多くの場合に、上層の酸化物中の元素へとエピタキシャル的に伝搬する。したがって、例えば、もし下地となる基板が１００方位を有するならば、酸化物は、１００方位で選択的に堆積することができる。下地となる基板は、貴金属（例えばプラチナ）等の伝導性電極、またはＬａＮｉＯ3 等の相対的に伝導性の酸化物であることが好ましい。多結晶構造において、適切な結晶サイズは、約１００オングストロームから約１０００オングストロームまでの範囲である。
２種以上のドーパントが使用される場合は、それらのドーパントは、各層の有する同一の特性または複数の特性を調整できる可能性がある。酸化物に対するドーピングは、酸化金属層および／または界面の電気特性をより均一化して、より予測可能にすることができる。
具体的な１つの態様では、ドーピングによって抵抗率を変化させる。例えば、電気パルスの印加は、抵抗率を高い値から低い値へと、または低い値から高い値へと可逆的に変化させるが、材料に対するドーピングは、このような高い値と低い値との差の大きさを加減することができる。
もう１つの態様では、ドーピングによって電荷トラップの量または大きさを変化させる、または電荷トラップの電子捕獲能力を加減することによって、メモリプラグのデータ保持能力を向上させる。すなわち、ドーピングは、メモリの動作中に電子がメモリプラグを通り抜けて電荷トラップを残留させる動きを促進すると考えられる。
もう１つの態様では、ドーピングによって抵抗の温度感受性を更に低下させる。もう１つの態様では、ドーピングによって磁場依存性を低下させる。
＜クロスポイントメモリアレイの電気特性＞：
図４６は、クロスポイントメモリアレイを簡単に示した図である。選択されたＸアレイ線４６０５と選択されたＹアレイ線４６１０は、選択されたセル４６１５で交差する。選択されなかった残りのＸアレイ線４６２０および選択されなかった残りのＹアレイ線４６２５は、簡単のため、それぞれ１つずつのグループで表される。同様に、選択されたＸアレイ線４６０５上の選択されなかったメモリセル４６３０、選択されたＹアレイ線４６１０に接続された選択されなかったメモリセル４６３５、および選択されたＸアレイ線４６０５にも選択されたＹアレイ線４６１０にも接続されていない選択されなかったメモリセル４６４０も、やはり、簡単のため、それぞれ１つずつグループで表される。
選択されなかったメモリセル４６３０，４６３５，４６４０の組み合わせは、選択されたメモリセル４６１５に並列に接続されるので、Ｘアレイ線４６０５にいくらかのＶx を印加し且つＹアレイ線４６１０にいくらかのＶy を印加した際に読み出される電流は、（Ｖx −Ｖy ）ｘ（Ｒ4615＋Ｒ4630＋Ｒ4635＋Ｒ4640）／（Ｒ4615ｘ（Ｒ4630＋Ｒ4635＋Ｒ4640））である。ここで、Ｒ4630，Ｒ4635，Ｒ4640は、選択されなかったメモリセル４６３０，４６３５，４６４０の抵抗であり、Ｒ4615は、選択されたメモリセル４６１５の抵抗である。大アレイでは、選択されなかったメモリセル４６３０，４６３５，４６４０に並列に組み合わされた場合の選択されたメモリセル４６１５の抵抗は、選択されたメモリセル４６１５単独の場合の抵抗を大幅に下回る。したがって、アレイ線がフローティングしていて且つ選択されなかったメモリセル４６３０，４６３５，４６４０に電流が流れている状態で、選択されたメモリセル４６１５の抵抗を読み出すことは、非実用的である。
選択されなかった線４６２０，４６２５を特定の電圧にクランプすれば、選択されなかったメモリセル４６３０，４６３５，４６４０による影響を低減させられる。しかしながら、このような技術は、選択されなかったメモリセル４６３０，４６３５，４６４０を通じて電流が消費される結果となる。例えば、もしＶy ＝−Ｖx であり、且つ選択されなかった線４６２０，４６２５が０Ｖに保持されるならば、選択されたＹアレイ線４６１０上の選択されなかったメモリセル４６３５には、Ｖx ／Ｒ4635に等しい電流が流れる。これは、選択されなかったアレイ線の数が大きい場合は大電流になる可能性がある。
前述されたように、書き込み操作中は、選択されたＸアレイ線４６０５および選択されたＹアレイ線４６１０の両方に、より高い電圧が印加されるのが一般的である。選択された要素にとって、他の要素でのリーク電流は決定的ではないが、大アレイの場合は、リーク電流の振幅の大きさが、アレイ線ドライバから非実用的に大きい電流を必要とするほどになる可能性がある。更に、選択されなかったメモリセル４６３０，４６３５，４６４０は、それぞれを流れる不要な電流によって、メモリ状態に影響を及ぼされる可能性がある。
図４７は、各メモリセルがダイオードを含む場合の典型的なクロスポイントメモリアレイ４７００を示している。選択されたＸアレイ線４７０５に電圧Ｖx が印加され、且つ選択されたＹアレイ線４７１０に電圧Ｖy が印加されると、ダイオードは、直列に接続された選択されなかったメモリセル４７３０，４７３５，４７４０に電流が流れないようにブロックする。選択されなかったアレイ線４７２０，４７２５は、フローティングしたままなので、選択されたＸアレイ線４７０５から選択されたＹアレイ線４７１０へと流れる電流は、選択されたメモリセル４７１５だけを流れる。したがって、メモリセル４７１５の抵抗の値を正確に評価することが可能になる。
書き込み操作中は、ダイオードは、選択されなかったメモリセル４７３０，４７３５，４７４０を通る寄生電流経路もブロックする。しかしながら、もし、選択されなかったアレイ線４７２０，４７２５がフローティングしている場合は、これらのアレイ線は、選択されなかったメモリセル４７３０，４７３５，４７４０を流れる電流によって充電される。例えば、１ダイオードにおける順方向バイアス電圧降下をＶfwd とすると、選択されたＸアレイ線４７０５と交差する選択されなかったアレイ線はＶx −Ｖfwd に達する。なぜならば、選択されたＸアレイ線４７０５はＶx （書き込み操作中は１／２ＶW ）であり、電流は選択されなかったメモリセルを流れるからである。もしＶx が十分に高いと、選択されなかったメモリセルを一時的に流れる電流は、そのセルの抵抗状態に支障をきたすのに十分な大きさになる可能性がある。Ｖx がダイオードの電圧降下を上回っている場合に、もし、選択されなかった線４７２０，４７２５を固定電圧にクランプすると、いくつかのセルに定電流が流れる。このような定電流は、これらのセルの状態に徐々に影響を及ぼす可能性があるので望ましくない。
図４８は、各メモリセルがＢＴＢダイオードを含む場合の典型的なクロスポイントメモリアレイ４８００を示している。図４９は、ＢＴＢダイオードの電流電圧特性、すなわち「Ｉ−Ｖ」特性を示している。−ＶNOと＋ＶNOとの間の低電圧では、デバイスは伝導しない、または僅かに伝導するのみである。ＶNO電圧は、非オーミック電圧と称することができ、これは、伝導が顕著になる電圧である。−ＶNOを下回る電圧と、＋ＶNOを上回る電圧では、デバイスは伝導性である。
図５０は、とあるタイプの線形メモリ素子のＩ−Ｖ特性を示している。このメモリ素子は、両端子に正電圧を印加されているあいだ、ほぼ線形の抵抗値を有し、電圧が書き込み閾電圧Ｖｗに達すると、抵抗を上昇させる。メモリ素子は、両端子にかかる電圧が減少して負になってゆく間、より高い抵抗値の特性を示す。そして、両端子にかかる電圧が負の書き込み閾電圧に達すると、メモリ素子は、より低い値の抵抗状態に戻る。図５１は、線形メモリ素子とＢＴＢダイオードとを直列に繋いで使用した場合のＩ−Ｖ特性を示している。もう１つの実施形態では、２つのトンネルダイオード、すなわちバックワードダイオードを背中合わせに搭載して使用する。バックワードダイオードの原理については、Sze S.M.による『Physics of Semiconductor Devices』（半導体デバイスの物理学）pp. 537-539, 1981に記載されており、それぞれ約５００オングストロームの１つのＮ＋層、１つのＰ＋層、およびもう１つのＮ＋層によって実現することができる。
図４８に示されるように、クロスポイントメモリアレイ４８００に書き込みする方法は、１つには、選択された線４８０５および４８１０にＶx ＝（ＶNO＋ＶW ）／２およびＶy ＝−（ＶNO＋ＶW ）／２を印加し、且つ選択されなかった線４８２０，４８２５を接地する方法である。その結果、選択されたメモリセル４８１５のメモリ素子にかかる電圧は、Ｖx −Ｖy −ＶNO、すなわちＶW になり、選択されなかったセル４８３０，４８３５のメモリ素子にかかる電圧は、（ＶNO＋ＶW ）／２−ＶNO、すなわちＶW ／２−ＶNO／２になり、選択されなかったメモリセル４８４０のメモリ素子にかかる電圧は、０Ｖになる。なぜならば、この場合は、選択されなかった線４８２０，４８２５は接地されているからである。選択されたＸアレイ線４８０５およびＹアレイ線４８１０に逆極性の電圧を印加した場合は、選択されたセルにおいてプログラムされるデータが反対になる。したがって、もし、ＶW を、閾書き込み電圧より高く且つ閾書き込み電圧の２倍より低く設定すれば、両端子にＶW ／２をかけられている選択されなかったセルは、書き込み操作中に影響を受けず、書き込みを施されない。
読み出し操作も、閾書き込み電圧を下回る、より低い電圧ＶR でＶW を置き換えることによって、同様に進行する。読み出しの場合は、選択されたメモリセルのメモリ素子の両端にＶR 電圧がかかり、選択されなかったメモリセルのメモリ素子の両端にＶR ／２−ＶNO／２がかかる。または、もしＶR ＜ＶNO未満ならば０Ｖがかかる。
読み出し中のもう１つの懸念は、リーク電流である。なぜならば、読み出し操作は、電圧を印加して電流を読み出すことによって、選択されたセルの抵抗値を突き止めようとするからである。読み出し電流のいかなる変動も、読み出し値に影響する可能性がある。例えば、もし線４８１０上の選択されなかった各セル４８３５が１ｎＡのリークを生じ、メモリアレイが１アレイ線あたり１０２４個のセルを有するならば、アレイ線４８１０でのリークは、１０２３×１ｎＡ、すなわち１．０２３μＡになる。１．０２３μＡは、多くのシステムにとって許容可能な大きさであるが、もし各セルが１００ｎＡのリークを生じる場合は、１００μＡを超えるリークが引き起こされ、これは、選択されたセルの正しい読み出しに影響を及ぼす可能性がある。このような場合は、例えば１アレイ線あたり１００個のセルを有する等のより小型のセルならば、１００×１００ｎＡ、すなわち１０μＡのリークで済むので、まだ機能することが可能である。
メモリセルとＢＴＢダイオードとを直列に接続して使用するもう１つの実施形態は、ＢＴＢダイオードをメモリ素子に埋め込み、いくつかの金属／半導体界面の非オーミック特性を上手く活用する形態である。図５２は、Ｐｔ電極と、結晶性ＰＣＭＯと、Ａｌ薄膜層と、もう１つのＰｔ電極とで構成された、非オーミック作用を示す積層体の代表的なＩ−Ｖ曲線を示している。このような材料は、ＶNO未満でいくらかのリークを示すものの、小型のアレイに対しては依然として適用可能であり、より大型のアレイで使用できるように改善できる可能性がある。
この実施形態を使用するためには、メモリ素子の閾書き込み電圧を調整する必要がある。ショットキー効果等の典型的な非オーミック作用は、ＶNOを１Ｖ未満にする。もしＶW がＶNOを上回る場合は、選択されなかったセルは、そのメモリ素子に（ＶW −ＶNO）／２を印加される。その結果、選択されなかったセルに望ましくない電流が流れる。この電流を回避する、または低減させるためには、ＶWをＶNOに近い値、またはＶNO未満の値に維持することが好ましい。したがって、書き込み電圧は、厚さ、酸素含有量、結晶構造、および化学量論組成等の伝導性金属酸化物の特性を変化させることによってＶNO未満に調整される。
＜製造の方法＞：
図５３は、基板工程（front end of line, ＦＥＯＬ）を経て底部分５３００まで完成された、部分処理状態の集積回路の断面図を示している。ｐ型基板５３１０は、ｎウェル５３１５の下に位置し、ｎウェル５３１５は、ｐウェル５３２０の下に位置する。逆バイアスのｐｎ接合を形成するため、ｐウェル５３２０の中には、２つのＮ＋島状構造５３２５，５３３０が形成される。ｐウェル５３２０の上には、第１の層間絶縁膜（ＩＬＤ）５３０５が形成される。第１のＩＬＤ５３０５の中には、選択線５３３５を形成することができる。選択線５３３５は、２つのＮ＋島状構造５３２５，５３３０間の電界効果トランジスタ（ＦＥＴ）式の伝導を制御可能な方式でオンにする標準的なポリシリコンゲートを有する。簡略化および製造の低コスト化を図るため、ＦＥＯＬプロセスとしては、シリコン、ゲルマニウム、ガリウム砒素、シリコン・ゲルマニウム、およびシリコン・オン・インシュレータ等の多くの標準的ＩＣプロセスのうちの任意のプロセスを選択することができる。この実施形態において、ＦＥＯＬプロセスとは、デバイスの製造過程において、第１のメタライゼーションに至る直前までに半導体ウエハに対して実施され、第１のＩＬＤ５３０５の化学機械研磨（ＣＭＰ）で終了する工程として定義される。本発明の説明を簡単にするため、以下に挙げられる実施形態は、本発明の範囲が限定されないという理解のうえで、シリコンプロセスを使用して説明される。
図５４は、更なる処理を経て、図５３のＦＥＯＬ部分５３００に伝導性プラグを形成された後の、集積回路５４００の断面図を示している。図示されたこのプロセスでは、先ず、第１のＩＬＤ５３０５の中に、伝導性プラグを形成するのに望ましい位置にそれぞれ対応する複数のコンタクトホールが形成される。次いで、コンタクトホールの内部に、障壁／接着層５４０５，５４１０がスパッタリングによって形成される。なお、スパッタリングは、物理蒸着法の１つの形態であることに留意する必要がある。スパッタリングの具体的な組成は、使用される伝導性プラグの材料に応じて決定され、例えば、先ず１００オングストロームのＴｉを使用して、次いで２００オングストロームのＴｉＮを使用することが可能である。次いで、コンタクトホール内の障壁／接着層５４０５，５４１０の上に、伝導性プラグ材料を堆積させることができる。図に示されるように、伝導性プラグは、化学気相成長（ＣＶＤ）によって５０００オングストロームのタングステン（Ｗ）を成長させ、次いでエッチバックプロセスまたは化学機械研磨（ＣＭＰ）によって第１のＩＬＤ５３０５の表面上の余分な伝導性プラグ材料を除去して得られた、タングステン（Ｗ）プラグ５４１５およびタングステン（Ｗ）プラグ５４２０であることが可能である。
図５５は、更なる処理を経て、図５４の部分処理状態の集積回路５４００上に中間のメモリプラグ部分を一部形成された後の、集積回路５５００の断面図を示している。先ず、下部電極５５０５が堆積される。下部電極５５０５は、例えば金属相互拡散を阻止するための厚さ５００オングストロームのＴｉＡｌＮの障壁層、およびそれに続く５００オングストロームのＬａＮｉＯ3 または１０００オングストロームのＰｔ等の、複数の層で形成することが可能である。これらの層は、スパッタリングによって堆積させることができる。次に、下部電極５５０５の上に、伝導性酸化物５５１０が堆積される。伝導性酸化物は、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3 （ＰＣＭＯ）の化学量論組成を有する５００オングストロームの材料でよく、好ましくは、スパッタリング等の物理蒸着法によって約６００℃未満の温度で堆積され、次いでアニールされる。アニール工程は、伝導性酸化物５５１０の目的とする結晶構造および材料組成を回復させる助けとなる。次いで、スパッタリングを使用して、上部電極５５１５を堆積させることができる。上部電極は、伝導性酸化物５５１０の上に先ず反応性金属（例えば１０オングストロームのＡｌ）の薄い層が形成される点を除き、下部電極５５０５と同様の組成を有することができる。次いで、標準的なフォトリソグラフィプロセスおよび適切な多工程エッチングプロセスを使用して、下部電極層／伝導性酸化物層／上部電極層をパターン形成してメモリプラグに仕上げることができる。任意の改善の１つとして、下部電極５５０５および上部電極５５１５の一方または両方を伝導層と障壁層とで作成して金属相互拡散を阻止することが挙げられる。
中間のメモリプラグ部分の形成を更に向上させため、数々のスパッタリング技術を使用することができる。オフアクシススパッタリングプロセスでは、ターゲット表面、すなわちスパッタされる材料を供給する側と、基板表面、すなわちスパッタされる材料を受け取る側とが、互いに約７０〜９０度の角度でほぼ直交している。オフアクシススパッタリングを使用する利点としては、オンアクシスの反応性イオンスパッタリングプロセスの場合にイオン衝突によって材料に及ぼされる損傷を最小限に抑えられることが挙げられる。もう１つの実装形態としては、対向ターゲットスパッタリング（ＦＴＳ）のように、２つのターゲットを対向して設ける方法が挙げられる。同時スパッタリングでは、成膜材料が２つ以上のターゲットから同時に弾き出され、２種以上の材料のプラズマが生成されるので、基板表面に２種以上の材料が同時に堆積される。したがって、同時スパッタリングを使用する利点としては、材料組成の柔軟性を挙げられる。連続的な堆積プロセスでは、同じ１つの成膜室内で、真空を破ることなく複数の層が本来の位置に堆積される。この堆積技術は、例えば、スパッタリングマシン内において、基板を１つの位置に維持しつつターゲットの切り替えを行うことによって、または１つのシステム内の複数の成膜室間で切り替えを行うことによって、最も容易に実現される。真空を破らないので、空気に曝されることによって生じる多くの汚染および酸化の問題を回避することができる。
上記の議論を踏まえ、伝導性酸化物５５１０の堆積は、同時スパッタリング技術を有利に使用することができる。下部電極５５０５のため、伝導性酸化物５５１０のため、および上部電極５５１５のための３回のスパッタリングプロセスの少なくとも１回に、オフアクシススパッタリング技術を使用することができる。更には、これら３回のスパッタリングプロセスのうち、少なくとも２回の連続するスパッタリングプロセスに、連続堆積技術を有利に使用することができる。これらの層は、次いで、パターン化（フォトデファイン：photodefine ）され、コンタクト５４２０の上に積層体５５０５，５５１０，５５１５を形成する。もう１つの選択肢として、ＰＣＭＯを相互拡散から保護するためのエッチストップ／拡散障壁５５２０を堆積させることも可能である。エッチストップ／拡散障壁５５２０は、図に示されるように、下部電極５５０５、上部電極５５１５、および伝導性酸化物５５１０の露出面を覆う。なお、エッチストップ／拡散障壁５５２０は、製造プロセスのエッチストップとしても作用する二重機能層である。また、エッチストップ／拡散障壁５５２０は、下部電極５５０５、上部電極５５１５、および伝導性酸化物５５１０の側面を覆う側壁層も形成する。エッチストップ／拡散障壁５５２０は、２５０オングストロームのＳｉ3 Ｎ4 、ＴｉＯ2 、またはＡｌ2 Ｏ3 で作成することができる。材料改善の１つとして、伝導性酸化物５５１０の堆積後に、伝導性酸化物５５１０とその後に堆積される上部電極５５１５との間の界面特性を調整することが可能である。より詳細に言うと、イオン注入、各種ガス内でのin-situプラズマ処理、または各種ガス内でのin-situアニールによって界面特性を調整することができる。可能なガスとしては、アルゴン、酸素、または水素が考えられる。
図５６は、更なる処理を経て、図５５の部分処理状態の集積回路５５００上に中間のメモリプラグ部分を完全に形成された後の、集積回路５６００の断面図を示している。ＩＣ素子を底部から上方へと数える際の明瞭化のため、中間のメモリプラグ部分は、図５４に示されたような第１のＩＬＤ５３０５の上面から第２のＩＬＤ５６０５の上面に至るまでの全てのＩＣ素子を含むものとする。
第２のＩＬＤ５６０５は、エッチストップ／拡散障壁５５２０の上に堆積される。第２のＩＬＤ５６０５は、厚いＳｉＯ2層で形成した後に化学機械研磨（ＣＭＰ）によって平坦化することができる。次いで、標準的なフォトリソグラフィおよびビアエッチングによって、位置的にも幾何学的にも上部電極５５１５に対応する複数のビアホールを形成することができる。そして、これらのビアホールの中に、スパッタリングによって障壁／接着層５６１０，５６１５が形成される。スパッタリングの具体的な組成としては、先ず１００オングストロームのＴｉを使用して、次いで２００オングストロームのＴｉＮを使用することが可能である。次いで、コンタクトホール内の障壁／接着層５６１０，５６１５の上に、伝導性のプラグ材料が堆積される。伝導性プラグは、化学気相成長（ＣＶＤ）によって５０００オングストロームのタングステン（Ｗ）を成長させ、次いでエッチバックプロセスまたは化学機械研磨（ＣＭＰ）によって第２のＩＬＤ５６０５の表面上の余分な伝導性プラグ材料を除去して得られた、Ｗプラグ５６２０およびＷプラグ５６２５であることが可能である。プロセス改善の１つとして、この時点でアニール工程を実施し、中間のメモリプラグ部分の本来の結晶構造および材料組成を回復させる助けとすることができる。
図５７は、中間のメモリプラグ部分の上に上部のメタライゼーション部分を完全に形成された後の、完全処理状態の集積回路５７００の断面図である。ＩＣ素子を底部から上方へと数える際の明瞭化のため、上部のメタライゼーション部分は、中間のメモリプラグ部分より上方の全てのＩＣ素子を含むものとする。図５６に示された部分処理状態の集積回路５６００の上に、標準的なプロセスを使用して、１枚または２枚以上のメタライゼーション層を形成することができる。この実施例では、２枚のメタライゼーション層が示されている。第１のメタライゼーション層は、最終的に２つのＷプラグ５６２０，５７１５を接続する金属プラグ５７１０と、基準線５７０５との両方を形成するために使用することができる。Ｗプラグ５７１５は、第２のメタライゼーション層に形成されるデータ線５７２０を、データ線５７２０を支えるために使用される第３のＩＬＤ５７２５を通して金属プラグ５７１０に接続するために使用される。Ｗプラグ５７１５および第３のＩＬＤ５７２５は、前述されたのと同様のプロセスによってそれぞれ形成される。プロセス改善の１つとして、この時点でアニール工程を実施し、完成されたＩＣの本来の結晶構造および材料組成を回復させる助けとすることができる。当業者ならば既に明らかなように、図示された基板工程後の底部分５３００は、Ｗプラグ５４２０を介してメモリデバイスの下部電極５５０５にＮ＋アイランド５３２５を接続されたＦＥＴを追加されているものの、一般には、下部電極５５０５に接続するために、用途に応じて他の任意のＩＣ素子を代わりに実装することが可能である。例として、レジスタ、コンデンサ、またはダイオード等の非オーミックデバイスが挙げられる。また、メモリデバイスの空間的定位および空間的整合を更に明瞭にするため、図５５を参照にしてＸＹＺ直交座標を設定することができる。すなわち、電極５５０５，５５１５と伝導性酸化物５５１０との間の界面を概してＸＹ平面として定めるとともに、メモリデバイスを流れる電流の方向を基本的にＺ軸に平行に定めることができる。
図５８は、中間のメモリプラグ部分のメモリデバイスがハードマスク５５３０層およびスペーサ５５２５の両特徴を更に含む場合の、もう１つの完全処理状態の集積回路５８００の断面図である。以下で製造プロセスを説明されるこれらの特徴を除いて、完全処理状態の集積回路５８００は、図５７に示された完全処理状態の集積回路５７００と同じである。スペーサ５５２５は、上部電極５５１５を覆う誘電体材料で作成することができる。誘電体材料の例としては、Ｓｉ3 Ｎ4 、ＳｉＯ2 、ＴｉＯ2 、ＳｉＯＮ、またはＡｌ2 Ｏ3 が挙げられる。ハードマスク５５３０は、一般に、上部電極５５１５と同様のＸＹ断面を有する電気伝導性の材料で作成される。ハードマスク５５３０は、下方の１枚または２枚以上の膜をプラズマエッチング室内でのエッチングから保護するためのエッチングマスクとして使用されるマスク材料である。ハードマスクの材料は、絶縁体および導体の２種類に分類することができる。よくある絶縁性ハードマスクは、酸化物および窒化物である。よくある伝導性ハードマスクは、ＴｉＮ、ＴａＮ、ＷＮ等を含む二価の窒化金属、およびＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ等を含む三価の窒化金属である。ハードマスクが標準的なフォトレジストより優れている点は、１つには、高温を必要とするドライエッチングプロセスに耐えうるという点である。一般に、貴金属または複合金属酸化物をエッチングするには、それらのエッチングに関連した、とりわけエッチング副産物の揮発性等の困難性ゆえに、高温での反応性イオンエッチング（ＲＩＥ）が必要とされる。下部電極５５０５、伝導性酸化物５５１０、および上部電極５５１５のプロファイルを定める先行エッチング工程による影響ゆえに、伝導性酸化物５５１０の周縁部は、しばしばプラズマイオンによる損傷を受け、それに付随して、Ｚ方向にリーク電流伝導を引き起こすことがある。このリーク電流は、大塊状の伝導性酸化物５５１０を通る電流伝導をショートさせる可能性があるので、メモリデバイスの操作にとって望ましくなく且つ有害である。スペーサ５５２５の導入は、伝導性酸化物５５１０のＸＹ平面に沿った断面積を、伝導性酸化物５５１０のそれより小さくする。スペーサ５５２５は、上部電極５５１５の側部と伝導性酸化物５５１０の端部との間に抵抗を生成する。したがって、スペーサ５５２５のＸＹ方向の実装面積は、上部電極５５１５の側部と伝導性酸化物５５１０の端部との間の抵抗が十分に高く、したがってリーク電流伝導による影響をごくわずかに抑えられるように、十分に大きく作成することができる。
図５９Ａ〜図５９Ｅは、図５８に示したメモリデバイス５８００のハードマスク５５３０特徴およびスペーサ５５２５特徴を形成するために使用可能な典型的な一連の処理工程を詳細に示している。図５９Ａは、下部電極層５５０５をスパッタリングする工程と、伝導性酸化物５５１０をスパッタリングする工程と、上部電極層５５１５をスパッタリングする工程と、ハードマスク層５５３０を堆積させる工程とを経た後の、１つのメモリデバイスのみを示している。ハードマスク層は、化学気相成長、スピン塗布、またはスパッタリング等の各種手段によって堆積させることができる。前述されたのと同様に、伝導性酸化物５５１０の堆積後は、伝導性酸化物５５１０とその後に堆積される上部電極５５１５との間の界面特性を調整することが可能である。より詳細には、界面特性の調整は、イオン注入、in-situアルゴンプラズマ処理、in-situ酸素プラズマ処理、アルゴン内でのin-situアニール、または酸素内でのin-situアニールによって実施することが可能である。図５９Ｂおよび図５９Ｃは、フォトレジスト５５３５を使用してハードマスク層５５３０および上部電極層５５１５をフォトリソグラフィエッチングする工程を示している。これらの層は、いずれも、後ほどパターン形成される伝導性酸化物５５１０よりも小さい断面積を有する。次いで、スペーサ５５２５を形成するために、上部に誘電体材料が堆積される。図５９Ｄは、Ｚ方向のエッチング速度がＸ方向およびＹ方向のエッチング速度を大幅に上回る異方性ドライエッチングを誘電体材料に施され、上部電極５５１５およびハードマスク５５３０の側面を覆う側壁スペーサ５５２５を形成された後の、メモリデバイスを示している。最後に、図５９Ｅは、伝導性酸化物層５５１０および下部電極層５５０５をエッチングされた後のメモリデバイスを示している。損傷を受けた伝導性酸化物５５１０の周縁部を更に除去するための随意的な処置の１つとして、ウェットエッチングによる追加のクリーンアップ工程を実施して、伝導性酸化物の側面の材料を５０〜１５０オングストロームだけ選択的に除去し、アンダカットを形成することが可能である。
図６０は、中間のメモリプラグ部分のメモリデバイスがアンダカット５５４０を含む場合の、もう１つの完全処理状態の集積回路６０００の断面図である。幾何学的に、下部電極５５０５のＸＹ断面は、伝導性酸化物５５１０のそれより大きい。同様に、上部電極５５１５のＸＹ断面も、やはり伝導性酸化物５５１０のそれより大きい。アンダカット５５４０を除いて、完全処理状態の集積回路６０００は、図５７に示された完全処理状態の集積回路５７００と同じである。図５５および付随の説明にあるように、下部電極／伝導性酸化物／上部電極の各層をパターン形成してメモリプラグに仕上げた後は、ウェットエッチングによる随意的な仕上げ工程を実施して、伝導性酸化物５５１０の側面の材料を５０〜１５０オングストロームだけ選択的に除去し、図６０に示されたようなアンダカット５５４０を形成することが可能である。アンダカット５５４０の目的は、損傷を受けたマルチレベル抵抗状態素子５５１０の周縁部を直接的に除去することにある。このような周縁部は、さもないと、上述されたように、Ｚ方向にリーク電流伝導を引き起こす可能性がある。
＜高温製造＞：
前述のように、メモリプラグに使用される技術は、メモリプラグの下層（例えば、トランジスタメモリアレイの選択線や、クロスポイントメモリアレイのドライブ回路構成および下部の伝導線など）の要件に従うのが一般的である。特定の製造プロセス（溶液ベースのスピンとそれに続く高温アニール、パルスレーザ堆積、スパッタリング、および有機金属化学気相成長）は、高温を必要とするので、これらの層としては、温度に耐えられるように耐熱金属を使用することができる。
集積回路で使用される一般的な金属配線は、アルミニウムまたは銅で作成される。しかしながら、これらの金属は、低めの融点を有しており、もし融解を許されると、形成された金属配線の構造的完全性を損なわれる。更に、これらの材料は、自身の融点未満の温度にすら耐えることができない。例えばアルミニウムは、融点が６６０℃であるが、一般に、４００℃を超える温度には曝さないことが望ましい。このような温度では、アルミニウム原子は、他の領域への拡散を開始し、基板上の他の半導体素子と反応してこれらの素子の特性に支障をきたす可能性がある。このような拡散は、温度の上昇とともに増大し、４５０℃でほとんど動作不能になる。
したがって、もし、普通の低温伝導線（すなわちアルミニウムまたは銅）を使用するならば、第１の金属線の上にくるあらゆる材料は、それらが「安定した」金属だと見なされる温度に制限される。しかしながら、多くの製造プロセスは、マルチレベル抵抗状態素子の結晶構造または多結晶構造を成長させるために高温を必要とする。このようなプロセスの高温は、一般に、６００〜８００℃である。
したがって、場合によっては、高温に耐えうる伝導線を使用することが求められる。高融点金属は、通常は耐熱金属と称され、タングステン、モリブデン、タンタル、ニオブ、クロム、バナジウム、およびレニウム、ならびに、より一般的でないものとして、ジルコン、テクネチウム、ルテニウム、ロジウム、ハフニウム、オスミウム、およびイリジウムを含む。後者の金属の一部は、しかしながら、集積回路のプロセスで使用するには実際的でないことがある。耐熱金属は、また、高融点を有する任意の化合物および合金も含む。また、多くの用途では、メモリアクセス時間を向上させ、且つより長いアレイ線を可能にするために、低抵抗率の材料を使用することが好まれる。
また、一般には、所望のプロセス温度を少なくとも１００℃上回る融点を持つ任意の伝導性材料を使用することができる。例えばアルミニウムの場合は、所望のプロセス温度は、アルミニウムの融点を２００℃下回ることが好ましい。したがって、最適な伝導性アレイ線は、使用される高温処理の温度を少なくとも１００℃上回る融点を有する低抵抗率の耐熱金属である。
伝導線は、高温処理に耐える必要がある唯一の素子ではなく、一般に、これらの高温から逃れられるのは、メモリプラグの高温処理後に堆積される層のみである。メモリプラグの形成後は、高温工程は不要であるので、メモリ上部の層は、高融点を有さなくてよい。したがって、このような層は、アルミニウム、銅、または、アルミニウムシリコン、アルミニウムシリコン銅、もしくはアルミニウム銅等のアルミニウム合金で作成することができる。
高温処理に耐える必要がある素子としては、マルチレベル抵抗状態の材料と、可能性のある非オーミックデバイスと、適切な電極と、伝導性アレイ線の下部層と、メモリセルの電極を伝導性アレイ線に接続するコンタクトプラグとを挙げられる。貴金属、二価または三価の酸化物および窒化物、ならびに伝導性金属酸化物で作成された電極は、耐熱性である。犠牲層として機能できる耐熱性材料の例としては、酸化ルテニウムタンタル、酸化ルテニウムチタン、酸化イリジウムタンタル、または酸化イリジウムチタン等の三価の酸化物、ならびに窒化ルテニウムタンタル、窒化ルテニウムチタン、窒化イリジウムタンタル、または窒化イリジウムチタン等の三価の窒化物を挙げられる。
＜抵抗状態を格納するメカニズム＞：
格納されたまたは捕獲された電荷の使用は、不揮発性メモリセルにデータを格納するための主要なメカニズムである。デバイスの動作中、これらの捕獲された電荷は、例えば、ＦＥＴのシリコン表面の伝導性を変化させる働きをする。対応する一般的なデバイス構成が、図６１に示されている。ＦＥＴ６１００は、コントロールゲート６１１０によって分離されたソース６１３０とドレイン６１２０とを含む。このＦＥＴ６１００は、ｎ型またはｐ型のいずれかでよい。簡単のため、ここではｎ型ＦＥＴについて説明する。したがって、ドレイン６１２０およびソース６１３０は、いずれもｎドープト半導体材料で作成され、基板６１４０は、ｐドープト半導体材料で作成される。コントロールゲート６１１０に正の電圧が印加されると、基板６１４０の中の電子はコントロールゲート６１１０に引き寄せられ、基板６１４０内のコントロールゲート６１１０の下方に位置する「チャネル」と称される領域に、反転層６１５０を形成する。チャネルは、すると、ドレイン６１２０とソース６１３０との間に電流を流れさせる。
上記の説明にもかかわらず、酸化物６１７０内のコントロールゲート６１１０と基板６１４０との間の領域に捕獲された電荷の存在は、反転層６１５０を形成するためにコントロールゲート６１１０に印加しなければならない電圧の値を変化させる。捕獲された電荷６１６０が負である場合は、捕獲された電荷が大きいほど必要な電圧も高くなる。なぜならば、酸化物の中に捕獲された負の電荷は、チャネルから電子を追い払うので、この作用を打ち消すためには、より高い正の電圧をコントロールゲート６１１０に印加する必要があるからである。
上述された各デバイスでは、捕獲される電荷の大きさを各種のメカニズムを通じて変えることができる。そして、反転層を形成するために必要とされる電圧を検出することによって、データ検索を実現することができる。同様に、本発明で使用されるメモリ材料も、やはり、捕獲される電荷によって抵抗状態を変化させる。前述のように、メモリ材料は、様々な材料のうちの任意の材料であってよく、最も一般的には、処理を経て伝導性を付与された絶縁体または半導体である。
電流キャリアは、負に帯電した電子または正に帯電した正孔のいずれでもよい。電流キャリアの捕獲位置は、または単純にトラップは、メモリ材料の禁制帯内に局在的なエネルギ準位を存在させる、メモリ材料内の領域である。これらのトラップは、したがって、メモリ材料の中の電流キャリアを捕獲する、すなわち動かなくして、メモリ材料の抵抗に影響を及ぼすことができる。
更に、トラップの帯電または放電の度合いは、禁制帯内の局在的エネルギ準位に依存する。また、キャリアの占有度も、メモリ材料にかかる電場によって影響され、それに対応して電流の流れを伴うことがある。一般に、電場は、キャリアの占有度に影響を及ぼす前に、特定の閾値を超えている必要がある。したがって、適切に設計されたメモリプラグの抵抗は、印加される電圧閾値の数に対応して複数の値のあいだで切り替わることができる。以下では、これらのトラップを形成および構成する手段について説明する。
結晶性メモリ材料の場合は、トラップは、結晶格子内に位置してよい。しかしながら、多結晶性メモリ材料の場合は、トラップは、粒界内または分子構造内のいずれかに位置してよい。
トラップの形成を促進するため、ドーパントと称される微量の外来材料をメモリ材料に導入することができる。一般に、ドーパントは、材料全体の分子数の１０％未満である。いくつかのドーパントは、結果として、禁制帯内の深いエネルギ準位に捕獲センタを形成する。すなわち、これらの捕獲センタに捕獲された電流キャリアは、可動性を回復するために十分な量のエネルギを得る必要がある。例えば、Ｃｒ、Ｆｅ、またはＮｉの元素は、ＳＴＯおよびＳＸＯの中の深いエネルギ準位にトラップを形成することができる。反対に、Ｙ、Ｌａ、Ｎｂ、およびＴａの元素は、主として浅いエネルギ準位に捕獲センタを形成し、このようなセンタは、トラップとして機能しないのが一般的である。P. Koidlらによる「Photochromism in Ni-doped SrTiO3」（ＮｉドープトＳｒＴｉＯ3におけるフォトクロミズム） Physical review B, Vol. 14, No. 7, Oct. 7, 1976 PP. 2703 - 2708、およびS. A. Basunらによる「Photoinduced Phenomina in Sr1-xCaxTiO2, 0 <= x <= 0.12」（Ｓｒ1-x Ｃａx ＴｉＯ2 ，０≦ｘ≦０．１２における光誘起現象） Ferroelectrics, 1996, Vol. 183, PP. 255 - 264の技術論文を参照されたい。
トラップは、また、高エネルギ放射または粒子線照射によってメモリ材料に導入することも可能である。例えば、紫外線およびＸ線照射は、ＳｉＯ2 にトラップを導入する。また、中性子変換ドーピングを使用してシリコン内にドーパント原子を形成することもなされてきた。
トラップは、また、メモリ材料内に内在するものとして、メモリ材料とともに形成することも可能である。このようなメカニズムの例は、既に説明済みである。更に、トラップは、電場をかけられた状態で複合金属酸化物内を酸素空孔がドリフトする電気的初期化プロセスによって形成することもできる。参照文献として、Rainer Waserらによる「DC Electrical Degradation of Perovskite-Type Titanates (Ceramics, Single Crystal, A Model of the Mechanism): I, II & III」（ペロブスカイトタイプのチタン酸塩のＤＣ電気的劣化（セラミック、単結晶、メカニズムのモデル）：Ｉ、II、＆ III） J. Am. Ceram. Soc., 73 [6] 1990 PP. 1645-1663、並びにJ.G. Simmons および R. R. Verderberによる「New conduction and reversible memory phenomena in thin insulating films」（絶縁薄膜における新たな伝導および可逆的なメモリ現象） Proc. Roy. Soc. A. 301, 1967 PP. 77-102を参照されたい。
トラップされた電荷の存在は、大塊状のメモリ材料の伝導率を加減する、または改める。一例として、図６２Ａには、電荷トラップ６２１０を有するメモリ材料６２００の一部が示されている。図中、各電荷トラップ６２１０は、一定量の負の電荷を帯びている。このとき、電荷トラップ６２１０は、近くを移動中の電子を寄せ付けないことによって、電子の流れを低減させる働きをする。その一方で、同じ電荷トラップ６２１０は、近くを移動中の正孔を引き寄せることによって、正孔の流れを増大させることができる。したがって、捕獲された電荷は、その極性に応じて、付近にある自由電流キャリアの濃度を高めるか、または奪うかのいずれかの働きをすることができる。対応するエネルギ帯図を示された図６２Ｂには、伝導帯ＥＣおよび価電子帯ＥＶの局所的な上昇６２２０が示されている。
捕獲された電荷の存在は、上部電極がメモリ材料と接触する面または下部電極がメモリ材料と接触する面におけるショットキー障壁の高さを、電荷の種類に応じて上昇させる、または下降させる。捕獲された電荷は、類似の電荷極性を持つ自由キャリアに対しては、接触面に対抗性の電場を導入することによって、ショットキー障壁を上昇させる。他方で、捕獲された電荷は、反対の極性を持つ自由キャリアに対しては、接触面に増強性の電場を導入することによって、ショットキー障壁を下降させる。したがって、より高いショットキー障壁は、電荷捕獲式メモリデバイスの抵抗を増大させる働きをし、逆もまた同様である。図６３には、対応するショットキー障壁のエネルギ帯図が示されている。図の左側は、帯電したトラップがない場合で、図の右側は、帯電したトラップ６３００がある場合であり、この場合の自由キャリアは電子である。
金属電極とＣＭＯ膜との間の界面には、ショットキー障壁のような空乏領域がある可能性がある。そして、そのような界面にあるトラップは、伝導に影響を及ぼす可能性がある。トラップホッピングは、双極的伝導を生じている間、捕獲された電荷の存在に影響される。図６４には、対応するエネルギ帯図が、捕獲された電荷がない場合（左側）と、捕獲された電荷がある場合（右側）とについて示されている。
フレンケル・プール伝導は、電場に誘発される、適度に深いトラップからの熱イオン放出である。このとき、他のエネルギレベルに捕獲された電荷は、電流キャリアの放出に関与しない間も抵抗に影響を及ぼす可能性がある。このメカニズムの下では、２種類のトラップが存在する。すなわち、フレンケル・プール伝導に関与しているトラップと、抵抗メモリ効果を担う帯電したトラップとの２種類である。捕獲された関連の電荷は、上述されたのと同様のメカニズムで、障壁の高さを加減することによって抵抗に影響を及ぼす。図６５には、フレンケル・プール伝導に対応するエネルギ帯図が、帯電したトラップがない場合（上側）と、帯電したトラップがある場合（下側）とについて示されている。
トンネル伝導は、ショットキーに似た構造において、電流キャリアが電極から伝導帯（電子用）または価電子帯（正孔用）へと直接に通り抜ける場合に生じる。ここで、空乏領域に捕獲された電荷は、上述されたショットキー障壁の場合と同様のメカニズムで抵抗に影響を及ぼすことができる。図６６には、ショットキー接合を通じて生じるトンネル伝導に対応するエネルギ帯図が、帯電したトラップがない場合（左側）と、帯電したトラップがある場合（右側）とについて示されている。
軌道の秩序化は、結晶格子内の電子軌道に、通常は秩序パターン内で好ましい１方向をとらせることによって、秩序パターンが帯電したトラップの追加によって破壊する場合よりも、結晶格子の抵抗率を高くするメカニズムである。
直接トンネル現象は、半導体内の伝導帯からの電子が絶縁体を通って直接的に（すなわちエネルギを変化させることなく）導体の伝導帯へと移動するメカニズムである。直接トンネル現象が生じる確率は、電子が通り抜ける障壁（すなわち、酸化物の厚み、界面層、または他の絶縁構造）の幅の非常に強い関数である。
電荷捕獲式の伝導性金属酸化物メモリを不揮発性にするためには、捕獲された電荷を、意図的にその数を減らされるときまで捕獲状態に留まらせる必要がある。電場によって誘起されるトンネルプロセスによってトラップ内の電荷を増減させる場合は、エネルギ準位を固定されたトラップでは不揮発性をもたらすことができない。なぜならば、この場合は、外から電圧バイアスをかけなくてもトラップを放電させる（または帯電させる）ことが可能だからである。しかしながら、「レベルシフト式」トラップを酸化物に導入すれば、不揮発性の電荷捕獲式の伝導性金属酸化物メモリを作成することができる。レベルシフト式トラップは、トラップの電荷を増やされた（または減らされた）直後に生じる緩和プロセスによって、トラップの電荷を減らすために必要とされるエネルギを、同トラップの電荷を増やすために必要とされるエネルギよりも大きくされたトラップである。不揮発性のため、レベルシフト式の電子トラップは、電荷を減らされる場合はフェルミ準位より上のエネルギ準位を、そして電荷を増やされる場合はフェルミ準位より下のエネルギ準位を有する必要がある。
このようなレベルシフトをもたらすものとして、いくつかの緩和メカニズムが考えられる。このようなメカニズムは、１つには、トラップの帯電状態の変化（電子光子相互作用）によって生じる局所的な電場変化の結果としてもたらされる非対称性の格子ひずみである。このメカニズムは、イオン性の固体においてとりわけアクティブである。これに関連する現象が、ヤーン・テラー効果と称される非対称性のひずみである。また、結合生成等の電子的プロセスも、トラップのエネルギ準位をシフトさせることができる。双極子の分極も、やはり、トラップのエネルギ準位をシフトさせる働きがある。
図６２Ａから図６６に示された電荷およびエネルギ帯図は、主に、伝導帯ＥＣ付近の電子伝導について示されている。しかしながら、当業者ならば明らかなように、価電子帯ＥＶ付近の正孔伝導にも、上述されたのと同じメカニズムを等しく適用可能である。
したがって、トラップは、様々なメカニズムによって帯電したり放電したりすることができ、どのメカニズムも、メモリ材料の抵抗を変化させる可能性がある。例えば、高電場のもとでは、電流キャリアは、電極からトラップへと、または隣り合うトラップ間を、通り抜けることができる。別の一例では、トラップは、より低いエネルギの自由電流キャリアを捕獲することによって帯電することもできる。また、トラップの濃度も、分子数、重量、または体積のいずれを基準とするかにかかわらず、明らかに、メモリ材料の抵抗に対する正味の総合的効果を決定する。
以下の解析表示は、S. M. Szeによる『Physics of Semiconductor devices』 2nd Edition（『半導体デバイスの物理学』第２版）John Wiley & Sons 出版 1981に記載されたいくつかのモデル表示を、完全な形ではないものの、上記の放出を説明するために掲載したものである。
Figure 2007536680
基本的に、各膜の厚さが１０μｍ未満の多層薄膜構造である、上述された電荷捕獲式のメモリ素子の製造は、（１）下部電極材料を先ず上に形成するための、基板を用意すること、（２）様々な処理方式または調整方式のいずれかを使用して、メモリ材料を形成する、または堆積させること、（３）上部電極材料を形成する、または堆積させること、および、（４）得られた構造を様々な手段によって調整すること、を含む。このようなメモリ素子のための具体的な製造プロセスのいくつかとして、溶液ベースのスピンとそれに続く高温アニール、パルスレーザ堆積（ＰＬＤ）、スパッタリング、および有機金属化学気相成長（ＭＯＣＶＤ）を挙げられる。
ダイオードの追加によって、上部電極とメモリ素子との接触面および下部電極とメモリ素子との接触面の一方または両方を非オーミックにする場合は、追加されるダイオードは、（ｉ）非晶質半導体、微結晶半導体、多結晶半導体、もしくは単結晶半導体（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ等）で作成されたＰＮ接合ダイオード、（ii）金属半導体接合型ショットキーダイオード、（iii）ゲートをソース（もしくはドレイン）に接続された接合型電界効果トランジスタ、（iv）ゲートをフローティングされた、ゲートをソースに接続された、もしくはゲートをドレインに接続されたＭＯＳＦＥＴ、（ｖ）ツェナーダイオード、アバランシェダイオード、もしくはトンネルダイオード、（vi）４層ダイオード（ＳＣＲ）、または（vii）非晶質半導体、微結晶半導体、多結晶半導体、もしくは単結晶半導体で作成されたＰＩＮダイオードであってよい。もう１つの実装形態は、金属−絶縁体−金属（ＭＩＭ）トンネルデバイスである。
以上では、現時点で考えられる最良の形態に基づいて発明の説明を行ってきたが、当業者の能力および技能の範囲内で、且つ更なる発明力を行使することなしに、他に多くの形態および操作モードに想到する余地があることは明らかである。例えば、いくつかの技術は、比較的小量の電流または電荷で素早く切り替わる、カルコゲナイドメモリ、銀デンドライトメモリ、分子メモリ、ポリマメモリ、または有機メモリ等の他のタイプのメモリに適用可能である。したがって、特許証によって保護を受けようとする範囲は、特許請求の範囲に明記されており、特許請求の範囲の趣旨および範囲の範囲内のあらゆる変更および変形を含むものとする。
単一のメモリ層を使用した典型的なクロスポイントメモリアレイの斜視図である。 図１に示されたクロスポイントメモリアレイにおける１つのメモリセルの選択を示した平面図である。 図２に示された選択されたメモリセルの境界を示した斜視図である。 ４枚のメモリ層を使用した典型的な積層型クロスポイントメモリアレイの斜視図である。 図４Ａに示された典型的な積層型クロスポイントメモリアレイの概略図である。 ８枚のメモリ層を使用した積層型クロスポイントメモリアレイの概略図である。 図４Ａの積層型クロスポイントメモリアレイに関連したＸ方向ドライバセットの概略図である。 図４Ａの積層型クロスポイントメモリアレイに関連したＹ方向ドライバセットの概略図である。 図４Ａの積層型クロスポイントメモリアレイ４００に関連したＸ方向ドライバセットおよびＹ方向ドライバセットのレイアウトを示す概略図である。 図７Ａをより抽象化した説明図である。 図１に示された単層型クロスポイントメモリアレイに関連した相互嵌合型のＸ方向ドライバおよびＹ方向ドライバのレイアウトを示す概略図である。 図８Ａをより抽象化した説明図である。 図４Ａの積層型クロスポイントメモリアレイに関連した相互嵌合型のＸ方向ドライバおよびＹ方向ドライバのレイアウトを示す概略図である。 図９Ａをより抽象化した説明図である。 図４Ａの積層型クロスポイントメモリアレイに関連した交互方式のＸ方向ドライバセットの概略図である。 図４Ａの積層型クロスポイントメモリアレイに関連した交互方式のＸ方向ドライバセットの概略図である。 図１の単層型クロスポイントメモリアレイの下に一部を配置されたＸ方向ドライバセットおよびＹ方向ドライバセットの各種レイアウトを示した説明図である。 図１の単層型クロスポイントメモリアレイの下に一部を配置されたＸ方向ドライバセットおよびＹ方向ドライバセットの各種レイアウトを示した説明図である。 図１の単層型クロスポイントメモリアレイの下に一部を配置されたＸ方向ドライバセットおよびＹ方向ドライバセットの各種レイアウトを示した説明図である。 図１の単層型クロスポイントメモリアレイの下に一部を配置されるように相互に嵌め合わされた部分と相互に嵌め合わされていない部分とを有するＸ方向ドライバセットおよびＹ方向ドライバセットのレイアウトを示した説明図である。 図１の単層型クロスポイントメモリアレイの下に完全に収まる場合のＸ方向ドライバセットおよびＹ方向ドライバセットのレイアウトを示した説明図である。 図１の単層型クロスポイントメモリアレイの下に完全に収まる場合のＸ方向ドライバセットおよびＹ方向ドライバセットのもう１つのレイアウトを示した説明図である。 図４Ａの積層型クロスポイントメモリアレイの下に完全に収まる場合のＸ方向ドライバセットおよびＹ方向ドライバセットのレイアウトを示した説明図である。 おなじく図４ＡでのＸ方向ドライバセットおよびＹ方向ドライバセットのレイアウトを示した説明図である。 図４Ａの積層型クロスポイントメモリアレイに関連したＸ方向ドライバセットの概略図である。 図４Ａの積層型クロスポイントメモリアレイに関連したＹ方向ドライバセットの概略図である。 図４Ａの積層型クロスポイントメモリアレイに関連したＸ方向ドライバセットのもう１つの概略図であり、同一のロジックで動作する別々のドライバを使用する場合を示す概略図である。 図４Ａの積層型クロスポイントメモリアレイに関連したＹ方向ドライバセットのもう１つの概略図であり、追加の金属層の必要性を排除した場合を示す概略図である。 図１に示された単層型クロスポイントメモリアレイに接続するＸ方向ドライバセットおよびＹ方向ドライバセットのレイアウトを示した説明図である。 図４Ａの積層型クロスポイントメモリアレイに接続する複数のＸ方向ドライバセットおよび複数のＹ方向ドライバセットのレイアウトを示した説明図である。 必要な線ピッチ内に収まるＸ０ドライバセットのレイアウトを示した説明図である。 一次デコーダ、二次デコーダ、および基準電圧へのアクセスを必要とするドライバの概略図である。 図２０Ａに示された３つのトランジスタのレイアウトを示した説明図である。 第１の金属層を堆積された後の図２０Ｂのドライバを示した説明図である。 第２の金属層を堆積された後の図２１Ａのドライバを示した説明図である。 ドライバの最終段階のレイアウトを示した説明図である。 第１の金属層を堆積された後の図２２のドライバを示した説明図である。 第２の金属層を堆積された後の図２３Ａのドライバを示した説明図である。 図４Ａの積層型クロスポイントメモリアレイの断面図である。 メモリプラグの選択に寄与する各種システムの論理的接続を示したブロック図である。 メモリプラグの選択に寄与する各種システムの物理的接続を示したブロック図である。 選択されなかった伝導性アレイ線が望ましくない電圧でフローティングするのを阻止するための１つのメカニズムを示したブロック図である。 選択されなかった伝導性アレイ線が望ましくない電圧でフローティングするのを阻止するためのもう１つのメカニズムを示したブロック図である。 図２６Ｂに示された、選択されなかった伝導性アレイ線が望ましくない電圧でフローティングするのを阻止するためのメカニズムを改善したものを示したブロック図である。 図２６Ｃに示された、選択されなかった伝導性アレイ線が望ましくない電圧でフローティングするのを阻止するためのメカニズムを改善したものを示したブロック図である。 選択されなかった伝導性アレイ線が望ましくない電圧でフローティングするのを３出力ドライバの使用によって阻止するためのもう１つのメカニズムを示したブロック図である。 ３出力ドライバとして可能な１つの構成を示したブロック図である。 アレイ線を放電するために使用される書き込み選択信号の立ち下がりを示したタイミング図である。 伝導性アレイ線を放電するために使用される書き込み選択信号の立ち下がりを示したタイミング図である。 書き込み操作の終わりに伝導性アレイ線が放電される場合のタイミング図である。 書き込みモードの選択時、および内部書き込みタイマパルスによって定められる書き込み操作の終了時の両方でアレイ線が放電される場合のタイミング図である。 書き込み選択信号の立ち下がり、およびデータまたはアドレスの遷移によってアレイ線が放電される場合のタイミング図である。 複数の異なる時点でアドレスが切り替わる場合のタイミング図である。 検出回路の典型的な概略図である。 図３４Ａの検出回路のタイミングを示したタイミング図である。 二次元トランジスタメモリアレイの形に並べられたメモリセルの概略図である。 図３５のトランジスタメモリアレイで使用できるメモリセルを図式化した断面図である。 典型的な１ＭＢメモリの代表的な一実装形態を表したブロック図である。 複数のビットを読み出し可能な検出回路を有する典型的なメモリのブロック図である。 本発明の一実施形態にしたがってページモードおよびバーストモードで情報を書き込むためのページラッチ回路を示した回路図である。 本発明の一実施形態にしたがってページモードおよびバーストモードで情報を書き込むための書き込みコマンド信号を示した説明図である。 本発明の一実施形態にしたがってページモードおよびバーストモードで情報を書き込む場合の書き込み信号入力および対応する出力を示した説明図である。 ページモードまたはバーストモードで情報を読み出すための入力信号およびデータ信号を示したタイミング図である。 ページモードまたはバーストモードで情報を書き込むための入力信号およびデータ信号を示した説明図である。 本発明の適応プログラミング回路のハイレベル概念図である。 コンパレータを使用する適応プログラミング回路の第１の詳細な実施形態を示した説明図である。 コンパレータを使用する適応プログラミング回路の第２の詳細な実施形態を示した説明図である。 バイポーラ電圧ドライバと、電流比較回路と、アクティブ化ロジックとを伴う適応プログラミング回路の第３の実施形態を回路図レベルで示した説明図である。 再書き込み可能メモリアレイに本発明を適用した場合の、信号およびデバイス電流の典型的なタイミング図である。 マルチレベルメモリに使用できる適応プログラミング回路のもう１つの実施形態を示した説明図である。 適応プログラミング回路の更にもう１つの実施形態を示した説明図である。 クロスポイントメモリアレイを簡単に示した説明図である。 各メモリセルがダイオードを含む場合の典型的なクロスポイントメモリアレイを示した説明図である。 各メモリセルがＢＴＢダイオードを含む場合の典型的なクロスポイントメモリアレイを示す説明図である。 ＢＴＢダイオードの電流電圧特性、すなわち「Ｉ−Ｖ」特性を示したグラフである。 とあるタイプの線形メモリ素子のＩ−Ｖ特性を模式的に示したグラフである。 線形メモリ素子とＢＴＢダイオードとを直列に繋いで使用した場合のＩ−Ｖ特性を示したグラフである。 非オーミック作用を示す積層体の代表的なＩ−Ｖ曲線を示したグラフである。 一部の処理を経て基板工程（ＦＥＯＬ）による底部分まで完成された集積回路の断面図である。 図５３から更なる処理を経て複数の伝導性プラグを形成された後の集積回路の断面図である。 図５４から更なる処理を経て基板工程部分の上に中間のメモリプラグ部分を一部形成された後の集積回路の断面図である。 図５５から更なる処理を経て基板工程部分の上に中間のメモリプラグ部分を完全に形成された後の集積回路の断面図である。 図５６から完全なる処理を経て中間のメモリプラグ部分の上に上部のメタライゼーション部分を完全に形成された後の集積回路の断面図である。 中間のメモリプラグ部分がハードマスク層特徴およびスペーサ特徴を更に含む場合の、完全処理状態の集積回路の断面図である。 図５８のハードマスク特徴およびスペーサ特徴を形成するために使用できる典型的な一連の処理工程を示した説明図である。 図５８のハードマスク特徴およびスペーサ特徴を形成するために使用できる典型的な一連の処理工程を示した説明図である。 図５８のハードマスク特徴およびスペーサ特徴を形成するために使用できる典型的な一連の処理工程を示した説明図である。 図５８のハードマスク特徴およびスペーサ特徴を形成するために使用できる典型的な一連の処理工程を示した説明図である。 図５８のハードマスク特徴およびスペーサ特徴を形成するために使用できる典型的な一連の処理工程を示した説明図である。 中間のメモリプラグ部分が随意的なアンダカットの特徴を更に含む場合の完全処理状態の集積回路の断面図である。 従来技術のＦＥＴの断面図である。 電荷トラップを有する抵抗性メモリ材料の一部を示した説明図である。 図６２Ａの抵抗性メモリ材料の一部のエネルギ帯を示す説明図である。 帯電したトラップがある場合とない場合とについて、ショットキー障壁のエネルギ帯を示した説明図である。 捕獲された電荷がある場合とない場合とについて、トラップからトラップへの（trap to trap）伝導のエネルギ帯を示した説明図である。 帯電したトラップがある場合とない場合とについて、フレンケル・プール伝導のエネルギ帯を示した説明図である。 帯電したトラップがある場合とない場合とについて、ショットキー接合を通したトンネル伝導のエネルギ帯を示した説明図である。

Claims (27)

  1. 不揮発性メモリであって、
    複数のＸ方向伝導性アレイ線および複数のＹ方向伝導性アレイ線と、
    複数の２端子メモリプラグと、
    基板と
    を備え、
    前記２端子メモリプラグは、
    前記伝導性アレイ線をほぼ直交する向きに互いに交差させた交点に配置され、クロスポイントメモリアレイを形成し、各２端子メモリプラグは、
    （ｉ）前記Ｘ方向伝導性アレイ線の１本に接続される第１の電極と、
    （ii）前記Ｙ方向伝導性アレイ線の１本に接続される第２の電極と、
    （iii）前記第１の電極と前記第２の電極との間に、これらの電極と電気的に通信するように配置され、第１の極性の第１の書き込み電圧パルスの印加によって、第１のＩ−Ｖ曲線を示す第１の状態から前記第１の曲線と異なる第２の曲線を示す第２の状態へと書き込み可能であるとともに、前記第１の極性と反対の第２の極性の第２の書き込み電圧パルスの印加によって、前記第２の状態から前記第１の状態へと可逆的に書き込み可能であり、いずれの書き込み電圧パルスよりも低振幅の読み出し電圧パルスを受けたときは状態を変化させず、電力が欠如するときは状態を変化させない、少なくとも１枚の伝導性酸化物の層と、
    （iv）前記第１の電極と前記第２の電極との間に、これらの電極と電気的に通信するように配置され、半分選択されたメモリプラグに高抵抗を付与するように動作可能であるとともに、選択されたメモリプラグに低抵抗を付与するように動作可能である、非オーミックデバイスと
    を含み、
    前記基板は、前記伝導性アレイ線と電気的に通信しており前記クロスポイントメモリアレイを駆動するように動作可能であるアクティブ回路構成を含み、当該基板上に前記クロスポイントメモリアレイを形成することにより、結果的に前記クロスポイントメモリアレイの下に位置する
    不揮発性メモリ。
  2. 請求項１に記載の不揮発性メモリであって、
    前記伝導性酸化物は、ペロブスカイトを含む不揮発性メモリ。
  3. 請求項１に記載の不揮発性メモリであって、
    前記非オーミックデバイスは、１対のＢＴＢ（back-to-back）ダイオードを含む、不揮発性メモリ。
  4. 請求項１に記載の不揮発性メモリであって、
    前記非オーミックデバイスは、少なくとも１枚の絶縁層と少なくとも１枚の伝導層とを含む複数の薄膜層を含む不揮発性メモリ。
  5. 請求項４に記載の不揮発性メモリであって、
    前記複数の薄膜層は、伝導性材料の第１の薄膜層と、絶縁性材料の薄膜層と、伝導性材料の第２の薄膜層とを含む金属−絶縁体−金属構造を含む不揮発性メモリ。
  6. 請求項１に記載の不揮発性メモリであって、
    前記第１および第２の電極は、金属と、耐熱金属と、貴金属と、伝導性酸化物とからなる群より選択される少なくとも１枚の材料層を含む不揮発性メモリ。
  7. 請求項６に記載の不揮発性メモリであって、
    前記少なくとも１枚の材料層は、拡散障壁と、接着層と、糊層と、シード層と、応力除去層とからなる群より選択され、選択した層の機能を発揮する不揮発性メモリ。
  8. 請求項１に記載の不揮発性メモリであって、
    前記少なくとも１枚の伝導性酸化物の層は、同じ種類の材料で作成され、同じ種類のドーパントを異なる濃度でドーピングされた、第１の伝導性金属酸化物層および第２の伝導性金属酸化物層を含む不揮発性メモリ。
  9. 請求項１に記載の不揮発性メモリであって、
    前記少なくとも１枚の伝導性酸化物の層は、ほぼ同じ材料で作成された、伝導性金属酸化物の層、伝導性金属酸化物の最上層、および伝導性金属酸化物の最下層を含み、前記伝導性金属酸化物の層は、前記伝導性金属酸化物の最上層と前記伝導性酸化物の最下層との間に配置され、前記伝導性金属酸化物の最上層および前記伝導性金属酸化物の最下層は、反対のタイプの可動キャリアを有するドーパントでドーピングされる不揮発性メモリ。
  10. 請求項１に記載の不揮発性メモリであって、
    前記アクティブ回路構成は、更に、適応プログラミング回路を含み、該適応プログラミング回路は、
    書き込み操作の対象として選択されたメモリプラグに結合され、前記メモリプラグの抵抗状態を検出して前記抵抗状態を示す表示信号を出力するように動作可能である、検出部と、
    前記検出部に結合され、書き込みコマンドおよび書き込みデータを検出するように動作可能であり、前記表示信号を前記書き込みと比較し、前記表示信号と前記書き込みデータとが対応しない場合にのみアクティブ化信号を生成する、制御部と、
    前記制御部および前記メモリプラグに結合され、前記アクティブ化信号に応じて、前記書き込みデータを示す所望の抵抗状態に前記メモリプラグを駆動するように動作可能である、駆動部と
    を含む不揮発性メモリ。
  11. 請求項１に記載の不揮発性メモリであって、
    前記アクティブ回路構成の少なくとも一部は、前記クロスポイントメモリアレイの下に配置される不揮発性メモリ。
  12. 請求項１１に記載の不揮発性メモリであって、更に、
    特定のＸ方向伝導性アレイ線を駆動するように動作可能である複数のＸ方向ドライバセットと、
    特定のＹ方向伝導性アレイ線を駆動するように動作可能である複数のＹ方向ドライバセットと
    を備える不揮発性メモリ。
  13. 請求項１２に記載の不揮発性メモリであって、
    前記Ｘ方向ドライバセットおよび前記Ｙ方向ドライバセットは、相互嵌合型または非相互嵌合型のうちのいずれかである不揮発性メモリ。
  14. 請求項１に記載の不揮発性メモリであって、
    前記クロスポイントメモリアレイは、複数のメモリプラグ層を含む積層型クロスポイントメモリアレイである不揮発性メモリ。
  15. 請求項１４に記載の不揮発性メモリであって、
    少なくとも２枚のメモリプラグ層が、前記複数のＸ方向伝導性アレイ線または前記複数のＹ方向伝導性アレイ線を共有する不揮発性メモリ。
  16. メモリデバイスであって、
    複数のＸ方向伝導性アレイ線と、
    複数のＹ方向伝導性アレイ線と、
    前記伝導性アレイ線をほぼ直交する向きに互いに交差させた交点に配置され、クロスポイントメモリアレイを形成する複数の２端子メモリプラグと、
    基板と
    を備え、
    前記２端子メモリプラグの各々は、
    （ｉ）前記Ｘ方向伝導性アレイ線の１本に接続される第１の電極と、
    （ii）前記Ｙ方向伝導性アレイ線の１本に接続される第２の電極と、
    （iii）前記第１の電極と前記第２の電極との間に、これらの電極と電気的に通信するように配置され、第１の極性の第１の書き込み電圧パルスの印加によって、第１のＩ−Ｖ曲線を示す第１の状態から前記第１の曲線と異なる第２の曲線を示す第２の状態へと書き込み可能であるとともに、前記第１の極性と反対の第２の極性の第２の書き込み電圧パルスの印加によって、前記第２の状態から前記第１の状態へと可逆的に書き込み可能であり、いずれの書き込み電圧パルスよりも低振幅の読み出し電圧パルスを受けたときは状態を変化させず、電力が欠如するときは状態を変化させない、少なくとも１枚の伝導性酸化物の層と、
    （iv）前記第１の電極と前記第２の電極との間に、これらの電極と電気的に通信するように配置され、半分選択されたメモリプラグに高抵抗を付与するように動作可能であるとともに、選択されたメモリプラグに低抵抗を付与するように動作可能である、非オーミックデバイスと
    を含み、
    前記基板は、前記伝導性アレイ線と電気的に通信しており前記第１の書き込み電圧パルス、前記第２の書き込み電圧パルス、および前記読み出し電圧パルスを印加するように動作可能である周辺回路構成を含み、該周辺回路構成は、少なくとも１つのメモリプラグを選択し、前記選択されたメモリプラグに前記読み出し電圧パルスを印加することによって、前記選択されたメモリプラグの抵抗状態を決定するように動作可能であるとともに、もし、前記選択されたメモリプラグへの書き込み操作が望まれ且つ前記書き込み操作に関連した書き込みデータが前記選択されたメモリプラグの前記抵抗状態を変化させるならば、前記選択されたメモリプラグに前記書き込み電圧パルスを印加することによって、前記選択されたメモリプラグの前記抵抗状態を変化させるように動作可能であり、
    前記クロスポイントメモリアレイは、前記基板上に形成されることにより、結果的に前記基板は、クロスポイントメモリアレイの下に位置する
    メモリデバイス。
  17. 請求項１６に記載のメモリデバイスであって、
    前記クロスポイントメモリアレイを上に形成された前記基板は、該基板の上に作成されたマイクロプロセッサを含む、メモリデバイス。
  18. 請求項１６に記載のメモリデバイスであって、更に、
    前記クロスポイントメモリアレイに対する書き込み操作を望まれるときに、書き込み許可信号パルスを運び、該書き込み許可信号パルスは終端を有する制御バスと、
    選択された１つのメモリプラグまたは選択された１つのメモリプラグ群を示す信号を運ぶアドレスバスと、
    前記選択された１つのメモリプラグまたは前記選択された１つのメモリプラグ群に関連する書き込みデータを示す信号を運ぶデータバスと
    を備え、
    前記周辺回路構成は、前記選択された１つのメモリプラグまたは前記選択された１つのメモリプラグ群の前記抵抗状態を変化させるように動作可能である前記第１および第２の書き込み電圧パルスを、前記書き込み許可信号パルスが終了した後に印加する
    メモリデバイス。
  19. 請求項１６に記載のメモリデバイスであって、
    データは、ページモードとバーストモードとからなる群より選択されるモードで前記クロスポイントメモリアレイから読み出される、または前記クロスポイントメモリアレイに書き込まれるメモリデバイス。
  20. 請求項１６に記載の不揮発性メモリであって、
    前記伝導性酸化物は、ペロブスカイトを含む不揮発性メモリ。
  21. 再書き込み可能な不揮発性メモリセルであって、
    第１の電極および第２の電極を含むメモリプラグと、
    前記第１の電極と前記第２の電極との間に、これらの電極と電気的に通信するように配置され、第１の極性の第１の書き込み電圧パルスの印加によって、第１のＩ−Ｖ曲線を示す第１の状態から前記第１の曲線と異なる第２の曲線を示す第２の状態へと書き込み可能であるとともに、前記第１の極性と反対の第２の極性の第２の書き込み電圧パルスの印加によって、前記第２の状態から前記第１の状態へと可逆的に書き込み可能であり、いずれの書き込み電圧パルスよりも低振幅の読み出し電圧パルスを受けたときは状態を変化させず、電力が欠如するときは状態を変化させない少なくとも１枚の伝導性酸化物の層と、
    前記第１の電極と前記第２の電極との間に、これらの電極と電気的に通信するように配置され、前記メモリプラグが読み出し操作または書き込み操作の対象として選択されなかったときは前記メモリプラグに高抵抗を付与するように動作可能であるとともに、前記メモリプラグが読み出し操作または書き込み操作の対象として選択されたときは前記メモリプラグに低抵抗を付与するように動作可能である非オーミックデバイスと
    を備える再書き込み可能な不揮発性メモリセル。
  22. 請求項２１に記載の不揮発性メモリであって、
    前記伝導性酸化物はペロブスカイトを含む不揮発性メモリ。
  23. 請求項２１に記載の不揮発性メモリであって、
    前記非オーミックデバイスは、１対のＢＴＢ（back-to-back）ダイオードを含む不揮発性メモリ。
  24. 請求項２１に記載の不揮発性メモリであって、
    前記非オーミックデバイスは、少なくとも１枚の絶縁層と少なくとも１枚の伝導層とを含む複数の薄膜層を含む不揮発性メモリ。
  25. 請求項２４に記載の不揮発性メモリであって、
    前記複数の薄膜層は、伝導性材料の第１の薄膜層と、絶縁性材料の薄膜層と、伝導性材料の第２の薄膜層とを含む金属−絶縁体−金属構造を含む不揮発性メモリ。
  26. 請求項２１に記載の不揮発性メモリであって、
    前記第１および第２の電極は、金属と、耐熱金属と、貴金属と、伝導性酸化物とからなる群より選択される少なくとも１枚の材料層を含む不揮発性メモリ。
  27. 請求項２６に記載の不揮発性メモリであって、
    前記少なくとも１枚の材料層は、拡散障壁と、接着層と、糊層と、シード層と、応力除去層とからなる群から選択され、該選択した層の機能を発揮する不揮発性メモリ。
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