JP5531296B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明は、配線層のクロスポイントに可変抵抗素子及び非オーミック素子を積層して構成される不揮発半導体記憶装置に関する。
近年、新規固体メモリとして、相変化メモリ（Phase-change Random Access Memory：ＰＣＲＡＭ）や抵抗変化メモリ（Resistive-change Random Access Memory：ＲｅＲＡＭ）と呼ばれる、記録材料の抵抗値（高抵抗と低抵抗）の変化を利用したメモリが実用化に向けて開発が進められている。これらのメモリのセルアレイは、可変抵抗素子を配線間に設置するクロスポイント構造をとることができ、更にセルアレイを積層化して３次元構造をとることが可能である。また、セルアレイ下に周辺回路を配置してチップ面積を小さくすることができるため、大容量化に適した構造となっている。
クロスポイント構造の特徴としては、電流を流して抵抗変化を読み取る記録方式であり、選択セル読み出し時に非選択セルを流れる迷走電流抑制のために、可変抵抗素子に非オーミック素子を直列に接続したセル構造となっている。これにより、ユニポーラ動作の場合は逆方向電流の抑制（電流の逆流防止）、バイポーラ動作の場合は低電界リーク電流の抑制（漏れ電流防止）が可能となる。
しかしながら、この種の固体メモリにあっては、次のような問題があった。即ち、セルの積層化が進むにあたり、非オーミック素子がＳｉを材料としたｐｎ，ｐｉｎ，ショットキーダイオードの場合では、ダイオード部分の厚みが大きいためセル全体のアスペクト比が大きくなり、微細加工が困難となる。加えて、高温での活性化熱処理が層毎に繰り返されることで可変抵抗素子等のダイオード周辺部が熱劣化し、読み出し特性，スイッチング特性劣化，セルの抵抗変化のばらつき，動作電流増大，消費電力増加等の問題が生じている。
本発明は、上記実状に鑑みてなされたもので、その目的とするところは、非オーミック素子の薄膜化及び低温形成を可能とし、微細加工が容易でセル特性のばらつきを抑えることのできる不揮発性半導体記憶装置を提供することにある。
本発明の一態様に係わる不揮発性半導体記憶装置は、表面部の一部にメモリ制御回路部が設けられた基板と、前記基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、互いに平行配置された複数本の配線を含む第１の配線層と、前記層間絶縁膜の上方に前記第１の配線層とは離間して設けられ、前記第１の配線層とは交差する方向に互いに平行配置された複数本の配線を含む第２の配線層と、前記第１及び第２の配線層の各交差部にそれぞれ設けられ、絶縁膜及びこの絶縁膜を金属膜で挟んだ構造を有する非オーミック素子層と、抵抗値の異なる状態を情報として記憶する可変抵抗素子層とが積層された構造を含むメモリセル部と、を具備し、前記非オーミック素子層の絶縁膜は、電子障壁と誘電率が異なるｎ層（但しｎは２以上の自然数）の絶縁層を備え、前記非オーミック素子層と前記可変抵抗素子層とが積層される方向に垂直な方向における前記非オーミック素子層の前記絶縁膜の横幅をＷとしたとき、前記絶縁層のうちｉ番目（１≦ｉ≦ｎ）の絶縁層の膜厚Ｔｉの範囲及び前記絶縁膜の横幅Ｗの範囲は、前記非オーミック素子層に印加される電圧をＶ、前記ｉ番目の絶縁層に印加される電圧をＶｉ、前記ｉ番目の絶縁層の誘電率をεｉとするとき、下記の式
により規定されることを特徴とする。
また、本発明の別の一態様に係わる不揮発性半導体記憶装置は、表面部の一部にメモリ制御回路部が設けられた基板と、前記基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、互いに平行配置された複数本の配線を含む第１の配線層と、前記層間絶縁膜の上方に前記第１の配線層とは離間して設けられ、前記第１の配線層とは交差する方向に互いに平行配置された複数本の配線を含む第２の配線層と、前記第１及び第２の配線層の各交差部にそれぞれ設けられ、絶縁膜とこの絶縁膜を金属膜で挟んだ構造の非オーミック素子層と、抵抗値の異なる状態を情報として記憶する可変抵抗素子層とが積層された構造を含むメモリセル部と、を具備し、前記非オーミック素子層の絶縁膜中に欠陥準位を形成する不純物原子が添加されている層を含み、前記非オーミック素子層の絶縁膜はｎ層（但しｎは２以上の自然数）の絶縁層を備え、前記非オーミック素子層と前記可変抵抗素子層とが積層される方向に垂直な方向における前記非オーミック素子層の前記絶縁膜の横幅をＷとしたとき、前記絶縁層のうちｉ番目（１≦ｉ≦ｎ）の絶縁層の膜厚Ｔｉの範囲及び前記絶縁膜の横幅Ｗの範囲は、前記非オーミック素子層に印加される電圧をＶ、前記ｉ番目の絶縁層に印加される電圧をＶｉ、前記ｉ番目の絶縁層の誘電率をεｉとするとき、下記の式
により規定されることを特徴とする。
また、本発明の別の一態様に係わる不揮発性半導体記憶装置は、表面部の一部にメモリ制御回路部が設けられた基板と、前記基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、互いに平行配置された複数本の配線を含む第１の配線層と、前記層間絶縁膜の上方に前記第１の配線層とは離間して設けられ、前記第１の配線層とは交差する方向に互いに平行配置された複数本の配線を含む第２の配線層と、前記第１及び第２の配線層の各交差部にそれぞれ設けられ、絶縁膜とこの絶縁膜を金属膜で挟んだ構造の非オーミック素子層と、抵抗値の異なる状態を情報として記憶する可変抵抗素子層とが積層された構造を含むメモリセル部と、を具備し、前記非オーミック素子層の絶縁膜中に半導体若しくはメタルのドットを含み、前記非オーミック素子層の絶縁膜はｎ層（但しｎは２以上の自然数）の絶縁層を備え、前記非オーミック素子層と前記可変抵抗素子層とが積層される方向に垂直な方向における前記非オーミック素子層の前記絶縁膜の横幅をＷとしたとき、前記絶縁層のうちｉ番目（１≦ｉ≦ｎ）の絶縁層の膜厚Ｔｉの範囲及び前記絶縁膜の横幅Ｗの範囲は、前記非オーミック素子層に印加される電圧をＶ、前記ｉ番目の絶縁層に印加される電圧をＶｉ、前記ｉ番目の絶縁層の誘電率をεｉとするとき、下記の式
により規定されることを特徴とする。
以下、本発明の例を実施するための最良の形態について詳細に説明する。
まず、本発明の実施形態としてＲｅＲＡＭを例にとって説明を行う。
なお本発明は、この他の不揮発性半導体メモリ、特に抵抗変化型メモリに対しても適用可能である。また、メモリアレイの構成方法も特にここに記載したものでなくても良い。例えば、ＰＣＲＡＭメモリアレイの場合は、１Ｔ／１Ｒ型のアレイでも良いし、１Ｄ／１Ｒ型のメモリアレイでも良い。
図１に、本発明の参考例に係わる不揮発性半導体記憶装置の基本構成を示す。メモリセルアレイ１は、後述する図２に示すように、ＲｅＲＡＭメモリセルを配線のクロスポイント部分に設けることにより構成されている。ここで、メモリセルが多段に積層されて複数層のメモリセルレイヤーが構成されている。また、クロスポイント型のメモリセルアレイ１は配線層に作製可能となっているが、必ずしもこの構造でなくても良い。例えば、図２のようなＷＬ，ＢＬ配線が縦のメモリセルアレイで全て連結された構造でなくても良く、１６５と１５５のメモリセルアレイが無い分離した構造にも適用可能である。また、下層とのコンタクト領域にメモリセルアレイを挿入した構造であっても良い。
メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、更にはメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。このカラム制御回路２は、ＭＡＴ（Memory Allocation Table）毎、セクター毎、又はメモリセルレイヤー毎に持ってもよいし、共通（共有）としても良い。さらに、面積の削減のために複数のＢＬで共通としても良い。
メモリセルアレイ１のワード線ＷＬを選択し、消去，書き込み，読み出しに必要な電圧を印加するために、ロウ制御回路３が設けられている。ロウ制御回路３は、メモリセルレイヤー毎に持ってもよいし、面積の削減のために共通としても良い。また、メモリセルアレイ１はあるメモリセル群のＭＡＴに分けられることも可能であり、その際、制御回路を個々のＭＡＴで持っても良いし、複数のＭＡＴで共有しても良い。また、メモリセルアレイ１はグローバルＢＬとグローバルＷＬを持っても良く、選択トランジスタに区切られるセクターを持っても良い。
一方、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行うデータ入出力バッファ６が設けられている。このバッファ６は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取る。また、読み出したデータをカラム制御回路２にラッチし、そのデータを入出力バッファ６を通して外部にＩ／Ｏ線から出力することも可能である。
また、ホスト９からのコマンドデータを受け取るコマンド・インターフェイス７と、メモリセルの選択をするためのステートマシン８が設けられている。
コマンド・インターフェイス７は、ホスト９からの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。ステートマシン８は、外部からのアドレスデータをカラム制御回路２及びロウ制御回路３に送り、ＲｅＲＡＭメモリ全体の管理を行うものであり、ホスト９からのコマンドを受け、読み出し、書き込み，消去，及びデータの入出力管理等を行う。
また、ホスト９はステートマシン８が管理するステータス情報を受け取り、動作結果を判断することも可能である。さらに、ステータス情報は書き込み、消去の制御にも利用される。
また、カラム制御回路２，ロウ制御回路３，データ入出力バッファ６，コマンド・インターフェイス７，及びステートマシン８等の周辺回路素子（メモリセルの制御回路）は、配線層に形成されたメモリアレイ直下のＳｉ基板に形成可能である。これにより、この不揮発性半導体記憶装置のチップ面積はほぼ、メモリセルアレイの面積に等しくすることも可能である。
また、ステートマシン８によってパルスジェネレータ１０が制御される。この制御により、パルスジェネレータ１０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはロウ制御回路３で選択された任意の配線へ転送することが可能である。
図２は、メモリセルアレイ１の構成を示す斜視図である。図中の１７５，１８０，１８５は第１の配線層としてのワード線（ＷＬ）、１９０，１９５は第２の配線層としてのビット線（ＢＬ）、１５５，１６０，１６５，１７０はメモリセル部を示している。
メモリセルアレイ１はクロスポイント型となっており、この場合、４層スタックのメモリセルアレイとなっている。クロスポイント構造とは第１の平行に配置された配線と、それと交差する第２の配線との間の交点にセルが挟まれている構造を指す。本例では、この構造が複数層に堆積されている。ここでは、配線／セル／配線／セル／配線と繰り返されているが、配線／セル／配線／層間絶縁膜／配線／セル／配線というような構造にしても良い。
前者の構造はレイヤーが少なくなり、コスト的なメリットも得られるが、一つの配線が共有するセルの数が多くなり、パフォーマンスの悪化，非選択セルのディスターブ等、信頼性の悪化が考えられる。後者は配線層が多くなり、コストが高くなるが、一つの配線にぶら下がるセルが前者の半分なので、高速動作に向いており、また信頼性の面でも前者よりも優る。
図３に、具体的なメモリ素子構造を示す。図中の２１０は第１の配線層であり、熱に強い材料、かつ抵抗の低い材料が望まれ、例えばＷ／ＷＳｉ／ＮｉＳｉ／ＣｏＳｉ等で形成される。２２５は電圧，電流、又は熱，化学エネルギー等で抵抗を変化させることができる可変抵抗素子であり、この可変抵抗素子２２５は抵抗値の異なる状態を情報として記憶するものである。２２０は可変抵抗素子２２５の下部電極、２３０は可変抵抗素子２２５の上部電極となる。各電極２２０，２３０は、バリアメタルや接着層としての役目を同時に担うことも可能で、Ｐｔ／Ａｕ／Ａｇ／ＴｉＡｌＮ／ＳｒＲｕＯ／Ｒｕ／ＲｕＮ／Ｉｒ／Ｃｏ／Ｔｉ／ＴｉＮ／ＴａＮ／ＬａＮｉＯ／Ａｌ／ＰｔＩｒＯｘ／ＰｔＲｈＯｘ／Ｒｈ／ＴａＡｌＮ等で形成される。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層，バリアメタル層，接着層等を挿入することも可能である。
２３５は非オーミック素子であり、本実施形態ではＭＩＭ（Metal-Insulator-Metal）構造，ＳＩＳ構造（Silicon-Insulator-Silicon）等を用いる。なお、Ｓｉ構造は金属の一種を用いる構造であることから、以下ではＳＩＳ構造もＭＩＭ構造に含まれるものとして説明する。
図４（ａ）に本実施形態のＭＩＭ構造の例を示し、図４（ｂ）に比較例としてｐｉｎ構造の例を示す。本実施形態のＭＩＭ構造では、その絶縁膜が、電子障壁と誘電率の異なる複数層を含むか、該絶縁膜中に欠陥準位を形成する不純物原子を含むか、又は半導体若しくはメタルのドットを含んでいる。この構造により、リード時（ＯＦＦ）とセット，リセット時（ＯＮ）の電流比を従来の単層絶縁膜に比べて増加させることが可能となる。なお、ここにも、バリアメタル層や接着層を挿入しても良い。本実施形態のＭＩＭ構造等によれば、ユニポーラ動作及びバイポーラ動作を行うことが可能である。
２１５は第１の配線層２１０と交差する第２の配線層であり、Ｗ／ＷＳｉ／ＮｉＳｉ／ＣｏＳｉ等で形成される。さらに、２４０は非オーミック素子２３５と第２の配線層２１５との間のバリアメタル層又は接着層となり、Ｔｉ／ＴｉＮ等で形成される。また、今回非オーミック素子２１５にはＭＩＭ構造を使用しており、ＢＬをセンターにミラー構造になっているが、非オーミック素子２３５の配置はこれにはこだわらない。その場合は、ＷＬとＢＬのバイアス関係を変化させることで、対応可能である。本例ではユニポーラ動作、バイポーラ動作どちらも実施可能である。
図５は、ＲｅＲＡＭのメモリ素子構造を示す断面図である。
Ｓｉ基板４００上にＦＥＯＬ（Front End Of Line）プロセスを行うことにより、基板表面部のアクティブ領域に周辺回路等の制御回路部が設けられている。基板４００上に第１の層間絶縁膜４１０が堆積され、この層間絶縁膜４１０には、下部のデバイスとのコンタクトを取るためのビア４１５が設けられている。
層間絶縁膜４１０上には、クロスポイントアレイの第１の配線層４２０がＷ（その他の低抵抗のメタルでも適用可能）により形成され、その上層にバリアメタル層４３０がＴｉ／ＴｉＮにより形成されている。第１の配線層４２０の下層にもバリアメタルを形成しても良い。また、ここでのバリアメタル層４３０は、Ｔｉ，ＴｉＮの両方を用いても良いし、どちらかでも良い。また、この上層以降に対してバリアメタルを挿入しても良い。
バリアメタル層４３０上には、非オーミック素子４４０となるダイオードが形成されている。本実施形態では、非オーミック素子４４０として、ＭＩＭ構造等を用いる。
非オーミック素子４４０上には、可変抵抗素子の電極となる下部電極４５０、可変抵抗素子材料層４６０、上部電極４７０が形成されている。これにより、非オーミック素子と可変抵抗素子を直列接続したメモリセルが構成される。また、上部、下部電極の外側にバリアメタルを挿入しても良いし、その内側にバリアメタル、接着層を挿入しても良い。ここで、メモリセルとメモリセルの間は第２及び第３の層間絶縁膜４８０，４８５で埋められている。但し、第２の層間絶縁膜４８０はこの断面図では見えていない。さらに、上部電極４７０上には、クロスポイントメモリアレイの第２の配線層４９０が形成される。
また、第２の配線層４９０まで形成した基板上には第４，第５の層間絶縁膜５１０，５１５が形成され、さらに層間絶縁膜５１０，５１５上にメタル配線層５２０，５２５等が形成される。
図６は、図５のＲｅＲＡＭのプロセスフローを示す図である。初めにＳｉ基板４００の準備を行い（ステップＳ１）、Ｓｉ基板４００上にＦＥＯＬプロセスを行い（ステップＳ２）、その上部に第１層間絶縁膜４１０を堆積させる（ステップＳ３）。また、ビア４１５もここで作製しておく。
次に、クロスポイントアレイの第１の配線層４２０となる第１のメタル層の堆積をＷ（その他の低抵抗のメタルでも適用可能）により行い（ステップＳ４）、その上層にバリアメタル層４３０をＴｉ／ＴｉＮにより形成する（ステップＳ５）。また、第１の配線層４２０となるメタル層の下層にもバリアメタル層を形成しても良い。また、ここでのバリアメタルはＴｉ，ＴｉＮの両方を用いても良いし、どちらかでも良い。さらに、その上方には非オーミック素子４４０となる層の堆積を行う（ステップＳ６）。
ここで、非オーミック素子４４０としてＭＩＭ構造等が形成される。材料としては、ＭＩＭ構造の場合、仕事関数が高いメタルでもポリＳｉでも良い。また、絶縁膜部も１層でも良いし、２層以上でバンドエンジニアリングしても良い。
次に、メモリ素子層となる可変抵抗素子層の堆積を行う（ステップＳ７）。ここでは、下部電極４５０、可変抵抗素子材料層４６０、上部電極４７０が形成される。前述したように上部、下部電極の外側にバリアメタル層を挿入しても良いし、その内側にバリアメタル層、接着層を挿入しても良い。また、更にこの上層にエッチングやＣＭＰ用のハードマスクとなる層を堆積させても良い。この４２０〜４７０まで、べた膜で堆積させた第１の堆積層の断面図を、図７（ａ）に示す。
なお、可変抵抗素子材料層４６０としては、Ｇｅ2 Ｓｂ2 Ｔｅ5 やその他カルコゲナイド系物質などの相変化材料や、ＡｇリッチなＡｇ−Ｇｅ−Ｓｅ系カルコゲナイド物質やＣｕ2 Ｓなどのイオン伝導材料、ロタキサン超分子やその他分子材料、絶縁膜中に金属層を挟んだ構造を持つ材料、ＰｒＣａＭｎＯ3 などのＣＭＲ（Colossal Magneto Resistive）物質を有する材料を用いることができる。また、電子のスピンを利用したスピン注入ＭＴＪや、抵抗変化性のメモリ素子として知られるＡｇ2 Ｓ，ＺｎｘＣｄＳ，Ａｇ−Ｇｅ−Ｓｅ系，ＰｒＣａＭｎＯ3 などの巨大磁気抵抗効果を示す物質、ＮｉＯｘ，ＴｉＯｘ，ＨｆＯ2，ＺｒＯ2，ＳｒＺｒＯ3、ＳｒＴｉＯ3 などを用いることも可能である。
その後、第１のエッチング加工を行う（ステップＳ８）。これにより、第１の堆積層をまず、最小ピッチでのＬ／Ｓに加工する。次に、第２の層間絶縁膜４８０の埋め込みを行い（ステップＳ９）、Ｓ８で加工したＬ／Ｓのスペース部を埋める。この層間絶縁膜４８０の材料は絶縁性が良く、低容量で埋め込み特性が良いものが好まれる。次に、第２の層間絶縁膜４８０の平坦化を行い（ステップＳ１０）、ＣＭＰ法による余分な絶縁膜の除去と電極部の露出を行う。このときの断面図を図７（ｂ）に示す。このとき、ハードマスクを使用していた場合はそのエッチング等が必要になる。
次に、第２の配線層４９０となるメタル層の堆積（ステップＳ１１）により、ＣＭＰ後の平坦化部にタングステンを積層する。このときのイメージ図を、図８（ａ）の斜視図に示す。
その後、４３０〜４８０までの第２の堆積層に対し、第２のエッチング加工（ステップＳ１２）を、第１のエッチング加工と交差する方向のＬ／Ｓで行う。これにより、図８（ｂ）に示すように、第１の配線層４２０とは直交する方向に互いに平行配置された複数本の配線からなる第２の配線層４９０を形成する。
次に再び、第３の層間絶縁膜４８５の埋め込み（ステップＳ１３）と第３の層間絶縁膜４８５の平坦化（ステップＳ１４）を行うことにより、図８（ｃ）のようなクロスポイント型のメモリアレイ層が形成可能となる。
このように、べた膜の積み重ねからＬ／Ｓの２回のパターニングを行うことにより、自己整合的にセル部が形成され、合わせずれをあまり気にしなくても良いプロセスを提供することができる。
そして、この積層構造の形成を繰り返すことにより（ステップＳ１５）、積層タイプのクロスポイント型のメモリセルアレイの形成が可能である。このとき、バリアメタル層の堆積から繰り返すと、上層と下層で隣り合うメモリセルアレイの配線を共有化するメモリセルアレイが実現できる。また、第１の層間絶縁膜４１０の形成から繰り返すことで、上層と下層で隣り合うメモリセルアレイの配線を共有化しないメモリセルアレイを実現することができる。こられの違いによるメリット、デメリットは前述した通りである。
その後、メタル配線層の形成を行い（ステップＳ１６）、本参考例の不揮発性半導体記憶装置が完成することになる。
（第１の実施例）
本実施例では、図９に示すようなＭＩＭ構造を有するバイポーラ動作向け非オーミック素子構造を考える。図中のＭＩＭ構造の右側に電子障壁Ｂを有するバンド構造と電流Ｉの方向を示している。
本実施例では、図９に示すようなＭＩＭ構造を有するバイポーラ動作向け非オーミック素子構造を考える。図中のＭＩＭ構造の右側に電子障壁Ｂを有するバンド構造と電流Ｉの方向を示している。
通常のＳｉダイオードではアスペクト比が大きく、更に活性化熱工程の温度が高すぎるため、薄膜化且つ低温成膜可能な絶縁膜を用いたＭＩＭトンネルダイオード構造を適用することが考えられる。しかしながら、単純なＭＩＭ構造では、図１０に示すように、直接トンネル電流とＦＮトンネル電流の和（ＤＴ＋ＦＮ）で構成されるリーク電流成分となり、リード時の低電圧におけるリーク電流が多すぎることが問題となる。
本実施例の絶縁膜構造について、図１１を用いて説明する。バイポーラ動作向け非オーミック素子構造としては、積層型、不純物準位型、ドット型の３種類が好ましい。
図１１（ａ）に示す積層型の特徴は、ＭＩＭ構造の絶縁膜４４１の厚み方向の中央部に、電子障壁が小さく誘電率の高い絶縁材料４４２を配置した構造である。例えば、絶縁膜４４１の主材料としてＳｉＯ2 を用い、絶縁材料４４２としてＴａ2Ｏ5 を用いる。この場合、低電界では、両側の高い電子障壁でリーク電流を低減し、高電界では誘電率の低い両側絶縁膜のバンドが優先して曲がることでリーク電流が増加する。これにより、リード時（ＯＦＦ）とセット，リセット時（ＯＮ）の電流比を単層絶縁膜に比べて増加させることが可能となる。
図１１（ｂ）に示す不純物準位型の特徴は、ＭＩＭ構造の絶縁膜４４１の厚み方向の中央部に不純物元素４４３を添加してトラップ準位を生成し、その準位を介したトンネル電流を用いる点である。この場合、高電界印加で準位を介したトンネル電流が増加し、積層型と同じ効果を得ることができる。
図１１（ｃ）に示すドット型の特徴は、ＭＩＭ構造の絶縁膜４４１の厚み方向の中央部に半導体若しくはメタルの微結晶（ドット）４４４を埋め込むことにある。ドットサイズが数ｎｍまで小さくなると、図１２（ａ）（ｂ）に示すように、クーロンブロッケイド効果で伝導帯端若しくはフェルミレベルが上昇して積層型と同じ凹型の電位障壁分布になる（R. Ohba et al.,:IEDM Tech. Dig., p. 959 (2006).）。これにより、積層型と同じ効果を得ることができる。
なお、図１２中のΔＥはクーロンブロッケイドエネルギー、５４１は厚さ１ｎｍのトンネル酸化膜、５４４は直径１．２ｎｍのＳｉ微結晶を示している。また、図１２（ａ）は電流が流れていない状態を示し、図１２（ｂ）は電圧印加で、電流が流れている状態を示している。
一例としてＳｉ構造サイズに対する基底状態からのエネルギー上昇ΔＥ（ｅＶ）を、図１３に示す。この計算結果から、単結晶Ｓｉ薄膜に対してＳｉドットはΔＥが大きく、そのサイズを１．３ｎｍ以下にすることでΔＥ＝１．２５ｅＶ（スペック実現境界）以上の大きな障壁を得ることができる。また、Ｓｉ−Ｓｉ結合長が約０．２ｎｍであることから、Ｓｉドットサイズは０．２〜１．３ｎｍの範囲が好ましい。この範囲は他の半導体材料、メタル材料の範囲ともおおよそ一致する。
上記絶縁膜構造は単独で用いるだけでなく、それぞれの組み合わせも可能である。また適用材料の組み合わせの一例を以下に示す。
・積層絶縁膜 ：中央（Ta2O5,SiO2）×両端（SiO2,SiN,Al2O3）など。
・不純物絶縁膜：母材（SiO2,SiN,Al2O3,High-k/SiO2）×不純物（Ge,N,Al）など
・ドット絶縁膜：母材（SiO2、Al2O3）×ドット（Si,Ge,Al）など
これらの絶縁膜に要求される特性として、破壊耐圧が高いことが挙げられる。これは、可変抵抗素子のセット時に高電圧印加が要求されるためであり、絶縁材料に応じて膜厚を変化させて耐圧向上させる必要がある。
・ドット絶縁膜：母材（SiO2、Al2O3）×ドット（Si,Ge,Al）など
これらの絶縁膜に要求される特性として、破壊耐圧が高いことが挙げられる。これは、可変抵抗素子のセット時に高電圧印加が要求されるためであり、絶縁材料に応じて膜厚を変化させて耐圧向上させる必要がある。
図１４に、各種絶縁材料の比誘電率と破壊電界の関係を示しているが（J. McPherson et al., IEDM04）、材料中の局所電場が強い膜（High-k 材料）は結合が切れやすく、耐圧が低い。そのため、厚膜化する必要があるが、リーク電流が指数的に減少する問題が生じる。
図１５に、比誘電率と電子障壁高さの関係を示すが（XPS measurement by Prof. T. Hattori, INFOS 2003.）、電子障壁が低い High-k 材料を選択することで厚膜化の問題を回避できる。誘電率と電子障壁に相関があり、low-φb 膜ほど高誘電率である。
図１６にＳｉＯ2 のＭＩＭ電流・電圧特性を示し、図１７にＴａ2Ｏ5 のＭＩＭ電流・電圧特性を示す。図１６から、リセット，リードスペックはＳｉＯ2 単層特性に近いが耐圧が持たず、耐圧メインだとリーク電流が低過ぎるのが分かる。即ち、Low-φb 膜との組み合わせ必須である。図１７から、Ｔａ2Ｏ5 の場合、リセット，リードスペックに近づけながら高耐圧化が可能であるのが分かる。即ち、厚いLow-φb 膜／薄いHigh-φb 膜の積層でリーク非対称性、リークスペック及び高耐圧化を同時達成できる。
本計算結果より、ＳｉＯ2 では厚膜化しても耐圧とリーク電流の両立が困難だが、Ｔａ2Ｏ5 は厚膜化でその両立に近づけることができ、前記積層絶縁膜の組み合わせでリーク非対称性含めて要求される各種特性が実現可能となる。
次に、非オーミック素子４４０における絶縁膜４４１の実膜厚範囲について述べる。前記図１４より、単層絶縁膜の比誘電率εと破壊電界Ｅ（ＭＶ／ｃｍ）の関係は以下の式で表される。
Ｅ＝ ２４．５ ×ε-0.51 …（１）
ここで、エッチング加工可能で絶縁破壊しないための実膜厚Ｔ（ｎｍ）と非オーミック素子に印加される電圧Ｖ（Ｖ）の関係は（１）式より以下の式に変形される。
ここで、エッチング加工可能で絶縁破壊しないための実膜厚Ｔ（ｎｍ）と非オーミック素子に印加される電圧Ｖ（Ｖ）の関係は（１）式より以下の式に変形される。
１０Ｗ ＞ Ｔ ＞ Ｖ／（2.45×ε-0.51） …（２）
Ｗ（ｎｍ）は非オーミック素子の横幅であり、エッチング加工可能なアスペクト比を１０以下としている。この式は、不純物絶縁膜及びドット絶縁膜における母材のトータル実膜厚Ｔの範囲を限定するものである。また、このときの不純物及びドットの平均位置を母材の中央から±０．２×Ｔ以内にすることでバイポーラ動作に適した構造となる。
Ｗ（ｎｍ）は非オーミック素子の横幅であり、エッチング加工可能なアスペクト比を１０以下としている。この式は、不純物絶縁膜及びドット絶縁膜における母材のトータル実膜厚Ｔの範囲を限定するものである。また、このときの不純物及びドットの平均位置を母材の中央から±０．２×Ｔ以内にすることでバイポーラ動作に適した構造となる。
この単層膜での関係式を、３層の場合に拡張する。電圧分配とガウスの法則から、誘電率ε1，ε2，ε3、実膜厚Ｔ1，Ｔ2，Ｔ3の各層にそれぞれ印加される電圧Ｖ1，Ｖ2，Ｖ3は以下の関係式で記載される。
Ｖ＝Ｖ１＋Ｖ２＋Ｖ３ …（３）
ε1（Ｖ1／Ｔ1）＝ε2（Ｖ2／Ｔ2）＝ε3（Ｖ3／Ｔ3）＝ …（４）
（２）（３）（４）式より、第１層目が絶縁破壊しないための実膜厚Ｔ1 は、以下の式で表される。
ε1（Ｖ1／Ｔ1）＝ε2（Ｖ2／Ｔ2）＝ε3（Ｖ3／Ｔ3）＝ …（４）
（２）（３）（４）式より、第１層目が絶縁破壊しないための実膜厚Ｔ1 は、以下の式で表される。
Ｔ1 ＞ Ｖ1／（2.45×ε1 -0.51） …（５）
Ｖ1 ＝ Ｖ／｛(ε1/Ｔ1)(Ｔ2/ε2＋Ｔ3/ε3)＋１｝ …（６）
１０Ｗ ＞ Ｔ1＋Ｔ2＋Ｔ3 …（７）
第２、３層目の場合は（６）式の分母の添え字の１，２，３の関係が入れ替わるだけで、（５）（６）式の関係をそのまま適用可能である。これは、本実施例に記載した３層の積層絶縁膜における実膜厚範囲を限定するものである。
Ｖ1 ＝ Ｖ／｛(ε1/Ｔ1)(Ｔ2/ε2＋Ｔ3/ε3)＋１｝ …（６）
１０Ｗ ＞ Ｔ1＋Ｔ2＋Ｔ3 …（７）
第２、３層目の場合は（６）式の分母の添え字の１，２，３の関係が入れ替わるだけで、（５）（６）式の関係をそのまま適用可能である。これは、本実施例に記載した３層の積層絶縁膜における実膜厚範囲を限定するものである。
さらに、ｎ層（但しｎは自然数）の積層膜まで拡張した場合、第ｉ層目が絶縁破壊しないための実膜厚Ｔｉの範囲は以下の通りとなり、３層を超える多層構造であっても（８）（９）（１０）式の限定範囲では高信頼な非オーミック素子構造を実現できる。
本実施例では、主に絶縁材料として酸化物，窒化物の適用例について述べたが、前記３種類の絶縁膜構造の条件を満たす材料において本発明は適用可能であり、シリケート膜、アルミネート膜、酸窒化膜、混合膜及び各種多層膜においてもその有効性が維持される。また、これらの材料の成膜手法に依らず、スパッタ、ＡＬＣＶＤ（Atomic Layer ＣＶＤ）、蒸着及びプラズマＣＶＤ等で形成した膜であっても同様の効果を得ることができる。
さらに、クロスポイントメモリ作製工程では、メタル配線，電極を酸化することなく非オーミック素子側面の加工ダメージ（欠陥）のみ酸化修復する選択酸化が必須となる。そこで、重水（Ｄ2Ｏ）を放電した雰囲気にて加熱を行い、メタル配線・電極を酸化することなく非オーミック素子の絶縁膜側面欠陥を選択酸化することで、ダメージレスなセル構造が完成する。このときの放電条件を、以下に記す。
真空中昇温→Ｄ2Ｏ放電（2.45GHz，100Ｗ，20mTorr）310℃,30分→真空中降温
本実施例で用いたＤ2Ｏ放電による選択酸化は、放電により生成されたＤラジカルによる還元反応と、ＯＤラジカル及びＯラジカルによる酸化反応と、のバランスが材料によって異なる点をうまく使っている手法である。このラジカル雰囲気下での酸化還元のバランスの大小関係は、各構成材料における酸化物生成の自由エネルギーΔＧの大小関係と一致しているため、メタル配線・電極材料のΔＧが非オーミック素子の絶縁膜のΔＧ以上の値を持つ温度範囲でＤ原子とＯ原子の両者を含むラジカル雰囲気にセル構造を曝露することがポイントであり、上記放電条件に限ることなく適宜変化させることが可能である。
本実施例で用いたＤ2Ｏ放電による選択酸化は、放電により生成されたＤラジカルによる還元反応と、ＯＤラジカル及びＯラジカルによる酸化反応と、のバランスが材料によって異なる点をうまく使っている手法である。このラジカル雰囲気下での酸化還元のバランスの大小関係は、各構成材料における酸化物生成の自由エネルギーΔＧの大小関係と一致しているため、メタル配線・電極材料のΔＧが非オーミック素子の絶縁膜のΔＧ以上の値を持つ温度範囲でＤ原子とＯ原子の両者を含むラジカル雰囲気にセル構造を曝露することがポイントであり、上記放電条件に限ることなく適宜変化させることが可能である。
ここで、Ｄ2Ｏの放電条件は、水分圧１〜２００ｍTorr、印加電力１０〜５００Ｗが好ましく、基板温度として室温から７００度の範囲において有効である。更に好ましくは、水分圧１０〜１００ｍTorr、１０〜５０ｍTorr、更には２０〜３０ｍTorrが良い。また、印加電力１００Ｗ以上、基板温度室温から５００度の範囲において、より良好な結果が得られる。さらにまた、放電方法はマイクロ波によるもの以外に、ＲＦを用いた並行平板型によるもの、磁石や電磁石を用いたマグネトロン型のもの、或いはヘリコン波を用いたもの等がある。
また、前記ラジカル雰囲気はＤ2 及びＯ2 、Ｄ2及びＤ2Ｏ、Ｄ2 及びＮＯ、Ｄ2 及びＮ2Ｏなどの混合ガスの放電若しくはそれぞれを独立に放電しても同様の効果を得ることができる。さらに、ラジカルを用いることで低温プロセスが可能となっており、各種メタル汚染を完全に無視することができる。
前記Ｄ2Ｏ放電による選択酸化条件は、Ｈ2Ｏ放電においても同様の効果を得ることができる。但し、Ｄ2Ｏ放電において、周辺材料に取り込まれたＤ原子はＨ原子と異なり質量数の違いから膜中の拡散速度が遅いため、Ｈ原子に比べて新たな欠陥を形成することが少ない。即ち、Ｄ原子を含むセル構造の電気的信頼性は高くなる。
本実施例ではＤ原子とＯ原子の両者を含むラジカル雰囲気の場合について述べたが、各種希ガス（Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅなど）を添加しても同様若しくはそれ以上の効果を得ることができる。例えば、Ｋｒを添加した場合は活性なＯ１Ｄラジカルの励起が促進されるために、非オーミック素子側面の加工ダメージ（欠陥）を効率的に修復することができ、プロセスの目的に応じて希釈ガスを選択するのが好ましいと言える。
このように本実施例によれば、非オーミック素子を用いた不揮発性半導体メモリセルアレイに関して、非オーミック素子が薄膜化及び低温形成可能な絶縁膜であり、その絶縁膜の電子障壁分布、絶縁膜中の欠陥準位及びドットを介してリーク電流の制御を行うことで非オーミック特性を得ることができる。その結果、微細化が可能となり熱劣化の影響が無くなることで読み出し・スイッチング特性の改善、セルの抵抗変化のばらつき等の改善を行うことができる。これにより、動作電流が低く、低消費電力化が可能な大容量不揮発性の抵抗変化メモリを実現することができる。従って、現在の不揮発性メモリの記録密度の壁を打ち破る次世代技術として産業上のメリットは多大である。
（第２の実施例）
本発明の第２の実施例について、ユニポーラ動作向け非オーミック素子構造を考える。
本発明の第２の実施例について、ユニポーラ動作向け非オーミック素子構造を考える。
ここで、ユニポーラ動作向けの絶縁膜構造について、図１８を用いて説明する。ユニポーラ動作向け非オーミック素子構造においても積層型、不純物準位型、ドット型の３種類が好ましい。
図１８（ａ）に示す積層型の特徴は、ＭＩＭ構造の絶縁膜４４１の厚み方向の片側に、電子障壁が小さく誘電率の高い絶縁材料４４２を配置した構造である。この場合、低電界では、高い電子障壁を持つ絶縁膜側でリーク電流を低減し、高電界では誘電率の低い絶縁膜のバンドが優先して曲がることで、リーク電流に電圧極性依存性（リーク電流の非対称性）が現れる。これにより、リード時（ＯＦＦ）とセット、リセット時（ＯＮ）の電流比が単層絶縁膜に比べて増加するだけでなく、整流特性も備えた構造となる。
図１８（ｂ）に示す不純物準位型の特徴は、ＭＩＭ構造の絶縁膜４４１の厚み方向の片側に不純物元素４４３を添加してトラップ準位を生成し、その準位を介したトンネル電流を用いる点である。この場合も、高電界印加で準位を介したトンネル電流が増加し、積層型と同じ効果を得ることができる。
図１８（ｃ）に示すドット型の特徴は、ＭＩＭ構造の絶縁膜４４１の厚み方向の片側に半導体若しくはメタルの微結晶（ドット）４４４を埋め込むことにある。この場合、ドットサイズが数ｎｍまで小さくなると、クーロンブロッケイド効果で伝導帯端若しくはフェルミレベルが上昇して非対称な凹型の電位障壁分布になる。これにより、積層型と同じ効果を得ることができる。このドットサイズは、第１の実施例で記載した０．２〜１．３ｎｍの範囲が好ましい。この範囲は、他の半導体材料、メタル材料の範囲ともおおよそ一致する。
上記絶縁膜構造は単独で用いるだけでなく、それぞれの組み合わせも可能である。また適用材料の組み合わせの一例を以下に示す。
積層絶縁膜 ：下側（Ta2O5,TiO2）×上側（SiO2,SiN,Al2O3）など
不純物絶縁膜：母材（SiO2,SiN,Al2O3,High-k/SiO2）×不純物（Ge,N,Al）など
ドット絶縁膜：母材（SiO2,Al2O3）×ドット（Si,Ge,Al）など
これらの絶縁膜に要求される特性として、第１の実施例で述べたように破壊耐圧が高いことが挙げられる。そこで第１の実施例と同様に、前記絶縁膜の実膜厚範囲について議論する。前記不純物絶縁膜及びドット絶縁膜の全実膜厚Ｔの範囲は第１の実施例に記載した範囲と同じであり、（２）式で表される。またこの時の不純物及びドットの平均位置を母材の中央から±０．２×Ｔより外に配置することでユニポーラ動作に適した構造となる。
不純物絶縁膜：母材（SiO2,SiN,Al2O3,High-k/SiO2）×不純物（Ge,N,Al）など
ドット絶縁膜：母材（SiO2,Al2O3）×ドット（Si,Ge,Al）など
これらの絶縁膜に要求される特性として、第１の実施例で述べたように破壊耐圧が高いことが挙げられる。そこで第１の実施例と同様に、前記絶縁膜の実膜厚範囲について議論する。前記不純物絶縁膜及びドット絶縁膜の全実膜厚Ｔの範囲は第１の実施例に記載した範囲と同じであり、（２）式で表される。またこの時の不純物及びドットの平均位置を母材の中央から±０．２×Ｔより外に配置することでユニポーラ動作に適した構造となる。
次に２層の場合について述べる。（８）〜（10）式でｎ＝２とすると、第１層目が絶縁破壊しないための実膜厚Ｔ１は以下の範囲で表される。
Ｔ1 ＞ Ｖ1／（2.45×ε1 -0.51） …（11）
Ｖ1 ＝ Ｖ／｛(ε1/Ｔ1)(Ｔ2/ε2)＋１｝ …（12）
１０Ｗ ＞ Ｔ1＋Ｔ2 …（13）
Ｗ（ｎｍ）は非オーミック素子の横幅であり、エッチング加工可能なアスペクト比を１０以下としている。第２層目の場合は（12）式の分母の添え字の１，２の関係が入れ替わるだけで、この（11）（12）式の関係をそのまま適用可能である。これらは、本実施例に記載した２層の積層絶縁膜における実膜厚範囲を限定するものであり、高信頼な非オーミック素子構造を実現できる。
Ｖ1 ＝ Ｖ／｛(ε1/Ｔ1)(Ｔ2/ε2)＋１｝ …（12）
１０Ｗ ＞ Ｔ1＋Ｔ2 …（13）
Ｗ（ｎｍ）は非オーミック素子の横幅であり、エッチング加工可能なアスペクト比を１０以下としている。第２層目の場合は（12）式の分母の添え字の１，２の関係が入れ替わるだけで、この（11）（12）式の関係をそのまま適用可能である。これらは、本実施例に記載した２層の積層絶縁膜における実膜厚範囲を限定するものであり、高信頼な非オーミック素子構造を実現できる。
本実施例では、主に絶縁材料として酸化物，窒化物の適用例について述べたが、第１の実施例と同様に、シリケート膜、アルミネート膜、酸窒化膜、混合膜及び各種多層膜においてもその有効性が維持される。また、これらの材料の成膜手法に依らず、スパッタ、ＡＬＣＶＤ、蒸着及びプラズマＣＶＤ等で形成した膜であっても同様の効果を得ることができる。
さらに、クロスポイントメモリ作製工程では、第１の実施例と同様にメタル配線・電極を酸化することなく非オーミック素子側面の加工ダメージ（欠陥）のみ酸化修復する選択酸化が必須となる。そこで、重水（Ｄ2Ｏ）を放電した雰囲気にて加熱を行い、メタル配線・電極を酸化することなく非オーミック素子の絶縁膜側面欠陥を選択酸化することで、ダメージレスなセル構造が完成する。
（変形例）
なお、本発明は上述した各実施例に限定されるものではない。実施例では、基板側から順に非オーミック素子，可変抵抗素子の順に積層したが、これらの積層順序は逆にしても良い。また、非オーミック素子としてのＭＩＭ構造のメタルとしてＳｉを用いることも可能である。
なお、本発明は上述した各実施例に限定されるものではない。実施例では、基板側から順に非オーミック素子，可変抵抗素子の順に積層したが、これらの積層順序は逆にしても良い。また、非オーミック素子としてのＭＩＭ構造のメタルとしてＳｉを用いることも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
現在のＮＡＮＤ型フラッシュメモリ記録密度の限界を大幅に超える、新規固体メモリとしての小型大容量不揮発性メモリを実現することができ、将来のユビキタス社会の実現に向けた小型携帯機器の普及に寄与する。
Claims (10)
- 表面部の一部にメモリ制御回路部が設けられた基板と、
前記基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、互いに平行配置された複数本の配線を含む第１の配線層と、
前記層間絶縁膜の上方に前記第１の配線層とは離間して設けられ、前記第１の配線層とは交差する方向に互いに平行配置された複数本の配線を含む第２の配線層と、
前記第１及び第２の配線層の各交差部にそれぞれ設けられ、絶縁膜及びこの絶縁膜を挟む金属膜を有する非オーミック素子層と、抵抗値の異なる状態を情報として記憶する可変抵抗素子層とが積層された構造を含むメモリセル部と、
を具備し、
前記非オーミック素子層の絶縁膜は、電子障壁と誘電率が異なるｎ層（但しｎは２以上の自然数）の絶縁層を備え、前記非オーミック素子層と前記可変抵抗素子層とが積層される方向に垂直な方向における前記非オーミック素子層の前記絶縁膜の横幅をＷとしたとき、前記絶縁層のうちｉ番目（１≦ｉ≦ｎ）の絶縁層の膜厚Ｔｉの範囲及び前記絶縁膜の横幅Ｗの範囲は、前記非オーミック素子層に印加される電圧をＶ、前記ｉ番目の絶縁層に印加される電圧をＶｉ、前記ｉ番目の絶縁層の誘電率をεｉとするとき、下記の式
- 前記ｎ層は第１層、第２層、第３層の３層を備え、前記非オーミック素子層の絶縁膜の厚み方向の中央部に、該絶縁膜の主材料を含む第１及び第３層よりも電位障壁が小さく誘電率が大きい絶縁材料を含む第２層が挿入されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記ｎ層は第１層、第２層の２層を備え、前記非オーミック素子層の絶縁膜の厚み方向の片側に、該絶縁膜の主材料を含む第１層よりも電位障壁が小さく誘電率が大きい絶縁材料膜を含む第２層が配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 表面部の一部にメモリ制御回路部が設けられた基板と、
前記基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、互いに平行配置された複数本の配線を含む第１の配線層と、
前記層間絶縁膜の上方に前記第１の配線層とは離間して設けられ、前記第１の配線層とは交差する方向に互いに平行配置された複数本の配線を含む第２の配線層と、
前記第１及び第２の配線層の各交差部にそれぞれ設けられ、絶縁膜及びこの絶縁膜を挟む金属膜を有する非オーミック素子層と、抵抗値の異なる状態を情報として記憶する可変抵抗素子層とが積層された構造を含むメモリセル部と、
を具備し、
前記非オーミック素子層の絶縁膜中に欠陥準位を形成する不純物原子が添加されている層を含み、前記非オーミック素子層の絶縁膜はｎ層（但しｎは２以上の自然数）の絶縁層を備え、前記非オーミック素子層と前記可変抵抗素子層とが積層される方向に垂直な方向における前記非オーミック素子層の前記絶縁膜の横幅をＷとしたとき、前記絶縁層のうちｉ番目（１≦ｉ≦ｎ）の絶縁層の膜厚Ｔｉの範囲及び前記絶縁膜の横幅Ｗの範囲は、前記非オーミック素子層に印加される電圧をＶ、前記ｉ番目の絶縁層に印加される電圧をＶｉ、前記ｉ番目の絶縁層の誘電率をεｉとするとき、下記の式
- 前記ｎ層は３層を備え、前記不純物原子は、前記非オーミック素子層の絶縁膜における厚み方向の中央部の層に添加されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
- 前記ｎ層は２層を備え、前記不純物原子は、前記非オーミック素子層の絶縁膜における厚み方向の片側の層に添加されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
- 表面部の一部にメモリ制御回路部が設けられた基板と、
前記基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、互いに平行配置された複数本の配線を含む第１の配線層と、
前記層間絶縁膜の上方に前記第１の配線層とは離間して設けられ、前記第１の配線層とは交差する方向に互いに平行配置された複数本の配線を含む第２の配線層と、
前記第１及び第２の配線層の各交差部にそれぞれ設けられ、絶縁膜及びこの絶縁膜を挟む金属膜を有する非オーミック素子層と、抵抗値の異なる状態を情報として記憶する可変抵抗素子層とが積層された構造を含むメモリセル部と、
を具備し、
前記非オーミック素子層の絶縁膜中に半導体若しくはメタルのドットを含み、前記非オーミック素子層の絶縁膜はｎ層（但しｎは２以上の自然数）の絶縁層を備え、前記非オーミック素子層と前記可変抵抗素子層とが積層される方向に垂直な方向における前記非オーミック素子層の前記絶縁膜の横幅をＷとしたとき、前記絶縁層のうちｉ番目（１≦ｉ≦ｎ）の絶縁層の膜厚Ｔｉの範囲及び前記絶縁膜の横幅Ｗの範囲は、前記非オーミック素子層に印加される電圧をＶ、前記ｉ番目の絶縁層に印加される電圧をＶｉ、前記ｉ番目の絶縁層の誘電率をεｉとするとき、下記の式
- 前記ｎ層は３層を備え、前記半導体若しくはメタルのドットは、前記非オーミック素子層の絶縁膜の厚み方向における中央部の層に設けられていることを特徴とする請求項７記載の不揮発性半導体記憶装置。
- 前記ｎ層は２層を備え、前記半導体若しくはメタルのドットは、前記非オーミック素子層の絶縁膜の厚み方向における片側の層に設けられていることを特徴とする請求項７記載の不揮発性半導体記憶装置。
- 第１の配線層と、
前記第１の配線層上に、絶縁膜及びこの絶縁膜を挟む金属膜を有する非オーミック素子層と抵抗値の異なる状態を情報として記憶する可変抵抗素子層とが積層された構造を有するメモリセル部と、
前記メモリセル部上に設けられた第２の配線層と、
を具備し、
前記非オーミック素子層の絶縁膜は、電子障壁と誘電率の異なる複数層を含むか、該絶縁膜中に欠陥準位を形成する不純物原子を含むか、又は半導体若しくはメタルのドットを含み、前記非オーミック素子層の絶縁膜はｎ層（但しｎは２以上の自然数）の絶縁層を備え、前記非オーミック素子層と前記可変抵抗素子層とが積層される方向に垂直な方向における前記非オーミック素子層の前記絶縁膜の横幅をＷとしたとき、前記絶縁層のうちｉ番目（１≦ｉ≦ｎ）の絶縁層の膜厚Ｔｉの範囲及び前記絶縁膜の横幅Ｗの範囲は、前記非オーミック素子層に印加される電圧をＶ、前記ｉ番目の絶縁層に印加される電圧をＶｉ、前記ｉ番目の絶縁層の誘電率をεｉとするとき、下記の式
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