JP2021089905A - 半導体記憶装置 - Google Patents

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健 長友
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健 長友
達雄 泉
Tatsuo Izumi
達雄 泉
鈴木　亮太
Ryota Suzuki
亮太 鈴木
拓也 西川
Takuya Nishikawa
拓也 西川
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Abstract

【課題】電荷保持膜のプロセスダメージを回避できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に積層された複数の第１電極層と、前記複数の第１電極層から見て前記第１方向に積層された複数の第２電極層と、前記複数の第１電極層を前記第１方向に貫く第１柱状体と、前記複数の第２電極層を前記第１方向に貫き、前記第１柱状体に接続された第２柱状体と、前記第１柱状体と前記第２柱状体との間の接続部を囲む島状のスペーサ膜と、を備える。【選択図】図１

Description

実施形態は、半導体記憶装置に関する。
メモリセルを３次元配置した半導体記憶装置の開発が進められている。例えば、ＮＡＮＤ型不揮発性記憶装置は、導電層上に積層された複数の電極層と、複数の電極層を貫いて延びるメモリホール内に設けられた半導体膜および電化保持膜を含み、メモリホールが電極層を貫く部分にメモリセルが配置される。このような記憶装置は、電極層の積層数を増やすことにより、その記憶容量を大きくすることができる。しかしながら、電極層の積層数が増えると共に、複数の電極層を貫くメモリホールを形成することが難しくなる。
これに対し、複数の第１電極層を貫く第１メモリホールを形成し、さらに、第１電極層上に積層された複数の第２電極層を貫き、第１メモリホールに連通する第２メモリホールを形成する方法を用いることができる。これにより、積層数が大きい電極層を貫くメモリホールを形成するためのエッチングの難度は軽減されるが、第２メモリホールの位置ずれに起因して、第１メモリホール内に形成された電荷保持膜が、プロセスダメージを受ける場合がある。
特開２００９−１３５３２４号公報
実施形態は、電荷保持膜のプロセスダメージを防ぐことができる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１方向に積層された複数の第１電極層と、前記複数の第１電極層から見て前記第１方向に積層された複数の第２電極層と、前記複数の第１電極層を前記第１方向に貫く第１柱状体と、前記複数の第２電極層を前記第１方向に貫き、前記第１柱状体に接続された第２柱状体と、前記第１柱状体と前記第２柱状体との間の接続部を囲む島状のスペーサ膜と、を備える。
第１実施形態に係る記憶装置を模式的に示す斜視図である。 第１実施形態に係る記憶装置を示す模式断面図である。 第１実施形態に係る記憶装置の製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 第１実施形態に係る記憶装置の特性を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る記憶装置１を模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型フラシュメモリ装置であり、３次元配置されたメモリセルを含む。なお、図１では、記憶装置１の構造を示すために、絶縁膜を省略している。
図１に示すように、記憶装置１は、複数の第１電極層（以下、選択ゲートＳＧＳおよびワード線ＷＬ１）と、複数の第２電極層（以下、ワード線ＷＬ２および選択ゲートＳＧＤ）と、柱状体ＰＢ１と、柱状体ＰＢ２と、を含む。
選択ゲートＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２および選択ゲートＳＧＤは、例えば、ソース層ＳＬの上に積層される。ソース層ＳＬは、例えば、シリコン基板（図示しない）に設けられたＰ形ウェルである。また、ソース層ＳＬは、シリコン基板上に層間絶縁膜（図示しない）を介して設けられた金属層やポリシリコン層であっても良い。
第１柱状体ＰＢ１は、選択ゲートＳＧＳおよびワード線ＷＬ１を貫いて、積層方向（Ｚ方向）に延びる。第２柱状体ＰＢ２は、ワード線ＷＬ２および選択ゲートＳＧＤを貫いてＺ方向に延びる。
記憶装置１は、スペーサ膜２０と、ビット線ＢＬと、をさらに備える。スペーサ膜２０は、柱状体ＰＢ１と柱状体ＰＢ２との間の接続部ＪＰ（図２参照）を島状に囲むように設けられる。言い換えると、第１柱状体ＰＢ１と第２柱状体ＰＢ２との間に配置されるスペーサ膜２０は、隣接する第１柱状体ＰＢ１と第２柱状体ＰＢ２との間に配置されるスペーサ膜２０とは分離されて配置される。ビット線ＢＬは、柱状体ＰＢ２に含まれる半導体膜ＳＦ（図２参照）に接続プラグＶＢを介して電気的に接続される。
図２は、第１実施形態に係る記憶装置１を示す模式断面図である。図２には、柱状体ＰＢ１およびＰＢ２の断面構造が示されている。
図２に示すように、記憶装置１は、メモリ膜ＭＦと、半導体膜ＳＦと、絶縁性コアＣＡと、を含む。メモリ膜ＭＦ、半導体膜ＳＦおよび絶縁性コアＣＡは、選択ゲートＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２および選択ゲートＳＧＤを貫いてＺ方向に延在する。例えば、メモリ膜ＭＦ、半導体膜ＳＦおよび絶縁性コアＣＡを一体と見なせば、柱状体ＰＢ１は、接続部ＪＰよりも下の部分であり、柱状体ＰＢ２は、接続部ＪＰよりも上の部分である。
絶縁性コアＣＡは、例えば、Ｚ方向に延びる酸化シリコンである。半導体膜ＳＦは、例えば、ポリシリコン膜であり、絶縁性コアＣＡを覆うように設けられる。半導体膜ＳＦは、柱状体ＰＢ１の底面においてソース層ＳＬに接する。
メモリ膜ＭＦは、半導体膜ＳＦの側面を覆うように設けられる。メモリ膜ＭＦは、電荷保持機能を有する絶縁膜である。例えば、メモリセルＭＣは、柱状体ＰＢ１とワード線ＷＬ１とが交差する部分、および、柱状体ＰＢ２とワード線ＷＬ２とが交差する部分に設けられる。メモリ膜ＭＦは、ワード線ＷＬ１と半導体膜ＳＦとの間、および、ワード線ＷＬ２と半導体膜ＳＦとの間にそれぞれ位置する部分を含み、メモリセルＭＣの電荷保持部として機能する。なお、メモリ膜ＭＦは、導電性膜の周りを絶縁膜で取り囲んだフローティングゲート構造としてもよい。
記憶装置１は、層間絶縁膜１３、１５、２３および２５を含む。層間絶縁膜１３は、ソース層ＳＬと選択ゲートＳＧＳとの間に設けられ、層間絶縁膜１５は、隣接するワード線ＷＬ１の間に設けられる。層間絶縁膜２３は、ワード線ＷＬ１とワード線ＷＬ２との間において、スペーサ膜２０を囲むように設けられる。層間絶縁膜１５は、隣接するワード線ＷＬ２の間に設けられる。
図２に示すように、スペーサ膜２０は、柱状体ＰＢ１と柱状体ＰＢ２との間の接続部ＪＰを囲むように設けられる。例えば、スペーサ膜２０のＸ方向における幅ＷＳ１は、第１柱状体ＰＢ１のワード線ＷＬ１を貫く部分における幅ＷＴ１より大きい。 また、接続部ＪＰのＸ方向における最小幅ＷＪは、柱状体ＰＢ１のワード線ＷＬ１を貫く部分における幅ＷＴ１よりも狭い。ここで、柱状体ＰＢ１の幅ＷＴ１は、複数のワード線ＷＬ１のうちの接続部に最近接したワード線ＷＬ１を貫く部分の幅である。
また、接続部ＪＰの最小幅ＷＪ１は、柱状体ＰＢ１の幅ＷＢ１よりも狭い。柱状体ＰＢ１の幅ＷＢ１は、例えば、柱状体ＰＢ１の下端に最も近接したワード線ＷＬ１もしくは選択ゲートＳＧＳを貫く部分の幅である。この例では、幅ＷＢ１は、選択ゲートＳＧＳを貫く部分の幅である。
例えば、柱状体ＰＢ１および接続部ＪＰのＸ−Ｙ断面が略円形であれば、接続部ＪＰの外径ＷＪ１は、柱状体ＰＢ１の外径ＷＴ１およびＷＢ１よりも小さい。
次に、図３〜図１０を参照して、第１実施形態に係る記憶装置１の製造方法を説明する。図３（ａ）〜図６（ｂ）、図７、図８（ａ）、図８（ｂ）、図９および図１０は、記憶装置１の製造過程を示す模式断面図である。
図３（ａ）に示すように、ソース層ＳＬの上に層間絶縁膜１３、１５、２３および犠牲膜１７を積層する。層間絶縁膜１５および犠牲膜１７は、層間絶縁膜１３の上に交互に積層される。さらに、複数の犠牲膜１７のうちの最も上に位置する犠牲膜１７Ｔの上に層間絶縁膜２３を形成する。層間絶縁膜１３、１５および２３は、例えば、シリコン酸化膜である。犠牲膜１７は、例えば、シリコン窒化膜である。
続いて、層間絶縁膜２３の上面からソース層ＳＬに至る深さを有するメモリホールＭＨ１を形成する。メモリホールＭＨ１は、例えば、ＲＩＥ（Reactive Ion Etching）を用いて層間絶縁膜１３、１５、２３および犠牲膜１７を選択的に除去することにより形成される。
図３（ｂ）に示すように、メモリホールＭＨ１を埋め込むように、犠牲膜３３を形成する。犠牲膜３３は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるアモルファスシリコン膜である。
図４（ａ）に示すように、犠牲膜３３をエッチバックし、メモリホールＭＨ１の上部にリセス部ＲＣを形成する。リセス部ＲＣは、その底面が犠牲膜１７Ｔよりも上方のレベルに位置するように形成される。
図４（ｂ）に示すように、例えば、等方性のドライエッチングを用いて層間絶縁膜２３をエッチングし、リセス部ＲＣを横方向に拡張する。つまり、リセス部ＲＣの幅は、メモリホールＭＨ１の幅より大きい。また、メモリホールＭＨ１のＸ−Ｙ断面が、例えば、略円形であれば、リセス部ＲＣの中心は、メモリホールＭＨの中心と一致する。
図５（ａ）に示すように、リセス部ＲＣの内面を覆うスペーサ膜２０を形成する。スペーサ膜２０には、犠牲膜３３とは異なる材料を用いる。スペーサ膜２０には、例えば、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ）、窒化シリコン（ＳｉＮ）、不純物を添加したポリシリコン、不純物を添加したアモルファスシリコンもしくは炭化シリコン（ＳｉＣ）を用いることができる。
図５（ｂ）に示すように、リセス部ＲＣの内壁に接する部分を残して、スペーサ膜２０をエッチバックする。例えば、異方性ＲＩＥを用いて層間絶縁膜２３の上面に堆積された部分および犠牲膜３３の上に堆積された部分を除去する。これにより、例えば、リセス部ＲＣの内壁に沿ったリング状のスペーサ膜２０が残される。
層間絶縁膜２３の上に堆積されるスペーサ膜２０の厚さＴＳ（図５（ａ）参照）は、リセス部ＲＣの内部に空間を残し、且つ、エッチング後のリセス部ＲＣの最小幅ＷＪ２が、メモリホールＭＨ１の幅ＷＴ２およびＷＢ２よりも狭くなるように設定される。ここで、メモリホールＭＨ１のＸ−Ｙ断面が略円形であるとすれば、最初幅ＷＪ２は、リング状のスペーサ膜２０の内径である。また、メモリホールＭＨ１の幅ＷＴ２は、犠牲膜１７Ｔを貫く部分の内径であり、幅ＷＢ２は、メモリホールＭＨ１の底面に最近接した犠牲膜１７Ｂを貫く部分の内径である。
図６（ａ）に示すように、犠牲膜３５をリセス部ＲＣを埋め込むように形成する。犠牲膜３５は、例えば、アモルファスシリコン膜である。
図６（ｂ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて犠牲膜３５を研磨し、層間絶縁膜２３を露出させる。これにより、犠牲膜３５のうちのリセス部ＲＣを埋め込んだ部分を残して、犠牲膜３５を除去することができる。
図７に示すように、層間絶縁膜２３および犠牲膜３５の上に層間絶縁膜２５および犠牲膜２７を交互に積層する。層間絶縁膜２５は、例えば、シリコン酸化膜であり、犠牲膜２７は、例えば、シリコン窒化膜である。さらに、複数の層間絶縁膜２５のうちの最上層である層間絶縁膜２５Ｔの上面から犠牲膜３５に連通するメモリホールＭＨ２を形成する。
図８（ａ）に示すように、メモリホールＭＨ２を介して、犠牲膜３５および犠牲膜３３を選択的に除去し、メモリホールＭＨ１とメモリホールＭＨ２とが一体となったメモリホールＭＨを形成する。その後、メモリホールＭＨの内面上にメモリ膜ＭＦを形成する。
ワード線ＷＬの積層数が多い場合は、このように、メモリホールＭＨ１とメモリホールＭＨ２を別々に形成し、最終的に１つのメモリホールＭＨとすることが好ましい。これにより、多数のワード線ＷＬを貫くメモリホールＭＨを形成する際のエッチング等の難度を軽減することができる。
図８（ｂ）は、メモリホールＭＨのＸ−Ｙ断面を示す模式図である。図８（ｂ）に示すように、メモリ膜ＭＦは、メモリホールＭＨの内面上に、ブロック絶縁膜ＦＬ１、電荷保持膜ＦＬ２およびトンネル絶縁膜ＦＬ３を順に積層した構造を有する。ブロック絶縁膜ＦＬ１およびトンネル絶縁膜ＦＬ３は、例えば、シリコン酸化膜である。電荷保持膜ＦＬ２は、例えば、シリコン窒化膜である。ブロック絶縁膜ＦＬ１は、例えば、金属酸化物を含んでも良い。
図９に示すように、メモリホールＭＨの底面において、メモリ膜ＭＦのうちのソース層ＳＬ上に形成された部分を選択的に除去する。メモリ膜ＭＦは、例えば、異方性ＲＩＥを用いて選択的に除去される。
図１０に示すように、半導体膜ＳＦを、メモリ膜ＭＦが形成されたメモリホールＭＨの内面を覆うように形成する。半導体膜ＳＦは、例えば、ポリシリコン膜であり、メモリ膜ＭＦに接するように形成される。また、半導体膜ＳＦは、メモリホールＭＨの底面において、ソース層ＳＬに接する。
さらに、メモリホールＭＨの内部を埋め込むように、絶縁性コアＣＡを形成する。絶縁性コアＣＡは、例えば、ＣＶＤを用いて堆積される酸化シリコンである。さらに、犠牲膜１７および２５を選択的に除去し、金属層に置き換えることにより、ワード線ＷＬ１、ＷＬ２、選択ゲートＳＧＳおよびＳＧＤを形成する。
図１１（ａ）および（ｂ）は、第１実施形態に係る記憶装置１の特性を示す模式断面図である。図１１（ａ）は、比較例に係る記憶装置２において、メモリ膜ＭＦを選択的に除去する過程を示す模式断面図である。図１１（ｂ）は、記憶装置１のメモリ膜ＭＦを選択的に除去する過程を示す模式断面図である。
図１１（ａ）に示すように、記憶装置２は、スペーサ膜２０を含まない。さらに、図１１（ａ）には、メモリホールＭＨ１に対して、メモリホールＭＨ２が位置ずれしている状態を示している。
図１１（ａ）に示すように、メモリホールＭＨ１の内壁の一部が、メモリホールＭＨ２の位置ずれにより、メモリホールＭＨ２を通して露出されている。このような状態において、メモリホールＭＨ２の開口側からＲＩＥによりメモリ膜ＭＦを除去すると、メモリホールＭＨ１の内壁の一部がイオン衝撃を受ける。このため、メモリホールＭＨ１の内壁上に形成されたメモリ膜ＭＦの一部にダメージ領域が形成され、メモリセルＭＣにおける電荷保持機能の劣化、および、リーク電流の増加などの不具合を生じさせる。
これに対し、図１１（ｂ）に示す記憶装置１では、スペーサ膜２０によりメモリホールＭＨ１の内壁が遮蔽され、メモリホールＭＨ２の開口側からは見えない構成となっている。このため、メモリホールＭＨ１の内壁上に形成されたメモリ膜は、ソース層ＳＬ上のメモリ膜ＭＦの除去の際に、スペーサ膜２０により保護される。また、スペーサ膜２０の表面上に形成されたメモリ膜ＭＦの一部は、イオン衝撃によりダメージを受けるが、この領域に設けられたメモリ膜ＭＦは電気的に機能しないので、記憶装置１の動作に影響することはない。
このように、本実施形態に係る記憶装置１では、メモリホールＭＨ１とメモリホールＭＨ２との間の接続部にスペーサ膜２０を設けることにより、メモリホールＭＨ１の内壁上に形成されるメモリ膜ＭＦを保護し、メモリセルＭＣの特性の劣化を防ぐことができる。
また、図１１（ｂ）に示すように、メモリホールＭＨ２がメモリホールＭＨ１に対して位置ずれした場合、メモリホールＭＨ１とメモリホールＭＨ２とをつなぐ開口の幅が狭くなる。このため、メモリホールＭＨの内面にメモリ膜ＭＦおよび半導体膜ＳＦを形成する過程（図１０参照）において、メモリホールＭＨ１とメモリホールＭＨ２との間が閉塞される恐れがある。したがって、メモリホールＭＨ１のＸ方向およびＹ方向の幅（例えば、内径）は、メモリホールＭＨ２のＸ方向およびＹ方向の幅よりも広く形成されることが好ましい。言い換えれば、柱状体ＰＢ１のＸ方向およびＹ方向の幅（例えば、外径）は、柱状体ＰＢ２のＸ方向およびＹ方向の幅よりも広いことが好ましい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…記憶装置、 １３、１５、２３、２５、２５Ｔ…層間絶縁膜、 １７、１７Ｂ、１７Ｔ、２７、３３、２５…犠牲膜、 ２０…スペーサ膜、 ＢＬ…ビット線、 ＣＡ…絶縁性コア、 ＦＬ１…ブロック絶縁膜、 ＦＬ２…電荷保持膜、 ＦＬ３…トンネル絶縁膜、 ＪＰ…接続部、 ＭＣ…メモリセル、 ＭＦ…メモリ膜、 ＭＨ、ＭＨ１、ＭＨ２…メモリホール、 ＰＢ１、ＰＢ２…柱状体、 ＲＣ…リセス部、 ＳＦ…半導体膜、 ＷＬ、ＷＬ１、ＷＬ２…ワード線、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＳＬ…ソース層、 ＶＢ…接続プラグ

Claims (7)

  1. 第１方向に積層された複数の第１電極層と、
    前記複数の第１電極層から見て前記第１方向に積層された複数の第２電極層と、
    前記複数の第１電極層を前記第１方向に貫く第１柱状体と、
    前記複数の第２電極層を前記第１方向に貫き、前記第１柱状体に接続された第２柱状体と、
    前記第１柱状体と前記第２柱状体との間の接続部を囲む島状のスペーサ膜と、
    を備える半導体記憶装置。
  2. 前記スペーサ膜に囲まれた前記接続部における前記第１方向に直交する第２方向の最小幅は、前記複数の第１電極層を貫く部分における前記第１柱状体の前記第２方向の幅よりも狭い請求項１記載の半導体記憶装置。
  3. 前記スペーサ膜における前記第１方向に直交する第２方向の幅は、前記第１柱状体の前記第２方向の幅より広い請求項１または２に記載の半導体記憶装置。
  4. 前記第１方向に直交する断面における前記第１柱状体は、略円形の形状を有し、前記断面における前記第１柱状体の中心は、前記第１方向に直交する断面における前記スペーサ膜の中心と略一致する請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記第１柱状体は、前記複数の第１電極層のうちの前記接続部から最も離れた第１電極層を貫く部分において、前記接続部の前記最小幅よりも狭い前記２方向の幅を有する請求項１〜４のいずれか１つに記載の半導体記憶装置。
  6. 前記第２柱状体の前記第２方向の幅は、前記第１柱状体の前記第２方向の幅よりも小さい請求項１〜５のいずれか１つに記載の半導体記憶装置。
  7. 前記第１柱状体および前記接続部は、前記第１方向に延びる絶縁性コアと、前記絶縁性コアを囲み前記第１方向に延びる半導体膜と、を含み、
    前記第１柱状体における前記半導体膜の外径は、前記接続部における前記半導体膜の外径の最小値よりも大きい請求項１〜６のいずれか１つに記載の半導体記憶装置。
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