TWI433362B - Nonvolatile semiconductor memory device - Google Patents

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TWI433362B
TWI433362B TW097140479A TW97140479A TWI433362B TW I433362 B TWI433362 B TW I433362B TW 097140479 A TW097140479 A TW 097140479A TW 97140479 A TW97140479 A TW 97140479A TW I433362 B TWI433362 B TW I433362B
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Hiroyuki Nagashima
Koichi Kubo
Hirofumi Inoue
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Toshiba Kk
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Description

非揮發性半導體記憶裝置
本發明係關於使用可變電阻元件之非揮發性半導體記憶裝置。
以往，作為電可重寫之非揮發性記憶體，將具有浮動閘極構造之記憶單元NAND連接或NOR連接而構成記憶單元陣列之快閃記憶體為眾所周知。又，作為具有非揮發性且可施行高速之隨機存取之記憶體，強電介質記憶體亦屬已知。
另一方面，作為謀求記憶單元之進一步之微細化之技術，有在記憶單元使用可變電阻元件之電阻變化型記憶體之提案。作為可變電阻元件，已知有藉由硫屬化合物之結晶/非晶化之狀態變化而使電阻值變化之相變化記憶體元件、利用穿隧磁阻效應之電阻變化之MRAM元件、以導電性聚合物形成電阻元件之聚合物強介電性RAM(PFRAM)之記憶體元件、及藉由電氣脈衝施加而引起電阻變化之RRAM元件等(專利文獻1)。
此電阻變化型記憶體可換成電晶體而藉由肖特基二極體與電阻變化元件之串聯電路構成記憶單元，故具有積層容易而可藉由3維構造化，謀求進一步之高積體化之優點(專利文獻2)。
[專利文獻1]日本特開2006-344349號、段落0021
[專利文獻2]日本特開2005-522045號
然而，在上述以往之電阻變化型記憶體中，雖藉由從外部供應之能量，使內部之電阻值變化，但在單元狀態之安定性及資料保持性方面，實際情況是仍未達實用階段之地步。
本發明之目的在於提供一種使用新的可變電阻元件並提高單元狀態之安定性及資料保持性之非揮發性半導體記憶裝置。
本發明之一態樣之非揮發性半導體記憶裝置之特徵在於包含：複數第1布線；複數第2布線，其係與此等複數第1布線交叉；記憶單元，其係包含可變電阻元件者，該可變電阻元件係在前述第1及第2布線之交叉部連接於兩布線間，利用電阻值之變化記憶資訊；及保護膜，其係覆蓋前述可變電阻元件之側面，抑制在前述可變電阻元件側面之陽離子移動。
本發明之另一態樣之非揮發性半導體記憶裝置之特徵在於包含：複數第1布線；複數第2布線，其係與此等複數第1布線交叉；記憶單元，其係包含可變電阻元件者，該可變電阻元件係在前述第1及第2布線之交叉部連接於兩布線間，利用電阻值之變化記憶資訊；及保護膜，其係覆蓋前述可變電阻元件之側面，抑制在前述可變電阻元件側面之還原反應、氧化反應及陰離子移動之至少一者。
 [發明之效果]
依據本發明，可提供一種使用新的可變電阻元件並提高單元狀態之安定性及資料保持性之非揮發性半導體記憶裝置。
以下，參照圖式說明本發明之實施型態。
[第1實施型態]
[全體構成]
圖1係有關本發明第1實施型態之非揮發性記憶體之方塊圖。
此非揮發性記憶體係包含將使用後述之ReRAM(可變電阻元件)之記憶單元配置成矩陣狀之記憶單元陣列1。在鄰接於記憶單元陣列1之位元線BL方向之位置設有控制記憶單元陣列1之位元線BL，並施行記憶單元之資料拭除、對記憶單元寫入資料及由記憶單元讀出資料之行控制電路2。又，在鄰接於記憶單元陣列1之字元線WL方向之位置設有選擇記憶單元陣列1之字元線WL，並施加記憶單元之資料拭除、對記憶單元寫入資料及由記憶單元讀出資料所需之電壓之列控制電路3。
資料輸出入緩衝器4係經由I/O線連接於未圖示之外部之主機，施行寫入資料之接收、拭除命令之接收、讀出資料之輸出、位址資料及命令資料之接收。資料輸出入緩衝器4將接收到之寫入資料送至行控制電路2，接收由行控制電路2讀出之資料而輸出至外部。由外部供應至資料輸出入緩衝器4之位址係經由位址暫存器5被送至行控制電路2及列控制電路3。又，由主機被供應至資料輸出入緩衝器4之命令被送至命令介面6。命令介面6係接收來自主機之外部控制信號，判斷輸入至資料輸出入緩衝器4之資料為寫入資料、或命令或位址。若為命令，則將其轉送至狀態機器7作為接收命令信號。狀態機器7係用於施行此非揮發記憶體全體之管理，受理來自主機之命令，施行讀出、寫入、拭除、資料之輸出入管理等。又，外部之主機也可接收狀態機器7所管理之狀態資訊，判斷動作結果。又，此狀態資訊也可利用於寫入、拭除之控制。
脈衝產生器9被狀態機器7所控制。脈衝產生器9可藉由此控制，輸出任意之電壓、任意之時點之脈衝。在此，所形成之脈衝可轉送至行控制電路2及列控制電路3所選擇之任意布線。
又，記憶單元陣列1以外之週邊電路元件可形成於形成在布線層之記憶單元陣列1之正下方之Si基板，藉此，也可使此非揮發記憶體之晶片面積大致等於記憶單元陣列1之面積。
[記憶單元陣列及其週邊電路]
圖2係記憶單元陣列1之一部分之立體圖，圖3係在圖2之I-I'線切斷而在箭號方向所見之1個記憶單元份之剖面圖。
平行地配設字元線WL0~WL2作為複數條第1布線，與此交叉而平行地配設位元線BL0~BL2作為複數條第2布線，在此等各交叉部，以被兩布線夾持方式配置記憶單元MC。第1及第2布線以耐熱，且電阻值低之材料為宜，例如可使用W、WSi、NiSi、CoSi等。
記憶單元MC如圖3所示，係由可變電阻元件VR與非歐姆元件NO之串聯連接電路所構成。
作為可變電阻元件VR，使用可藉由電壓施加而經由電流、熱、化學能等使電阻值變化之元件，在上下配置有執行作為障壁金屬及接著層之功能之電極EL1、EL2。作為電極材料，可使用Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等。又，也可***可使定向性均勻之金屬膜。再者，也可另行***緩衝層、障壁金屬層、接著層等。
可變電阻元件VR係含有作為過渡元素之陽離子之複合化合物，可使用藉由陽離子之移動而使電阻值變化者(ReRAM)。
圖4及圖5係表示此可變電阻元件之例之圖。圖4所示之可變電阻元件VR係在電極層11、13間配置記錄層12。記錄層12係由至少具有2種陽離子元素之複合化合物所構成。陽離子元素之至少1種係具有不被完全充滿電子之d軌道之過渡元素，且鄰接之陽離子元素間之最短距離為0.32nm以下。具體上，以化學式AxMyXz(A與M為互異之元素)表示，例如係由具有尖晶石構造(AM2 O4 )、鈦鐵礦構造(AMO3 )、銅鐵礦構造(AMO2 )、LiMoN2 構造(AMN2 )、黑鎢礦構造(AMO4 )、橄欖石構造(A2 MO4 )、荷蘭晶石構造(AxMO2 )、錳氧化礦構造(AxMO2 )、鈣鈦礦構造(AMO3 )等結晶構造之材料所構成。
在圖4之例中，A為Zn，M為Mn，X為O。記錄層12內之小白圓表示擴散離子(Zn)，大白圓表示陰離子(O)，小黑圓表示過渡元素離子(Mn)。記錄層12之初始狀態為高電阻狀態，但使電極層11處於固定電位，將負電壓施加至電極層13側時，記錄層12中之擴散離子之一部分會向電極層13側移動，記錄層12中之擴散離子對陰離子會相對地減少。向電極層13側移動之擴散離子會由電極層13接收到電子，而析出作為金屬，故形成金屬層14。在記錄層12之內部，陰離子過剩，結果使記錄層12內之過渡元素離子之價數上升。藉此，記錄層12因載子之注入而具有電子傳導性，而完成設定動作。關於再生，只要通以不使構成記錄層12之材料發生電阻變化之程度之微小之電流值即可。為了將程式狀態(低電阻狀態)復位成初始狀態(高電阻狀態)，例如只要對記錄層12通以大電流充分時間而施行焦耳加熱，以促進記錄層12之氧化還原反應即可。又，藉由施加與設定時相反方向之電場，也可施行復位動作。
圖5之例係以第1化合物層15a與第2化合物層15b形成夾在電極層11、13之記錄層15。第1化合物層15a係以配置於電極層11側之化學式AxM1yX1z表記。第2化合物層15b係配置於電極層13側，具有可收容第1化合物層15a之陽離子元素之空隙。
在圖5之例中，第1化合物層15a之A為Mg、M1為Mn、X1為O。在第2化合物層15b中，含有以黑圓表示之Ti作為過渡元素離子。又，第1化合物層15a內之小白圓表示擴散離子(Mg)，大白圓表示陰離子(O)，二重圓表示過渡元素離子(Mn)。又，第1化合物層15a與第2化合物層15b也可積層成2層以上之複數層。
在此可變電阻元件VR中，以第1化合物層15a為陽極側，第2化合物層15b為陰極側之方式，將電位供應至電極層11、13，使記錄層15產生電位斜度時，第1化合物層15a內之擴散離子之一部分會在結晶中移動，進入陰極側之第2化合物層15b內。在第2化合物層15b之結晶中，具有可收容擴散離子之空隙部位，故由第1化合物層15a側移動來之擴散離子可收容於此空隙部位。因此，第1化合物層15a內之過渡元素離子之價數上升，第2化合物層15b內之過渡元素離子之價數減少。若假設在初始狀態，第1及第2化合物層15a、15b處於高電阻狀態，則由於第1化合物層15a內之擴散離子之一部分在第2化合物層15b內移動，在第1及第2化合物之結晶中會產生傳導載子，可使兩者均具有電導性。又，為了將程式狀態(低電阻狀態)復位成拭除狀態(高電阻狀態)，與前例同樣地，只要對記錄層15通以大電流充分時間而施行焦耳加熱，以促進記錄層15之氧化還原反應即可。又，藉由施加與設定時相反方向之電場，也可施行復位動作。
非歐姆元件NO例如如圖6所示，係由(a)肖特基二極體、(b)PN接合二極體、(c)PIN二極體等各種二極體、(d)MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)構造、(e)SIS構造(Silicon-Insulator-Silicon：矽-絕緣體-矽)等所構成。在此，也可***形成障壁金屬層、接著層之電極EL2、EL3。又，使用二極體之情形，在其特性上，可施行單極性動作，又，在MIM構造、SIS構造等之情形，可施行雙極性動作。又，非歐姆元件NO與可變電阻元件VR之配置既可使上下與圖3相反，也可使非歐姆元件NO之極性上下反轉。
又，如圖7所示，也可採用將上述記憶體構造積層複數層之三維構造。圖8係表示圖7之II-II'剖面之剖面圖。圖示之例係由單元陣列層MA0~MA3構成之4層構造之記憶單元陣列，字元線WL0j被其上下之記憶單元MC0、MC1所共有，位元線BL1i被其上下之記憶單元MC1、MC2所共有，字元線WL1j被其上下之記憶單元MC2、MC3所共有。又，也可不採用此種布線/單元/布線/單元之重複，而如布線/單元/布線/層間絕緣膜/布線/單元/布線般，在單元陣列間介隔有層間絕緣膜。
又，記憶單元陣列1也可分成幾個記憶單元群之MAT。前述之行控制電路2及列控制電路3既可依照各MAT、各磁區﹑或各單元陣列層MA設置，也可由此等所共有。又，為削減面積，也可由複數位元線BL所共有。
圖9係含有一段上述之記憶體構造之非揮發記憶體之剖面圖。又，在本例中，以第1布線為位元線BL，第2布線為字元線WL加以說明，與圖2所說明之位元線BL及字元線WL之關係相反，但與本發明之本質無關。在形成井22之矽基板21上，形成有構成週邊電路之電晶體之雜質擴散層23及閘極電極24。在其上沈積第1層間絕緣膜25。在此第1層間絕緣膜25上，適宜地形成到達矽基板21之表面之通路26。在第1層間絕緣膜25上，例如以W等低電阻金屬形成構成記憶單元陣列之第1布線之位元線BL之第1金屬27。在此第1金屬27之上層，形成障壁金屬28。又，也可在此第1金屬27之下層形成障壁金屬。此等障壁金屬可藉由Ti及TiN之雙方或一方形成。在障壁金屬28之上方形成有二極體等非歐姆元件29。此非歐姆元件29上，依序形成有第1電極30、可變電阻元件31及第2電極32。藉此，將障壁金屬28至第2電極32構成作為記憶單元MC。又，既可在第1電極30之下部及第2電極32之上部***障壁金屬，也可在上部電極30之下側及下部電極之上側***障壁金屬、接著層等。在此，記憶單元MC之側面被作為離子移動抑制膜之保護膜33所覆蓋，鄰接之記憶單元MC與記憶單元MC之間被第2層間絕緣膜34及第3層間絕緣膜35所填埋(但第2層間絕緣膜34在圖9中未圖示)。另外，在記憶單元陣列之各記憶單元MC上，形成有構成向與位元線BL正交之方向延伸之第2布線之字元線WL之第2金屬36。在其上，形成第4層間絕緣膜37及金屬布線層38，形成可變電阻記憶體之非揮發記憶體。又，為了實現多層構造，只要將障壁金屬28至第2電極32之積層與記憶單元MC間之保護膜33及第2、第3間絕緣膜34、35之形成重複必要之層數份即可。
圖10A~圖10C係表示上述之非揮發記憶體之程序流程。在矽基板21上，首先執行用於形成構成必要之週邊電路之電晶體等之FEOL(Front End Of Line:線前段)程序(S1)，在其上沈積第1層間絕緣膜25(S2)。又，通路26也可預先在此作成。
接著，形成第1金屬27以後之上層部。
圖11~圖17係依照製程順序表示上層部之形成製程之立體圖。一面適宜地參照此等圖11~圖17，一面說明上層部之形成程序。
如上所述，形成第1層間絕緣膜25及通路26後，依序在其上執行作為記憶單元陣列之第1金屬27之層27a之沈積(S3)、作為障壁金屬28之層28a之形成(S4)、作為非歐姆元件29之層29a之沈積(S5)、作為第1電極30之層30a之沈積(S6)、作為可變電阻元件31之層31a之沈積(S7)、及作為第2電極32之層32a之沈積(S8)。藉由以上之製程，形成圖11所示之上層部之積層構造。
在此，作為可變電阻元件31之層31a，可列舉如NiO、TiO、WO之2元系金屬氧化膜、如Z nmnO、MgMnO之3元系金屬氧化膜等，2元系金屬氧化膜之情形，氧化時，Rset(Set時之電阻)會增加，還原時，Rset會減少。故將此金屬氧化膜氧化、還原時，可謀求Rset之最適化。又，氧化可變電阻元件材料之側壁時，可避免進一步之氧化，獲得安定之Rset。又，預先氧化側壁時，可使電阻變化元件之電阻值難以變化，且具有資料保持性(Data Retention)之改善效果。
因此，如圖10B所示，在作為可變電阻元件31之層31a之沈積製程(S7)中，可藉由變更温度、環境氣體，以施行Rset之變更。又，在作為第2電極32之層32a之沈積製程(S8)之後，藉由在Ar環境氣體中等施行後退火(S11)，呈現可施行還原之效果，而可施行Rset之調整。又，也有結晶化等之膜質改善效果。此時之溫度、環境氣體等可加以變更。其後，如圖12所示，為了形成沿著位元線BL之溝41而施行積層體之分離，以最小間距之L/S施行第1蝕刻加工(S12)。藉此，可露出可變電阻元件31之面臨溝41之側面，故施行第1氧化膜形成作為保護膜33(S13)。在此，施行ISSG(In-Situ Steam Generation；自然蒸氣產生)、RTA(Rapid Thermal Annealing：快速加熱退火)、HTO；(High Temperature Oxide：高溫氧化)等之氧化，溫度可改變。藉此，形成如圖13之氧化膜所構成之保護膜33a。
其次，在保護膜33a所包覆之溝41中埋入第2層間絕緣膜34(S14)。此第2層間絕緣膜34之材料以絕緣性佳，低電容，埋入特性良好者為合適。接著，施行利用CMP等之平坦化處理，施行多餘之第2層間絕緣膜34及保護膜33a之除去、與上部之第2電極32之露出(S14)。此平坦化處理後之剖面圖如圖14所示。此時，使用硬罩之情形，有必要施行其蝕刻等。
其次，在CMP後之平坦化部積層作為第2金屬36之鎢等之層36a(S16)。此製程後之狀態如圖15所示。
其後，利用與第1蝕刻加工(S12)交差之方向之L/S施行第2蝕刻加工(S17)。藉此，如圖16所示，形成沿著與位元線BL正交之字元線WL之溝42，同時，在位元線BL與字元線WL之交叉點自我匹配地形成分離成柱狀之記憶單元MC。藉此，露出可變電阻元件31之面臨溝42之側面，故施行第2氧化膜形成作為保護膜33(S18)。接著，施行第3層間絕緣膜之埋入(S19)與第3層間絕緣膜之平坦化(S20)，而可形成如圖17所示之交叉點型之記憶體陣列層。
如此，藉由純質膜之重疊施行互相正交之L/S之2次圖案化時，即可自我匹配地形成無偏離交叉點型之單元部。
又，藉由重複形成以上之積層構造，可形成多層型之交叉點型之記憶單元陣列(S21)。此時，由障壁金屬28之沈積(S4)開始重複時，可實現在上層與下層相鄰之記憶單元陣列之布線之共有化之記憶單元陣列，又，由第1層間絕緣膜25之形成(S2)開始重複時，可實現在上層與下層相鄰之記憶單元陣列之布線之不共有化之記憶單元陣列。
其後，藉由形成金屬布線層38之形成(S22)，形成本實施型態之非揮發性半導體記憶裝置。
在本實施型態中，作為離子移動抑制膜之保護膜33係氧化膜，具體上，可列舉鉻(Cr)、鎢(W)、釩(V)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鋯(Zr)、鉿(Hf)、鈧(Sc)、釔(Y)、釷(Tr)、錳(Mn)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、鎳(Ni)、銅(Cu)、鋅(Zn)、鎘(Cd)、鋁(Al)、鎵(Ga)、銦(In)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)、銻(Sb)、鉍(Bi)或由鑭(La)至鑥(Lu)之所謂稀土類元素等之氧化物。又，氧化鋁(Al2 O3 )、氧化銅(CuO)、氧化矽(SiO2 )也可形成。
又，作為複合材料，例如，除了鈦酸鋇(BaTiO3 )、鈦酸鍶(SrTiO3 )、以外，下列材料也可形成薄膜，故可使用作為保護膜：鈦酸鈣(CaTiO3 )、鈮酸鉀(KNbO3 )、鉍酸化鐵(BiFeO3 )、鈮酸鋰(LiNbO3 )、釩酸鈉(Na3 VO4 )、釩酸鐵(FeVO3 )、鈦酸釩(TiVO3 )、鉻酸釩(CrVO3 )、釩酸鎳(NiVO3 )、釩酸鎂(MgVO3 )、釩酸鈣(CaVO3 )、釩酸鑭(LaVO3 )、鉬酸釩(VMoO5 )、鉬酸釩(V2 MoO8 )、釩酸鋰(LiV2 O5 )、矽酸鎂(Mg2 SiO4 )、矽酸鎂(MgSiO3 )、鈦酸鋯(ZrTiO4 )、鈦酸鍶(SrTiO3 )、鎂酸鉛(PbMgO3 )、鈮酸鉛(PbNbO3 )、硼酸鋇(BaB2 O4 )、鉻酸鑭(LaCrO3 )、鈦酸鋰(LiTi2 O4 )、銅酸鑭(LaCuO4 )、鈦酸鋅(ZnTiO3 )、鎢酸鈣(CaWO4 )等。
其中，例如下列材料絕緣性極高，故可適合使用作為保護膜：氧化鋁(Al2 O3 )、氧化矽(SiO2 )、鈦酸鋇(BaTiO3 )、鈦酸鍶(SrTiO3 )、鈦酸鈣(CaTiO3 )、鈮酸鉀(KNbO3 )、鉍酸化鐵(BiFeO3 )、鈮酸鋰(LiNbO3 )、釩酸鈉(Na3 VO4 )、矽酸鎂(MgSiO3 )、鈦酸鋯(ZrTiO4 )、鈦酸鍶(SrTiO3 )、硼酸鋇(BaB2 O4 )、鈦酸鋅(ZnTiO3 )等。
又，釩酸鐵(FeVO3 )、鉻酸釩(CrVO3 )、釩酸鑭(LaVO3 )、鉬酸釩(V2 MoO8 )、鎂酸鉛(PbMgO3 )、鉻酸鑭(LaCrO3 )、鎢酸鈣(CaWO4 )等之絕緣性也較為良好。
如上所述，藉由對2元系金屬氧化膜，施行氧化、還原，進一步施行保護膜之薄膜形成，可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。
[第2實施型態]
在上述第1實施型態中，說明有關2元系金屬氧化膜之可變電阻元件，但在本實施型態中，則說明有關使用3元系以上之金屬氧化膜構成之可變電阻元件之例。考慮在如ZnMnO、MgMnO之3元系以上之金屬氧化膜中，過度氧化時，O會增加，Rset會上升。又，過度還原時，O會消失，Rset也會上升之情形。又，改變其他金屬離子之量時，Rset會變化。此係由於最終成為傳導體或絕緣體因金屬離子與氧離子以何種方式結合而異之故。如此，在3元系以上之金屬氧化膜中，需要O離子與金屬離子之最適化與其組成不變之作為離子移動抑制膜之保護膜。
在本實施型態中，與第1實施型態同樣地，在執行圖10A之步驟S1至S6之程序流程後，在作為可變電阻元件之層之沈積(S7)中，可藉由變更溫度、環境氣體，改變複數金屬離子與氧離子之組成量，並變更Rset。又，在作為可變電阻元件之層之沈積製程工程(S7)或作為第2電極之層之沈積(S8)後，藉由在Ar環境氣體中等施行圖10B之後退火(S11)，可獲得與施行還原同等之效果，而可施行Rset之調整。又，也有結晶化等之膜質改善效果。此時之溫度、環境氣體等可加以變更。其後，施行第1蝕刻加工(S12)，可露出可變電阻元件材料，故在此與第1實施型態同樣地施行第1氧化膜形成(S13)。在此，施行ISSG、RTA、HTO等之氧化。
在本實施型態中，作為離子移動抑制膜之保護膜33係氧化膜，具體上，可列舉鉻(Cr)、鎢(W)、釩(V)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鋯(Zr)、鉿(Hf)、鈧(Sc)、釔(Y)、釷(Tr)、錳(Mn)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、鎳(Ni)、銅(Cu)、鋅(Zn)、鎘(Cd)、鋁(Al)、鎵(Ga)、銦(In)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)、銻(Sb)、鉍(Bi)或由鑭(La)至鑥(Lu)之所謂稀土類元素等之氧化物。又，氧化鋁(Al2 O3 )、氧化銅(CuO)、氧化矽(SiO2 )也可形成。
又，作為複合材料，例如，除了鈦酸鋇(BaTiO3 )、鈦酸鍶(SrTiO3 )、以外，下列材料也可形成薄膜，故可使用作為保護膜：鈦酸鈣(CaTiO3 )、鈮酸鉀(KNbO3 )、鉍酸化鐵(BiFeO3 )、鈮酸鋰(LiNbO3 )、釩酸鈉(Na3 VO4 )、釩酸鐵(FeVO3 )、鈦酸釩(TiVO3 )、鉻酸釩(CrVO3 )、釩酸鎳(NiVO3 )、釩酸鎂(MgVO3 )、釩酸鈣(CaVO3 )、釩酸鑭(LaVO3 )、鉬酸釩(VMoO5 )、鉬酸釩(V2 MoO8 )、釩酸鋰(LiV2 O5 )、矽酸鎂(Mg2 SiO4 )、矽酸鎂(MgSiO3 )、鈦酸鋯(ZrTiO4 )、鈦酸鍶(SrTiO3 )、鎂酸鉛(PbMgO3 )、鈮酸鉛(PbNbO3 )、硼酸鋇(BaB2 O4 )、鉻酸鑭(LaCrO3 )、鈦酸鋰(LiTi2 O4 )、銅酸鑭(LaCuO4 )、鈦酸鋅(ZnTiO3 )、鎢酸鈣(CaWO4 )等。
其中，例如下列材料絕緣性極高，故可適合使用作為保護膜：氧化鋁(Al2 O3 )、氧化矽(SiO2 )、鈦酸鋇(BaTiO3 )、鈦酸鍶(SrTiO3 )、鈦酸鈣(CaTiO3 )、鈮酸鉀(KNbO3 )、鉍酸化鐵(BiFeO3 )、鈮酸鋰(LiNbO3 )、釩酸鈉(Na3 VO4 )、矽酸鎂(MgSiO3 )、鈦酸鋯(ZrTiO4 )、鈦酸鍶(SrTiO3 )、硼酸鋇(BaB2 O4 )、鈦酸鋅(ZnTiO3 )等。
又，釩酸鐵(FeVO3 )、鉻酸釩(CrVO3 )、釩酸鑭(LaVO3 )、鉬酸釩(V2 MoO8 )、鎂酸鉛(PbMgO3 )、鉻酸鑭(LaCrO3 )、鎢酸鈣(CaWO4 )等之絕緣性也較為良好。
如上所述，藉由對3元系以上之金屬氧化膜，施行氧化、還原，進一步施行保護膜之薄膜形成，可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。
[第3實施型態]
在上述第1實施型態中，使用氧化膜作為離子移動抑制膜之保護膜33，但在第3實施型態中，使用氮化膜作為2系金屬氧化膜33。將可變電阻元件之側壁氮化時，可避免進一步之金屬氧化膜之氧化，獲得安定之Rset。又，預先氮化側壁時，可使電阻變化元件之電阻值難以變化，且可施行對Data Retention(資料保持性)之改善。
此時之程序流程如圖18A及圖18B所示。異於圖10B及圖10C之點係在於：在第1蝕刻加工(S12)之後，***形成第1氮化膜以取代形成第1氧化膜(S13)之製程(S31)之點、及在第2蝕刻加工(S17)之後，***形成第2氮化膜以取代形成第2氧化膜(S18)之製程(S32)之點。
在本實施型態中，作為離子移動抑制膜之保護膜33係氧化膜，具體上，也可適用氮化鈦(TiN)、氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化硼(BN)、氮化矽(Si3 N4 )、氮化鎂(MgN)、氮化鉬(MoN)、氮化鈣(CaN)、氮化鈮(NbN)、氮化鉭(TaN)、氮化釩(VN)、氮化鋅(ZnN)、氮化鋯(ZrN)、氮化鐵(FeN)、氮化銅(CuN)、氮化鋇(BaN)、氮化鑭(LaN)、氮化鉻(CrN)、氮化釔(YN)、氮化鋰(LiN)及此等之複合氮化物等。此外，可適用鋇賽隆(BaSiAlON)、鈣賽隆(CaSiAlON)、鈰賽隆(CeSiAlON)、鋰賽隆(LiSiAlON)、鎂賽隆(MgSiAlON)、鈧賽隆(ScSiAlON)、釔賽隆(YSiAlON)、鉺賽隆(ErSiAlON)、釹賽隆(NdSiAlON)等之IA、IIA、IIIB族之賽隆或多元賽隆等之氧氮化物。又，也可適用氮化矽酸鑭(LaSiON)、氮化矽酸鑭銪(LaEuSi2 O2 N3 )、氧氮化矽(SiON3 )等。
其中，例如下列材料絕緣性極高，故可適合使用作為保護膜：氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化硼(BN)、氮化矽(Si3 N4 )、氮化鎂(MgN)、氮化鑭(LaN)、氮化鉻(CrN)、氮化釔(YN)、鋇賽隆(BaSiAlON)、氮化矽酸鑭(LaSiON)、氮化矽酸鑭銪(LaEuSi2 O2 N3 )、氧氮化矽(SiON3 )等。
又，氮化鉬(MoN)、氮化鈣(CaN)、氮化鈮(NbN)、氮化釩(VN)、氮化鋅(ZnN)、氮化鋯(ZrN)、氮化鐵(FeN)、氮化銅(CuN)、氮化鋇(BaN)、氮化鋰(LiN)等也顯示良好之絕緣性能。
如上所述，藉由對2元系金屬氧化膜，施行氮化膜之薄膜化形成作為保護膜時，可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。又，因氮化膜為可阻絕氫之材料，故也具有防止還原之效果。
[第4實施型態]
在上述第3實施型態中，說明有關2元系金屬氧化膜之可變電阻元件，但在本實施型態中，則說明有關使用3元系以上之金屬氧化膜構成之可變電阻元件之例。考慮在如ZnmnO、MgMnO之3元系以上之金屬氧化膜中，過度氧化時，O會增加，Rset會上升。又，過度還原時，O會消失，Rset也會上升之情形。又，改變其他金屬離子之量時，Rset會變化。此係由於最終成為傳導體或絕緣體因金屬離子與氧離子以何種方式結合而異之故。如此，在3元系以上之金屬氧化膜中，需要O離子與金屬離子之最適化與其組成不變之作為離子移動抑制膜之保護膜。
在本實施型態中，與第3實施型態同樣地，在執行圖10A之步驟S1至S6之程序流程後，在作為可變電阻元件之層之沈積製程(S7)中，可藉由變更溫度、環境氣體，改變複數金屬離子與氧離子之組成量，並變更Rset。又，在作為可變電阻元件之層之沈積(S7)或作為第2電極之層之沈積(S8)後，藉由在Ar環境氣體中等施行圖18A之後退火(S11)，可獲得與施行還原同等之效果，而可施行Rset之調整。又，也有結晶化等之膜質改善效果。此時之溫度、環境氣體等可加以變更。其後，施行第1蝕刻加工(S12)，可露出可變電阻元件材料，故在此與第3實施型態同樣地施行第1氧化膜形成(S13)。
在本實施型態中，作為離子移動抑制膜之保護膜33係氮化膜，具體上，也可適用氮化鈦(TiN)、氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化硼(BN)、氮化矽(Si3 N4 )、氮化鎂(MgN)、氮化鉬(MoN)、氮化鈣(CaN)、氮化鈮(NbN)、氮化鉭(TaN)、氮化釩(VN)、氮化鋅(ZnN)、氮化鋯(ZrN)、氮化鐵(FeN)、氮化銅(CuN)、氮化鋇(BaN)、氮化鑭(LaN)、氮化鉻(CrN)、氮化釔(YN)、氮化鋰(LiN)及此等之複合氮化物等。此外，可適用鋇賽隆(BaSiAlON)、鈣賽隆(CaSiAlON)、鈰賽隆(CeSiAlON)、鋰賽隆(LiSiAlON)、鎂賽隆(MgSiAlON)、鈧賽隆(ScSiAlON)、釔賽隆(YSiAlON)、鉺賽隆(ErSiAlON)、釹賽隆(NdSiAlON)等之IA、IIA、IIIB族之賽隆或多元賽隆等之氧氮化物。又，也可適用氮化矽酸鑭(LaSiON)、氮化矽酸鑭銪(LaEuSi2 O2 N3 )、氧氮化矽(SiON3 )等。
其中，例如下列材料絕緣性極高，故可適合使用作為保護膜：氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化硼(BN)、氮化矽(Si3 N4 )、氮化鎂(MgN)、氮化鑭(LaN)、氮化鉻(CrN)、氮化釔(YN)、鋇賽隆(BaSiAlON)、氮化矽酸鑭(LaSiON)、氮化矽酸鑭銪(LaEuSi2 O2 N3 )、氧氮化矽(SiON3 )等。
又，氮化鉬(MoN)、氮化鈣(CaN)、氮化鈮(NbN)、氮化釩(VN)、氮化鋅(ZnN)、氮化鋯(ZrN)、氮化鐵(FeN)、氮化銅(CuN)、氮化鋇(BaN)、氮化鋰(LiN)等也顯示良好之絕緣性能。
如上所述，藉由對3元系以上之金屬氧化膜，施行氮化膜之薄膜化形成時，可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。又，因氮化膜為可阻絕氫之材料，故也具有防止還原之效果。
[第5實施型態]
在上述各實施型態中，藉由氧化膜或氮化膜之單一薄膜形成保護膜作為離子移動抑制膜，但也可藉由複數薄膜而以多層構造形成保護膜。圖19係表示藉由保護膜33、43之2層構造形成之例。如此，例如，如ON或NO或ONO、ONONO等一般，藉由形成複數薄膜，可更良好地形成作為保護膜。藉此，在薄膜內施行帶製程時，可防止來自外部之電子之進入等，並可謀求金屬氧化膜之進一步之安定化。如此，對2元系或3元系以上之金屬氧化膜，作為保護膜施行複數之薄膜化形成時，可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。
[第6實施型態]
在上述第1~第5實施型態中，雖藉由氧化或氮化形成作為離子移動抑制膜之保護膜33，但在2元系及3元系以上之任何金屬氧化膜中，也可藉由沈積程序形成保護膜。此時之程序流程如圖20A及圖20B所示。與其他實施型態同樣地，在執行可變電阻元件之後退火(S11)之後，施行第1蝕刻加工(S12)，藉此，可露出可變電阻元件材料，故在此施行第1保護膜沈積(S41)。
溫度可改變。藉此，可施行如圖13之作為保護膜之層33a之沈積(S41)。又，如圖20B所示，在第2蝕刻加工(S17)之後，也可利用與上述同樣之程序施行第2保護膜之沈積(S42)。
在此，作為氧化膜(SiO2 )、氮化膜、SiN、SiON、Al2 O3 及低介電常數絕緣膜，也可使用SiOF(氧化矽中添加氟者)、SiOC(氧化矽中添加碳者)、有機聚合物系之材料等。另外，也可沈積鉻(Cr)、鎢(W)、釩(V)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鋯(Zr)、鉿(Hf)、鈧(Sc)、釔(Y)、釷(Tr)、錳(Mn)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、鎳(Ni)、銅(Cu)、鋅(Zn)、鎘(Cd)、鋁(Al)、鎵(Ga)、銦(In)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)、銻(Sb)、鉍(Bi)或由鑭(La)至鑥(Lu)之所謂稀土類元素等之氧化物。又，也可沈積氧化鋁(Al2 O3 )、氧化銅(CuO)、氧化矽(SiO2 )等。
又，作為複合氧化物，例如，除了鈦酸鋇(BaTiO3 )、鈦酸鍶(SrTiO3 )以外，也可沈積鈦酸鈣(CaTiO3 )、鈮酸鉀(KNbO3 )、鉍酸化鐵(BiFeO3 )、鈮酸鋰(LiNbO3 )、釩酸鈉(Na3 VO4 )、釩酸鐵(FeVO3 )、鈦酸釩(TiVO3 )、鉻酸釩(CrVO3 )、釩酸鎳(NiVO3 )、釩酸鎂(MgVO3 )、釩酸鈣(CaVO3 )、釩酸鑭(LaVO3 )、鉬酸釩(VMoO5 )、鉬酸釩(V2 MoO8 )、釩酸鋰(LiV2 O5 )、矽酸鎂(Mg2 SiO4 )、矽酸鎂(MgSiO3 )、鈦酸鋯(ZrTiO4 )、鈦酸鍶(SrTiO3 )、鎂酸鉛(PbMgO3 )、鈮酸鉛(PbNbO3 )、硼酸鋇(BaB2 O4 )、鉻酸鑭(LaCrO3 )、鈦酸鋰(LiTi2 O4 )、銅酸鑭(LaCuO4 )、鈦酸鋅(ZnTiO3 )、鎢酸鈣(CaWO4 )等。
又，作為沈積之氮化膜，也可適用氮化鈦(TiN)、氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化硼(BN)、氮化矽(Si3 N4 )、氮化鎂(MgN)、氮化鉬(MoN)、氮化鈣(CaN)、氮化鈮(NbN)、氮化鉭(TaN)、氮化釩(VN)、氮化鋅(ZnN)、氮化鋯(ZrN)、氮化鐵(FeN)、氮化銅(CuN)、氮化鋇(BaN)、氮化鑭(LaN)、氮化鉻(CrN)、氮化釔(YN)、氮化鋰(LiN)及此等之複合氮化物等。此外，可適用鋇賽隆(BaSiAlON)、鈣賽隆(CaSiAlON)、鈰賽隆(CeSiAlON)、鋰賽隆(LiSiAlON)、鎂賽隆(MgSiAlON)、鈧賽隆(ScSiAlON)、釔賽隆(YSiAlON)、鉺賽隆(ErSiAlON)、釹賽隆(NdSiAlON)等之IA、IIA、IIIB族之賽隆或多元賽隆等之氧氮化物。又，也可適用氮化矽酸鑭(LaSiON)、氮化矽酸鑭銪(LaEuSi2 O2 N3 )、氧氮化矽(SiON3 )等。
又，作為形成薄而均勻之氧化膜或氮化膜作為第1及第2保護膜之方法，例如，可利用ALD(Atomic Layer Deposition：原子層沈積法)。如上所述，對2元系、3元系以上之任何金屬氧化膜中，施行保護膜之沈積時，也可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。又，因使用氮化膜作為保護膜之情形，氮化膜為可阻絕氫之材料，故也具有防止還原之效果。
[第7實施型態]
在以上之實施型態中，形成或沈積氧化膜或氮化膜作為保護膜，但在本實施型態中，使用含有共有鍵之材料作為保護膜。藉由此材料，在2元系、3元系以上之任何金屬氧化膜中，也可施行保護膜之形成。即，保護膜之任務在於防止氧離子之進出、及其他金屬離子之進出。也就是說，只要形成使離子難以移動之膜即可。使用具有共有鍵之材料作為此時之保護膜時，可藉由共有鍵合，使保護膜本身之劣化消失，可使離子之移動路徑消失，可消除金屬氧化膜之劣化。作為此種保護膜，例如，可使用SiO2 及金剛石、碳、DLC(Diamond Like Carbon：類鑽石碳膜)等。
如上所述，對2元系、3元系以上之任何金屬氧化膜，施行共有鍵之保護膜之沈積時，也可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。
[第8實施型態]
在以上之實施型態中，形成或沈積氧化膜或氮化膜，或使用具有共有鍵之材料作為保護膜。但在本實施型態中，使用離子之價數較高之材料。藉由此材料，在2元系、3元系以上之任何金屬氧化膜中，也可施行保護膜之形成。即，保護膜之任務在於防止氧離子之進出、及其他金屬離子之進出。也就是說，只要形成使離子難以移動之膜即可。使用離子之價數較高之材料作為此時之保護膜時，由於離子之價數較高，可使保護膜本身難以移動，使離子之移動路徑消失，可防止金屬氧化膜之離子之移動，並可消除劣化。作為此種保護膜，例如，可使用Al2 O3 及AlN等。
如上所述，對2元系、3元系以上之任何金屬氧化膜，施行離子之價數較高之保護膜之沈積時，也可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。
[第9實施型態]
在以上之實施型態中，係在第1及第2蝕刻所形成可變電阻元件之側面部形成作為保護膜之薄膜後，以第2及第3層間絕緣膜34、35填埋構41、42間，但也可使此第2及第3層間絕緣膜34、35本身執行作為金屬氧化膜之保護膜之功能。
在本實施型態中，可藉由適宜地變更材料、成膜方法、成膜溫度、環境氣體等，而施行任意膜之形成。
作為保護膜，例如使用氧化膜(SiO2 )、氮化膜、SiN、SiON、Al2 O3 等時，作為低介電常數絕緣膜，也可使用SiOF(氧化矽中添加氟者)、SiOC(氧化矽中添加碳者)、有機聚合物系之材料等。另外，也可列舉鉻(Cr)、鎢(W)、釩(V)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鋯(Zr)、鉿(Hf)、鈧(Sc)、釔(Y)、釷(Tr)、錳(Mn)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、鎳(Ni)、銅(Cu)、鋅(Zn)、鎘(Cd)、鋁(Al)、鎵(Ga)、銦(In)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)、銻(Sb)、鉍(Bi)或由鑭(La)至鑥(Lu)之所謂稀土類元素等之氧化物。又，也可形成氧化鋁(Al2 O3 )、氧化銅(CuO)、氧化矽(SiO2 )等。
又，作為複合氧化物，例如，除了鈦酸鋇(BaTiO3 )、鈦酸鍶(SrTiO3 )以外，也可形成鈦酸鈣(CaTiO3 )、鈮酸鉀(KNbO3 )、鉍酸化鐵(BiFeO3 )、鈮酸鋰(LiNbO3 )、釩酸鈉(Na3 VO4 )、釩酸鐵(FeVO3 )、鈦酸釩(TiVO3 )、鉻酸釩(CrVO3 )、釩酸鎳(NiVO3 )、釩酸鎂(MgVO3 )、釩酸鈣(CaVO3 )、釩酸鑭(LaVO3 )、鉬酸釩(VMoO5 )、鉬酸釩(V2 MoO8 )、釩酸鋰(LiV2 O5 )、矽酸鎂(Mg2 SiO4 )、矽酸鎂(MgSiO3 )、鈦酸鋯(ZrTiO4 )、鈦酸鍶(SrTiO3 )、鎂酸鉛(PbMgO3 )、鈮酸鉛(PbNbO3 )、硼酸鋇(BaB2 O4 )、鉻酸鑭(LaCrO3 )、鈦酸鋰(LiTi2 O4 )、銅酸鑭(LaCuO4 )、鈦酸鋅(ZnTiO3 )、鎢酸鈣(CaWO4 )等。
又，在此，也可適用TiN、氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化硼(BN)、氮化矽(Si3 N4 )、氮化鎂(MgN)、氮化鉬(MoN)、氮化鈣(CaN)、氮化鈮(NbN)、氮化鉭(TaN)、氮化釩(VN)、氮化鋅(ZnN)、氮化鋯(ZrN)、氮化鐵(FeN)、氮化銅(CuN)、氮化鋇(BaN)、氮化鑭(LaN)、氮化鉻(CrN)、氮化釔(YN)、氮化鋰(LiN)及此等之複合氮化物等。此外，可適用鋇賽隆(BaSiAlON)、鈣賽隆(CaSiAlON)、鈰賽隆(CeSiAlON)、鋰賽隆(LiSiAlON)、鎂賽隆(MgSiAlON)、鈧賽隆(ScSiAlON)、釔賽隆(YSiAlON)、鉺賽隆(ErSiAlON)、釹賽隆(NdSiAlON)等之IA、IIA、IIIB族之賽隆或多元賽隆等之氧氮化物。又，也可形成氮化矽酸鑭(LaSiON)、氮化矽酸鑭銪(LaEuSi2 O2 N3 )、氧氮化矽(SiON3 )等作為層間絕緣膜。
如上所述，對2元系、3元系以上之任何金屬氧化膜，以層間絕緣膜作為金屬氧化膜之保護膜時，也可施行Rset之最適化，可減少金屬氧化膜之側壁漏電流，且也可施行對資料保持性(Data Retention)之改善。又，因使用氮化膜作為保護膜之情形，氮化膜為可阻絕氫之材料，故也具有防止還原之效果。
1．．．記憶單元陣列
2．．．行控制電路
3．．．列控制電路
4．．．資料輸出入緩衝器
5．．．位址暫存器
6．．．命令介面
7．．．狀態機器
9．．．脈衝產生器
21．．．矽基板
25．．．第1層間絕緣膜
26．．．通路
27．．．第1金屬
28．．．障壁金屬
29．．．非歐姆元件
30．．．第1電極
31．．．可變電阻元件
32．．．第2電極
33．．．保護膜
34．．．第2層間絕緣膜
35．．．第3層間絕緣膜
36．．．第2金屬
37．．．第4層間絕緣膜
圖1係有關本發明之第1實施型態之非揮發性記憶體之方塊圖。
圖2係有關該實施型態之非揮發性記憶體之記憶單元陣列之一部分之立體圖。
圖3係在圖2之I-I'線切斷而在箭號方向所見之1個記憶單元份之剖面圖。
圖4係表示有關該實施型態之可變電阻元件之一例之模式的剖面圖。
圖5係表示有關該實施型態之可變電阻元件之另一例之模式的剖面圖。
圖6(a)-(e)係表示有關該實施型態之非歐姆元件之例之模式的剖面圖。
圖7係表示有關本發明之另一實施型態之記憶單元陣列之一部分之立體圖。
圖8係在圖7之II-II'線切斷而在箭號方向所見之1個記憶單元份之剖面圖。
圖9係有關該實施型態之非揮發性記憶體之剖面圖。
圖10A係表示有關該實施型態之非揮發性記憶體之製造製程之流程圖。
圖10B係表示有關該實施型態之非揮發性記憶體之製造製程之流程圖。
圖10C係表示有關該實施型態之非揮發性記憶體之製造製程之流程圖。
圖11係依照製程順序表示有關該實施型態之非揮發性記憶體之上層部之形成製程之立體圖。
圖12係依照製程順序表示有關該實施型態之非揮發性記憶體之上層部之形成製程之立體圖。
圖13係依照製程順序表示有關該實施型態之非揮發性記憶體之上層部之形成製程之立體圖。
圖14係依照製程順序表示有關該實施型態之非揮發性記憶體之上層部之形成製程之立體圖。
圖15係依照製程順序表示有關該實施型態之非揮發性記憶體之上層部之形成製程之立體圖。
圖16係依照製程順序表示有關該實施型態之非揮發性記憶體之上層部之形成製程之立體圖。
圖17係依照製程順序表示有關該實施型態之非揮發性記憶體之上層部之形成製程之立體圖。
圖18A係表示有關本發明之第3實施型態之非揮發性記憶體之製造製程之流程圖。
圖18B係表示有關本發明之第3實施型態之非揮發性記憶體之製造製程之流程圖。
圖19係有關本發明之第5實施型態之非揮發性記憶體之剖面圖。
圖20A係表示有關本發明之第3實施型態之非揮發性記憶體之製造製程之流程圖。
圖20B係表示有關本發明之第3實施型態之非揮發性記憶體之製造製程之流程圖。
21．．．矽基板
22．．．井
23．．．雜質擴散層
24．．．閘極電極
25．．．第1層間絕緣膜
26．．．通路
27(BL)．．．第1布線之位元線之第1金屬
28．．．障壁金屬
29．．．非歐姆元件
30．．．第1電極
31．．．可變電阻元件
32．．．第2電極
33．．．保護膜
35．．．第3層間絕緣膜
36(WL)．．．第2布線之字元線之第2金屬
37．．．第4層間絕緣膜
38．．．金屬布線層
MC．．．記憶單元

Claims (9)

  1. 一種非揮發性半導體記憶裝置，其特徵在於包含：複數第1布線；複數第2布線，其係與此等複數第1布線交叉；記憶單元，其係在前述第1及第2布線之交叉部連接於兩布線間，其包含可變電阻元件及非歐姆元件者，該可變電阻元件係利用電阻值之變化記憶資訊；保護膜，其係覆蓋前述可變電阻元件之側面及前述非歐姆元件之側面，抑制在前述可變電阻元件側面之陽離子移動；及層間絕緣膜，其係介由前述保護膜形成於前述記憶單元間，以前述第1布線所延伸之方向作為第1方向時，前述保護膜係沿著延伸於前述第1方向之前述層間絕緣膜之側面而連續形成。
  2. 一種非揮發性半導體記憶裝置，其特徵在於包含：複數第1布線；複數第2布線，其係與此等複數第1布線交叉；記憶單元，其係在前述第1及第2布線之交叉部連接於兩布線間，其包含可變電阻元件及非歐姆元件者，該可變電阻元件係利用電阻值之變化記憶資訊；保護膜，其係覆蓋前述可變電阻元件之側面及前述非歐姆元件之側面，抑制在前述可變電阻元件側面之還原反應、氧化反應及陰離子移動之至少一者；及 層間絕緣膜，其係介由前述保護膜形成於前述記憶單元間，以前述第1布線所延伸之方向作為第1方向時，前述保護膜係沿著延伸於前述第1方向之前述層間絕緣膜之側面而連續形成。
  3. 如請求項1或2之非揮發性半導體記憶裝置，其中前述保護膜為氧化膜。
  4. 如請求項1或2之非揮發性半導體記憶裝置，其中前述保護膜為氮化膜。
  5. 如請求項1或2之非揮發性半導體記憶裝置，其中前述保護膜為多層膜。
  6. 如請求項1或2之非揮發性半導體記憶裝置，其中前述可變電阻元件及前述非歐姆元件係串聯接續，前述保護膜係連續地形成於前述可變電阻元件及前述非歐姆元件。
  7. 如請求項1或2之非揮發性半導體記憶裝置，其中前述保護膜係直接連接於前述可變電阻元件。
  8. 如請求項1或2之非揮發性半導體記憶裝置，其中前述保護膜係直接連接於前述非歐姆元件。
  9. 如請求項1或2之非揮發性半導體記憶裝置，其中前述記憶單元具有第1記憶單元及第2記憶單元，於前述第1布線所延伸之方向上，進一步具有介由前述保護膜配置在前述第1記憶單元及前述第2記憶單元之間之層間絕緣膜，前述保護膜以平面狀配置於面相同方向之前述第1記憶 單元之前述可變電阻元件之第1面、前述第2記憶單元之前述可變電阻元件之第2面及前述層間絕緣膜之第3面。
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