JP5279879B2

JP5279879B2 - 不揮発性半導体記憶装置

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Publication number: JP5279879B2
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Inventors: 宏行永嶋
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Description

本発明は、不揮発性半導体装置に関し、特に、積層構造のメモリセルアレイを有する不揮発性半導体記憶装置に関する。

従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。

この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、上下の配線の交差部にメモリセルを配置するというクロスポイント構造を採用することができる。このため、容易に形成可能であり、更なる高集積化が図れるという利点がある（特許文献２）。また、この抵抗変化型メモリを用いたメモリセルアレイを積層構造にすることで、不揮発性メモリの大容量化を実現することできる。

しかし、このような積層構造の不揮発性メモリのプロセスにおいて、各メモリセルアレイのメモリセルの積層順が異なると、メモリセルアレイ毎にメモリセルの特性にばらつきが生じるため、プログラム動作、読み動作等に誤動作が生じる原因となる。

特開２００６−３４４３４９号、段落００２１特開２００５−５２２０４５号

本発明は、各メモリセルレイヤのメモリセルの積層順序を同じにすることで、メモリセルレイヤ間に生ずるメモリセル特性のばらつきを低減した積層構造の不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら複数の第１及び第２の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備える。前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、所定の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであることを特徴とする。

本発明によれば、各メモリセルレイヤのメモリセルの積層順序を同じにすることで、メモリセルレイヤ間に生ずるメモリセル特性のばらつきを低減した積層構造の不揮発性半導体記憶装置を提供することができる。

本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。同実施形態における可変抵抗素子の一例を示す模式的な断面図である。同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。同実施形態に係る不揮発性メモリの断面図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を示した斜視図である。本発明の第２の実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリのメモリセルの断面図である。同実施形態に係る不揮発性メモリの他のメモリセルの断面図である。本発明の第３の実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリの上層部の形成工程を工程順に示した斜視図である。同実施形態に係る不揮発性メモリのメモリセルの断面図である。比較例に係る不揮発性メモリのメモリセルの断面図である。

以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。

この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向（以下、“カラム方向”と呼ぶこともある）に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１の第１の配線であるワード線ＷＬ方向（以下、“ロウ方向”と呼ぶこともある）に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。

なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のシリコン（Ｓｉ）基板に形成可能であり、これにより、この不揮発性メモリのチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることも可能である。

［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。

複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線であるビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ３が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。

図４は、この可変抵抗素子の例を示す図である。この可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式Ａ_ｘＭ_ｙＸ_ｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（Ａ_ｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）、ペロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

非オーミック素子ＮＯは、例えば、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、（ｅ）ＳＩＳ構造（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ１、ＥＬ２を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。

なお、上述したメモリ構造を複数積層することで三次元構造とすることもできる。

図５は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。

図５において、メモリセルＭＣを構成するダイオードＳＤのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。

選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０、ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。

また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１、ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。

なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。

また、メモリセルアレイ１は、図５に示した回路とは、ダイオードＳＤの極性を逆にして、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。

図６は、上述したメモリ構造を一段含む不揮発性メモリの断面図である。ウェル２２が形成されたシリコン基板２１上には周辺回路を構成するトランジスタの不純物拡散層２３及びゲート電極２４が形成されている。その上に第１層間絶縁膜２５が堆積されている。この第１層間絶縁膜２５には、シリコン基板２１の表面に達するビア２６が適宜形成されている。第１層間絶縁膜２５の上には、メモリセルアレイの第１の配線であるワード線ＷＬを構成する第1メタル２７が、例えばＷ等の低抵抗金属で形成されている。この第１メタル２７の上層に、バリアメタル２８が形成されている。なお、第１メタル２７の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ｔｉ及びＴｉＮの両方又は一方により形成することができる。バリアメタル２８の上方には、ダイオード等の非オーミック素子２９が形成されている。この非オーミック素子２９の上には、第１電極３０、可変抵抗素子３１及び第２電極３２がこの順に形成されている。これにより、バリアメタル２８から第２電極３２までがメモリセルＭＣとして構成されている。なお、第１電極３０の下部及び第２電極３２の上部にバリアメタルが挿入されていても良いし、第２電極３２の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。また、第２電極３２の上部にＣＭＰ等のストッパを挿入しても良い。隣接するメモリセルＭＣとメモリセルＭＣとの間は第２層間絶縁膜３４及び第３層間絶縁膜３５で埋められている（但し、第２層間絶縁膜３４は、図６では図示していない）。更に、メモリセルアレイの各メモリセルＭＣの上にワード線ＷＬと直交する方向に延びる第２の配線であるビット線ＢＬを構成する第２メタル３６が形成されている。その上に、第４層間絶縁膜３７及びメタル配線層３８が形成され、抵抗変化型メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル２８から第２電極３２までの積層とメモリセルＭＣ間の第２，第３層間絶縁膜３４、３５の形成を、必要な層数分だけ繰り返せば良い。

［不揮発性メモリの製造方法］
次に、図６に示した本実施形態に係る不揮発性メモリの製造方法について説明する。ここでは、説明を簡単にするため、メモリセルレイヤが１層の場合について説明する。

シリコン基板２１上にまず必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（ＦｒｏｎｔＥｎｄＯｆＬｉｎｅ）プロセスを実行し、その上に第１層間絶縁膜２５を堆積させる。また、ビア２６もここで作成しておく。

続いて、第１メタル２７以降の上層部を形成する。

図７〜図１２は、上層部の形成工程を工程順に示した斜視図である。これら図７〜図１２を適宜参照しながら、上層部の形成プロセスを説明する。

上述したように、第１層間絶縁膜２５及びビア２６が形成されたら、その上にメモリセルレイヤの第１メタル２７となる層２７ａ（第１の配線材料）を堆積し、その後、メモリセル材料として、バリアメタル２８となる層２８ａの形成、非オーミック素子２９となる層２９ａの堆積、第１電極３０となる層３０ａの堆積、可変抵抗素子３１となる層３１ａの堆積、及び第２電極３２となる層３２ａの堆積を順次実行する。以上の工程により、図７に示す上層部の積層体が形成される。

続いて、積層体の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第１の異方性エッチングを行い、図８に示すようなワード線ＷＬに沿った第１の溝４１を形成して積層体の分離を行う。

続いて、溝４１に第２層間絶縁膜３４を埋め込む。この第２層間絶縁膜３４の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。その後、ＣＭＰ等による平坦化処理を行い、余分な第２層間絶縁膜３４の除去と、第２電極３２の露出を行ってブロック体を形成する。この平坦化処理後のブロック体を図９に示す。

続いて、ＣＭＰ後のブロック体の平坦化部に第２メタル３６となるW等の層３６ａ（第２の配線材料）を積層する。この工程後の状態を図１０に示す。

続いて、カラム方向のＬ／Ｓで、第２のエッチング加工を行う。これにより、図１１に示すように、ワード線ＷＬと直交するビット線ＢＬに沿った第２の溝４２が形成され、同時にワード線ＷＬとビット線ＢＬのクロスポイントに柱状に分離されたメモリセルＭＣが自己整合的に形成される。その後、第３層間絶縁膜３５の埋め込みと第３層間絶縁膜３５の平坦化を行うことにより、図１２に示すようなクロスポイント型のメモリセルレイヤが形成可能となる。

このように、べた膜の積み重ねから互いに直交するＬ／Ｓの２回のパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのセル部が形成される。

また、以上の積層構造の形成を繰り返すことにより、多層構造のメモリセルアレイの形成が可能である。

なお、図１３に示すように、第１のエッチング加工後、第２層間絶縁膜３４埋め込み前に、第１の溝４１に対して酸化膜による保護膜５１の形成をすることもできる。同様に、第２のエッチング加工後、第３層間絶縁膜３５埋め込み前に、第２の溝４２に対して参加膜による保護膜の形成をすることもできる。ここで、酸化膜は、Ｃｒ、Ｗ、Ｖ等のいわゆる希土類元素の酸化物を用いることができる。また、Ａｌ_２Ｏ_３、ＣｕＯ、ＳｉＯ_２等も形成可能である。このように保護膜５１を形成することで、セット時の抵抗値を最適化することができるとともに、金属酸化膜の側壁リーク電流を減少させることができる。また、データ保持特性の向上も図ることができる。

以上のプロセスにより製造したメモリセルアレイの場合、全てのメモリセルレイヤにおけるメモリセルは、図３に示すように下層から上層に、配線／バリアメタル／ダイオード等の非オーミック素子／第１電極／可変抵抗素子／第２電極／配線の順に積層された構造になる。

メモリセルレイヤを形成する場合、成膜、保護膜の形成等、多くの熱が加わるプロセスが行われる。このため、下層になるほど熱履歴の影響が大きくなる。

本実施形態によれば、可変抵抗素子ＶＲを非オーミック素子ＮＯよりも上に積層することで、可変抵抗素子ＶＲの断面積が小さくなる。そのため、セル電流を小さくすることができ、消費電力を低減させることができる。また、非オーミック素子ＮＯを可変抵抗素子ＶＲよりも下に積層することで、非オーミック素子ＮＯの断面積が大きくなり、順方向電流が増大するばかりでなく、電流の許容最大値を大きくすることができる。一方、可変抵抗素子ＶＲを非オーミック素子ＮＯよりも下に積層した場合、セル電流を大きくすることができ、スイッチング確率の増大、耐久性の増大を期待することができる。更に、ダイオードのサイズが小さくなることから、ダイオードの逆方向電流を低減させることができる。

このように、本実施形態によれば、積層構造を持つ半導体メモリのメモリセルの積層順序を各層同じにすることによって、可変抵抗素子ＶＲ及び非オーミック素子ＮＯの各層間の特性のばらつきを低減させることが可能である。

［第２の実施形態］
本発明の第２の実施形態では、ワード線ＷＬあるいはビット線ＢＬを各メモリセルアレイで共有させた場合の積層構造のメモリセルアレイを有する不揮発性メモリについて説明する。

まず、本実施形態に係る不揮発性メモリの製造方法を図１４〜図１９を参照しながら説明する。

始めに、図１４に示すように、第１層間絶縁膜２５が形成された後、ワード線ＷＬをダマシン配線で作成するために、フォトリソグラフィによってワード線ＷＬ用のレジストパターンを作成する。その後、レジストがない部分に対して、酸化膜エッチングを行い、ロウ方向に延びる第１の溝１４１を形成する。

続いて、図１５に示すように、形成された第１の溝１４１に、例えば、ＴｉＮ、Ｗ等の第１メタル２７となる配線材料を埋め込む。その後、第１層間絶縁膜２５と第１メタル２７の上面をＣＭＰ等により平坦化する。これによって、ロウ方向に延びるワード線ＷＬが形成される。

続いて、図１６に示すように、図１５の工程によって平坦化された第１層間絶縁膜２５及び第１メタル２７の上面に、メモリセル材料として、バリアメタル２８となる層２８ｂ、非オーミック素子２９となる層２９ｂ、第１電極３０となる層３０ｂ、可変抵抗素子３１となる層３１ｂ、及び第２電極３２となる層３２ｂを順次堆積する。ここで、非オーミック素子２９は、Ｉｎ−ｓｉｔｕドープされたポリシリコン（ｐ−Ｓｉ）からなり、下層から上層にかけてＰ型半導体／Ｎ型半導体となるＰＮ接合ダイオードである。

続いて、図１７に示すように、ワード線ＷＬ（第１メタル２７）と、後に形成されるビット線ＢＬ（第２メタル３６）とのクロスポイント部にメモリセルが形成されるようフォトリソグラフィによって、レジストパターンを作成する。その後、深さが層２８ａの下面に至るまでの異方性エッチングを行い、柱状のメモリセルＭＣを形成する。その後、さらに露出した第１層間絶縁膜２５、第１メタル２７、及びメモリセルＭＣを覆うように、第２層間絶縁膜１３４を積層する。ここで第２層間絶縁膜１３４は、第２電極３２上面から後の工程で形成するビット線ＢＬの高さ分だけ高く堆積しておく。

続いて、図１８に示すように、第２層間絶縁膜１３４を堆積させた後、ビット線ＢＬをダマシン配線で作成するために、フォトリソグラフィによってビット線ＢＬ用のレジストパターンを作成する。その後、レジストがない部分に対して、酸化膜エッチングを行い、第２電極３２の上面を露出させる。これにより、カラム方向に延びる第２の溝１４２が形成される。

続いて、図１９に示すように、第２の溝１４２に、例えば、ＴｉＮ、Ｗ等の第２メタル３６となる配線材料を埋め込んだ後、第２層間絶縁膜１３４と第２メタル３６の上面をＣＭＰ等により平坦化する。これによって、カラム方向に延びるビット線ＢＬが形成される。

別の形成方法として、第２層間絶縁膜１３４を堆積させた後、ＣＭＰを行い、一度平坦化を行う。この際、上部電極上にＣＭＰのストッパを堆積させて使用しても良い。その後、ダマシン配線を作成するための層間絶縁膜を堆積させ、リソグラフィ、ビット線ＢＬの堆積、ＣＭＰを行い、ビット線ＢＬを形成させることもできる。

以降、図１６〜図１９の工程を繰り返すことで積層構造のメモリセルアレイを製造することができるが、その際、メタル配線のエッチング方向をロウ方向／カラム方向に交互に変更すること、ダイオードのＰ型半導体／Ｎ型半導体の積層順を交互に変更する必要がある。

以上のようなプロセスによって製造されたメモリセルアレイの一部のカラム方向の断面図を図２０に示す。

図２０のとおり、ワード線ＷＬｊ及びビット線ＢＬｉのクロスポイントに形成されたメモリセルＭＣは、下層から上層にかけて電極ＥＬ１、非オーミック素子ＮＯであるＰ型半導体／Ｎ型半導体からなるダイオード、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ３の順に積層された構造となる。

一方、上層のビット線ＢＬｉ及びワード線ＷＬｊ＋１のクロスポイントに形成されたメモリセルＭＣ´も、ダイオードが下層から上層にかけてＮ型半導体／Ｐ型半導体の順に積層されている点を除けば、メモリセルＭＣと同様の積層順序となっている。このとき、可変抵抗素子ＶＲの上下の電極ＥＬ３、ＥＬ２も同様に入れ替えることができる。

このように、ダイオードのＰ型半導体／Ｎ型半導体を上下層で逆にすることにより、基本的なメモリセルレイヤの積層順を変えることなく、隣接する２つのメモリセルレイヤで１つの配線（図２０の場合、ビット線ＢＬｉ）を共有することができる。

比較例として、図２９に、ワード線ＷＬあるいはビット線ＢＬを中心にしたミラー構造を有するメモリセルアレイの一部の断面図を示す。

図２９の場合、ワード線ＷＬｊ及びビット線ＢＬｉのクロスポイントに形成されたメモリセルＭＣは、図２０に示す本実施形態の場合と同様である。

一方、メモリセルＭＣ´は、メモリセルＭＣと積層順序がまったく逆になっている。つまり、下層から上層にかけて電極ＥＬ３、可変抵抗素子ＶＲ、電極ＥＬ２、非オーミック素子ＮＯであるＮ型半導体・Ｐ型半導体からなるダイオード、電極ＥＬ１となっている。

通常、エッチングによりメモリセルＭＣを形成した場合、メモリセルの形状は、下層から上層にかけて次第に断面積が小さくなるテーパー形状となる。

その点、比較例によれば、１層毎にダイオード及び可変抵抗素子ＶＲの積層順が逆転するため、メモリセルレイヤ間には、メモリセル特性のばらつきが生じることになる。

しかし、本実施形態によれば、全てのメモリセルレイヤにおいて、可変抵抗素子ＶＲとダイオード等の非オーミック素子との積層順序を同一にしているため、メモリセルのサイズが均一となり、第１の実施形態と同様、メモリセルレイヤ間に生じる特性のばらつきを低減させることができる。ここで、可変抵抗素子ＶＲを上層に配置した場合、セット／リセット動作時のセル電流のサイズ依存性から、スイッチ時に流れるセル電流を小さくすることができ、消費電力を低減させることができる。また、スイッチング確率の増大、耐久性の向上も期待することができる。さらに、セル電流が大きくなった場合でも、ダイオードのサイズが相対的に大きいため、ダイオードの順方向電流を大きくすることができ、これによって、ダイオードの電流耐圧も大きくすることができる。一方、可変抵抗素子ＶＲを下層に配置した場合、セル電流を大きくすることができ、スイッチング確率の増大、耐久性の増大を期待することができる。更に、ダイオードのサイズが小さくなることから、ダイオードの逆方向電流を低減させることができる。

また、この効果は、図２１に示すように、メモリセルＭＣを積極的にテーパー形状にすることで、より顕著に得ることができる。

なお、上記説明では、ダイオード等の非オーミック素子の上層に可変抵抗素子を積層させたが、これとは逆に、可変抵抗素子の上層に非オーミック素子を積層させた場合であっても、メモリセルレイヤ間に生じるメモリセル特性のばらつきを低減させることができる。また、この場合、可変抵抗素子の断面積が大きくなるため、スイッチング確率の向上を図ることができる。

［第３の実施形態］
本発明の第３の実施形態では、エッチングによって、２つのメモリセルレイヤに対し同時にＬ／Ｓ加工を行う場合について説明する。この場合の不揮発性メモリのプロセスを図２２〜図２７に示す。

第２メタル３６となる層３６ａの積層までは、ストッパ３３となる層３３ａが、第２電極３２となる層３２ａ及び第２メタル３６となる層３６ａ間に介挿されている点を除き、第１の実施形態におけるプロセスの図７〜図１０と同様である。ここで、ストッパ３３は、ＣＭＰの終点検知を助けるものである。

その後、図２２に示すように、第２メタル３６となる層３６ａの上面に、上層のメモリセルレイヤのメモリセルＭＣ´のバリアメタル２８´となる層２８ｃ、非オーミック素子２９´となる層２９ｃ、第１電極３０´となる層３０ｃ、可変抵抗素子３１´となる層３１ｃ、第２電極３２´となる層３２ｃ、及びストッパ３３´となる層３３ｃを順次堆積する。

続いて、図２３に示すように、カラム方向にＬ／Ｓで、バリアメタル２８となる層２８ａの下面まで第２のエッチング加工を行う。これによって、ワード線ＷＬｊと直交するビット線ＢＬｉに沿った第２の溝２４２が形成され、同時にワード線ＷＬｊ及びビット線ＢＬｉのクロスポイントに柱状に分離された下層のメモリセルＭＣが自己整合的に形成される。

続いて、図２４に示すように、第２の溝２４２に対し、第３層間絶縁膜２３５の埋め込みと第３層間絶縁膜２３５の平坦化を行う。

続いて、図２５に示すように、平坦化された層３３ｃ及び第３層間絶縁膜２３５の上面に第３メタル２７´となる層２７ｃを堆積する。

続いて、図２６に示すように、ロウ方向に、深さが層２８ｃの下面に至る第３のエッチング加工を行う。これにより、ビット線ＢＬｉと直交するワード線ＷＬｊ＋１に沿った第３の溝２４３が形成され、同時にビット線ＢＬｉとワード線ＷＬｊ＋１とのクロスポイントに柱状に分離された上層のメモリセルＭＣ´が自己整合的に形成される。

最後に、図２７に示すように、第３の溝２４３に第４層間絶縁膜３４´の埋め込みと第４層間絶縁膜３４´の平坦化を行う。

以上のプロセスによって、２層のメモリセルレイヤを有する不揮発性メモリを製造することができる。

なお、図２４に示す第３メタル２７となる層２７ｃの堆積以降のプロセスを、メタル層及びメモリセル材料の堆積、ロウ方向の異方性エッチング、層間絶縁膜の堆積、メタル層及びメモリセル材料の堆積、カラム方向の異方性エッチング、層間絶縁膜の堆積を繰り返し行うことで、多層構造のメモリセルアレイを製造することができる。

以上のプロセスによって製造されたメモリセルアレイの一部のロウ方向の断面図を図２８に示す。

図２８に示すメモリセルアレイは、ワード線ＷＬｊ及びビット線ＢＬｉのクロスポイントに下層のメモリセルＭＣ、ビット線ＢＬｉ及びワード線ＷＬｊ＋１のクロスポイントに上層のメモリセルＭＣ´が配置されている。

メモリセルＭＣは、ワード線ＷＬｊからビット線ＢＬｉにかけて電極ＥＬ１、非オーミック素子ＮＯであるダイオードのＰ型半導体／Ｎ型半導体、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ３、及びストッパＳＴの順に積層された構造となっている。

メモリセルＭＣ´は、ビット線ＢＬｉからワード線ＷＬｊ＋１にかけて電極ＥＬ１、非オーミック素子ＮＯであるダイオードのＮ型半導体／Ｐ型半導体、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ３、及びストッパＳＴの順に積層された構造となっている。

また、図２２に示すプロセスにおいて、２層同時にＬ／Ｓ加工を行うため、メモリセルＭＣの下面からメモリセルＭＣ´の上面にかけて、連続的に断面積が小さくなるテーパー形状となる。

この場合であっても、全てのメモリセルレイヤにおいて、可変抵抗素子ＶＲが非オーミック素子ＮＯであるダイオードよりも上層に積層されているため、可変抵抗素子ＶＲの断面積よりダイオードの断面積が大きくなる。その結果、可変抵抗素子ＶＲに流れる電流は小さく、消費電力を低減させることができるとともに、ダイオードに流すことができる順方向電流の最大値を大きくすることができる。

また、上記プロセスでは、２層毎にＬ／Ｓ加工するため、奇数番目のメモリセルレイヤと偶数番目のメモリセルレイヤの特性が異なる可能性があるが、この場合であっても、偶数番目のメモリセルレイヤ同士、あるいは奇数番目のメモリセルレイヤ同士のメモリセル特性のばらつきを低減させることができる。

さらに上記実施形態と同様、可変抵抗素子ＶＲを上層に配置した場合、セット／リセット動作時のセル電流のサイズ依存性から、スイッチ時に流れるセル電流を小さくすることができ、消費電力を低減させることができる。また、スイッチング確率の増大、耐久性の向上も期待することができる。さらに、セル電流が大きくなった場合でも、ダイオードのサイズが相対的に大きいため、ダイオードの順方向電流を大きくすることができ、これによって、ダイオードの電流耐圧も大きくすることができる。一方、可変抵抗素子ＶＲを下層に配置した場合、セル電流を大きくすることができ、スイッチング確率の増大、耐久性の増大を期待することができる。更に、ダイオードのサイズが小さくなることから、ダイオードの逆方向電流を低減させることができる。

［その他］
なお、本発明は、上記説明のように可変抵抗素子及びダイオードからなるメモリセルに限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ等、種々のクロスポイント型の多層構造を有するメモリ装置に適用可能である。

１・・・メモリセルアレイ、２・・・カラム制御回路、２ａ・・・選択回路、３・・・ロウ制御回路、３ａ・・・選択回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、２１・・・シリコン基板、２２・・・ウェル、２３・・・不純物拡散層、２４・・・ゲート電極、２５・・・第１層間絶縁膜、２６・・・ビア、２７、３６・・・メタル、２８・・・バリアメタル、２９・・・非オーミック素子、３０、３２・・・電極、３１・・・可変抵抗素子、３４、３５、３７、１３４、２３５・・・層間絶縁膜、３８・・・メタル配線層、４１、４２、１４１、１４２、２４２、２４３・・・溝、５１・・・保護膜。

Claims

互いに交差する複数の第１及び第２の配線、並びにこれら複数の第１及び第２の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備え、
前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、
所定の前記メモリセルレイヤのメモリセルである第１のメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルである第２のメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであり、
前記第１及び第２のメモリセルは、前記メモリセルアレイの下層から上層にかけて次第に断面積が小さくなるテーパー形状であり、
前記第１及び第２メモリセルのサイズは、均一である
ことを特徴とする不揮発性半導体記憶装置。
前記第１又は第２の配線は、積層方向に隣接する２つの前記メモリセルレイヤで共有されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記非オーミック素子は、前記メモリセルアレイの積層方向に積層されたＰ型半導体及びＮ型半導体を含むダイオードであり、
所定の前記メモリセルレイヤのダイオードと、隣接する前記メモリセルレイヤのダイオードとは、Ｐ型半導体とＮ型半導体の積層順が逆である
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
前記メモリセルは、前記メモリセルアレイの下層から上層にかけて前記非オーミック素子、前記可変抵抗素子の順に積層されている
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
前記メモリセルは、前記メモリセルアレイの下層から上層にかけて前記可変抵抗素子、前記非オーミック素子の順に積層されている
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。