JP2009055055A5 - - Google Patents

Claims (3)

1. ステンレス基板１の一面側に、半導体素子Ｓ搭載用のアイランド部２ａおよび半導体素子Ｓの電極Ｌと接続される電極部２ｂを形成するための所定パターンから成るレジストパターン層６を形成する工程と、
   上記基板１の露出面に対し、表面活性化処理を行った後に、実装用金属薄膜１１をメッキ成長させるとともに該金属薄膜１１上に電鋳工程によりリード層１２を積層して成長させ一体化して、金属薄膜１１とこの上面に一体に積層されるリード層１２の少なくとも二層構造から成るアイランド部２ａおよび電極部２ｂを独立して形成する工程と、
   少なくとも電極部２ｂのリード層１２上面に、メッキ工程によってボンディング用金属膜１３を一体に成長形成する工程と、
   基板１よりレジストパターン層６を除去する工程と、
   上記アイランド部２ａに半導体素子Ｓを搭載した後、半導体素子Ｓと電極部２ｂとを電気的に接続する工程と、
   上記基板１を引き剥がし除去して、アイランド部２ａおよび電極部２ｂの金属薄膜１１の各裏面が、樹脂層４の底面と同一平面で露出した状態で形成される工程
   とを有する半導体装置の製造方法。
2. 上記実装用金属薄膜１１は、金、スズ、ハンダ、パラジウム等で形成し、上記リード層１２は、ニッケルや銅、ニッケル−コバルト等で形成したことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体素子Ｓと電極部２ｂとをワイヤ３を用いて電気的に接続し、上記ボンディング用金属膜１３は、金、銀、スズ等で形成したことを特徴とする請求項１または２に記載の半導体装置の製造方法。