JPS6142796A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6142796A JPS6142796A JP59164388A JP16438884A JPS6142796A JP S6142796 A JPS6142796 A JP S6142796A JP 59164388 A JP59164388 A JP 59164388A JP 16438884 A JP16438884 A JP 16438884A JP S6142796 A JPS6142796 A JP S6142796A
- Authority
- JP
- Japan
- Prior art keywords
- storage
- refresh
- control part
- control unit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は一定周期で記憶内容のリフレッシュ（ｒｅｆ
ｒｅｓｈ） ｆ必要とするダイナミックメモリ素子を使
用した記憶装置に関し、特に停電時における記憶内容の
保持に関するものである。
ｒｅｓｈ） ｆ必要とするダイナミックメモリ素子を使
用した記憶装置に関し、特に停電時における記憶内容の
保持に関するものである。
従来この狸の装置として第１図に示すものがあった。図
において、＋Ｉ＋はダイナミックメモリ素子で（１ｑ成
された記憶部、（２）は記憶部全制御する記憶制御部、
（３１は記憶制御部（２）内に含まれ、ダイナミックメ
モリ素子を定期的にリフレッシュするリフレッシュ制御
部である。＋４１ 、 ［５１はそれぞれ信号を表し、
たとえば信号（４１は書込み／読出しの制御信号、アド
レス信号、データ信号から構成され、信号１５＋はリフ
レッシュのため順次変化するアドレス信号から構成され
る。
において、＋Ｉ＋はダイナミックメモリ素子で（１ｑ成
された記憶部、（２）は記憶部全制御する記憶制御部、
（３１は記憶制御部（２）内に含まれ、ダイナミックメ
モリ素子を定期的にリフレッシュするリフレッシュ制御
部である。＋４１ 、 ［５１はそれぞれ信号を表し、
たとえば信号（４１は書込み／読出しの制御信号、アド
レス信号、データ信号から構成され、信号１５＋はリフ
レッシュのため順次変化するアドレス信号から構成され
る。
ダイナミックメモリ素子では電荷によって情報を記憶し
ているので、時間と共にこの電荷が自然放電して記憶し
た情報が漸次不鮮明にな、るので、定期的に再充電しな
ければならない。この再充電は記憶装置＋１１内の任意
のアドレスからデータを読出しこの読出したデータをそ
のアドレスへ書込むことによって行われ、アドレスを順
次変化して行って、記憶装置（１１内のすべてのデータ
に対して再充電を行うことができる。このような動作全
リフレッシュと言い、この製作はリフレッシュ制御部（
３）によシ行われる。
ているので、時間と共にこの電荷が自然放電して記憶し
た情報が漸次不鮮明にな、るので、定期的に再充電しな
ければならない。この再充電は記憶装置＋１１内の任意
のアドレスからデータを読出しこの読出したデータをそ
のアドレスへ書込むことによって行われ、アドレスを順
次変化して行って、記憶装置（１１内のすべてのデータ
に対して再充電を行うことができる。このような動作全
リフレッシュと言い、この製作はリフレッシュ制御部（
３）によシ行われる。
リフレッシュ制御部（３）を除く記憶制御部（２）では
記憶部［１１のアドレスを指定してそのアドレスに新し
いデータを誓込み、又はそのアドレスのデータを読出す
。
記憶部［１１のアドレスを指定してそのアドレスに新し
いデータを誓込み、又はそのアドレスのデータを読出す
。
したがって信号（４）に含まれるアドレス信号と信号（
５１に含まれるアドレス信号とは記憶制御部（２１内の
アドレスカウンタによって共通に生成される場合もちυ
、また、信号（４）によって記憶部（１）へアクセスし
ている間は信号［５１によってリフレッシュ全行わない
よう記憶制御部（２１内で制御する。
５１に含まれるアドレス信号とは記憶制御部（２１内の
アドレスカウンタによって共通に生成される場合もちυ
、また、信号（４）によって記憶部（１）へアクセスし
ている間は信号［５１によってリフレッシュ全行わない
よう記憶制御部（２１内で制御する。
停電時に、記憶部（υの記憶内容が消されないようにす
るためには、記憶部ｉｌ＋と記憶制御部（２）とへ電池
電源を供給し、周期的なリフレッシュの実行を継続しな
けれはならない。
るためには、記憶部ｉｌ＋と記憶制御部（２）とへ電池
電源を供給し、周期的なリフレッシュの実行を継続しな
けれはならない。
従来の装置は以上のように構成されており、記憶ｆｌｕ
ｆｆ （１１１１部（２）には高速化のため仄Ｌ （ｅ
ｍｉｔｔ ｅｒｃｏｕｐｌｅｄ ｌｏｇｉｃ ）素子を
使用することもちゃ、これ圧電源供給するための電池電
源が複雑になシ、かつ容量も大きくなるという欠点があ
った。
ｆｆ （１１１１部（２）には高速化のため仄Ｌ （ｅ
ｍｉｔｔ ｅｒｃｏｕｐｌｅｄ ｌｏｇｉｃ ）素子を
使用することもちゃ、これ圧電源供給するための電池電
源が複雑になシ、かつ容量も大きくなるという欠点があ
った。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では記憶制御部とは別に
リフレッシュ制御部を設け、停電時には記憶部とリフレ
ッシュ制御部とにだけ電池電源を供給するようにして、
電源供給の設計を簡単にし、電池′［電源の消費を少な
くしたものである。
めになされたもので、この発明では記憶制御部とは別に
リフレッシュ制御部を設け、停電時には記憶部とリフレ
ッシュ制御部とにだけ電池電源を供給するようにして、
電源供給の設計を簡単にし、電池′［電源の消費を少な
くしたものである。
以下この発明の実施例を図面について説明する。
第２図はこの発ＩＪＩＪの一実施例金示すブロック図で
。
。
第１図と同一符号は同−又は相当部分を示し、（２ａ）
はリフレッシュ制御部を含まない記憶制御部、（３ａ）
は記憶制御部とは別に設けられたリフレッシュ制御部、
＋６１ Ｖｉ競合制御部、（７）はリフレッシュ要求信
号である。
はリフレッシュ制御部を含まない記憶制御部、（３ａ）
は記憶制御部とは別に設けられたリフレッシュ制御部、
＋６１ Ｖｉ競合制御部、（７）はリフレッシュ要求信
号である。
リフレッシュ制御部（３＆）は記憶制御部（２ａ）から
分離して設けられているためリフレッシュ制御のために
必要なすべての機能を備えていなければならない。すな
わち、たとえば、信号（５）として送出する順次変化す
るアドレス信号を生成するためのアドレスカウンタ（こ
の明細書ではこのアドレスカウンタをリフレッシュカウ
ンタという）及びこのリフレッシュカウンタに入力する
クロックパルスを発生するクロック発振器はリフレッシ
ュ制御部（３ａ）に内蔵される。
分離して設けられているためリフレッシュ制御のために
必要なすべての機能を備えていなければならない。すな
わち、たとえば、信号（５）として送出する順次変化す
るアドレス信号を生成するためのアドレスカウンタ（こ
の明細書ではこのアドレスカウンタをリフレッシュカウ
ンタという）及びこのリフレッシュカウンタに入力する
クロックパルスを発生するクロック発振器はリフレッシ
ュ制御部（３ａ）に内蔵される。
競合制御部（６）はリフレッシュ制御部（３ａ）から記
憶部（１）へのアクセス安来信号であるリフレッシュ要
求信号（７）ヲ受けて、記憶制御部（２ａ）からのアク
セス要求との間の競合全制御し、優先すべきアクセス要
求に対し許可を与える。
憶部（１）へのアクセス安来信号であるリフレッシュ要
求信号（７）ヲ受けて、記憶制御部（２ａ）からのアク
セス要求との間の競合全制御し、優先すべきアクセス要
求に対し許可を与える。
停電時の′１池′亀源は記憶部（１）とリフレッシュ制
御部（３ａ）だけに供給され、かつ競合制御部；６）は
機能を停止し、リフレッシュ制御部（３ａ）が随時記憶
部（１）にアクセスできるように接続される。
御部（３ａ）だけに供給され、かつ競合制御部；６）は
機能を停止し、リフレッシュ制御部（３ａ）が随時記憶
部（１）にアクセスできるように接続される。
以上のようにこの発明によれば、停′亀時には記憶部と
リフレッシュ制御部だけに電池電源を供給するようにし
たので、電源回路が簡単になり、電池電源の消費を抑制
することができる。
リフレッシュ制御部だけに電池電源を供給するようにし
たので、電源回路が簡単になり、電池電源の消費を抑制
することができる。
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 ■・・・記憶部、（２ａ）・・・記憶制御部、（３ａ）
・・・リフレッシュ制御部、（６）・・・競合制御部。 尚、各図中同一符号は同−又は相当部分を示す。
明の一実施例を示すブロック図である。 ■・・・記憶部、（２ａ）・・・記憶制御部、（３ａ）
・・・リフレッシュ制御部、（６）・・・競合制御部。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 一定周期で記憶内容のリフレッシュを必要とするダイ
ナミックメモリ素子を使用した記憶部、この記憶部に対
する情報の書込み及び読出しを制御する記憶制御部、 この記憶制御部とは別に設けられ、リフレッシュカウン
タと、このリフレッシュカウンタを駆動するクロック発
振器を内蔵して、上記記憶部の上記リフレッシュを実行
するリフレッシュ制御部、このリフレッシュ制御部から
上記記憶部に対するアクセス要求と上記記憶制御部から
上記記憶部に対するアクセス要求とを受けて、その競合
を制御する競合制御部、 停電時には上記記憶部及び上記リフレッシュ制御部へだ
け電池電源を供給し、かつ上記競合制御部の制御を停止
し上記リフレッシュ制御部から上記憶部へ随時アクセス
できるよう接続する手段を備えた記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164388A JPS6142796A (ja) | 1984-08-06 | 1984-08-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164388A JPS6142796A (ja) | 1984-08-06 | 1984-08-06 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142796A true JPS6142796A (ja) | 1986-03-01 |
Family
ID=15792172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164388A Pending JPS6142796A (ja) | 1984-08-06 | 1984-08-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055055A (ja) * | 2002-12-27 | 2009-03-12 | Kyushu Hitachi Maxell Ltd | 半導体装置の製造方法 |
| JP2009259210A (ja) * | 2007-12-27 | 2009-11-05 | Huawei Technologies Co Ltd | 停電保護のための方法、装置、論理デバイスおよび記憶システム |
-
1984
- 1984-08-06 JP JP59164388A patent/JPS6142796A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055055A (ja) * | 2002-12-27 | 2009-03-12 | Kyushu Hitachi Maxell Ltd | 半導体装置の製造方法 |
| JP2009259210A (ja) * | 2007-12-27 | 2009-11-05 | Huawei Technologies Co Ltd | 停電保護のための方法、装置、論理デバイスおよび記憶システム |
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