JP5866719B2 - 半導体装置用の中間成形品及び半導体装置 - Google Patents

半導体装置用の中間成形品及び半導体装置 Download PDF

Info

Publication number
JP5866719B2
JP5866719B2 JP2014056571A JP2014056571A JP5866719B2 JP 5866719 B2 JP5866719 B2 JP 5866719B2 JP 2014056571 A JP2014056571 A JP 2014056571A JP 2014056571 A JP2014056571 A JP 2014056571A JP 5866719 B2 JP5866719 B2 JP 5866719B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
external electrode
resin
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014056571A
Other languages
English (en)
Other versions
JP2014135509A (ja
Inventor
中川 宏史
宏史 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Maxell Energy Ltd
Original Assignee
Hitachi Maxell Energy Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Maxell Energy Ltd filed Critical Hitachi Maxell Energy Ltd
Priority to JP2014056571A priority Critical patent/JP5866719B2/ja
Publication of JP2014135509A publication Critical patent/JP2014135509A/ja
Application granted granted Critical
Publication of JP5866719B2 publication Critical patent/JP5866719B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639Silver (Ag) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439Silver (Ag) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • H01L2924/18301Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体素子と、該半導体素子と電気的に接続されている外部電極とを有し、これら半導体素子および外部電極が樹脂により封止されているリードレスタイプの半導体装置と、その製造方法に関する。
この種の半導体装置の従来例としては、例えば特許文献1を挙げることができる。この半導体装置においては、基板上に、Au層、Ni層、およびAu層を順にメッキすることにより、外部電極および半導体素子の搭載パッドとを形成している。
また、Ni層に替えて、Cu層を外部電極等の構成層としたものもある(文献不詳)。このように、Cu層を採用したのは、CuがNiに比べて安価であり、しかも導電性に優れていることに拠る。
特開昭59−208756号公報
特許文献1に記載の外部電極等の形態では、これを構成するNi層が磁性金属であるため、半導体素子に磁気的な悪影響が及ぶことが避けられない。一方、外部電極の構成層をNi層に替えてCu層としていると、Cuは非磁性金属であるため、半導体素子に対して磁気的な悪影響を与える不都合は生じない。しかし、Cu層上にAu層を備える外部電極の形態では、Auが拡散してしまうという新たな問題を招来する。
Auの拡散問題は、例えば、Cu層とAu層との間にバリア層としてのNi層を介在させることで解決できる。すなわち、Niは、CuおよびAuの両金属との密着性に優れるとともに、これをCu層とAu層との間に介在させることで、先のAuの拡散問題を効果的に解決することができる。しかし、この場合には、外部電極等に磁性金属であるNiを用いることとなるため、先の特許文献1と同様に、半導体素子に対して磁気的な悪影響が及ぶことが懸念される。
加えて、Ni層に替えてCu層を採用した場合でも、近年の半導体素子の動作周波数が飛躍的に増大する傾向下では、高周波信号の伝達特性が問われて、外部電極等の導電性不良が問題となるおそれがある。
具体的には、外部電極等の表面にしか電流が流れなくなる「表皮効果」の影響がある。このように、表皮効果が生じると、実質的に通電に寄与する部分(通電部)の断面積が減少するため、通電部材そのものの導電性が高くなければ、その分だけ外部電極等のインピーダンスは増加し、半導体素子の動作特性に悪影響を与える。
次に、磁性の影響がある。磁性を持つ外部電極の場合は、伝送信号の周波数が増加すればするほど、インピーダンス虚数部分、すなわち減衰項が増大して導電率が劣化することが予想される。かかる不具合は、先のNiのほか、2%Fe含有の銅合金や42アロイでは、相当の磁性を持つので、この効果が無視できない。
本発明は以上のような従来の半導体装置の抱える問題を解決するためになされたものであり、Cu層および表面層とを積層してなる外部電極を具備する半導体装置でありながら、Cuと表面層形成金属の拡散問題を確実に解決することができ、しかも、これらCu層と表面層との間のバリア層としてNi層を採用せず、非磁性の外部電極を実現することにより、磁気的な悪影響を半導体素子に与えることが無く、加えて伝送信号の周波数が増加した場合でも導電率の低下が生じない、半導体装置、およびその製造方法を得ることを目的とする。
本発明の目的は、さらに表皮効果に由来するインピーダンスの増加が生じず、優れた導電率を備えた外部電極を具備する半導体装置、およびその製造方法を得ることにある。
本発明は、半導体素子2と電気的に接続され、樹脂7により封止されて半導体装置の底面側に露出する外部電極3が基板20上に搭載された半導体装置用の中間成形品を対象とする。そして、外部電極3が、Cu層12を主体としており、加えて一切の磁性金属を具備しないものであり、Cu層12の上方側にAu層13が形成され、Cu層12の下方側にAu層10が形成されており、Au層10は樹脂7の底面から露出されるものであって、Cu層12と下方側のAu層10との間にのみNi−P層11を形成したことを特徴とする。
半導体素子2が載置され、外部電極3とともに樹脂7により封止される搭載パッド4が基板20上に搭載されており、搭載パッド4がCu層12を主体としており、加えて一切の磁性金属を具備しないものであり、Cu層12の上方側にAu層13が形成され、Cu層12の下方側にAu層10が形成されており、Au層10は樹脂7の底面から露出されるものであって、Cu層12と下方側のAu層10との間にのみNi−P層11が介在されている形態を採ることができる。
Ni−PにおけるPの含有率は8〜14%程度であることが好ましく、9〜10%が最適である。
Cu層12が、周縁が上下方向に真っ直ぐに伸びるストレート部12aと、該ストレート部12aの上端から水平方向に張り出し形成されたフランジ部12bとを含むものとすることができる。また、フランジ部12bの上面が、水平方向の中央部分の厚み寸法が大きく、周縁部に行くに従って厚み寸法が漸次小さくなるドーム状に形成することができる。なおここで言うドーム状とは、図1に示すごとく、フランジ部12bの盤面中央がフラットで、周縁部が水平方向に行くに従って、漸次厚み寸法が小さくなるような形態をも含む概念である。
また本発明は、半導体素子2と、半導体素子2と電気的に接続されている外部電極3とを有し、半導体素子2および外部電極3が樹脂7により封止されている半導体装置を対象とする。そして、外部電極3がCu層12を主体としており、加えて一切の磁性金属を具備しないものであり、Cu層12の上方側にAu層13が形成され、Cu層12の下方側にAu層10が形成されており、Au層10が樹脂7の底面から露出され、Cu層12と下方側のAu層10との間にのみNi−P層11を形成したことを特徴とする。
半導体素子2は、搭載パッド4上に配置され、半導体素子2および外部電極3とともに、樹脂7により封止されており、搭載パッド4がCu層12を主体としており、加えて一切の磁性金属を具備しないものであり、Cu層12の上方側にAu層13が形成され、Cu層12の下方側にAu層10が形成されており、Au層10が樹脂7の底面から露出され、Cu層12と下方側のAu層10との間にのみNi−P層11が介在されている形態を採ることができる。
Ni−PにおけるPの含有率は8〜14%程度であることが好ましく、9〜10%が最適である。
Cu層12が、周縁が上下方向に真っ直ぐに伸びるストレート部12aと、該ストレート部12aの上端から水平方向に張り出し形成されたフランジ部12bとを含むものとすることができる。また、フランジ部12bの上面が、水平方向の中央部分の厚み寸法が大きく、周縁部に行くに従って厚み寸法が漸次小さくなるドーム状に形成することができる。なおここで言うドーム状とは、図1に示すごとく、フランジ部12bの盤面中央がフラットで、周縁部が水平方向に行くに従って、漸次厚み寸法が小さくなるような形態をも含む概念である。
本発明に係る半導体装置用の中間成形品及び半導体装置においては、外部電極3を構成するCu層12とAu層10との間に、Ni−P層11を介在させた。かかるNi−P層11を構成するNi−Pは、CuおよびAuの両者に対して優れた密着性を示すため、Au層10の剥がれや脱落を確実に防止することができる。また、このように、Cu層12とAu層10との間にNi−P層11を介在させることにより、Auの拡散を効果的に防止することができる。これにて、半導体装置の信頼性の向上を図ることができる。
Ni−Pは非磁性体であり、加えて外部電極3から一切の磁性金属層を廃したため、本発明によれば、外部電極3の全体を完全に非磁性化できる。これにて、磁性金属層に由来する磁気的な影響が半導体素子2に及ぶことを確実に防ぐことができるので、半導体素子2の動作不良を防いで、半導体装置の信頼性向上に貢献できる。
加えて、外部電極3の全体を非磁性化していると、磁性を持つ外部電極3においては不可避であった、伝送信号の周波数の増加に伴って導電率が劣化する問題を確実に解消できる。従って、動作周波数や伝送信号の周波数を増加させた場合にも、外部電極3の導電率が低下する不具合は生じず、この点でも信頼性に優れた半導体装置を得ることができる。
搭載パッド4を構成するCu層12とAu層10との間に、Ni−P層11を介在させた場合にも、先の外部電極3と同様の作用効果を得ることができる。すなわち、Ni−Pは、CuおよびAuの両者に対して優れた密着性を示すため、搭載パッド4を構成するAu層10の剥がれや脱落を確実に防止することができる。また、Cu層12とAu層10との間に、Ni−P層11を介在させることにより、Auの拡散を効果的に防止することができる。
加えて、搭載パッド4の全体を非磁性化することができるので、磁気的な影響が半導体素子2に及ぶことは無く、磁気的影響に由来する動作不良が生じることも無い。
ここで、Cu層12と下方側のAu層10との間にのみNi−P層11を形成し、Cu層12と上方側のAu層13との間にはNi−P層を形成しない理由は、上方側のAu層13は樹脂7によりモールドされるため、Au層13の不用意な脱落等は生じ難い。これに対して、下方側のAu層10は、伝達信号の取り出し等に用いられるものであって、半導体装置1の底面から露出されるため、脱落するおそれがあり、万全の拡散防止対策を施す必要がある。以上のような理由から、下方側のAu層10とCu層12との間にのみ、Ni−P層11を形成している。
Cu層12を、周縁が上下方向に真っ直ぐに伸びるストレート部12aと、該ストレート部12aの上端から水平方向に張り出し形成されたフランジ部12bとを含むものとしていると、フランジ部12bの張り出し分だけ、Cu層12の表面積を大きくすることができる。これによれば、表面にのみで電流が流れる表皮効果の影響を小さくすることができるので、外部電極3のインピーダンスの増加を抑えて、外部電極3の導電率の低下を抑えることができる。これにて、動作信号等の伝送不能に由来する半導体素子2の動作不良の発生を防ぐことができるので、半導体装置の信頼性向上に貢献できる。
かかる作用効果は、Cu層12上にAu層13、Ag層14、Pd層等を形成した場合でも同様であり、フランジ部12bの張り出し分だけ、Au層13、Ag層14、Pd層の表面積を大きくすることができるので、表皮効果の影響を小さくすることができる。また、Cu層12とAu層13やAg層14等との間の接着面積の増加を図ることができるので、この点でも表皮効果を影響を小さくすることができる。
加えて、Cu層12を、周縁が上下方向に真っ直ぐに伸びるストレート部12aと、該ストレート部12aの上端から水平方向に張り出し形成されたフランジ部12bとを含むものとしていると、フランジ部12bの張り出し部分が樹脂7に食い込ませることができるため、外部電極3や搭載パッド4の不用意な脱落等を確実に防ぐことができる。かかる作用効果は、特に基板20から樹脂封止体を剥離する際(図5(d)参照)に有用である。すなわち、基板20からの剥離時に、外部電極3等が基板20に張り付いて、外部電極3等が樹脂封止体(半導体装置)から脱落することを効果的に防ぐことができる。また、樹脂封止体に対して外部電極3等が位置ズレしたり、外部電極3等の一部が欠けることも効果的に防ぐことができる。
フランジ部12bの上面が、水平方向の中央部分の厚み寸法が大きく、周縁部に行くに従って厚み寸法が漸次小さくなるドーム状に形成することができる。これによれば、フランジ部12bの上面をフラットとする形態に比べて、Cu層12の表面積を大きくできるので、表皮効果の影響をより小さくして、導電率の低下を抑えることができる。かかる作用効果は、Cu層12上に、Au層13、Ag層14、Pd層等を形成した場合でも同様である。
本発明の第1実施形態に係る半導体装置の縦断側面図である。 本発明の第1実施形態に係る半導体装置の斜視図である。 (a)〜(e)は、第1実施形態に係る半導体装置の製造方法を説明するための図である。 (a)〜(e)は、電鋳工程を説明するための図である。 (a)〜(d)は、第1実施形態に係る半導体装置の製造方法を説明するための図である。 半導体装置の製造方法を説明するための平面図である。 本発明の第2実施形態に係る半導体装置の縦断側面図である。 (a)〜(d)は、第2実施形態に係る半導体装置の製造方法を説明するための図である。 第2実施形態の変形例に係る半導体装置の縦断側面図である。
(第1実施形態) 図1乃至図6に本発明の第1実施形態に係る半導体装置を示す。図1は、本発明に係るリードレス表面実装型の半導体装置の縦断側面図、図2は、半導体装置の裏面を示す斜視図である。
図1および図2に示すように、この半導体装置1は、一つの半導体素子2と、この半導体体素子2を囲むように配された複数個(6個)の外部電極3と、半導体素子2が載置される搭載パッド4と、半導体素子2の上面に形成された電極5と外部電極3とを電気的に接続するワイヤ6とを有し、これら半導体素子2、外部電極3、搭載パッド4およびワイヤ6をエポキシ樹脂等の樹脂7により封止してなるものである。
図2に示すように、半導体装置1は、全体として四角ブロック形状に形成されており、その底面側には、搭載パッド4と外部電極3とが露出している。
外部電極3および搭載パッド4は、Au層(表面層)10、Ni−P層11、Cu層12、Au層13、Ag層14を下方側から順に積層してなるものである。外部電極3のAu層10は、不図示の外部装置からの動作信号等の送入・送出口として機能する。Au層10とCu層12との間に介在されるNi−P層11を構成するNi−Pは、AuおよびCuの両者に対して、良好な密着性を示すため、Au層10の不用意な剥がれや脱落を効果的に防止することができる。また、かかるNi−P層11は、バリア層として作用するため、Auの拡散を確実に防止することができる。なお、これらAu層10とNi−P層11とは、周縁(四周縁)が上下方向に真っ直ぐに伸びるストレート状に形成されている。
Cu層12は、外部電極3および搭載パッド4の主体をなすものであり、Ni−P層11と同一の外形寸法で周縁が上下方向に真っ直ぐに伸びるストレート部12aと、該ストレート部12aの上端から水平方向に張り出し形成されたフランジ部12bとで構成される。フランジ部12bの上面の盤面中央はフラットとされており、フランジ部12bの周縁は、水平外方向に行くに従って漸次厚み寸法が小さくされており、全体として、フラット部分の厚み寸法が大きなドーム状とされている。
Au層13およびAg層14は、表皮効果対策として形成される。すなわち、Cuよりも導電率に優れたAg層14を最表面に配することで、電流をCu層12側にも流して、外部電極3の全体の導電性の向上を図っている。
図3乃至図6に、この半導体装置1の製造方法を示す。まず、図3(a)に示すごとく、ステンレスやアルミ、銅等の導電性の金属板からなる基板20の表面に、アルカリタイプの感光性フィルムレジストをラミネートして、フォトレジスト層21を形成する。次に、フォトレジスト層21の上面に、搭載パッド4および外部電極3の形成箇所を除く部分に対応する透光孔22を有するパターンフィルム23(ガラスマスク)を密着させたのち、紫外光ランプ24で紫外線光を照射して露光を行う。ここでは、紫外光ランプ24から上下方向に指向性を有する紫外線光を照射することにより、フォトレジスト層21に対してストレート状に露光を行った。次いで、乾燥の各処理を行って、未露光部分を溶解除去することにより、図3(b)に示すように、搭載パッド4および外部電極3の形成箇所を除く部分に対応するレジスト体25aを有し、搭載パッド4および外部電極3の形成箇所に対応する、平面視で四角状の通孔25b・25cを有するパターンレジスト25を基板20上に形成する。通孔25b・25cの内周縁(対向辺の間隔寸法)は、均一なストレート状となるようにした。
続いて、図3(c)に示すように、Au層10、Ni−P層11、Cu層12、Au層13、Ag層14を順にメッキ法により積層して、搭載パッド4および外部電極3を形成する(メッキ工程)。
図4(a)〜(e)に、このメッキ工程のより詳細を示す。そこではまず、必要に応じて化学エッチングによる表面酸化皮膜除去や薬品による周知の化学処理等の表面活性化処理を基板20に対して行ったのち、基板20を所定の条件に建浴した電鋳槽に入れ、図4(a)に示すごとく、先のレジスト体25aで覆われていない基板20の表面(通孔25b・25c)に、Auを電鋳してAu層10を形成する。次に、先と同様の手順で、Au層10上に、Ni−Pをメッキ(無電解)してNi−P層11を形成する(図4(b))。
次に、図4(c)に示すごとく、Ni−P層11上にCuを電鋳してCu層12を形成する。かかるCu層12の形成に際しては、Cuをレジスト体25aの高さ位置を越えて電着させることで、レジスト体25aの高さ位置を越えない箇所には、周縁が上下方向に真っ直ぐに伸びるストレート部12aが形成され、レジスト体25aの高さ位置を越える箇所には、該ストレート部12aの上端から水平方向に張り出し形成されたフランジ部12bとが形成されるようにする。
次に、図4(d)に示すごとく、Cu層12の上面の全体にAuをメッキ(ストライクメッキ)してAu層13を形成したのち、図4(e)および図3(c)に示すごとく、Au層13の上面の全体にAgを電鋳してAg層14を形成する。これにて、基板20上に、Au層10、Ni−P層11、Cu層12、Au層13およびAg層14で構成される搭載パッド4および外部電極3を形成することができた。
次に、図3(d)に示すごとく、パターンレジスト25(レジスト体25a)を溶解除去して、基板20上に搭載パッド4と外部電極3とが搭載された中間成形品を得た。
次に、図5(a)に示すごとく、半導体素子2を公知の手法により搭載パッド4上に接着して搭載したのち、図5(b)に示すごとく、半導体素子2上の電極5とこれに対応する外部電極3との間を、金線等のワイヤ6を用いて超音波ボンディング装置等により結線する。ここで、ワイヤ6を結線するにあたり、外部電極3等にやボンディング装置からの引き離し力が作用し、外部電極3等は基板20から浮き上がろうとするが、上述のように、メッキ工程に先立って、基板20に対して表面活性化処理を行うことにより、基板20からの外部電極3等の脱落や浮き上がりを効果的に防止でき、製造工程時の不良品形成率を低減できる。
次に、基板20上の半導体素子2の搭載部分を、図5(c)に示すごとく熱硬化性エポキシ樹脂等の樹脂7でモールドし、基板20上に樹脂封止体を形成する。具体的には、基板20の上面側をモールド金型(上型)に装着するとともに、モールド金型内にエポキシ樹脂をキャビティにより圧入した。これにより基板20上に並列して形成した複数個の半導体素子搭載部が樹脂7により連続して封止された形態となった。なお、このとき基板20が樹脂モールドの下型の役割を果たす。
次いで図5(d)に示すごとく、樹脂封止体から基板20を除去する。基板20の除去方法としては、強制的に基板を剥離除去する方法の他、例えば基板20を構成する材質に拠っては、樹脂封止体側への影響の無い溶剤や薬品等により基板20を溶解除去する方法や研磨除去する方法を採ることができる。なお、かかる基板20の除去に際しては、フランジ部12bの存在により、外部電極3や搭載パッド4の脱落を効果的に防ぐことができる。すなわち、フランジ部12bの張り出し部分が樹脂7に食い込むため、基板20の剥離作業時に外部電極3等が基板20とともに剥がれることを確実に防ぐことができる。また、樹脂封止体に対して外部電極3等が位置ズレしたり、外部電極3等の一部が欠けることも防ぐことができる。
最後に、図6および図5(d)に示すごとく、樹脂封止体に対して切断線Xに沿ってダイシングを行うことにより、図1に示すように、一つの半導体素子2と、この半導体体素子2を囲むように配された複数個(6個)の外部電極3と、半導体素子2が載置される搭載パッド4とを備え、これらが樹脂7により封止された半導体装置1を得た。
以上のように、本実施形態に係る半導体装置1においては、外部電極3および搭載パッド4を構成するCu層12と下方側のAu層10との間に、Ni−P層11を介在させた。かかるNi−P層を構成するNi−Pは、CuおよびAuの両者に対して優れた密着性を示すため、Auの拡散を効果的に防止することができる。これにて、Au層10の不用意な剥がれや脱落を確実に防止することができるので、半導体装置1の信頼性向上に貢献できる。
なお、Cu層12と下方側のAu層10との間にのみNi−P層11を形成し、Cu層12と上方側のAu層13との間にはNi−P層を形成しなかったのは、以下のような理由に拠る。すなわち、上方側のAu層13は樹脂7によりモールドされるため、Au層13の不用意な脱落等は生じ難い。これに対しては、下方側のAu層10は、伝達信号の取り出し等に用いられるものであって、半導体装置1の底面から露出しているため、脱落するおそれがあり、万全の拡散防止対策を施す必要がある。以上のような理由から、下方側のAu層10とCu層12との間にのみ、Ni−P層11を形成した。上記Au層13のほか、AgやCuでも良い。
外部電極3および搭載パッド4を構成する、Au層10・13、Ni−P層11、Cu層12、およびAg層14は、非磁性金属であるため、本実施形態に係る半導体装置1によれば、外部電極3および搭載パッド4の全体を完全に非磁性化できる。これにて、磁性金属層に由来する磁気的な影響が半導体素子2に及ぶことを確実に防ぐことができるので、半導体素子2の動作不良を防いで、半導体装置1の信頼性向上に貢献できる。
加えて、外部電極3の全体を非磁性化していると、磁性を持つ外部電極においては不可避であった、伝送信号の周波数の増加に伴って導電率が劣化する問題を確実に解消できる。従って、動作周波数や伝送信号の周波数を増加させた場合にも、外部電極3の導電率が低下する不具合は生じず、この点でも信頼性に優れた半導体装置1を得ることができる。
外部電極3を構成するCu層12を、周縁が上下方向に真っ直ぐに伸びるストレート状に伸びるストレート部12aと、該ストレート部12aの上端から水平方向に張り出し形成されたフランジ部12bとを含むものとしていると、フランジ部12bの張り出し分だけ、Cu層12の表面積を大きくできる。これによれば、表面にのみで電流が流れる表皮効果の影響を小さくすることができるので、外部電極3のインピーダンスの増加を抑えて、外部電極3の導電率の低下を抑えることができる。これにて、動作信号等の伝送不能に由来する半導体素子2の動作不良の発生を防ぐことができるので、半導体装置1の信頼性向上に貢献できる。
加えて、最表面層として、導電特性に優れたAg層14を採用していると、表皮効果の発生を効果的に抑えることができる。
(第2実施形態) 図7に本発明の第2実施形態に係る半導体装置を示す。そこでは、外部電極3を構成するCu層12が盤面中央に貫通孔30を有する中空構造となっている点、および該Cu層12上に形成されるAu層13とAg層14とが、貫通孔30を有する中空構造となっている点が先の第1実施形態と相違する。
より詳しくは、Cu層12の盤面中央には、貫通孔30が形成されている。この貫通孔30は、内径寸法が均一なストレート部30aと、ストレート部30aの上端に形成されてストレート部30aよりも内径寸法の小さな小径部30bと、小径部30bの上方に形成されて、内径寸法が上方に行くに従って漸次大きくなる上拡がりのテーパー部30cとで構成される。テーパー部30cの内周面を含むCu層12の上面の全体には、Au層13とAg層14とが形成されている。
図8に、上記半導体装置の製造方法を示す。そこでは、図8(a)に示すように、ステンレスやアルミ、銅等の導電性の金属板からなる基板20の表面に、アルカリタイプの感光性フィルムレジストをラミネートして、フォトレジスト層21を形成する。次に、フォトレジスト層21の上面に、搭載パッド4、外部電極3および通孔30のストレート部30aの形成箇所を除く部分に対応する透光孔22を有するパターンフィルム23(ガラスマスク)を密着させたのち、紫外光ランプ24で紫外線光を照射して露光を行う。ここでは、紫外光ランプ24から上下方向に指向性を有する紫外線光を照射することにより、フォトレジスト層21に対してストレート状に露光を行った。次いで、乾燥の各処理を行って、未露光部分を溶解除去することにより、図8(b)に示すように、搭載パッド4、外部電極3および通孔30のストレート部30aの形成箇所を除く部分に対応するレジスト体25aを有し、搭載パッド4の形成箇所に対応する平面視で四角状の通孔25bと、外部電極3の形成箇所に対応する、平面視で円ドーナツ状の通孔25cを有するパターンレジスト25を基板20上に形成する。通孔25b・25cの内周縁(対向辺の間隔寸法)は、均一なストレート状となるようにした。
続いて、図8(c)に示すように、パターンレジスト35を利用して、Au層10、Ni−P層11、Cu層12、Au層13、Ag層14を順にメッキ法により積層することにより、搭載パッド4および外部電極3を形成する(メッキ工程)。Cu層12の形成に際しては、Cuをレジスト体25aの高さ位置を越えて電着させることで、レジスト体25aの高さ位置を越えない箇所には、周縁が上下方向に真っ直ぐに伸びるストレート部12aが形成され、レジスト体25aの高さ位置を越える箇所には、該ストレート部12aの上端から内外の両水平方向に張り出し形成されたフランジ部12bとが形成されるようにする。これにて、Cu層12に内径寸法が均一なストレート部30aと、ストレート部30aの上端に形成されてストレート部30aよりも内径寸法の小さな小径部30bと、小径部30bの上方に形成されて、内径寸法が上方に行くに従って漸次大きくなる上拡がりのテーパー部30cとで構成される貫通孔30を形成することができる。
次に、図8(d)に示すごとく、パターンレジスト25(レジスト体25a)を溶解除去して、基板20上に搭載パッド4と外部電極3とが搭載された中間成形品を得る。以後の半導体素子2の搭載や結線作業等は、図5と同様であるので、その説明は省略する。
図9に、第2実施形態の別実施例を示す。そこでは、Cu層12の盤面中央に平面視で四角形状の貫通孔30を形成している。また、貫通孔30の内周面に沿うように、Au層13とAg層14が形成されている。それ以外の点は、先の図7と同様である。
本第2実施形態に係る半導体装置1のように、Cu層12の盤面中央に貫通孔30を形成してあると、該貫通孔30の内周面の面積分だけ、Cu層12の表面積を大きくすることができるので、その上面に形成されるAg層14の表面積を大きくすることができる。これにより、Ag層14における表皮効果の影響をより小さくすることができるので、外部電極3の導電率の低下を抑えることができる。また、Au層13を介したAg層14とCu層12との間の接触面積の増大を図ることができるので、この点でも表皮効果の影響を小さくして外部電極3の導電率の低下を抑えることができる。
また、フランジ部12bが樹脂7に食い込むため、樹脂7に対する外部電極3の結合強度の向上を図ることができる。従って、外部電極3の不用意な脱落や位置ずれを確実に防ぐことができる。
上記実施形態においては、Cu層12上には、Au層13とAg層14とが形成されていたが、本発明はこれに限られず、Cu層12上には、Au層、Ag層、Pd層から選択される一種又は二種以上の層を形成することができる。
表面層10としては、Au層のほか、Sn層やSn−Ag層などであってもよい。
外部電極3の位置や形状等は、上記実施形態に示したものに限られない。
上記第2実施形態に係る半導体装置1においては、Cu層12にフランジ部12bを形成していたが、これは無くとも良く、貫通孔30のみを備える形態であってもよい。
1 半導体装置
2 半導体素子
3 外部電極
4 搭載パッド
6 ワイヤ
7 樹脂
10 表面層(Au層)
11 Ni−P層
12 Cu層
13 Au層
14 Ag層
20 基板
25 パターンレジスト
25a レジスト体
30 貫通孔

Claims (8)

  1. 半導体素子(2)と電気的に接続され、樹脂(7)により封止されて半導体装置の底面側に露出する外部電極(3)が基板(20)上に搭載された半導体装置用の中間成形品において、
    前記外部電極(3)がCu層(12)を主体としており、加えて一切の磁性金属を具備しないものであり、
    前記Cu層(12)の上方側にAu層(13)が形成され、前記Cu層(12)の下方側にAu層(10)が形成されており、前記Au層(10)は前記樹脂(7)の底面から露出されるものであって、前記Cu層(12)と前記Au層(10)との間にのみNi−P層(11)を形成したことを特徴とする半導体装置用の中間成形品。
  2. 前記半導体素子(2)が載置され、前記外部電極(3)とともに前記樹脂(7)により封止される搭載パッド(4)が前記基板(20)上に搭載されており、
    前記搭載パッド(4)が前記Cu層(12)を主体としており、加えて一切の磁性金属を具備しないものであり、
    前記Cu層(12)の上方側にAu層(13)が形成され、前記Cu層(12)の下方側にAu層(10)が形成されており、前記Au層(10)は前記樹脂(7)の底面から露出されるものであって、前記Cu層(12)と前記Au層(10)との間にのみNi−P層(11)を形成したことを特徴とする請求項1に記載の半導体装置用の中間成形品。
  3. 前記Ni−P層(11)におけるPの含有率が8〜14%であることを特徴とする請求項1または2記載の半導体装置用の中間成形品。
  4. 前記Cu層(12)が、周縁が上下方向に真っ直ぐに伸びるストレート部(12a)と、前記ストレート部(12a)の上端から水平方向に張り出し形成されたフランジ部(12b)とを含んでおり、
    前記フランジ部(12b)の上面が、水平方向の中央部分の厚み寸法が大きく、周縁部に行くに従って厚み寸法が漸次小さくなるドーム状に形成されていることを特徴とする請求項1ないし3のいずれかに記載の半導体装置用の中間成形品。
  5. 半導体素子(2)と、前記半導体素子(2)と電気的に接続されている外部電極(3)とを有し、前記半導体素子(2)および前記外部電極(3)が樹脂(7)により封止されている半導体装置であって、
    前記外部電極(3)がCu層(12)を主体としており、加えて一切の磁性金属を具備しないものであり、
    前記Cu層(12)の上方側にAu層(13)が形成され、前記Cu層(12)の下方側にAu層(10)が形成されており、前記Au層(10)が前記樹脂(7)の底面から露出され、前記Cu層(12)と前記Au層(10)との間にのみNi−P層(11)を形成したことを特徴とする半導体装置。
  6. 前記半導体素子(2)は、搭載パッド(4)上に配置され、前記半導体素子(2)および前記外部電極(3)とともに、前記樹脂(7)により封止されており、
    前記搭載パッド(4)がCu層(12)を主体としており、加えて一切の磁性金属を具備しないものであり、
    前記Cu層(12)の上方側にAu層(13)が形成され、前記Cu層(12)の下方側にAu層(10)が形成されており、前記Au層(10)が前記樹脂(7)の底面から露出され、前記Cu層(12)と前記Au層(10)との間にのみNi−P層(11)を形成したことを特徴とする請求項5に記載の半導体装置。
  7. 前記Ni−P層(11)におけるPの含有率が8〜14%であることを特徴とする請求項5または6に記載の半導体装置。
  8. 前記Cu層(12)が、周縁が上下方向に真っ直ぐに伸びるストレート部(12a)と、前記ストレート部(12a)の上端から水平方向に張り出し形成されたフランジ部(12b)とを含んでおり、
    前記フランジ部(12b)の上面が、水平方向の中央部分の厚み寸法が大きく、周縁部に行くに従って厚み寸法が漸次小さくなるドーム状に形成されていることを特徴とする請求項5ないし7のいずれかに記載の半導体装置。
JP2014056571A 2014-03-19 2014-03-19 半導体装置用の中間成形品及び半導体装置 Active JP5866719B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014056571A JP5866719B2 (ja) 2014-03-19 2014-03-19 半導体装置用の中間成形品及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014056571A JP5866719B2 (ja) 2014-03-19 2014-03-19 半導体装置用の中間成形品及び半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008200235A Division JP5580522B2 (ja) 2008-08-01 2008-08-01 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2014135509A JP2014135509A (ja) 2014-07-24
JP5866719B2 true JP5866719B2 (ja) 2016-02-17

Family

ID=51413532

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014056571A Active JP5866719B2 (ja) 2014-03-19 2014-03-19 半導体装置用の中間成形品及び半導体装置

Country Status (1)

Country Link
JP (1) JP5866719B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6476492B2 (ja) * 2015-08-10 2019-03-06 大口マテリアル株式会社 リードフレーム集合基板及び半導体装置集合体、並びにリードフレーム集合基板及び半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252070A (ja) * 1996-03-15 1997-09-22 Hitachi Cable Ltd リードフレーム、及びそれを用いた半導体装置
JP2001144392A (ja) * 1999-11-17 2001-05-25 Kyocera Corp 配線基板
JP2004214265A (ja) * 2002-12-27 2004-07-29 Kyushu Hitachi Maxell Ltd 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2014135509A (ja) 2014-07-24

Similar Documents

Publication Publication Date Title
US8659131B2 (en) Structure for multi-row lead frame and semiconductor package capable of minimizing an under-cut
US9735106B2 (en) Semiconductor lead frame, semiconductor package, and manufacturing method thereof
JP5580522B2 (ja) 半導体装置とその製造方法
JP2013073994A5 (ja)
TWI666737B (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
TWI413210B (zh) 電子裝置封裝及製造方法
JP2013247199A (ja) リードフレーム及びその製造方法
JP5948881B2 (ja) 半導体装置用リードフレーム
JP2019169729A (ja) 半導体装置用基板および半導体装置
CN108701660B (zh) 半导体封装衬底及其制造方法
JP5866719B2 (ja) 半導体装置用の中間成形品及び半導体装置
JP2014078658A (ja) 半導体パッケージ用基板、及びその製造方法
JP2019057587A (ja) 半導体素子搭載用基板及びその製造方法
JP6327427B1 (ja) 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法
US8786108B2 (en) Package structure
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
JP6524526B2 (ja) 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法
KR102141102B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
JP6644978B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
JP2010080656A (ja) 半導体装置とその製造方法
JP6489615B2 (ja) 半導体素子搭載用基板、半導体装置及びそれらの製造方法
JP7339231B2 (ja) 半導体装置用基板、半導体装置
JP2017098315A (ja) 半導体装置用基板とその製造方法、および半導体装置
KR20100104112A (ko) 반도체 패키지용 회로기판, 그의 제조 방법 및 이를 적용한반도체 패키지
KR101250379B1 (ko) 반도체 패키지의 다열 리드프레임 및 그 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150414

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151217

R150 Certificate of patent or registration of utility model

Ref document number: 5866719

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250