JP2008160782A - デジタル・アナログコンバータ - Google Patents

Abstract

【課題】同じ分解能を維持しつつデジタル・アナログコンバータの構成素子数を削減する。
【解決手段】例えば６ビットのデジタル信号をアナログ信号に変換するため、１７個の基準電圧を生成する基準電圧生成回路１００と、上位４ビットに従って互いに隣接する２つの基準電圧を選択するように各々ＭＯＳトランジスタで構成された１９個のスイッチ対を持つ第１のスイッチ回路２００と、選択された２つの基準電圧の差を合成オン抵抗で４分割して３個の中間電圧を得るように１２個のＭＯＳトランジスタの直列回路で構成された第２のスイッチ回路３００と、選択された２つの基準電圧のうちの低い方の電圧又は３個の中間電圧のうちの１つを下位２ビットに従って選択的に出力する第３のスイッチ回路４００とを設ける。
【選択図】図２

Description

本発明は、デジタル・アナログコンバータ（digital-to-analog converter：ＤＡＣ）に関し、特に液晶ディスプレイ等の画像表示装置に好適に用いられるＤＡＣに関するものである。

従来の液晶ディスプレイ用ＤＡＣの１つとして、基準電圧生成回路と、複数のスイッチ対を有する選択回路と、ボルテージフォロアとを持つＤＡＣが知られている。具体的には、当該ＤＡＣが６ビットのデジタル信号を入力コードとして受け取る場合、基準電圧生成回路は、３２個の抵抗素子を直列接続してなり、当該抵抗素子の各端子から互いに異なる３３個の基準電圧を選択回路へ供給する。選択回路は、各々入力コードの対応ビットに従って２入力のうち一方を選択する３７個のスイッチ対からなり、入力コードが奇数ならば３３個の基準電圧のうち互いに隣接する２つの基準電圧を選択し、入力コードが偶数ならば３３個の基準電圧のうちの１つの基準電圧を重複選択して、これらの電圧をボルテージフォロアへ供給する。ボルテージフォロアは、供給された２つの電圧の平均値をアナログ信号として出力する。つまり、入力コードが奇数の場合には、隣接する２つの基準電圧の中間電圧をボルテージフォロアで生成するのである（特許文献１参照）。
特開２０００−１８３７４７号公報

上記従来のＤＡＣでは、入力ビット数（分解能）が６から８、１０と増えるに従い、生成すべき基準電圧の数が３３から１２９、５１３のように急激に増え、選択回路に必要なスイッチ対の数が３７から１３５、５２１のように急激に増える。

液晶ディスプレイの高精細化及び多階調化が進んでいる現状に鑑みて、上記従来技術ではＤＡＣのチップサイズを大きくせざるを得なくなってしまう。

本発明の目的は、同じ分解能を維持しつつＤＡＣの構成素子数を削減することにある。

上記目的を達成するため、本発明では、ＭＯＳ（metal-oxide-semiconductor）トランジスタのオン抵抗を分圧に利用して中間電圧を生成することとした。

具体的に説明すると、本発明は、互いに異なる複数の基準電圧を用いてＮ（Ｎは３以上の整数）ビットのデジタル信号をアナログ信号に変換するコンバータを、次のような選択分圧回路と出力回路とで構成することとした。すなわち、選択分圧回路は、各々スイッチとして機能する複数のＭＯＳトランジスタを有し、ｍを１以上の整数とし、２^ｍから２^ｍ−１＋１までの整数のうちのいずれかをＭとするとき、前記デジタル信号のうちの上位（Ｎ−ｍ）ビットに従って前記複数のＭＯＳトランジスタのうち各々互いに同数のＭＯＳトランジスタを通じて前記複数の基準電圧のうちの２つの基準電圧を選択し、かつ（Ｍ−１）個の中間電圧を得るように、前記選択された２つの基準電圧の差を、前記複数のＭＯＳトランジスタのうち互いに直列接続されたＭ個のＭＯＳトランジスタ群の各々の合成オン抵抗でＭ分割する。出力回路は、前記デジタル信号のうちの下位ｍビットに従って、前記選択された２つの基準電圧のうちの１つ又は前記（Ｍ−１）個の中間電圧のうちの１つを前記アナログ信号として選択的に出力する。

この場合の基準電圧生成回路は、互いに直列接続された２^Ｎ−ｍ個の抵抗素子を有し、当該抵抗素子の各端子から互いに異なる（２^Ｎ−ｍ＋１）個の基準電圧を前記選択分圧回路へ供給する。

前記選択分圧回路が前記複数の基準電圧のうち互いに隣接する２つの基準電圧を選択するスイッチ回路を有する場合、当該スイッチ回路は、例えば、各々前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数のスイッチ対を有し、前記デジタル信号の上位（Ｎ−ｍ）ビットのうち最下位ビットから数えてｎ番目のビットに対応するスイッチ対の数ａ_ｎは、
ａ_１＝２、ａ_ｎ＝ａ_ｎ−１＋２^ｎ−２（２≦ｎ≦Ｎ−ｍ）
にて与えられる。そして、前記複数のスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択される。この場合の前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、例えば、互いに直列接続された（Ｎ−ｍ＋１）個のＭＯＳトランジスタで構成される。前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ＋１）個のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ）個のＭＯＳトランジスタを含む。

また、前記選択分圧回路が前記複数の基準電圧のうち互いに隣接する２つの基準電圧を選択するスイッチ回路を有する場合、前記選択分圧回路は、Ｐを２以上かつ（Ｎ−ｍ）以下の整数とするとき、前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの下位Ｐビットを、いずれか１個が有効にされる２^Ｐ個の選択信号にデコードするデコード回路を更に有し、前記スイッチ回路は、例えば、各々前記２^Ｐ個の選択信号のうちの対応する選択信号に従って２入力を２出力へ選択的に伝達する２^Ｐ個のスイッチ対と、各々前記デジタル信号の上位（Ｎ−ｍ−Ｐ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数の他のスイッチ対とで構成される。そして、前記全てのスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択される。この場合の前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、例えば、互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個のＭＯＳトランジスタで構成される。前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを含む。

本発明によれば、同じ分解能を維持しつつＤＡＣの構成素子数を削減することができる。

以下、本発明を実施するための最良の形態について、図面を用いながら説明する。

図１は、本発明に係るＤＡＣを用いた画像表示装置の概略平面図である。図１に示した画像表示装置１は液晶ディスプレイであって、マトリックス状に配置された複数の画素を有する液晶ディスプレイパネル１０と、複数のゲートドライバ２０と、複数のソースドライバ２５と、これらのゲートドライバ２０及びソースドライバ２５を制御するコントローラ３０とを備えている。液晶ディスプレイパネル１０の各画素は、ＴＦＴ（thin film transistor）１１と、そのドレインに接続された画素容量１２とを持つ。同じ行に属する画素のＴＦＴ１２のゲートは、共通のゲートドライバ２０により駆動される。また、同じ列に属する画素のＴＦＴ１２のソースは、共通のソースドライバ２５により駆動される。全てのソースドライバ２５は、コントローラ３０から送られた画像の階調を表すデジタル信号に従って複数の画素を駆動する液晶駆動回路を構成し、デジタル信号を画素列毎のアナログ信号に変換するＤＡＣをそれぞれ内蔵している。つまり、画像表示装置１は、画素列と同数のＤＡＣを備えている。

図２は、本発明に係るＤＡＣの構成例を示している。図２のＤＡＣは、ｂｉｔ５からｂｉｔ０までの６ビットで表されるデジタル信号をアナログ信号Ｖｏｕｔに変換するコンバータであって、基準電圧生成回路１００と、第１のスイッチ回路（ＳＷ１）２００と、第２のスイッチ回路（ＳＷ２）３００と、第３のスイッチ回路（ＳＷ３）４００と、ボルテージフォロア５００と、論理回路６００とで構成される。

基準電圧生成回路１００は、互いに直列接続された１６（＝２^６−２）個の抵抗素子からなる抵抗分圧回路であって、当該抵抗素子の各端子から互いに異なる１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６４を第１のスイッチ回路２００へ供給する。

第１のスイッチ回路２００は、１７個の基準電圧Ｖ０〜Ｖ６４のうち互いに隣接する２つの基準電圧（以下、低い方をＶｉｎ１とし、高い方をＶｉｎ２とする。）を選択する回路であって、６ビットデジタル信号のうちｂｉｔ５からｂｉｔ２までの上位４ビットを制御信号として受け取る。図中の２０１は、ｂｉｔ２によりオン／オフ制御される２個のスイッチ対である。２０２は、ｂｉｔ３によりオン／オフ制御される３（＝２＋２^２−２）個のスイッチ対である。２０３は、ｂｉｔ４によりオン／オフ制御される５（＝３＋２^３−２）個のスイッチ対である。２０４は、ｂｉｔ５によりオン／オフ制御される９（＝５＋２^４−２）個のスイッチ対である。以上のとおり、第１のスイッチ回路２００は、各々ｂｉｔ５〜ｂｉｔ２のうちの対応ビットに従って２入力のうち一方を選択する１９個の２入力・１出力スイッチ対で構成されている。各スイッチ対は、対応ビットが０ならば下側入力を、対応ビットが１ならば上側入力をそれぞれ選択する。

なお、第１のスイッチ回路２００の各スイッチ対を構成する２個のスイッチは、それぞれＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタ又はこれらを結合してなるトランスファゲートである。ただし、以下の説明では各スイッチがＰチャネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタという。）であるものとする。

例えば、ｂｉｔ５からｂｉｔ２までの４ビットが“００００”ならば、最も低い基準電圧Ｖ０が４（＝６−２）個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続され、次に低い基準電圧Ｖ４が他の４（＝６−２）個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続される。この場合にはＶｉｎ１＝Ｖ０、Ｖｉｎ２＝Ｖ４である。また、ｂｉｔ５からｂｉｔ２までの４ビットが“０００１”ならば、基準電圧Ｖ４が４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続され、次に高い基準電圧Ｖ８が他の４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続される。この場合にはＶｉｎ１＝Ｖ４、Ｖｉｎ２＝Ｖ８である。ｂｉｔ５からｂｉｔ２までの４ビットが“１１１１”ならば、基準電圧Ｖ６０が４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続され、最も高い基準電圧Ｖ６４が他の４個のＭＯＳトランジスタを通じて第２のスイッチ回路３００に接続される。この場合にはＶｉｎ１＝Ｖ６０、Ｖｉｎ２＝Ｖ６４である。

第２のスイッチ回路３００及び第３のスイッチ回路４００中に示した１６個の丸印は、それぞれスイッチとして機能するＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタ又はこれらを結合してなるトランスファゲートである。ただし、以下の説明では各スイッチがＰチャネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタという。）であるものとする。

第２のスイッチ回路３００は、ノードｎ００とノードｎ０１との間に接続された１個のＭＯＳトランジスタＭ００と、ノードｎ０１とノードｎ０２との間に直列接続された５（＝６−２＋１）個のＭＯＳトランジスタＭ０１と、ノードｎ０２とノードｎ０３との間に直列接続された５（＝６−２＋１）個のＭＯＳトランジスタＭ０２と、ノードｎ０３とノードｎ０４との間に接続された１個のＭＯＳトランジスタＭ０３とで構成される。また、第１のスイッチ回路２００により選択された２つの基準電圧のうち低い方の電圧Ｖｉｎ１がノードｎ００に、高い方の電圧Ｖｉｎ２がノードｎ０４にそれぞれ接続される。したがって、例えばｂｉｔ５からｂｉｔ２までの４ビットが“００００”であり、かつＭ００、Ｍ０１、Ｍ０２及びＭ０３の全てがオンしているとき、基準電圧Ｖ０とノードｎ０１との間、ノードｎ０１とノードｎ０２との間、ノードｎ０２とノードｎ０３との間、ノードｎ０３と基準電圧Ｖ４との間に、それぞれオン状態の５個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら４個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ０とＶ４との差が４分割されて、３個の中間電圧が得られる。なお、基準電圧Ｖ０とノードｎ０１との間のＭＯＳトランジスタ群は第１のスイッチ回路２００中の４個のＭＯＳトランジスタを、ノードｎ０３と基準電圧Ｖ４との間のＭＯＳトランジスタ群は第１のスイッチ回路２００中の他の４個のＭＯＳトランジスタをそれぞれ含む。

しかも、上記４個のＭＯＳトランジスタ群を構成する２０個のＭＯＳトランジスタのサイズが全て等しいとき、４個のＭＯＳトランジスタ群の各々の合成オン抵抗が互いに等しくなるので、ノードｎ０１に中間電圧Ｖ０＋（Ｖ４−Ｖ０）／４が、ノードｎ０２に中間電圧Ｖ０＋（Ｖ４−Ｖ０）／２が、ノードｎ０３に中間電圧Ｖ０＋３（Ｖ４−Ｖ０）／４がそれぞれ得られる。なお、ノードｎ００の電圧を基準電圧Ｖ０にするためには、互いに直列接続された４個のＭＯＳトランジスタ群に流れる電流を止めるように、Ｍ００、Ｍ０１、Ｍ０２、Ｍ０３のうち少なくとも１つをオフにする。

第３のスイッチ回路４００は、ノードｎ００とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０４と、ノードｎ０１とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０５と、ノードｎ０２とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０６と、ノードｎ０３とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ０７とで構成される。

論理回路６００は、６ビットデジタル信号のうちｂｉｔ１及びｂｉｔ０からなる下位２ビットに従って、第２のスイッチ回路３００を制御するための信号Ｓ０と、第３のスイッチ回路４００中のＭ０４、Ｍ０５、Ｍ０６及びＭ０７の各々のオン／オフを制御するための信号Ｓ１，Ｓ２，Ｓ３，Ｓ４とを生成する。この結果、第３のスイッチ回路４００は、ｂｉｔ１及びｂｉｔ０に従って、４個のノードｎ００，ｎ０１，ｎ０２，ｎ０３のうちいずれか１個のノードの電圧を選択して、これをボルテージフォロア５００へ供給する。このようにして第３のスイッチ回路４００により選択された電圧が、アナログ信号Ｖｏｕｔとしてボルテージフォロア５００から出力される。

図３は図２中の第２及び第３のスイッチ回路３００，４００の動作を、図４は図２のＤＡＣの全体動作をそれぞれ示している。図３中のＶｎ００，Ｖｎ０１，Ｖｎ０２，Ｖｎ０３は、それぞれノードｎ００，ｎ０１，ｎ０２，ｎ０３の電圧である。第２のスイッチ回路３００では、例えばＭ０１、Ｍ０２及びＭ０３を常にオンさせ、Ｍ００のみのオン／オフをｂｉｔ１及びｂｉｔ０からなる２ビットに応じた信号Ｓ０で制御すればよい。Ｍ０５とＭ０７とのサイズが等しいとき、Ｖｎ０２をＭ０６にて選択する代わりに、Ｖｎ０１とＶｎ０３との差をＭ０５とＭ０７とのオン抵抗で２分割することにより、Ｖｎ０１とＶｎ０３との中間電圧（Ｖｎ０２に相当する。）を生成することも可能である。図４中のＶ１、Ｖ２、Ｖ３、Ｖ５、Ｖ６、Ｖ７等は、第１及び第２のスイッチ回路２００，３００により生成された中間電圧である。

図５は、図２中の第２のスイッチ回路３００の変形例を示している。ここで、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比を用いて、当該ＭＯＳトランジスタのサイズを「Ｗ／Ｌ」で表す。例えば、図２中のＭ０１を構成する５個のＭＯＳトランジスタの各々がサイズＷ／Ｌを有するとき、これら５個のＭＯＳトランジスタの直列回路を１個のＭＯＳトランジスタに置換することができる。ただし、後者のＭＯＳトランジスタはサイズＷ／（５Ｌ）を有し、５個のＭＯＳトランジスタの直列回路の合成オン抵抗と等しいオン抵抗を持つ。図２中のＭ０２を構成する５個のＭＯＳトランジスタについても同様の置換が可能である。

以上のとおり、図２のＤＡＣによれば、第１及び第２のスイッチ回路２００，３００が前述の選択分圧回路として動作するので、入力ビット数が６である場合、生成すべき基準電圧の数が１７であり、選択回路として動作する第１のスイッチ回路２００に必要なスイッチ対の数が１９である。したがって、第２及び第３のスイッチ回路３００，４００並びに論理回路６００に必要な構成素子の数を考慮しても、前述した従来のＤＡＣと比べて、同じ分解能を維持しつつＤＡＣ全体の構成素子数を削減することができる。しかも、この効果は入力ビット数（分解能）が６から８、１０と増えるに従い、更に顕著になる。

なお、上記４個のＭＯＳトランジスタ群の各々に対して直列に、それぞれ同数のＭＯＳトランジスタを追加することも可能である。４個のＭＯＳトランジスタ群の各々を構成するＭＯＳトランジスタの数を増やすことにより、各ＭＯＳトランジスタ群の合成オン抵抗が増加する結果、より正確な中間電圧がノードｎ０１，ｎ０２，ｎ０３に得られる。

図６は、本発明に係るＤＡＣの他の構成例を示している。図６のＤＡＣは、ｂｉｔ５からｂｉｔ０までの６ビットで表されるデジタル信号をアナログ信号Ｖｏｕｔに変換するコンバータであって、基準電圧生成回路１１０と、第１のスイッチ回路（ＳＷ１）２００と、第２のスイッチ回路（ＳＷ２）３１０と、第３のスイッチ回路（ＳＷ３）４１０と、ボルテージフォロア５００と、論理回路６１０とで構成される。このＤＡＣの特徴は、第１のスイッチ回路２００により選択された２つの基準電圧Ｖ６０，Ｖ６３の差を３分割することができ、かつ最大の基準電圧Ｖ６３をアナログ電圧Ｖｏｕｔとして出力することができる点にある。

基準電圧生成回路１１０は、互いに直列接続された１６（＝２^６−２）個の抵抗素子からなる抵抗分圧回路であって、当該抵抗素子の各端子から互いに異なる１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６０，Ｖ６３を第１のスイッチ回路２００へ供給する。第１のスイッチ回路２００は、図２にて説明したものと同じ構成である。

第２のスイッチ回路３１０は、ノードｎ１０とノードｎ１１との間に接続された１個のＭＯＳトランジスタＭ１０と、ノードｎ１１とノードｎ１２との間に直列接続された４個のＭＯＳトランジスタＭ１１と、ノードｎ１２とノードｎ１３との間に接続された１個のＭＯＳトランジスタＭ１２と、ノードｎ１３とノードｎ１４との間に接続された１個のＭＯＳトランジスタＭ１３と、ノードｎ１４とノードｎ１５との間に直列接続された４個のＭＯＳトランジスタＭ１４と、ノードｎ１５とノードｎ１６との間に接続された１個のＭＯＳトランジスタＭ１５とで構成される。また、第１のスイッチ回路２００により選択された２つの基準電圧のうち低い方の電圧Ｖｉｎ１がノードｎ１０に、高い方の電圧Ｖｉｎ２がノードｎ１６にそれぞれ接続される。ここで、Ｍ１０が図２のＭ００に、Ｍ１１及びＭ１２が図２のＭ０１に、Ｍ１３及びＭ１４が図２のＭ０２に、Ｍ１５が図２のＭ０３にそれぞれ対応する。

第３のスイッチ回路４１０は、ノードｎ１０とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ１６と、ノードｎ１１とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ１７と、ノードｎ１２とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ１８と、ノードｎ１３とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ１９と、ノードｎ１４とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ２０と、ノードｎ１５とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ２１と、ノードｎ１６とボルテージフォロア５００の入力ノードとの間に接続された１個のＭＯＳトランジスタＭ２２とで構成される。ここで、Ｍ１６が図２のＭ０４に、Ｍ１７が図２のＭ０５に、Ｍ１９が図２のＭ０６に、Ｍ２１が図２のＭ０７にそれぞれ対応する。

論理回路６１０は、ｂｉｔ５からｂｉｔ０までの６ビットデジタル信号に従って、第２のスイッチ回路３１０を制御するための信号Ｓ０と、第３のスイッチ回路４１０中のＭ１６、Ｍ１７、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１及びＭ２２の各々のオン／オフを制御するための信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７とを生成する。

図７は、図６中の第２及び第３のスイッチ回路３１０，４１０の動作を示している。第１のスイッチ回路２００により選択された２つの基準電圧Ｖｉｎ１，Ｖｉｎ２の差を４分割する動作は図３に示したものと同様であるので、説明を省略する。２つの基準電圧Ｖｉｎ１（＝Ｖ６０），Ｖｉｎ２（＝Ｖ６３）の差を３分割する動作は、次のとおりである。

まず、Ｖｏｕｔ＝Ｖ６０＋（Ｖ６３−Ｖ６０）／３としたい場合には、第２のスイッチ回路３１０にてＭ１４及びＭ１５をオンさせ、Ｍ１０〜Ｍ１３のうち少なくとも１つをオフにするとともに、第３のスイッチ回路４１０にてＭ１６及びＭ２０をオンさせ、Ｍ１７、Ｍ１８、Ｍ１９、Ｍ２１及びＭ２２をオフにする。これにより、基準電圧Ｖ６０とボルテージフォロア５００の入力ノードとの間（ノードｎ１０経由）、ボルテージフォロア５００の入力ノードとノードｎ１５との間（ノードｎ１４経由）、ノードｎ１５と基準電圧Ｖ６３との間（ノードｎ１６経由）に、それぞれオン状態の５個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら３個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ６０とＶ６３との差が３分割されて、Ｖｏｕｔ＝Ｖ６０＋（Ｖ６３−Ｖ６０）／３が得られる。

次に、Ｖｏｕｔ＝Ｖ６０＋２（Ｖ６３−Ｖ６０）／３としたい場合には、第２のスイッチ回路３１０にてＭ１０及びＭ１１をオンさせ、Ｍ１２〜Ｍ１５のうち少なくとも１つをオフにするとともに、第３のスイッチ回路４１０にてＭ１８及びＭ２２をオンさせ、Ｍ１６、Ｍ１７、Ｍ１９、Ｍ２０及びＭ２１をオフにする。これにより、基準電圧Ｖ６０とノードｎ１１との間（ノードｎ１０経由）、ノードｎ１１とボルテージフォロア５００の入力ノードとの間（ノードｎ１２経由）、ボルテージフォロア５００の入力ノードと基準電圧Ｖ６３との間（ノードｎ１６経由）に、それぞれオン状態の５個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら３個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ６０とＶ６３との差が３分割されて、Ｖｏｕｔ＝Ｖ６０＋２（Ｖ６３−Ｖ６０）／３が得られる。

また、Ｍ１０〜Ｍ１５のうち少なくとも１つがオフ状態であることを条件として、Ｍ１６〜Ｍ２２のうちＭ１６のみをオンさせればＶｏｕｔ＝Ｖ６０となり、Ｍ１６〜Ｍ２２のうちＭ２２のみをオンさせればＶｏｕｔ＝Ｖ６３となる。

図７中のＶｎ１０，Ｖｎ１１，Ｖｎ１３，Ｖｎ１５，Ｖｎ１６は、それぞれノードｎ１０，ｎ１１，ｎ１３，ｎ１５，ｎ１６の電圧である。第２のスイッチ回路３１０では、例えばＭ１０、Ｍ１１、Ｍ１３、Ｍ１４及びＭ１５を常にオンさせ、Ｍ１２のみのオン／オフをｂｉｔ１及びｂｉｔ０からなる２ビットに応じた信号Ｓ０で制御すればよい。

図８は、図６のＤＡＣの全体動作を示している。本例では、ｂｉｔ５からｂｉｔ２までの４ビットが“１１１１”ならば３分割動作が、そうでないならば４分割動作がそれぞれ実行されるようになっている。図８中のＶ１、Ｖ２、Ｖ３、Ｖ６１、Ｖ６２等は、第１、第２及び第３のスイッチ回路２００，３１０，４１０により生成された中間電圧である。

図９は、図６中の第２のスイッチ回路３１０の変形例を示している。すなわち、各々サイズＷ／Ｌを有する４個のＭＯＳトランジスタ（図６中のＭ１１及び／又はＭ１４）を、サイズＷ／（４Ｌ）を有する１個のＭＯＳトランジスタに置換することができる。

以上のとおり、図６のＤＡＣによれば、第１、第２及び第３のスイッチ回路２００，３１０，４１０が前述の選択分圧回路として動作することにより、３分割動作を実現することができる。

図１０は、本発明に係るＤＡＣの更に他の構成例を示している。図１０のＤＡＣは、ｂｉｔ５からｂｉｔ０までの６ビットで表されるデジタル信号をアナログ信号Ｖｏｕｔに変換するコンバータであって、基準電圧生成回路１００と、第１のスイッチ回路（ＳＷ１）２１０と、第２のスイッチ回路（ＳＷ２）３２０と、第３のスイッチ回路（ＳＷ３）４００と、ボルテージフォロア５００と、論理回路６００と、デコード回路６２０とで構成される。このＤＡＣの特徴は、第１のスイッチ回路２１０の構成にある。

基準電圧生成回路１００は、図２にて説明したものと同じ構成であり、互いに異なる１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６４を第１のスイッチ回路２１０へ供給する。

デコード回路６２０は、６ビットデジタル信号の上位４ビットのうちの下位２ビット（ｂｉｔ３及びｂｉｔ２）を、いずれか１個が有効（論理値１）にされる４（＝２^２）個の選択信号Ｔ３，Ｔ２，Ｔ１，Ｔ０にデコードする。図１１は、このデコード回路６２０の動作を示している。

第１のスイッチ回路２１０は、１７個の基準電圧Ｖ０〜Ｖ６４のうち互いに隣接する２つの基準電圧（以下、低い方をＶｉｎ１とし、高い方をＶｉｎ２とする。）を選択する回路であって、６ビットデジタル信号のうちの上位２ビット（ｂｉｔ５及びｂｉｔ４）と、デコード回路６２０からの選択信号Ｔ３，Ｔ２，Ｔ１，Ｔ０とを、制御信号として受け取る。

２１１は、Ｔ０によりオン／オフ制御されて、Ｔ０＝１の場合に２入力（ノードｎ０及びｎ１の電圧）を２出力へ伝達する１個のスイッチ対である。２１２は、Ｔ１によりオン／オフ制御されて、Ｔ１＝１の場合に２入力（ノードｎ１及びｎ２の電圧）を２出力へ伝達する１個のスイッチ対である。２１３は、Ｔ２によりオン／オフ制御されて、Ｔ２＝１の場合に２入力（ノードｎ２及びｎ３の電圧）を２出力へ伝達する１個のスイッチ対である。２１４は、Ｔ３によりオン／オフ制御されて、Ｔ３＝１の場合に２入力（ノードｎ３及びｎ４の電圧）を２出力へ伝達する１個のスイッチ対である。これら４（＝２^２）個のスイッチ対２１１〜２１４は、各々デコード回路６２０からの４個の選択信号Ｔ３，Ｔ２，Ｔ１，Ｔ０のうちの対応する選択信号に従って２入力を２出力へ選択的に伝達するものであって、各々の上側出力が１共通出力に、各々の下側出力が他の１共通出力にそれぞれ接続されている。そして、これら２共通出力が第２のスイッチ回路３２０の２入力となる。

２１５は、ｂｉｔ４によりオン／オフ制御される５（＝２^２＋１）個の２入力・１出力スイッチ対である。これら５個のスイッチ対２１５の出力は、ノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４の電圧である。２１６は、ｂｉｔ５によりオン／オフ制御される１０（＝５×２）個の２入力・１出力スイッチ対であって、基準電圧生成回路１００から受け取った１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６４のうちの１０個の基準電圧をスイッチ対２１５へ与える。これら１５個のスイッチ対２１５，２１６は、各々６ビットデジタル信号の上位２ビット（ｂｉｔ５及びｂｉｔ４）のうちの対応ビットに従って２入力のうち一方を選択するものであって、対応ビットが０ならば下側入力を、対応ビットが１ならば上側入力をそれぞれ選択する。

以上のとおり、第１のスイッチ回路２１０は、１９個のスイッチ対２１１〜２１６で構成されている。

例えば、ｂｉｔ５からｂｉｔ２までの４ビットが“００００”ならば、第１のスイッチ回路２１０中の５個のノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４にそれぞれ基準電圧Ｖ０，Ｖ４，Ｖ８，Ｖ１２，Ｖ１６が現れる。このうち、基準電圧生成回路１００の最も低い基準電圧Ｖ０が３（＝６−２−２＋１）個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続され、次に低い基準電圧Ｖ４が他の３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続される。この場合にはＶｉｎ１＝Ｖ０、Ｖｉｎ２＝Ｖ４である。

ｂｉｔ５からｂｉｔ２までの４ビットが“０００１”ならば、第１のスイッチ回路２１０中の５個のノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４にそれぞれ基準電圧Ｖ０，Ｖ４，Ｖ８，Ｖ１２，Ｖ１６が現れる。このうち、基準電圧Ｖ４が３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続され、次に高い基準電圧Ｖ８が他の３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続される。この場合にはＶｉｎ１＝Ｖ４、Ｖｉｎ２＝Ｖ８である。

ｂｉｔ５からｂｉｔ２までの４ビットが“１１１１”ならば、第１のスイッチ回路２１０中の５個のノードｎ０，ｎ１，ｎ２，ｎ３，ｎ４にそれぞれ基準電圧Ｖ４８，Ｖ５２，Ｖ５６，Ｖ６０，Ｖ６４が現れる。このうち、基準電圧Ｖ６０が３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続され、最も高い基準電圧Ｖ６４が他の３個のＭＯＳトランジスタを通じて第２のスイッチ回路３２０に接続される。この場合にはＶｉｎ１＝Ｖ６０、Ｖｉｎ２＝Ｖ６４である。

第２のスイッチ回路３２０は、図２中の第２のスイッチ回路３００と同様の構成である。ただし、図１０では、ノードｎ０１とノードｎ０２との間に直列接続されたＭＯＳトランジスタＭ０１の数と、ノードｎ０２とノードｎ０３との間に直列接続されたＭＯＳトランジスタＭ０２の数とがそれぞれ４（＝６−２−２＋２）である。例えばｂｉｔ５からｂｉｔ２までの４ビットが“００００”であり、かつＭ００、Ｍ０１、Ｍ０２及びＭ０３の全てがオンしているとき、基準電圧Ｖ０とノードｎ０１との間、ノードｎ０１とノードｎ０２との間、ノードｎ０２とノードｎ０３との間、ノードｎ０３と基準電圧Ｖ４との間に、それぞれオン状態の４個のＭＯＳトランジスタからなるＭＯＳトランジスタ群が介在することになり、これら４個の互いに直列接続されたＭＯＳトランジスタ群の各々の合成オン抵抗によりＶ０とＶ４との差が４分割されて、３個の中間電圧が得られる。なお、基準電圧Ｖ０とノードｎ０１との間のＭＯＳトランジスタ群は第１のスイッチ回路２１０中の３個のＭＯＳトランジスタを、ノードｎ０３と基準電圧Ｖ４との間のＭＯＳトランジスタ群は第１のスイッチ回路２１０中の他の３個のＭＯＳトランジスタをそれぞれ含む。

第３のスイッチ回路４００、ボルテージフォロア５００及び論理回路６００は、いずれも図２で説明したものと同じ構成である。したがって、第２及び第３のスイッチ回路３２０，４００の動作は図３と同様であり、図１０のＤＡＣの全体動作は図４と同様である。

なお、６ビットデジタル信号の上位４ビットのうちの下位３ビット（ｂｉｔ４、ｂｉｔ３及びｂｉｔ２）をデコード回路６２０にてデコードする場合には、８（＝２^３）個の選択信号が得られるので、これらの選択信号をそれぞれ受け取る８個の２入力・２出力スイッチ対と、ｂｉｔ５によりオン／オフ制御される９（＝２^３＋１）個の２入力・１出力スイッチ対とを第１のスイッチ回路２１０に設ける。これに伴って、第２のスイッチ回路３２０では、ノードｎ０１とノードｎ０２との間のＭＯＳトランジスタＭ０１の数と、ノードｎ０２とノードｎ０３との間のＭＯＳトランジスタＭ０２の数とをそれぞれ３（＝６−２−３＋２）とする。

また、６ビットデジタル信号の上位４ビット（ｂｉｔ５、ｂｉｔ４、ｂｉｔ３及びｂｉｔ２）の全てをデコード回路６２０にてデコードする場合には、１６（＝２^４）個の選択信号が得られるので、これらの選択信号をそれぞれ受け取る１６個の２入力・２出力スイッチ対を第１のスイッチ回路２１０に設ける。これに伴って、第２のスイッチ回路３２０では、ノードｎ０１とノードｎ０２との間のＭＯＳトランジスタＭ０１の数と、ノードｎ０２とノードｎ０３との間のＭＯＳトランジスタＭ０２の数とをそれぞれ２（＝６−２−４＋２）とする。

ただし、図２に示したＤＡＣの場合と同様に、１７個の基準電圧Ｖ０，Ｖ４，Ｖ８，…，Ｖ６４のうち互いに隣接する２つの基準電圧の差を４分割するための４個のＭＯＳトランジスタ群の各々に対して直列に、それぞれ同数のＭＯＳトランジスタを追加しても構わない。

また、図１０のＤＡＣでも、図９と同様の変形が可能である。図６と同様、３分割を達成できるように図１０のＤＡＣを変形することも可能である。

図１２は、図１中の各ソースドライバ２５に内蔵されたＤＡＣの入出力特性の例を示している。入力デジタル信号で表される階調データと出力アナログ信号で表される出力電圧との関係が、中央の領域Ｂでは線形であり、両端の領域Ａ及びＣでは非線形である。このような特性を表すカーブは、ガンマカーブと呼ばれる。

図１３は、本発明に係るＤＡＣの更に他の構成例を示している。図１３のＤＡＣは、ｂｉｔ５からｂｉｔ０までの６ビットで表されるデジタル信号をアナログ信号Ｖｏｕｔに変換するコンバータであって、図１２のガンマカーブを実現できるように、基準電圧生成回路１２０と、前述と同様の第１〜第３のスイッチ回路（ＳＷ１ａ，ＳＷ２，ＳＷ３）を含む組み合わせスイッチ回路（ＳＷ０）７００と、第４のスイッチ回路（ＳＷ４）８００と、第５のスイッチ回路（ＳＷ５）９００と、第６のスイッチ回路（ＳＷ６）１０００と、ボルテージフォロア５００とで構成される。

基準電圧生成回路１２０は、互いに直列接続された抵抗素子からなる抵抗分圧回路であって、非線形特性を実現するための互いに異なる１６個の基準電圧Ｖ０〜Ｖ１５を第５のスイッチ回路９００へ、線形特性を実現するための互いに異なる９個の基準電圧Ｖ１６，Ｖ２０，Ｖ２４，…，Ｖ４８を組み合わせスイッチ回路７００へ、非線形特性を実現するための互いに異なる１６個の基準電圧Ｖ４８〜Ｖ６３を第４のスイッチ回路８００へそれぞれ供給する。

組み合わせスイッチ回路７００は、図２のＤＡＣと同様に第１〜第３のスイッチ回路と論理回路とを備え、前述の領域Ｂに相当する入力レンジについて、６ビットデジタル信号のうちｂｉｔ４からｂｉｔ０までの下位５ビットを受け取り、ｂｉｔ４からｂｉｔ２までの３ビットに従って９個の基準電圧Ｖ１６，Ｖ２０，Ｖ２４，…，Ｖ４８のうち互いに隣接する２つの基準電圧を選択し、当該選択された２つの基準電圧のうちの低い方の基準電圧又は当該選択された２つの基準電圧の差を４分割して得た３個の中間電圧のうちのいずれかをｂｉｔ１及びｂｉｔ０に従って出力する。

第４のスイッチ回路８００は、前述の領域Ｃに相当する入力レンジについて１６個の基準電圧Ｖ４８〜Ｖ６３のうちの１つの基準電圧を選択して出力するように、各々６ビットデジタル信号のうちｂｉｔ３からｂｉｔ０までの下位４ビットのうちの対応ビットに従って２入力のうち一方を選択する１５個のスイッチ対で構成されている。

第５のスイッチ回路９００は、前述の領域Ａに相当する入力レンジについて、６ビットデジタル信号のうちｂｉｔ３からｂｉｔ０までの下位４ビットに従って１６個の基準電圧Ｖ０〜Ｖ１５のうちの１つの基準電圧を選択して出力するように、第４のスイッチ回路８００と同様に構成される。

第６のスイッチ回路１０００は、組み合わせスイッチ回路７００の出力とボルテージフォロア５００の入力ノードとの間に接続された１個のスイッチを構成するＭＯＳトランジスタＭ３１と、第４のスイッチ回路８００の出力とボルテージフォロア５００の入力ノードとの間に接続された１個のスイッチを構成するＭＯＳトランジスタＭ３２と、第５のスイッチ回路９００の出力とボルテージフォロア５００の入力ノードとの間に接続された１個のスイッチを構成するＭＯＳトランジスタＭ３０とで構成され、６ビットデジタル信号のうちの最上位２ビット（ｂｉｔ５及びｂｉｔ４）を受け取る。

図１４は、図１３中の第６のスイッチ回路１０００の動作を示している。すなわち、ｂｉｔ５及びｂｉｔ４が“００”ならば第５のスイッチ回路９００の出力が、ｂｉｔ５及びｂｉｔ４が“０１”又は“１０”ならば組み合わせスイッチ回路７００の出力が、ｂｉｔ５及びｂｉｔ４が“１１”ならば第４のスイッチ回路８００の出力がそれぞれ選択されて、ボルテージフォロア５００の入力ノードに与えられる。

図１５〜図１７は、図１１のＤＡＣの全体動作を示している。このうち、図１５は第５のスイッチ回路９００の寄与部分を、図１６は組み合わせスイッチ回路７００の寄与部分を、図１７は第４のスイッチ回路８００の寄与部分をそれぞれ示している。

以上のとおり、図１３のＤＡＣによれば、構成素子数を削減しつつ所要のガンマカーブを実現できる。

なお、組み合わせスイッチ回路７００は、図１０のＤＡＣと同様に第１〜第３のスイッチ回路と論理回路とデコード回路とを備えることとしてもよい。

図１８は、図１の画像表示装置１における基準電圧生成回路の構成例を示している。図１８に示した基準電圧生成回路１３０は、２個の抵抗分圧回路を有する。一方の抵抗分圧回路は全ＤＡＣのうち半分のＤＡＣ１１００への基準電圧の供給を分担し、他方の抵抗分圧回路は他の半分のＤＡＣ１１１０への基準電圧の供給を分担する。このように各抵抗分圧回路の負担を軽減することにより、基準電圧の変動を抑制することができる。ＤＡＣ１１００，１１１０の各々は、前述のＤＡＣのうちのいずれかである。特に、多数のＤＡＣが同じ２基準電圧の組（前述のＶｉｎ１及びＶｉｎ２）を選択する場合に効果がある。

図１９は、図２中の第２のスイッチ回路３００の他の変形例を示している。図１９によれば、ノードｎ０１とノードｎ０２との間に５個のＭＯＳトランジスタＭ０１に加えて抵抗Ｒ１が、ノードｎ０２とノードｎ０３との間に５個のＭＯＳトランジスタＭ０２に加えて抵抗Ｒ２がそれぞれ挿入される。図１８によれば、基準電圧生成回路１３０から遠く離れたＤＡＣでは、基準電圧を伝達するための配線が長くその抵抗が大きいので、受け取る基準電圧の低下が懸念される。ところが、配線抵抗の値を考慮して図１９中の抵抗Ｒ１，Ｒ２の各々の値を適切に決定すれば、配線抵抗による基準電圧の低下を補償することができる。図６、図１０等の前述の他のＤＡＣにて基準電圧の低下を補償するための抵抗を挿入してもよい。

以上説明してきたとおり、本発明に係るＤＡＣは、同じ分解能を維持しつつ構成素子数を削減することができ、液晶ディスプレイに限らず、プラズマディスプレイ等の画像表示装置用のＤＡＣとして有用である。

本発明に係るＤＡＣを用いた画像表示装置の概略平面図である。 本発明に係るＤＡＣの構成例を示す回路図である。 図２中の第２及び第３のスイッチ回路の動作を示す図である。 図２のＤＡＣの全体動作を示す図である。 図２中の第２のスイッチ回路の変形例を示す概念図である。 本発明に係るＤＡＣの他の構成例を示す回路図である。 図６中の第２及び第３のスイッチ回路の動作を示す図である。 図６のＤＡＣの全体動作を示す図である。 図６中の第２のスイッチ回路の変形例を示す概念図である。 本発明に係るＤＡＣの更に他の構成例を示す回路図である。 図１０中のデコード回路の動作を示す図である。 図１中の各ソースドライバに内蔵されたＤＡＣの入出力特性の例を示す図である。 本発明に係るＤＡＣの更に他の構成例を示す回路図である。 図１３中の第６のスイッチ回路の動作を示す図である。 図１３のＤＡＣの全体動作のうち第５のスイッチ回路の寄与部分を示す図である。 図１３のＤＡＣの全体動作のうち組み合わせスイッチ回路の寄与部分を示す図である。 図１３のＤＡＣの全体動作のうち第４のスイッチ回路の寄与部分を示す図である。 図１の画像表示装置における基準電圧生成回路の構成例を示すブロック図である。 図２中の第２のスイッチ回路の他の変形例を示す概念図である。

符号の説明

１ 画像表示装置
１０ 液晶ディスプレイパネル
１１ ＴＦＴ
１２ 画素容量
２０ ゲートドライバ
２５ ソースドライバ
３０ コントローラ
１００，１１０，１２０，１３０ 基準電圧生成回路
２００，２１０ 第１のスイッチ回路（ＳＷ１）
３００，３１０，３２０ 第２のスイッチ回路（ＳＷ２）
４００，４１０ 第３のスイッチ回路（ＳＷ３）
５００ ボルテージフォロア
６００，６１０ 論理回路
６２０ デコード回路
７００ 組み合わせスイッチ回路（ＳＷ０）
８００ 第４のスイッチ回路（ＳＷ４）
９００ 第５のスイッチ回路（ＳＷ５）
１０００ 第６のスイッチ回路（ＳＷ６）
１１００，１１１０ ＤＡＣ
Ｍ００〜Ｍ０７，Ｍ１０〜Ｍ２２，Ｍ３０〜Ｍ３２ ＭＯＳトランジスタ

Claims (14)

1. 互いに異なる複数の基準電圧を用いてＮ（Ｎは３以上の整数）ビットのデジタル信号をアナログ信号に変換するコンバータであって、
   各々スイッチとして機能する複数のＭＯＳトランジスタを有し、ｍを１以上の整数とし、２^ｍから２^ｍ−１＋１までの整数のうちのいずれかをＭとするとき、前記デジタル信号のうちの上位（Ｎ−ｍ）ビットに従って前記複数のＭＯＳトランジスタのうち各々互いに同数のＭＯＳトランジスタを通じて前記複数の基準電圧のうちの２つの基準電圧を選択し、かつ（Ｍ−１）個の中間電圧を得るように、前記選択された２つの基準電圧の差を、前記複数のＭＯＳトランジスタのうち互いに直列接続されたＭ個のＭＯＳトランジスタ群の各々の合成オン抵抗でＭ分割する選択分圧回路と、
   前記デジタル信号のうちの下位ｍビットに従って、前記選択された２つの基準電圧のうちの１つ又は前記（Ｍ−１）個の中間電圧のうちの１つを前記アナログ信号として選択的に出力する出力回路とを備えたことを特徴とするコンバータ。
2. 請求項１記載のコンバータにおいて、
   前記複数の基準電圧を生成する基準電圧生成回路を更に備え、
   前記基準電圧生成回路は、互いに直列接続された２^Ｎ−ｍ個の抵抗素子を有し、当該抵抗素子の各端子から互いに異なる（２^Ｎ−ｍ＋１）個の基準電圧を前記選択分圧回路へ供給することを特徴とするコンバータ。
3. 請求項１記載のコンバータにおいて、
   前記選択分圧回路は、前記複数の基準電圧のうち互いに隣接する２つの基準電圧を選択するスイッチ回路を有することを特徴とするコンバータ。
4. 請求項３記載のコンバータにおいて、
   前記スイッチ回路は、各々前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数のスイッチ対を有し、
   前記デジタル信号の上位（Ｎ−ｍ）ビットのうち最下位ビットから数えてｎ番目のビットに対応するスイッチ対の数ａ_ｎは、
   ａ_１＝２、ａ_ｎ＝ａ_ｎ−１＋２^ｎ−２（２≦ｎ≦Ｎ−ｍ）
   にて与えられ、
   前記複数のスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択されることを特徴とするコンバータ。
5. 請求項４記載のコンバータにおいて、
   前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、互いに直列接続された（Ｎ−ｍ＋１）個のＭＯＳトランジスタを有し、
   前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ＋１）個のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ）個のＭＯＳトランジスタを含むことを特徴とするコンバータ。
6. 請求項３記載のコンバータにおいて、
   前記選択分圧回路は、Ｐを２以上かつ（Ｎ−ｍ）以下の整数とするとき、前記デジタル信号の上位（Ｎ−ｍ）ビットのうちの下位Ｐビットを、いずれか１個が有効にされる２^Ｐ個の選択信号にデコードするデコード回路を更に有し、
   前記スイッチ回路は、
   各々前記２^Ｐ個の選択信号のうちの対応する選択信号に従って２入力を２出力へ選択的に伝達する２^Ｐ個のスイッチ対と、
   各々前記デジタル信号の上位（Ｎ−ｍ−Ｐ）ビットのうちの対応ビットに従って２入力のうち一方を選択する複数の他のスイッチ対とを有し、
   前記全てのスイッチ対を構成するＭＯＳトランジスタのうち各々（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを通じて、前記互いに隣接する２つの基準電圧が選択されることを特徴とするコンバータ。
7. 請求項６記載のコンバータにおいて、
   前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々は、互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個のＭＯＳトランジスタを有し、
   前記Ｍ個のＭＯＳトランジスタ群のうちの２つは、前記互いに直列接続された（Ｎ−ｍ−Ｐ＋２）個のＭＯＳトランジスタの中に、前記互いに隣接する２つの基準電圧を選択するための（Ｎ−ｍ−Ｐ＋１）個のＭＯＳトランジスタを含むことを特徴とするコンバータ。
8. 請求項１記載のコンバータにおいて、
   前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々に含まれるＭＯＳトランジスタの個数は、当該Ｍ個のＭＯＳトランジスタ群の各々の合成オン抵抗が互いに等しくなるように設定されたことを特徴とするコンバータ。
9. 請求項１記載のコンバータにおいて、
   前記選択分圧回路の前記Ｍ個のＭＯＳトランジスタ群の各々に含まれるＭＯＳトランジスタのサイズは、当該Ｍ個のＭＯＳトランジスタ群の各々の合成オン抵抗が互いに等しくなるように設定されたことを特徴とするコンバータ。
10. 請求項１記載のコンバータにおいて、
    前記出力回路は、前記選択された２つの基準電圧のうちの他方を前記アナログ信号として出力する機能を更に有することを特徴とするコンバータ。
11. デジタル信号をアナログ信号に変換するデジタル・アナログコンバータであって、
    互いに異なる複数の基準電圧を生成する基準電圧生成回路と、
    前記デジタル信号のある入力レンジについて、前記複数の基準電圧のうち互いに隣接する２つの基準電圧を選択し、当該選択された２つの基準電圧のうちの１つ又は当該選択された２つの基準電圧の差を分割して得た中間電圧を出力する第１のコンバータと、
    前記デジタル信号の他の入力レンジについて、前記複数の基準電圧のうちの１つの基準電圧を選択して出力する第２のコンバータとを備え、
    前記第１のコンバータは、請求項１記載のコンバータであることを特徴とするデジタル・アナログコンバータ。
12. 請求項１１記載のデジタル・アナログコンバータにおいて、
    前記第１のコンバータは線形の入出力特性を、前記第２のコンバータは非線形の入出力特性をそれぞれ示すことを特徴とするデジタル・アナログコンバータ。
13. 複数の画素を有するディスプレイパネルと、画像の階調を表すデジタル信号に従って前記複数の画素を駆動する駆動回路とを備えた画像表示装置であって、
    前記駆動回路は、
    互いに異なる複数の基準電圧を生成する基準電圧生成回路と、
    前記複数の基準電圧を用いて前記画像の階調を表すデジタル信号を画素列毎のアナログ信号に変換する複数のデジタル・アナログコンバータとを備え、
    前記複数のデジタル・アナログコンバータの各々は、請求項１記載のコンバータであることを特徴とする画像表示装置。
14. 請求項１３記載の画像表示装置において、
    前記基準電圧生成回路は、各々前記画素列毎のコンバータの一部への基準電圧の供給を分担する複数の抵抗分圧回路を有することを特徴とする画像表示装置。

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