KR20090032942A

KR20090032942A - 다입력 연산 증폭회로, 그것을 사용한 디지털/아날로그변환기 및 그것을 사용한 표시장치의 구동회로

Info

Publication number: KR20090032942A
Application number: KR1020080064233A
Authority: KR
Inventors: 코지 야마자키; 코지 히구치
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2007-09-27
Filing date: 2008-07-03
Publication date: 2009-04-01
Also published as: JP4528819B2; JP2009088716A; US8063808B2; CN101399522A; US20090085788A1; KR101476119B1; CN101399522B

Abstract

고정밀도로, 작은 면적에서 동작가능한 다입력 연산 증폭회로, 그것을 사용한 D/A변환기 및 그것을 사용한 표시장치의 구동회로를 제공한다. 다입력 연산 증폭회로는, 2종류의 바이어스 전압ＰＢＳ1,ＰＢＳ2를 인가함으로써, 제1 차동증폭회로 40-1 및 제2 차동증폭회로 40-2의 정전류원에 대하여, 2배의 정전류 i×2를 흐르게 하는 제3 차동증폭회로 40-3의 정전류원을, 같은 수 또한 같은 사이즈의 ＰＭＯＳ 41을 사용하여 구성하고 있다. 그 때문에 종래의 회로와 동등한 동작을 3개의 정전류원용ＰＭＯＳ 41로 실현할 수 있고, 칩 면적의 증가를 억제할 수 있다.

다입력 연산 증폭회로, D/A변환기, 표시장치의 구동회로, 정전류원

Description

다입력 연산 증폭회로, 그것을 사용한 디지털/아날로그 변환기 및 그것을 사용한 표시장치의 구동회로{MULTI-INPUT OPERATIONAL AMPLIFIER CIRCUIT, DIGITAL/ANALOG CONVERTER USING THE CIRCUIT, AND DRIVING CIRCUIT FOR DISPLAY DEVICE USING THE CIRCUIT}

본 발명은, 액정표시장치 (이하, 액정을 「ＬＣ」, 액정표시장치를 「ＬＣＤ」라고 한다.)의 구동회로(드라이버)등에 이용되는 다입력 연산 증폭회로와, 그것을 사용한 디지털/아날로그 변환기(이하 「D/A변환기」라고 한다.)와, 그것을 사용한 표시장치의 구동회로에 관한 것으로, 예를 들면 ＬＣＤ소스 드라이버 등에 있어서, 표시의 다계조화가 요구되었을 때 소자수, 칩 면적 및 비용의 증가를 최소한으로 억제하는 것을 목적으로 한 다입력 연산 증폭회로, D/A변환기 및 표시장치의 구동회로에 관한 것이다.

종래, 예를 들면 ＬＣＤ소스 드라이버 등에 있어서, 패턴 면적을 증가시키지 않고 다계조 출력을 실현하기 위해서는, 하기의 문헌에도 기재되어 있는 바와 같이, 입력수에 따른 차동증폭회로를 갖는 다입력 연산 증폭회로를 사용한 D/A변환기 를 채용하는 것이 일반적이었다.

[특허문헌 1] 일본국 공개특허공보 특개평 9-64746호

[특허문헌 2] 일본국 공개특허공보 특개 2000-183747호

ＬＣＤ소스 드라이버에 이용되는 D/A변환기는, 예를 들면 특허문헌 2에 기재되어 있는 바와 같이, 디지털 신호로 이루어지는 표시 데이터를 계조 표시용의 아날로그 전압으로 변환하고, 이 아날로그 전압을 소스 신호 라인에 공급한다. 한편, 게이트 드라이버로부터 게이트 신호 라인에 주사 신호가 주어지고, 이 게이트 신호 라인과 소스 신호 라인의 교차 개소에 설치된 ＬＣ표시 소자에 의한 표시가 행해진다.

D/A변환기는, 복수의 기준전압을 발생하는 기준전압 발생회로와, n비트(예를 들면 n=2)의 디지털 신호로 이루어지는 표시 데이터에 근거하여, 복수의 기준전압 중 하나를 선택하여 제1 및 제2 입력 신호를 출력하는 선택 회로와, 출력된 제1 및 제2 입력 전압을 아날로그 전압으로 변환하여 소스 신호 라인에 공급하는 2비트 디코드의 볼테지 폴로어 회로로 이루어지는 다입력 연산 증폭회로로 구성되어 있다.

다입력 연산 증폭회로는, 연산 증폭 결과인 출력 전압을 출력하는 출력 단자와, 제1 및 제2 차동증폭회로와, 부하 회로와, 출력 트랜지스터와, 출력측 전류원으로 구성되어 있다.

제1 및 제2 차동증폭회로는, 정전류원과, 차동쌍을 형성하는 제1 및 제2 트랜지스터에 의해 각각 구성되어 있다. 정전류원은, 전원 노드와 공통 노드 사이에 접속되며, 바이어스 전압을 입력해서 이 바이어스 전압에 의거하여 생성한 정전류 를 공통 노드에 대하여 공급한다. 제1 입력 트랜지스터는, 공통 노드와 제1 출력 노드 사이에 접속되며, 선택 회로에서 선택된 제1 및 제2 입력 전압 중 1개의 입력 전압을 입력하여 이 입력 전압에 의해 전도상태가 제어된다. 제2 입력 트랜지스터는, 공통 노드와 제2 출력 노드 사이에 접속되며, 출력 단자로부터 출력되는 출력 전압을 입력하여 이 출력 전압에 의해 전도상태가 제어된다.

이러한 제1 및 제2 차동증폭회로에 있어서의 제1 및 제2 출력 노드와 그라운드 사이에는, 부하 회로가 접속되어 있다. 부하 회로는, 제1 및 제2 차동증폭회로에 있어서의 제1 출력 노드에 각각 흐르는 전류가 가산된 가산 전류를 제어 전압으로 변환한다. 또한 출력 단자와 그라운드 사이에는, 출력 트랜지스터가 접속되는 동시에, 전원 노드와 출력 단자 사이에도, 출력 트랜지스터에 대하여 동작 전류를 공급하기 위한 출력측 전류원이 접속되어 있다. 출력 트랜지스터는, 부하 회로에서 변환된 제어 전압에 의해 전도상태가 제어되고, 제1 및 제2 입력 전압의 평균값으로 이루어지는 출력 전압을 출력 단자로부터 출력한다.

그러나, 종래의 D/A변환기에 이용되는 다입력 연산 증폭회로가 n비트 디코드인 경우, 다입력간의 전압(즉, N개의 입력 전압)을 2의 Ｎ승개로 균등하게 분할하고, 그 Ｎ개의 입력 전압의 평균값을 출력 전압으로서 출력하기 위해, 차동쌍용 및 정전류원용으로 각각 2의 Ｎ승개의 트랜지스터가 필요하여, 칩 면적이 커진다는 과제가 있었다.

특히, 현재의 드라이버 등의 개발에 있어서, 고내압의 트랜지스터에 관해서는, 1개라도 적은 것이 바람직하고, 또한, 요구되는 높은 성능을 실현해야만 한다.

이러한 종래의 과제를 해결하기 위해, 본 발명은, 고정밀하고, 작은 면적에서 동작가능한 다입력 연산 증폭회로, D/A변환기 및 표시장치의 구동회로를 제공하는 것을 목적으로 한다.

본 발명의 다입력 연산 증폭회로는, 입력되는 복수의 입력 전압의 평균값을 출력 전압으로서 출력하는 출력 단자와, 복수의 차동증폭회로와, 부하 회로와, 출력 트랜지스터를 구비하고 있다.

상기 복수의 차동증폭회로는, 제1 전원 노드와 공통 노드 사이에 접속되며, 가중된 소정의 바이어스 전압을 입력해서 상기 바이어스 전압에 근거하여 생성한 정전류를 상기 공통 노드에 대하여 공급하는 정전류원과, 상기 공통 노드와 제1 출력 노드 사이에 접속되며, 상기 복수의 입력 전압 중 1개의 입력 전압을 입력하여 상기 1개의 입력 전압에 의해 전도상태가 제어되는 제1 입력 트랜지스터와, 상기 공통 노드와 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력하여 상기 출력 전압에 의해 전도상태가 제어되는 제2 입력 트랜지스터를 각각 가지고 있다. 상기 부하 회로는, 상기 복수의 차동증폭회로에 있어서의 상기 제1 및 제2 출력 노드와 제2 전원 노드 사이에 접속되며, 상기 복수의 차동증폭회로에 있어서의 상기 제1 출력 노드에 각각 흐르는 전류가 가산된 가산 전류를 제어 전압으로 변환하는 회로다. 또한 상기 출력 트랜지스터는, 상기 제2 전원 노드와 상기 출력 단자 사이에 접속되며, 상기 제어 전압에 의해 전도상태가 제어되는 트랜지스터다.

본 발명의 D/A변환기는, 복수의 기준전압을 발생하는 기준전압 발생회로와, 상기 복수의 기준전압을 입력하고, 복수 비트의 디지털 데이터에 근거하여, 상기 복수의 기준전압으로부터 복수의 입력 전압을 선택하는 선택 회로와, 상기 복수의 입력 전압을 입력하고, 상기 복수의 입력 전압의 평균값을 출력 전압으로서 출력하는 상기 발명의 다입력 연산 증폭회로를 구비하고 있다.

본 발명의 표시장치의 구동회로는, m+n비트(단,, n;3이상의 정수)의 디지털 데이터를 아날로그 데이터로 변환하는 D/A변환기로서, m비트 분에 해당하는 계조전압을 생성하는 기준전압 발생회로와, m비트의 디지털 데이터에 의거하여 상기 기준전압 발생회로로부터 2개의 계조전압을 선택하는 제1 선택 회로와, n비트의 디지털 데이터에 의거하여 상기 제1 선택 회로에서 선택된 2개의 계조전압 중 어느 하나를 각각 n개의 출력의 아날로그 데이터로서 출력하는 제2 선택 회로와, 상기 n개의 아날로그 데이터를 입력하고, 각 비트에 따라 가중해서 평균값을 출력하는 다입력 연 산증폭기를 구비하고 있다.

본 발명의 다입력 연산 증폭회로에 의하면, 바이어스 전압을 가중함으로써, 예를 들면 트랜지스터 사이즈가 동일하면서, 다른 정전류를 흐르게 할 수 있는 복수의 정전류원을 구비했기 때문에, 종래와 동등한 동작을 실현하면서, 칩 면적의 증가를 억제할 수 있다.

또한, 이러한 효과를 갖는 다입력 연산 증폭회로를 사용함으로써, 고정밀도로, 작은 면적에서 동작가능한 D/A변환기 및 표시장치의 구동회로를 실현할 수 있다.

다입력 연산 증폭회로는, 입력되는 제1 입력 전압, 제2 입력 전압 및 (N-1)개(단, N;2이상의 정수)의 제3 입력 전압 중, 상기 제2 및 제3 입력 전압의 평균값을 출력 전압으로서 출력하는 출력 단자와, 제1 차동증폭회로와, 제2 차동증폭회로와, (N-1)개의 제3 차동증폭회로와, 부하 회로와, 출력 트랜지스터를 구비하고 있다.

여기에서, 상기 제1 차동증폭회로는, 제1 전원 노드와 제1 공통 노드 사이에 접속되며, 제1 바이어스 전압을 입력해서 상기 제1 바이어스 전압에 근거하여 생성한 제1 정전류를 상기 제1 공통 노드에 대하여 공급하는 제1 정전류원과, 상기 제1 공통 노드와 제1 출력 노드 사이에 접속되며, 상기 제1 입력 전압을 입력해서 상기 제1 입력 전압에 의해 전도상태가 제어되는 제1 입력 트랜지스터와, 상기 제1 공통 노드와 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력해서 상기 출력 전압에 의해 전도상태가 제어되는 제2 입력 트랜지스터를 갖고 있다.

상기 제2 차동증폭회로는, 상기 제1 전원 노드와 제2 공통 노드 사이에 접속되며, 상기 제1 바이어스 전압을 입력해서 상기 제1 바이어스 전압에 근거하여 생성한 제2 정전류를 상기 제2 공통 노드에 대하여 공급하는 제2 정전류원과, 상기 제2 공통 노드와 상기 제1 출력 노드 사이에 접속되며, 상기 제2 입력 전압을 입력해서 상기 제2 입력 전압에 의해 전도상태가 제어되는 제3 입력 트랜지스터와, 상기 제2 공통 노드와 상기 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력해서 상기 출력 전압에 의해 전도상태가 제어되는 제4 입력 트랜지스터를 갖고 있다.

상기 (N-1)개의 제3 차동증폭회로는, 상기 제1 전원 노드와 제3 공통 노드 사이에 접속되며, 상기 제1 바이어스 전압에 대하여 가중된 제2 바이어스 전압을 입력해서 상기 제2 바이어스 전압에 근거하여 생성한 제3 정전류를 상기 제3 공통 노드에 대하여 공급하는 제3 정전류원과, 상기 제3 공통 노드와 상기 제1 출력 노드 사이에 접속되며, 상기 제3 입력 전압을 입력해서 상기 제3 입력 전압에 의해 전도상태가 제어되는 제5 입력 트랜지스터와, 상기 제3 공통 노드와 상기 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력해서 상기 출력 전압에 의해 전도상태가 제어되는 제6 입력 트랜지스터를 각각 가지고 있다.

상기 부하 회로는, 상기 제1 및 제2 출력 노드와 제2 전원 노드 사이에 접속된 회로다. 또한 상기 출력 트랜지스터는, 상기 제2 전원 노드와 상기 출력 단자 사이에 접속되며, 상기 제1 출력 노드상의 전압에 의해 전도상태가 제어되는 트랜지스터다.

[실시예 1]

(실시예 1의 구성)

도 2는, 본 발명의 실시예 1을 나타내는 D/A변환기의 개략의 구성도다.

이 D/A변환기는, 예를 들면 ＬＣＤ소스 드라이버에 이용되어, 디지털 신호로 이루어지는 표시 데이터ＤＡ를 아날로그 표시 전압인 출력 전압Ｖｏｕｔ로 변환하여 소스 신호 라인에 공급하는 회로이며, 기준전압 발생회로(10)를 가지고 있다. 기준전압 발생회로(10)는, 디지털 신호의 표시 데이터ＤＡ에 따라 복수(M+1)(예를 들면 M은 몇백∼몇천개)의 기준전압 V0∼ＶＭ을 발생하는 회로이며, 이 출력측에 선택 회로(20)가 접속되어 있다. 선택 회로(20)는, 복수 비트(예를 들면 D0,D1,D2)의 디지털 신호로 이루어지는 표시 데이터ＤＡ에 근거하여, (M+1)가지의 기준전압 V0∼ＶＭ으로부터 복수의 입력 전압 V1,V2,V3을 선택하여 출력하는 회로다. 입력 전압 V1,V2,V3은, 예를 들면 기준전압 V0∼ＶＭ중 어느 하나와 인접하는 2개 중 어느 하나이며, V1은 어딘가에 고정되어 있다. 선택 회로(20)의 출력측에는, 다입력 연산 증폭회로(30)가 접속되어 있다.

다입력 연산 증폭회로(30)는, 복수(n)비트 디코드(예를 들면 n은 2비트)의 볼테지 폴로어 회로에 의해 구성되고, "L"고정의 입력 전압 V1을 입력하는 정상(正相)입력 단자(+)ＩＮ1, "H" 또는 "L"로 변화되는 입력 전압 V2,V3을 각각 입력하는 정상 입력 단자(+)ＩＮ2,(+)ＩＮ3과, 이들의 역상(逆相) 입력 단자(-)ＩＮ1,(-)ＩＮ2,(-)ＩＮ3을 가지고, 이 역상 입력 단자(-)ＩＮ1,(-)ＩＮ2,(-)ＩＮ3이 출력 단자ＯＵＴ에 접속되어 있다. 이 다입력 연산 증폭회로(30)는, 2비트의 입력 전압 V2,V3의 평균값(V2+V3)/2(=Ｖｏｕｔ)을 구하고, 이 아날로그 표시 전압인 출력 전압Ｖｏｕｔ을 출력 단자ＯＵＴ로부터 출력하여 소스 신호 라인에 공급하는 기능을 가지고 있다.

도 3a, 도 3b는, 도 2안의 기준전압 발생회로(10) 및 선택 회로(20)의 일 예를 나타내는 개략의 구성도다.

기준전압 발생회로(10)는, 여러 개의 저항소자 11,12,13,14,···를 가지고, 이들이 직렬로 접속된 저항분압 회로에 의해 구성되고, 그 저항소자 간에서 전압 V0,V1,V2,V3,V4,···이 출력된다.

선택 회로(20)는, 기준전압 발생회로(10)의 출력측에 접속된 제1 선택 회로(20a ,20b)와, 이 제1 선택 회로(20a ,20b)의 출력측에 접속된 제2 선택 회로(20c)로 구성되어 있다.

제1 선택 회로 20a는, 상보적인 데이터 2D,3D 및 2DB, 3DB에 의해 온/오프 동작하는 여러개의 스위치(예를 들면 P채널형 MOS트랜지스터, 이것을 이하 「ＰＭＯＳ」라고 한다.)21-1∼21-6에 의해 구성되고, "L"전위Ｖl인 전압Ｖｅｖｅｎ을 출력하도록 되어 있다. 제1 선택 회로 20b는, 상보적인 데이터 3D,3DB와 고정 전위 "L"에 의해 온/오프 동작하는 여러개의 스위치(예를 들면ＰＭＯＳ) 22-1∼21-4에 의해 구성되고, "H"전위Ｖｈ인 전압Ｖｏｄｄ을 출력하도록 되어 있다. 제2 선택 회로(20c)는, 여러개의 스위치(예를 들면ＰＭＯＳ) 23-1∼23-6과, 표시 데이터ＤＡ를 구성하는 복수 비트 D0,D1,D2를 반전하는 여러개의 인버터 24-1∼24-3로 구성되고, 복수 비트 D0,D1,D2 및 이 반전 비트에 의해 ＰＭＯＳ 23-1∼23-6을 온/오프 동작시켜, 전압Ｖｅｖｅｎ 및 Ｖｏｄｄ로부터 전압 V2,V3,V4를 출력하도록 되어 있다.

도 1은, 본 발명의 실시예 1의 도 2에 나타내는 다입력 연산 증폭회로(30)의 개략의 구성도다.

이 다입력 연산 증폭회로(30)는, n비트(예를 들면 2비트)디코드의 볼테지 폴로어 회로에 의해 구성되는 씽크(ｓｉｎｋ)용의 회로이며, 복수의 차동단(예를 들면 제1, 제2, 제3 차동증폭회로) 40-1∼40-3과, 이 제1, 제2, 제3 차동증폭회로 40-1∼40-3에 대하여 공통으로 접속된 부하 회로(50)와, 이들의 차동증폭회로 40-1∼40-3 및 부하 회로(50)에 접속된 출력단(예를 들면 출력 회로)(60)으로 구성되어 있다.

제1, 제2, 제3 차동증폭회로 40-1∼40-3 중, 제1 차동증폭회로 40-1은, 제1 입력 전압(예를 들면 고정의 "L")을 입력하는 정상 입력 단자(+)ＩＮ1과, 정전류 i×1(예를 들면 i=1mA)을 흐르게 하는 제1 공통 노드 N1과, 제어 전압ＭＮＯＧ을 출력하는 제1 출력 노드 N11과, 이 제1 출력 노드 N11에 대하여 상보적인 제2 출력 노드 N12를 갖고 있다. 제1 전원 노드(예를 들면 15V의 전원전압ＶＤＤ가 인가되는 ＶＤＤ노드)에는, 정전류 i×1를 공급하는 제1 정전류원을 통해, 제1 공통 노드 N1이 접속되어 있다. 제1 정전류원은, 예를 들면 1개의 ＰＭＯＳ 41에 의해 구성되고, 이 ＰＭＯＳ 41의 게이트에 인가되는 제1 바이어스 전압ＰＢＳ1(예를 들면14V)에 의해, 소스·드레인간에 정전류 i×1을 흐르도록 되어 있다.

제1 공통 노드 N1에는, 차동쌍을 형성하는 제1 입력 트랜지스터(예를 들면 1개의 ＰＭＯＳ)(42) 및 제2 입력 트랜지스터(예를 들면 1개의 ＰＭＯＳ)(43)가 분기 접속되며, 또한 그 ＰＭＯＳ 42가 제1 출력 노드 N11에 접속되는 동시에, 그 ＰＭＯＳ 43이 제2 출력 노드 N13에 접속되어 있다. ＰＭＯＳ 42는, 정상 입력 단자(+)ＩＮ1로부터 게이트에 입력되는 "Ｌ"고정의 입력 전압 V1에 의해, 상시, 온 상태로 되어 있다. ＰＭＯＳ 43은, 출력 단자ＯＵＴ로부터 게이트에 입력되는 출력 전압Ｖｏｕｔ에 의해 전도상태가 제어된다.

제2 차동증폭회로 40-2는, 제2 입력 전압 V2를 입력하는 정상 입력 단자(+)ＩＮ2와, 정전류 i×1을 흐르게 하는 제2 공통 노드 N2를 갖고, 제1 차동증폭회로 40-1과 마찬가지로, 정전류원용의 ＰＭＯＳ 41과 차동쌍용의 ＰＭＯＳ 42,43에 의해 구성되어 있다.

즉, 제2 차동증폭회로 40-2에 있어서, ＶＤＤ노드에는, 정전류 i×1을 공급하는 전류원용의 ＰＭＯＳ 41을 통해, 제2 공통 노드 N2가 접속되어 있다. 정전류원용의 ＰＭＯＳ 41은, 이 게이트에 인가되는 제1 바이어스 전압ＰＢＳ1에 의해, 소스·드레인간에 정전류 i×1을 흐르게 한다. 제2 공통 노드 N2에는, 차동쌍을 형성하는 ＰＭＯＳ 42 및 ＰＭＯＳ 43이 분기 접속되며, 또한 그 ＰＭＯＳ 42가 제1 출력 노드 N11에 접속되는 동시에, 그 ＰＭＯＳ 43이 제2 출력 노드 N12에 접속되어 있다. ＰＭＯＳ 42는, 정상 입력 단자(+)ＩＮ2로부터 게이트에 입력되는 입력 전압 V2에 의해 전도상태가 제어된다. 또한 ＰＭＯＳ 43은, 출력 단자ＯＵＴ로부터 게이트에 입력되는 출력 전압Ｖｏｕｔ에 의해 전도상태가 제어된다.

제3 차동증폭회로 40-3은, 제3 입력 전압 V3을 입력하는 정상 입력 단자(+)ＩＮ3과, 2배의 정전류 i×2(예를 들면 2mA)를 흐르게 하는 제3 공통 노드 N3을 갖고, 제1, 제2 차동증폭회로 40-1,40-2와 동일한 1개의 정전류원용의 ＰＭＯＳ 41과, 제1, 제2 차동증폭회로 40-1,40-2와는 다른 차동쌍용의 2개 병렬접속된 ＰＭＯＳ 42-1,42-2와, 마찬가지로 2개 병렬접속된 ＰＭＯＳ 43-1,43-2로 구성되어 있다.

즉, 제3 차동증폭회로 40-3에 있어서, ＶＤＤ노드에는, 2배의 정전류 i×2를 공급하는 전류원용ＰＭＯＳ 41을 통해, 제3 공통 노드 N3이 접속되어 있다. 정전류원용ＰＭＯＳ 41은, 이 게이트에 인가되는 제2 바이어스 전압ＰＢＳ2(예를 들면13.5V)에 의해, 소스·드레인간에 2배의 정전류 i×2를 흐르게 한다. 제3 공통 노드 N3에는, 차동쌍을 형성하기 위한 2개 병렬접속된 ＰＭＯＳ 42-1,42-2와 2개 병렬접속된 ＰＭＯＳ 43-1,43-2가 분기 접속되며, 또한 그 ＰＭＯＳ 42-1,42-2가 제1 출력 노드 N11에 접속되는 동시에, 그 ＰＭＯＳ 43-1,43-2가 제2 출력 노드 N12에 접속되어 있다. ＰＭＯＳ 42-1 및 42-2는, 정상 입력 단자(+)ＩＮ3으로부터 게이트에 입력되는 입력 전압 V3에 의해 전도상태가 제어된다. 또한 ＰＭＯＳ 43-1,43-2는, 출력 단자ＯＵＴ로부터 게이트에 입력되는 출력 전압Ｖｏｕｔ에 의해 전도상태가 제어된다.

제1 및 제2 출력 노드 N11,N12와 제2 전원 노드(예를 들면 0V의 그라운드ＧＮＤ) 사이에는, 부하 회로(50)가 접속되어 있다. 부하 회로(50)는, 2개의 트랜지스터(예를 들면 N채널형 MOS트랜지스터, 이것을 이하 「ＮＭＯＳ」라고 한다.) 41,42를 사용한 커런트 미러 회로에 의해 구성되고, 제1 출력 노드 N11에 흐르는 전류를 제어 전압ＭＮＯＧ으로 변환하여 출력 회로(60)에 출력하는 기능을 가지고 있다. 여기에서, ＮＭＯＳ 41의 드레인·소스는, 제1 출력 노드 N11 및 그라운드ＧＮＤ에 각각 접속되어 있다. ＮＭＯＳ 42의 드레인·소스는, 제2 출력 노드 N12 및 그라운드ＧＮＤ에 각각 접속되고, 이 ＮＭＯＳ 42의 게이트 및 드레인이 ＮＭＯＳ 41의 게이트에 접속되어 있다. 제1 출력 노드 N11에는, 출력 회로(60)가 접속되어 있다.

출력 회로(60)는, 정전류 I를 공급하기 위한 트랜지스터 등으로 구성된 정전류원(61)과, 출력 전압Ｖｏｕｔ를 출력하는 출력 단자ＯＵＴ와, 출력 트랜지스터(예를 들면 ＮＭＯＳ)(62)를 갖고, 이것들이 ＶＤＤ노드와 그라운드ＧＮＤ 사이에 접속되어 있다. 출력 단자ＯＵＴ는, 차동증폭회로 40-1의 ＰＭＯＳ 43의 게이트와, 차동증폭회로 40-2의 ＰＭＯＳ 43의 게이트와, 차동증폭회로 40-3의 ＰＭＯＳ 43-1,43-2의 게이트에 공통으로 접속되어 있다. ＮＭＯＳ 42는, 제1 출력 노드 N11로부터 출력되는 제어 전압ＭＮＯＧ에 의해 전도상태가 제어되어, 증폭한 출력 전압Ｖｏｕｔ을 출력 단자ＯＵＴ로부터 출력하는 트랜지스터다.

본 실시예 1의 다입력 연산 증폭회로(30)는, 종래의 회로에 대하여, 정전류원용의 바이어스 전압ＰＢＳ1,ＰＢＳ2를 2종류 갖고, 제2 바이어스 전압ＰＢＳ2는 제1 바이어스 전압ＰＢＳ1에 대하여 2배의 정전류 i×2를 흐르게 하는 전위가 된다는 특징을 가지고 있다. 바꿔 말하면, 제2 바이어스 전압ＰＢＳ2는 제1 바이어스 전압ＰＢＳ1보다 낮다. 이 제1 및 제2 바이어스 전압ＰＢＳ1,ＰＢＳ2와, 이에 대하여 상보적인 바이어스 전압ＮＢＳ1,ＮＢＳ2를 생성하기 위한 바이어스 회로의 일례 를 도 4에 나타낸다.

도 4는, 도 1의 바이어스 회로의 일 예를 나타내는 개략의 구성도다.

이 바이어스 회로는, 여러개의 ＰＭＯＳ 31,32,36,37, 여러개의 ＮＭＯＳ 34,35,38 및 부하 저항 33에 의해 구성되어, 상보적인 바이어스 전압ＰＢＳ1,ＰＢＳ2 및 ＮＢＳ1,ＮＢＳ2를 출력하도록 되어 있다.

(실시예 1의 동작)

도 2의 D/A변환기에 있어서의 전체의 동작을 설명한다.

우선, 몇비트의 디지털 신호로 이루어지는 표시 데이터ＤＡ에 따라, 기준전압 발생회로(10)로부터, (M+1)가지의 기준전압 V0∼ＶＭ이 발생하여 선택 회로(20)에 주어진다. 선택 회로(20)에서는, 표시 데이터ＤＡ에 근거하여, (M+1)가지의 기준전압 V0∼ＶＭ으로부터 복수의 입력 전압 V1,V2,V3을 선택하여 다입력 연산 증폭회로(30)에 출력한다. 그러면, 다입력 연산 증폭회로(30)는, 2비트의 입력 전압 V2,V3의 평균값(V2+V3)/2(=Ｖｏｕｔ)을 구하고, 이 아날로그 표시 전압인 출력 전압Ｖｏｕｔ을 출력 단자ＯＵＴ로부터 출력하여, 도시하지 않은 소스 신호 라인에 공급한다. 이때, 도시하지 않은 게이트 드라이버로부터 게이트 신호 라인에 주사 신호가 주어지고, 이 게이트 신호 라인과 소스 신호 라인의 교차 개소에 설치된 도시하지 않은 표시장치 안의 ＬＣＤ표시 소자에 의한 표시가 행해진다.

다음에 도 1의 다입력 연산 증폭회로(30)에 있어서의 동작을 설명한다.

선택 회로(20)로부터 출력된 제1, 제2, 제3 입력 전압 V1,V2,V3이 제1, 제2, 제3 차동증폭회로 40-1,40-2,40-3의 각 정상 입력 단자(+)ＩＮ1,(+)ＩＮ2,(+)ＩＮ3 에 각각 주어지고, 또한 제1 바이어스 전압ＰＢＳ1이 제1 차동증폭회로 40-1안의 전류원용ＰＭＯＳ 41의 게이트 및 제2 차동증폭회로 40-2안의 전류원용ＰＭＯＳ 41의 게이트에 주어지는 동시에, 제2 바이어스 전압ＰＢＳ2가 제3 차동증폭회로 40-3안의 전류원용ＰＭＯＳ 41의 게이트에 주어진다. 그러면, 제1 차동증폭회로 40-1에 있어서, 전류원용ＰＭＯＳ 41이 활성화하는 동시에, 입력용ＰＭＯＳ 42가 온 상태가 된다. 동시에, 제2 차동증폭회로 40-2에 있어서, 전류원용ＰＭＯＳ 41이 활성화하는 동시에, 입력용ＰＭＯＳ 42가 입력 전압 V2에 의해 전도상태가 제어되고, 또한 제3 차동증폭회로 40-3에 있어서, 전류원용ＰＭＯＳ 41이 활성화하는 동시에, 입력용ＰＭＯＳ 42-1,42-2가 입력 전압 V3에 의해 전도상태가 제어된다.

부하 회로(50)에 전류가 흐르면, 이 전류가 제어 전압ＭＮＯＧ으로 변환되어 제1 출력 노드 N11위에 나타난다. 이 제어 전압ＭＮＯＧ에 의해 출력용ＮＭＯＳ 62의 전도상태가 제어되고, 이 ＮＭＯＳ62에 대하여, 정전류원(61)으로부터 정전류 I가 공급되어, 출력 단자ＯＵＴ에 출력 전압Ｖｏｕｔ가 나타난다. 그러면, 제1 차동증폭회로 40-1안의 입력용ＰＭＯＳ 43, 제2 차동증폭회로 40-2안의 입력용ＰＭＯＳ 43 및 제3 차동증폭회로 40-3안의 입력용ＰＭＯＳ 43-1,43-2의 전도상태가 제어된다.

제1 차동증폭회로 40-1에 있어서, 제1 입력 전압 V1과 출력 전압Ｖｏｕｔ의 차이가 증폭되어 이 출력 전류가 제1 출력 노드 N11에 흐르고, 제2 차동증폭회로 40-2에 있어서, 제2 입력 전압 V2와 출력 전압Ｖｏｕｔ의 차이가 증폭되어서 이 출력 전류가 제1 출력 노드 N11에 흐르며, 또한 제3 차동증폭회로 40-3에 있어서, 제 3 입력 전압 V3과 출력 전압Ｖｏｕｔ의 차이가 증폭되어서 이 출력 전류가 제1 출력 노드 N11에 흐른다. 그러면, 제1, 제2 및 제3 차동증폭회로 40-1,40-2,40-3의 각 출력 전류가 제1 출력 노드 N11위로 있어서 가산되고, 이 가산 전류가 부하 회로(50)에 의해 제어 전압ＭＮＯＧ으로 변환되며, 이 제어 전압ＭＮＯＧ에 의해 출력용ＮＭＯＳ62의 전도상태가 제어된다. 이에 따라 제2 입력 전압 V2와 제3 입력 전압 V3의 평균값(V2+V3)/2이 출력 전압Ｖｏｕｔ으로서 출력 단자ＯＵＴ로부터 출력된다.

(실시예 1의 효과)

본 실시예 1에 의하면, 다음 (ａ)∼ (d)와 같은 효과가 있다.

(a) 본 실시예 1의 다입력 연산 증폭회로(30)에 의하면, 2종류의 바이어스 전압ＰＢＳ1,ＰＢＳ2를 갖는 것에 의해, 제1 차동증폭회로 40-1 및 제2 차동증폭회로 40-2의 정전류원에 대하여, 2배의 정전류 i×2를 흐르게 하는 제3 차동증폭회로 40-3의 정전류원을, 같은 수 또는 같은 사이즈의 ＰＭＯＳ 41을 사용하여 실현하고 있다. 그 때문에 종래의 회로에서는, 예를 들면 제3 차동증폭회로 40-3에 있어서, 정전류원용ＰＭＯＳ 41을 2개 병렬로 접속할 필요가 있으며, 제1 및 제2 차동증폭회로 40-1,40-2에 있어서의 2개의 정전류원용ＰＭＯＳ 41과 아울러, 합계 4개의 ＰＭＯＳ 41이 필요했다. 이에 대하여 본 실시예 1에서는, 동등한 동작을 3개의 정전류원용ＰＭＯＳ 41로 실현하고 있으므로, 종래와 동등한 동작을 실현하면서, 칩 면적의 증가를 억제할 수 있다.

(b)상기 (a)의 효과를 갖는 다입력 연산 증폭회로(30)를 사용함으로써, 고정 밀도로, 작은 면적에서 동작가능한 D/A변환기를 실현할 수 있다.

(c) 1개의 드라이버ＩＣ에 대하여 1개의 바이어스 회로를 설치함으로써, 예를 들면 720ｃｈ각각에서 몇 개의 트랜지스터를 삭감하는 것이 가능하게 되고, 작은 면적의 드라이버ＩＣ를 실현할 수 있다.

(d)제2 선택 회로(20c)를 구비하는 것으로, 하위n비트의 디지털 데이터에 따라, 다입력 연산 증폭회로(30)에 출력하는 Ｎ개의 전압을 선택하는 것이 가능하게 된다. 또한, 정전류량이 다른 차동증폭회로 40-1∼40-3을 병렬로 접속하는 것을 가능하게 하고 있다.

[실시예 2]

(실시예 2의 구성)

도 5는, 본 발명의 실시예 2를 나타내는 다입력 연산 증폭회로의 개략의 구성도다.

이 다입력 연산 증폭회로는, 실시예 1의 다입력 연산 증폭회로(30)에 대응하고 있으며, n비트(예를 들면 2비트)디코드의 볼테지 폴로어 회로에 의해 구성되는 소스(ｓｏｕｒｃｅ)용의 회로이며, 실시예 1과 거의 마찬가지로, 복수의 차동단(예를 들면 제1, 제2, 제3 차동증폭회로) 70-1∼70-3과, 이 제1, 제2, 제3 차동증폭회로 70-1∼70-3에 대하여 공통으로 접속된 부하 회로(80)와, 이것들의 차동증폭회로 70-1∼70-3 및 부하 회로(80)에 접속된 출력단(예를 들면 출력 회로)(90)으로 구성되어 있다.

제1, 제2, 제3 차동증폭회로 70-1∼70-3 중, 제1 차동증폭회로 70-1은, 실시 예 1과 거의 마찬가지로, 제1 입력 전압(예를 들면 고정의 "H")을 입력하는 정상 입력 단자(+)ＩＮ1과, 정전류 i×1(예를 들면 i=1mA)을 흐르게 하는 제1 공통 노드 N21과, 제어 전압ＭＰＯＧ을 출력하는 제1 출력 노드 N31과, 이 제1 출력 노드 N31에 대하여 상보적인 제2 출력 노드 N32를 갖고 있다. 제1 전원 노드(예를 들면 그라운드ＧＮＤ)에는, 정전류 i×1을 공급하는 제1 정전류원(예를 들면 ＮＭＯＳ) 71을 통해, 제1 공통 노드 N21이 접속되어 있다. ＮＭＯＳ 71은, 이 게이트에 인가되는 제1 바이어스 전압ＮＢＳ1에 의해, 드레인·소스간에 정전류 i×1을 흐르도록 되어 있다.

제1 공통 노드 N21에는, 차동쌍을 형성하는 제1 입력 트랜지스터(예를 들면 1개의 ＮＭＯＳ) 72 및 제2 입력 트랜지스터(예를 들면 1개의 ＮＭＯＳ) 73이 분기 접속되며, 또한 그 ＮＭＯＳ72가 제1 출력 노드 N31에 접속되는 동시에, 그 ＮＯＳ 73이 제2 출력 노드 N32에 접속되어 있다. ＮＭＯＳ72는, 정상 입력 단자(+)ＩＮ1로부터 게이트에 입력되는 "Ｈ"고정의 입력 전압 V1에 의해, 항상, 온 상태로 되어있다. ＮＭＯＳ 73은, 출력 단자ＯＵＴ로부터 게이트에 입력되는 출력 전압Ｖｏｕｔ에 의해 전도상태가 제어된다.

제2 차동증폭회로 70-2는, 제2 입력 전압 V2를 입력하는 정상 입력 단자(+)ＩＮ2와, 정전류 i×1를 흐르게 하는 제2 공통 노드 N22를 갖고, 제1 차동증폭회로 70-1과 마찬가지로, 정전류원용ＮＭＯＳ 71과 차동쌍용ＮＭＯＳ 72,73으로 구성되어 있다.

즉, 제2 차동증폭회로 70-2에 있어서, 그라운드ＧＮＤ에는, 정전류 i×1을 공급하는 전류원용ＮＭＯＳ 71을 통해, 제2 공통 노드 N22가 접속되어 있다. 정전류원용ＮＭＯＳ 71은, 이 게이트에 인가되는 제1 바이어스 전압ＮＢＳ1에 의해, 드레인·소스간에 정전류 i×1을 흐르게 한다. 제2 공통 노드 N22에는, 차동쌍을 형성하는 ＮＭＯＳ 72 및 ＮＭＯＳ 73이 분기 접속되며, 또한 그 ＮＭＯＳ72가 제1 출력 노드 N31에 접속되는 동시에, 그 ＮＭＯＳ 73이 제2 출력 노드 N32에 접속되어 있다. ＮＭＯＳ 72는, 정상 입력 단자(+)ＩＮ2로부터 게이트에 입력되는 입력 전압 V2에 의해 전도상태가 제어된다. 또한 ＮＭＯＳ 73은, 출력 단자ＯＵＴ로부터 게이트에 입력되는 출력 전압Ｖｏｕｔ에 의해 전도상태가 제어된다.

제3 차동증폭회로 70-3은, 제3 입력 전압 V3을 입력하는 정상 입력 단자(+)ＩＮ3과, 2배의 정전류 i×2(예를 들면 2mA)를 흐르게 하는 제3 공통 노드 N23을 갖고, 제1, 제2 차동증폭회로 70-1,70-2와 동일한 1개의 정전류원용ＮＭＯＳ 71과, 제1, 제2 차동증폭회로 70-1,70-2와는 다른 차동쌍용의 2개 병렬접속된 ＮＭＯＳ 72-1,72-2와, 마찬가지로 2개 병렬접속된 ＮＭＯＳ 73-1,73-2로 구성되어 있다.

즉, 제3 차동증폭회로 70-3에 있어서, 그라운드ＧＮＤ에는, 2배의 정전류 i×2를 공급하는 전류원용ＮＭＯＳ 71을 통해, 제3 공통 노드 N23이 접속되어 있다. 정전류원용ＮＭＯＳ 71은, 이 게이트에 인가되는 제2 바이어스 전압ＮＢＳ2에 의해, 드레인·소스간에 2배의 정전류 i×2를 흐르게 한다. 제3 공통 노드 N23에는, 차동쌍을 형성하기 위한 2개 병렬접속된 ＮＭＯＳ72-1,72-2와 2개 병렬접속된 ＮＭＯＳ 73-1,73-2가 분기 접속되며, 또한 그 ＰＭＯＳ72-1,72-2가 제1 출력 노드 N31에 접속되는 동시에, 그 ＮＭＯＳ 73-1,73-2가 제2 출력 노드 N32에 접속되어 있 다. ＮＭＯＳ72-1 및 72-2는, 정상 입력 단자(+)ＩＮ3으로부터 게이트에 입력되는 입력 전압 V3에 의해 전도상태가 제어된다. 또한 ＮＭＯＳ 73-1,73-2는, 출력 단자ＯＵＴ로부터 게이트에 입력되는 출력 전압Ｖｏｕｔ에 의해 전도상태가 제어된다.

제1 및 제2 출력 노드 N31,N32와 제2 전원 노드(예를 들면ＶＤＤ노드) 사이에는, 부하 회로(80)가 접속되어 있다. 부하 회로(80)는, 2개의 트랜지스터(예를 들면 ＰＭＯＳ) 81,82를 사용한 커런트 미러 회로에 의해 구성되며, 제1 출력 노드 N31에 흐르는 전류를 제어 전압ＭＰＯＧ으로 변환해서 출력 회로(90)에 출력하는 기능을 가지고 있다. 여기에서, ＰＭＯＳ 81의 드레인·소스는, 제1 출력 노드 N31 및 ＶＤＤ노드에 각각 접속되어 있다. ＰＭＯＳ 82의 드레인·소스는, 제2 출력 노드 N32 및 ＶＤＤ노드에 각각 접속되고, 이 ＰＭＯＳ82의 게이트 및 드레인이 ＰＭＯＳ 81의 게이트에 접속되어 있다. 제1 출력 노드 N31에는, 출력 회로(90)가 접속되어 있다.

출력 회로(90)는, 정전류 I를 공급하기 위한 트랜지스터 등으로 구성된 정전류원(91)과, 출력 전압Ｖｏｕｔ을 출력하는 출력 단자ＯＵＴ와, 출력 트랜지스터(예를 들면 ＰＭＯＳ)(92)를 가지고, 이것들이 그라운드ＧＮＤ와 ＶＤＤ노드 사이에 접속되어 있다. 출력 단자ＯＵＴ는, 차동증폭회로 70-1안의 ＮＭＯＳ 73의 게이트와, 차동증폭회로 70-2안의 ＮＭＯＳ 73의 게이트와, 차동증폭회로 70-3안의 ＮＭＯＳ 73-1,73-2의 게이트에 공통으로 접속되어 있다. ＮＭＯＳ92는, 제1 출력 노드 N31로부터 출력되는 제어 전압ＭＰＯＧ에 의해 전도상태가 제어되고, 증폭한 출력 전압Ｖｏｕｔ을 출력 단자ＯＵＴ로부터 출력하는 트랜지스터다.

본 실시예 2의 다입력 연산 증폭회로는, 실시예 1과 거의 마찬가지로, 종래의 회로에 대하여, 정전류원용의 바이어스 전압ＮＢＳ1,ＮＢＳ2를 2종류 가지고, 제2 바이어스 전압ＮＢＳ2는 제1 바이어스 전압ＮＢＳ1에 대하여 2배의 정전류 i×2를 흐르게 하는 전위가 된다는 특징을 가지고 있다. 바꿔 말하면, 제2 바이어스 전압ＮＢＳ2는 제1 바이어스 전압ＮＢＳ1보다 낮다. 이 제1 및 제2 바이어스 전압ＮＢＳ1,ＮＢＳ2는, 도 4의 바이어스 회로로부터 공급된다.

(실시예 2의 동작)

본 실시예 2의 다입력 연산 증폭회로에서는, 도 1의 선택 회로(20)로부터 출력된 제1, 제2, 제3 입력 전압 V1,V2,V3이 제1, 제2, 제3 차동증폭회로 70-1,70-2,70-3의 각 정상 입력 단자(+)ＩＮ1,(+)ＩＮ2,(+)ＩＮ3에 각각 주어지고, 또한 제1 바이어스 전압ＮＢＳ1이 제1 차동증폭회로 70-1안의 전류원용ＮＭＯＳ 71의 게이트 및 제2 차동증폭회로 70-2안의 전류원용ＮＭＯＳ 71의 게이트에 주어지는 동시에, 제2 바이어스 전압ＮＢＳ2가 제3 차동증폭회로 70-3안의 전류원용ＮＭＯＳ 71의 게이트에 주어진다. 그러면, 제1 차동증폭회로 70-1에 있어서, 전류원용ＮＭＯＳ 71이 활성화하는 동시에, 입력용 ＮＭＯＳ72가 온 상태가 된다. 동시에, 제2 차동증폭회로 70-2에 있어서, 전류원용ＮＭＯＳ 71이 활성화하는 동시에, 입력용ＮＭＯＳ72가 입력 전압 V2에 의해 전도상태가 제어되고, 또한 제3 차동증폭회로 70-3에 있어서, 전류원용ＮＭＯＳ 71이 활성화하는 동시에, 입력용ＮＭＯＳ72-1,72-2가 입력 전압 V3에 의해 전도상태가 제어된다.

부하 회로(80)에 전류가 흐르면, 이 전류가 제어 전압ＭＰＯＧ으로 변환되어 서 제1 출력 노드 N31위에 나타난다. 이 제어 전압ＭＰＯＧ에 의해 출력용ＰＭＯＳ 92의 전도상태가 제어되어, 이 ＰＭＯＳ 92에 대하여, 정전류원(91)으로부터 정전류 I가 공급되고, 출력 단자ＯＵＴ에 출력 전압Ｖｏｕｔ가 나타난다. 그러면, 제1 차동증폭회로 70-1안의 입력용ＮＭＯＳ 73, 제2 차동증폭회로 70-2안의 입력용ＮＭＯＳ 73 및 제3 차동증폭회로 70-3안의 입력용ＮＭＯＳ 73-1,73-2의 전도상태가 제어된다.

제1 차동증폭회로 70-1에 있어서, 제1 입력 전압 V1과 출력 전압Ｖｏｕｔ의 차이가 증폭되어 이 출력 전류가 제1 출력 노드 N31에 흐르고, 제2 차동증폭회로 70-2에 있어서, 제2 입력 전압 V2와 출력 전압Ｖｏｕｔ의 차이가 증폭되어 이 출력 전류가 제1 출력 노드 N31에 흐르고, 또한 제3 차동증폭회로 70-3에 있어서, 제3 입력 전압 V3과 출력 전압Ｖｏｕｔ의 차이가 증폭되어 이 출력 전류가 제1 출력 노드 N31에 흐른다. 그러면, 제1, 제2 및 제3 차동증폭회로 70-1,70-2,70-3의 각 출력 전류가 제1 출력 노드 N31위에서 가산되고, 이 가산 전류가 부하 회로(80)에 의해 제어 전압ＭＰＯＧ으로 변환되며, 이 제어 전압ＭＰＯＧ에 의해 출력용ＰＭＯＳ92의 전도상태가 제어된다. 이에 따라 제2 입력 전압 V2와 제3 입력 전압 V3의 평균값(V2+V3)/2이 출력 전압Ｖｏｕｔ로서 출력 단자ＯＵＴ로부터 출력된다.

(실시예 2의 효과)

본 실시예 2에 의하면, 실시예 1의 효과(c), (d)와 거의 동일한 효과를 갖는 것 외에, 다음 (1), (2)와 같은 효과가 있다.

(1)본 실시예 2의 다입력 연산 증폭회로에 의하면, 2종류의 바이어스 전압ＮＢＳ1,ＮＢＳ2를 가지는 것에 의해, 제1 차동증폭회로 70-1 및 제2 차동증폭회로 70-2의 정전류원에 대하여, 2배의 정전류 i×2를 흐르게 하는 제3 차동증폭회로 70-3의 정전류원을, 같은 수 또한 같은 사이즈의 ＮＭＯＳ 71을 사용하여 실현하고 있다. 그 때문에 종래의 회로에서는, 예를 들면 제3 차동증폭회로 70-3에 있어서, 정전류원용의 ＮＭＯＳ 71을 2개 병렬로 접속할 필요가 있고, 제1 및 제2 차동증폭회로 70-1,70-2에 있어서의 2개의 정전류원용ＭＭＯＳ 71과 아울러, 합계 4개의 ＮＭＯＳ 71이 필요했다. 이에 대하여 본 실시예 2에서는, 동등한 동작을 3개의 정전류원용ＮＭＯＳ 71로 실현하고 있기 때문에, 종래와 동등한 동작을 실현하면서, 칩 면적의 증가를 억제할 수 있다.

(2)상기 (a)의 효과를 갖는 다입력 연산 증폭회로를 사용함으로써, 고정밀도로, 또한 작은 면적에서 동작가능한 D/A변환기를 실현할 수 있다.

[실시예 3]

(실시예 3의 구성·동작)

도 6은, 본 발명의 실시예 3을 나타내는 다입력 연산 증폭회로의 개략의 구성도이며, 실시예 1을 도시한 도 1 및 실시예 2를 나타내는 도 5안의 요소와 공통의 요소에는 공통 부호가 붙여지고 있다.

이 다입력 연산 증폭회로는, 실시예 1의 씽크용의 다입력 연산 증폭회로와 실시예 2의 소스용의 다입력 연산 증폭회로를 조합한 레일·투·레일(ＲａｉｌｔｏＲａｉｌ)형의 회로이며, 전원전압ＶＤＤ(예를 들면 15V)이 인가되면, 전압범위 0V∼ＶＤＤ의 범위에 있어서, 입력 전압 V2,V3의 평균값(V2+V3)/2(=Ｖｏｕｔ)을 구 하고, 이 출력 전압Ｖｏｕｔ을 출력 단자ＯＵＴ로부터 출력한다.

본 실시예 3의 다입력 연산 증폭회로에서는, 입력 전압 V2,V3이 전압범위 0V∼ＶＤＤ/2의 범위에 있어서 변화될 때에는 씽크용의 다입력 연산 증폭회로가 동작하고, 입력 전압 V2,V3이 전압범위ＶＤＤ/2∼ＶＤＤ의 범위에 있어서 변화될 때는 소스용의 다입력 연산 증폭회로가 동작하므로, 연산 정밀도가 향상한다.

(실시예 3의 효과)

본 실시예 3에 의하면, 실시예 1의 효과 (c), (d)와 거의 동일한 효과를 갖는 외에, 다음 (ｉ), (ｉｉ)와 같은 효과가 있다.

(i)본 실시예 3의 다입력 연산 증폭회로에 의하면, 정전류원용ＰＭＯＳ 41/정전류원용ＮＭＯＳ 71의 각각이 2종류의 바이어스 전압ＰＢＳ1,ＰＢＳ2/ＮＢＳ1,ＮＢＳ2를 갖는 것에 의해, 2배의 정전류 i×2를 흐르게 하는 제3 차동증폭회로 40-3,40-3의 정전류원을, 같은 수 또한 같은 사이즈의 ＰＭＯＳ 41, ＮＭＯＳ 71을 사용해서 실현하고 있다. 그 때문에 종래의 회로에서는, 예를 들면 정전류원용 트랜지스터가 8개 (ＰＭＯＳ가 4개, ＮＭＯＳ가 4개) 필요했던 것에 대해, 본 실시예 3에서는, 동등한 동작을 정전류원용 트랜지스터 6개(ＰＭＯＳ3개, ＮＭＯＳ3개)로 실현하고 있기 때문에, 종래와 동등한 동작을 실현하면서, 칩 면적의 증가를 억제할 수 있다.

(ｉｉ)상기(i)의 효과를 갖는 다입력 연산 증폭회로를 사용함으로써, 고정밀도로, 또한 작은 면적에서 동작가능한 D/A변환기를 실현할 수 있다.

[실시예 4]

본 실시예 4는, 표시장치의 구동회로에 관한 것으로, m+n비트(단,, n; 3이상의 정수)의 디지털 데이터를 아날로그 데이터로 변환하는 D/A변환기로서, m비트 분에 해당하는 계조전압을 생성하는 기준전압 발생회로(예를 들면 도 3의 기준전압 발생회로(10))와, m비트의 디지털 데이터에 의거하여 상기 기준전압 발생회로로부터 2개의 계조전압을 선택하는 제1 선택 회로(예를 들면 도 3의 제1 선택 회로(20a ,20b)와, n비트의 디지털 데이터에 의거하여 상기 제1 선택 회로에서 선택된 2개의 계조전압 중 어느 하나를 각각 n개의 출력의 아날로그 데이터로서 출력하는 제2 선택 회로(예를 들면 도 3의 제2 선택 회로(20c))와, 상기 n개의 아날로그 데이터를 입력하여, 각 비트에 따라 가중해서 평균값을 출력하는 다입력 연산증폭기(예를 들면 도 1, 도 5 또는 도 6의 다입력 연산 회로)를 구비하고 있다.

n비트 디코드(n; 양의 정수, 예를 들면 3)의 다입력 연산 증폭회로를 이하 설명한다.

(실시예 4의 구성·동작)

도 7은, 본 발명의 실시예 4를 나타내는 다입력 연산 증폭회로의 개략의 구성도이며, 실시예 1을 나타내는 도 1안의 요소와 공통 요소에는 공통 부호가 붙여지고 있다.

이 다입력 연산 증폭회로는, 3비트 디코드의 볼테지 폴로어 회로에 의해 구성되는 씽크용의 회로이며, 제1, 제2, 제3, 제4 차동증폭회로 40-1∼40-4와, 이 제1, 제2, 제3, 제4 차동증폭회로 40-1∼40-4에 대하여 공통으로 접속된 부하 회로(50)와, 이것들의 차동증폭회로 40-1∼40-4 및 부하 회로(50)에 접속된 출력 회 로(60)로 구성되어 있다. 제1, 제2, 제3 차동증폭회로 40-1∼40-3은, 실시예 1과 동일한 회로이다.

제4 차동증폭회로 40-4는, 제4 입력 전압 V4를 입력하는 정상 입력 단자(+)ＩＮ4와, 4배의 정전류 i×4(예를 들면 4mA)를 흐르게 하는 제4 공통 노드 N4를 가지고, 제1, 제2 차동증폭회로 40-1,40-2와는 다른 정전류원용의 2개 병렬접속된 ＰＭＯＳ 41-1,41-2와, 제1, 제2 차동증폭회로 40-1,40-2는 다른 차동쌍용의 4개 병렬접속된 ＰＭＯＳ 42-1∼42-4와, 마찬가지로 4개 병렬접속된 ＰＭＯＳ 43-1∼43-4로 구성되어 있다.

본 실시예 4의 다입력 연산 증폭회로에서는, 전원전압ＶＤＤ이 인가되면, 전압범위 0V∼ＶＤＤ/2의 범위에 있어서, 입력 전압 V1,V2,V3,V4의 평균값(V1+V2+V3+V4)/4(=Ｖｏｕｔ)을 구하고, 이 출력 전압Ｖｏｕｔ을 출력 단자ＯＵＴ로부터 출력한다.

(실시예 4의 효과 등)

본 실시예 4에 의하면, 다음 (A)∼ (C)와 같은 효과 등이 있다.

(A) 3비트 디코드인 경우, 종래는 정전류원용ＰＭＯＳ가 8개 필요했던 것에 대해, 본 실시예 4에서는, 동등한 동작을 정전류원용의 5개의 ＰＭＯＳ 41,41-1,41-2로 실현할 수 있다. 그 때문에 종래의 회로와 동등한 동작을 실현하면서, 칩 면적의 증가를 억제할 수 있다.

(B) 본 실시예 4와 같은 3비트 디코드인 구성은, 실시예 2의 소스용의 회로나, 실시예 3의 레일·투·레일형의 회로에도 적용할 수 있다. 3비트디 코드의 레 일·투·레일형의 다입력 연산 증폭회로인 경우, 종래는 정전류원용 트랜지스터가 16개(ＰＭＯＳ8개, ＮＭＯＳ8개) 필요했던 것에 대해, 동등한 동작을 정전류원용 트랜지스터 10개(ＰＭＯＳ 5개, ＮＭＯＳ 5개)로 실현할 수 있어, 칩 면적의 증가를 억제할 수 있다.

(C) 도 7을 4비트 디코드의 구성으로 할 경우에는, 제4 차동증폭회로 40-4의 가로에 제5 차동증폭회로를 설치하면 된다. 이 제5 차동증폭회로는, 예를 들면 제4 입력 전압을 입력하는 정상 입력 단자와, 8배의 정전류 i×8을 흐르게 하는 제5 공통 노드를 가지고, 바이어스 전압ＰＢＳ2에 의해 게이트 제어되는 정전류원용의 3개 병렬접속된 ＰＭＯＳ와, 차동쌍의 한쪽의 8개 병렬접속된 ＰＭＯＳ와, 차동쌍의 다른 쪽의 8개 병렬접속된 ＰＭＯＳ로 구성하면 된다.

[실시예 5]

상기 실시예 4에서 설명한 다입력 연산증폭기는, 예를 들면 제1 바이어스 전압에 근거한 제1정전류원 및 제1 입력 전압에 의거하여 제1 전압을 출력하는 제1 차동증폭회로와, 상기 제1 차동증폭회로에 병렬로 설치되는 동시에, 제2 바이어스 전압에 근거한 제2정전류원 및 하위 n비트 중 최상위비트에 대응하는 아날로그 데이터에 의거하여 제n+1의 전압을 출력하는 제n+1 차동증폭회로와, 상기 제1 증폭회로에 병렬로 설치되는 동시에, 상기 제n+1 정전류원과는 다른 전류를 출력하는 정전류원을 구비하고, 상기 하위 n-1비트 각각에 대응하는 아날로그 데이터에 의거하여 전압을 출력하는 복수의 차동증폭회로로 이루어지는 차동증폭 회로군과, 상기 차동증폭회로 각각에 입력되는 전압은, 상기 선택된 2개의 계조전압 중 어느 하나 이며, 상기 차동증폭회로 각각의 출력 전압의 평균값을 출력하도록 되어 있다. 이 예를 이하 설명한다.

도 8은, 본 발명의 실시예 5를 나타내는 다입력 연산 증폭회로를 나타내는 구성도이며, 실시예 4를 나타내는 도 7안의 요소와 공통의 요소에는 공통의 부호가 붙여지고 있다.

이 다입력 연산 증폭회로에서는, 하위 n비트의 최상위 비트에 대응하는 작동 증폭회로 40-4가, 바이어스 전압ＰＢＳ1과는 다른 바이어스 전압ＰＢＳ2로 실현되고 있다. 이에 따라 실시예 4와 동등한 면적으로 실현하는 것이 가능하게 된다.

(변형예)

본 발명은, 상기 실시예 1∼5에 한정되지 않으며, 여러가지의 이용 형태나 변형이 가능하다. 이 이용 형태나 변형예로서는, 예를 들면 다음의 (1)∼ (3)과 같은 것이 있다.

(1)도 1, 도 5, 도 6, 도 7, 도 8의 제1 차동증폭회로 10-1,40-1에 있어서, 고정의 입력 전압 V1이 아닌, 변화되는 입력 전압 V1을 제1 입력 단자ＩＮ1에 입력하는 구성으로 해도 된다. 이에 따라 실시예 1∼5와 거의 같은 작용 효과를 얻을 수 있다.

(2)차동증폭회로 40-1∼40-4,70-1∼70-3, 부하 회로 50,80 및 출력 회로 60,90을 다른 트랜지스터로 구성하거나, 부하 회로 50,80을 저항소자 등으로 구성하는 등, 여러 가지의 이용 형태나 변형이 가능하다.

(3)실시예의 D/A변환기는, ＬＣＤ이외의 다른 표시장치나 반도체장치 등에도 사용가능하다.

도 1은 본 발명의 실시예 1을 나타내는 다입력 연산 증폭회로(3)의 개략의 구성도다.

도 2는 본 발명의 실시예 1을 나타내는 D/A변환기의 개략의 구성도다.

도 3은 도 2안의 기준전압 발생회로 및 선택 회로의 개략의 구성도다.

도 4는 도 1안의 바이어스 회로의 개략의 구성도다.

도 5는 본 발명의 실시예 2를 나타내는 다입력 연산 증폭회로의 개략의 구성도다.

도 6은 본 발명의 실시예 3을 나타내는 다입력 연산 증폭회로의 개략의 구성도다.

도 7은 본 발명의 실시예 4를 나타내는 다입력 연산 증폭회로의 개략의 구성도다.

도 8은 본 발명의 실시예 5를 나타내는 다입력 연산 증폭회로의 개략의 구성도다.

[부호의 설명]

10 : 기준전압 발생회로 20 : 선택 회로

30 : 다입력 연산 증폭회로

Claims

입력되는 복수의 입력 전압의 평균값을 출력 전압으로서 출력하는 출력 단자와,

제1 전원 노드와 공통 노드 사이에 접속되며, 가중된 소정의 바이어스 전압을 입력해서 상기 바이어스 전압에 근거하여 생성한 정전류를 상기 공통 노드에 대하여 공급하는 정전류원과, 상기 공통 노드와 제1 출력 노드 사이에 접속되며, 상기 복수의 입력 전압 중 1개의 입력 전압을 입력해서 상기 1개의 입력 전압에 의해 전도상태가 제어되는 제1 입력 트랜지스터와, 상기 공통 노드와 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력해서 상기 출력 전압에 의해 전도상태가 제어되는 제2 입력 트랜지스터를 각각 갖는 복수의 차동증폭회로와,

상기 복수의 차동증폭회로에 있어서의 상기 제1 및 제2 출력 노드와 제2 전원 노드 사이에 접속되며, 상기 복수의 차동증폭회로에 있어서의 상기 제1 출력 노드에 각각 흐르는 전류가 가산된 가산 전류를 제어 전압으로 변환하는 부하 회로와,

상기 제2 전원 노드와 상기 출력 단자 사이에 접속되며, 상기 제어 전압에 의해 전도상태가 제어되는 출력 트랜지스터를 구비한 것을 특징으로 하는 다입력 연산 증폭회로.
제 1항에 있어서,

상기 제2 전원 노드와 제3 및 제4 출력 노드 사이에 접속된 다른 상기 복수의 차동증폭회로와,

상기 제3 및 제4 출력 노드와 상기 제1 전원 노드 사이에 접속된 다른 상기 부하 회로와,

상기 제1 전원 노드와 상기 출력 단자 사이에 접속되며, 상기 다른 부하 회로에 의해 변환된 다른 상기 제어 전압에 의해 전도상태가 제어되는 다른 출력 트랜지스터를 더 갖는 레일·투·레일형 구성인 것을 특징으로 하는 다입력 연산 증폭회로.
입력되는 제1 입력 전압, 제2 입력 전압 및 (N-1)개 (단,, N;2이상의 정수)의 제3 입력 전압 중, 상기 제2 및 제3 입력 전압의 평균값을 출력 전압으로서 출력하는 출력 단자와,

제1 전원 노드와 제1 공통 노드 사이에 접속되며, 제1 바이어스 전압을 입력해서 상기 제1 바이어스 전압에 근거하여 생성한 제1 정전류를 상기 제1 공통 노드에 대하여 공급하는 제1 정전류원과, 상기 제1 공통 노드와 제1 출력 노드 사이에 접속되며, 상기 제1 입력 전압을 입력해서 상기 제1 입력 전압에 의해 전도상태가 제어되는 제1입력 트랜지스터와, 상기 제1 공통 노드와 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력해서 상기 출력 전압에 의해 전도상태가 제어되는 제2 입력 트랜지스터를 갖는 제1 차동증폭회로와,

상기 제1 전원 노드와 제2 공통 노드 사이에 접속되며, 상기 제1 바이어스 전압을 입력해서 상기 제1 바이어스 전압에 근거하여 생성한 제2 정전류를 상기 제2 공통 노드에 대하여 공급하는 제2 정전류원과, 상기 제2 공통 노드와 상기 제1 출력 노드 사이에 접속되며, 상기 제2 입력 전압을 입력해서 상기 제2 입력 전압에 의해 전도상태가 제어되는 제3 입력 트랜지스터와, 상기 제2 공통 노드와 상기 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력해서 상기 출력 전압에 의해 전도상태가 제어되는 제4 입력 트랜지스터를 갖는 제2 차동증폭회로와,

상기 제1 전원 노드와 제3 공통 노드 사이에 접속되며, 상기 제1 바이어스 전압에 대하여 가중된 제2 바이어스 전압을 입력해서 상기 제2 바이어스 전압에 근거하여 생성한 제3 정전류를 상기 제3 공통 노드에 대하여 공급하는 제3 정전류원과, 상기 제3 공통 노드와 상기 제1 출력 노드 사이에 접속되며, 상기 제3의 입력 전압을 입력해서 상기 제3 입력 전압에 의해 전도상태가 제어되는 제5 입력 트랜지스터와, 상기 제3 공통 노드와 상기 제2 출력 노드 사이에 접속되며, 상기 출력 전압을 입력해서 상기 출력 전압에 의해 전도상태가 제어되는 제6 입력 트랜지스터를 각각 갖는 (Ｎ-1)개의 제3 차동증폭회로와,

상기 제1 및 제2 출력 노드와 제2 전원 노드 사이에 접속된 부하 회로와,

상기 제2 전원 노드와 상기 출력 단자 사이에 접속되며, 상기 제1 출력 노드상의 전압에 의해 전도상태가 제어되는 출력 트랜지스터를 구비한 것을 특징으로 하는 다입력 연산 증폭회로.
제 3항에 있어서,

상기 제2 전원 노드와 제3 및 제4 출력 노드 사이에 접속된 다른 상기 제1 차동증폭회로, 다른 상기 제2 차동증폭회로 및 다른 상기 (N-1)개의 제3 차동증폭회로와,

상기 제3 및 제4 출력 노드와 상기 제1 전원 노드 사이에 접속된 다른 상기 부하 회로와,

상기 제1 전원 노드와 상기 출력 단자 사이에 접속되며, 상기 제3 출력 노드상의 전압에 의해 전도상태가 제어되는 다른 상기 출력 트랜지스터를 더 갖는 레일·투·레일형 구성인 것을 특징으로 하는 다입력 연산 증폭회로.
복수의 기준전압을 발생하는 기준전압 발생회로와,

상기 복수의 기준전압을 입력하고, 복수 비트의 디지털 데이터에 근거하여, 상기 복수의 기준전압으로부터 복수의 입력 전압을 선택하는 선택 회로와,

상기 복수의 입력 전압을 입력하고, 상기 복수의 입력 전압의 평균값을 출력 전압으로서 출력하는 제 1항 또는 제 2항 기재의 다입력 연산 증폭회로를 구비한 것을 특징으로 하는 디지털/아날로그 변환기.
복수의 기준전압을 발생하는 기준전압 발생회로와,

상기 복수의 기준전압을 입력하고, 복수 비트의 디지털 데이터에 근거하여, 상기 복수의 기준전압으로부터, 제1 입력 전압, 제2 입력 전압 및 (N-1)개의 제3 입력 전압 또는, 상기 제2 입력 전압 및 상기 (N-1)개의 제3 입력 전압을 선택하는 선택 회로와,

상기 제1 입력 전압, 상기 제2 입력 전압 및 상기 (N-1)개의 제3 입력 전압을 입력하고, 상기 제2 입력 전압 및 상기 (N-1)개의 제3 입력 전압의 평균값을 출력 전압으로서 출력하는 제 3항 또는 제 4항 기재의 다입력 연산 증폭회로를 구비한 것을 특징으로 하는 디지털/아날로그 변환기.
m+n비트(단,, n;3이상의 정수)의 디지털 데이터를 아날로그 데이터로 변환하는 디지털/아날로그 변환기로서,

m비트 분에 상당하는 계조전압을 생성하는 기준전압 발생회로와,

m비트의 디지털 데이터에 의거하여 상기 기준전압 발생회로로부터 2개의 계조전압을 선택하는 제1 선택 회로와,

n비트의 디지털 데이터에 의거하여 상기 제1 선택 회로에서 선택된 2개의 계조전압 중 어느 하나를 각각 n개의 출력의 아날로그 데이터로서 출력하는 제2 선택 회로와,

상기 n개의 아날로그 데이터를 입력하고, 각 비트에 따라 가중하여 평균값을 출력하는 다입력 연산증폭기를 구비한 것을 특징으로 하는 표시장치의 구동회로.
제 7항에 있어서,

상기 다입력 연산증폭기는,

제1 바이어스 전압에 근거한 제1정전류원 및 제1 입력 전압에 의거하여 제1 전압을 출력하는 제1 차동증폭회로와,

상기 제1 증폭회로에 병렬로 설치되는 동시에, 제1 바이어스 전압에 근거한 제1정전류원 및 제2 입력 전압에 의거하여 제2 전압을 출력하는 제2 차동증폭회로와,

상기 제1 증폭회로에 병렬로 설치되는 동시에, 제2 바이어스 전압에 근거한 제2정전류원 및 제3 입력 전압에 의거하여 제3 전압을 출력하는 제3 차동증폭회로와,

상기 제1 증폭회로에 병렬로 설치되는 동시에, 제2의 바이어스 전압에 근거한 제3정전류원 및 제4 입력 전압에 의거하여 제4 전압을 출력하는 제4 차동증폭회로를 구비하고,

상기 제1∼4의 입력 전압은, 상기 선택된 2개의 계조전압 중 어느 하나이며,

상기 제1∼4의 전압의 평균값을 출력하는 것을 특징으로 하는 표시장치의 구동회로.
제 7항에 있어서,

상기 다입력 연산증폭기는,

제1 바이어스 전압에 근거한 제1정전류원 및 제1 입력 전압에 의거하여 제1 전압을 출력하는 제1 차동증폭회로와,

상기 제1 증폭회로에 병렬로 설치되는 동시에, 제1 바이어스 전압에 근거한 제1정전류원 및 제2 입력 전압에 의거하여 제2 전압을 출력하는 제2 차동증폭회로와,

상기 제1 증폭회로에 병렬로 설치되는 동시에, 제1 바이어스 전압에 근거한 제2정전류원 및 제3 입력 전압에 의거하여 제3 전압을 출력하는 제3 차동증폭회로와,

상기 제1 증폭회로에 병렬로 설치되는 동시에, 제2의 바이어스 전압에 근거한 제3정전류원 및 제4 입력 전압에 의거하여 제4 전압을 출력하는 제4 차동증폭회로를 구비하고,

상기 제1∼4의 입력 전압은, 상기 선택된 2개의 계조전압 중 어느 하나이며,

상기 제1∼4의 전압의 평균값을 출력하는 것을 특징으로 하는 표시장치의 구동회로.
제 7항에 있어서,

상기 다입력 연산증폭기는,

제1 바이어스 전압에 근거한 제1정전류원 및 제1 입력 전압에 의거하여 제1 전압을 출력하는 제1 차동증폭회로와,

상기 제1 차동증폭회로에 병렬로 설치되는 동시에, 제2 바이어스 전압에 근거한 제2정전류원 및 하위 n비트 중 최상위 비트에 대응하는 아날로그 데이터에 의거하여 제n+1의 전압을 출력하는 제n+1 차동증폭회로와,

상기 제1 증폭회로에 병렬로 설치되는 동시에, 상기 제n+1정전류원과는 다른 전류를 출력하는 정전류원을 구비하고, 상기 하위 n-1비트 각각에 대응하는 아날로그 데이터에 의거하여 전압을 출력하는 복수의 차동증폭회로로 이루어지는 차동증폭 회로군과,

상기 차동증폭회로 각각에 입력되는 전압은, 상기 선택된 2개의 계조전압 중 어느 하나이며,

상기 차동증폭회로 각각의 출력 전압의 평균값을 출력하는 것을 특징으로 하는 표시장치의 구동회로.