JPS6224713A - デイジタル／アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野゛〕 この発明は、抵抗ストリングを使用したディジタル／ア
ナログ（Ｄ／Ａ　’）変換器に関する。

〔発明の技術的背景〕

従来、抵抗ストリング形のＤ／Ａ変換器は、例えば第３
図に示すように構成されている。第３図は３ビツトのＤ
／Ａ変換器を示すもので、電源ｖＤＤと接地点間には８
個の抵抗Ｒ０〜Ｒ１が直列接続される。上記各抵抗Ｒ６
＝Ｒ。

の一端には、スイツｙ−８Ｗ０〜ＳＷ、の一端が各対応
して接続される。そして、上記スイッチＳＷ０〜ＳＷ、
が入力されたディジタル信号に応じてオン／オフ制御さ
れ、スイッチＳＷｏ〜ＳＷ、の他端側共通接続点からア
ナログ電圧■Ａを得る。なお、上記抵抗Ｒｏ　””　Ｒ
ｙの抵抗値は全て等しく、ＭＯ８工Ｃの場合には拡散層
、多結晶レリコン層、あるいは金属層等から構成される
。また、上記スイツｆｓＷ０〜ＳＷ？は同時に２個以上
オンしないようになっており、各スイッチ！９Ｗｏ、Ｓ
Ｗ、は第４図（ａｌ　Ｋ示すようなＮｆヤネル形ＭＯ８
）ランリスタＱｔから成るトランスミツシ璽ンゲート、
第４図（ｂｌに示すようなＰチャネル形ＭＯ８）ランリ
スタＱ！から成るトランスミツシ璽ンゲート、あるいは
第４図（ｃｌ　ＩｔＣ示すような、Ｎチャネル形ＭＯ８
）ランリスタＱ１とＰｆヤネル形ＭＯ８）ランリスタＱ
、とが並列接続されて成る０ＭＯ８のトランスミツシ冒
ンゲート等から構成される。そして、上記ＭＯ８）ラン
リスタＱ−−Ｑ＊が制御信号φ、１によつて導通制御さ
れることによりスイッチとして働く。

入力されるディジタル信号と閉成（オン）されるスイッ
チ、および出力されるアナログ電圧ｖＡとの関係を下表
−１に示す。

表−１ 今、ディジタル信号として０００が入力されたとすると
ＳＷｏが閉成（オン）され、アナログ電圧７人としテｒ
　Ｏ／ｓ　ＶＤＤ　Ｊ　（ｍ９２位）が出力される・ま
た、ディジタル信号が００１の場合には、スイッチＳＷ
１が閉成されてアナログ電圧７人としてｒ　１／８　Ｖ
ＤＤ　Ｊが出力される。以下、同様にして上記表−１に
示したように、入力ディジタル信号に対応したスイッチ
が閉成され、ディジタル信号に対応したアナログ電圧７
人が出力される。

前表−ＩＫ示したディジタル信号とアナログ電圧との関
係をグラフ化して第５図に示す。

第６図は、４ビツトの抵抗ストリング形ル伍変換器の模
式図を示している。４ビツトの場合も基本的な構成およ
び動作は前述した３ビツトの場合と同様である。しかし
ながら、４ビツトのＤ／人変換器の場合には、抵抗およ
びスイッチの数が３ビツトの場合の２倍となり、それぞ
れ１６個ずつの抵抗Ｒ０〜Ｒ０とスイッチＳＷ、〜ＳＷ
、、とが必要となる。第７図に、上記第６図のＤ　／　
Ａ変換器の入力ディジタル信号と出力アナログ電圧ｖＡ
との関係を示す。

〔背景技術の問題点〕

ところで、一般にｎビットの抵抗ストリング形Ｄ／Ａ変
換器は、抵抗およびスイッチをそれぞれ２　個ずつ用い
ている。これは、１ビツト増加する毎に抵抗とスイッチ
とが占める面積が２倍となることを意味している。この
ため、ピッ′ト数が大きくなるＫつれて抵抗ストリング
形り／人変換器中の面積の多くは抵抗とスイッチが占め
ｂようＫなる。

ＩＣの製造原価は、製造工程が同一であればＩＣの面積
に比例して高くなるため、大きなビット数の抵抗ストリ
ング形Ｄ／Ａ変換器は、抵抗およびスイッチの占める面
積の増加により高コスト化する欠点がある。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、抵抗およびスイッチの数を大
幅に増加させることなくピット数を増やすことができる
ディジタル／アナログ変換器を提供することである−２ 〔発明の概要〕 すなわち、この発明においては、上記の目的を達成する
ために、電源と接地点間に抵抗ストリングを設け、これ
ら抵抗ストリングを構成する各抵抗の一端あるいは他端
から上記電源電圧を抵抗分割した電圧を得、この電圧を
トランスミツシコンゲートのオン抵抗を用いてさらに分
圧するととＫより、アナログ電圧を得るようにしている
。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第１図は、４ビツトのＣＭＯ８抵抗ストリング形
Ｄ／Ａ変換器を示している。

電源ＶＤＤと接地点間には、４個の抵抗Ｒ，〜Ｒ８が直
列接続される。上記抵抗Ｒ０の一端側ノードＮ、には、
Ｐチャネル形のＭＯＳ）ランリスタとＮチャネル形のＭ
ＯＳ）ランリスタとから成るスイッチとしての０ＭＯ８
）ランスミツシコンゲート１１Ｇの一端が接続され、上
記抵抗Ｒ０〜Ｒ３の他端側ノードＮ、〜Ｎ４ＶＣはそれ
ぞれ、０ＭＯ８）ランスミツシコンゲート１１、〜１１
４の一端が接続される。上記各ＣＭＯ８）ランスミツシ
コンゲート１１６〜１１４を構成するＮチャネル形のＭ
ＯＳ）ランリスタのゲートにはそれぞれ、入力されたデ
ィジタル信号をデコードして得たデコード信号Ａ゛。〜
Ａ４が供給され、Ｐチャネル形のＭＯ８トランジスタの
ゲー）［はそれぞれ上記デコード信号Ａ０〜人４をイン
バータ１２０〜１２４で反転した信号が供給されて導通
制御される。

また、上記ＣＭＯ８）ランスミツシコンゲート１１ｏ　
、Ｊ　１．、Ｊ　Ｊ、の他端は共通接続（ノードＮｓ）
され、上記ＣＭＯ８）ランスミッシ冒ンゲー）　Ｉ　Ｊ
ｌ、Ｉ　Ｊ３の他端は共通接続（ノードＮ６　）される
。上記ノードＮ、、Ｎ。

間Ｋａ、０ＭＯ８）ランスミツシコンゲート１１ｓ　、
１１６が直列接続されるとともに、０ＭＯ８）ランスミ
ツシコンゲート１１．。

１１、が直列接続される。上記ＣＭＯ８）ランスミツシ
コンゲートｌｌ、、１１６を構成するＮチャネル形ＭＯ
８）ランリスタのゲートには、それぞれデコード信号Ａ
、、Ａ、が供給され、Ｐチャネル形ＭＯ８）ランリスタ
のゲートには上記デコード信号Ａ、、Ａ、をインバータ
１２ｓ　、１２．で反転した信号が供給される。

また１上記ＣＭＯ８）ランスミツシコンゲート１１、．
１１．を構成するＮｆ″ヤネル形ＭＯＳトランジスタの
ゲートにはそれぞれ、デコード信号Ａ、が供給され、Ｐ
チャネル形ＭＯ８）ランリスタのゲートにはそれぞれ上
記デコード信号人、をインバータ１２．で反転した信号
が供給される。そして、上記ＣＭＯ８）ランスミツｉ／
ＩＩンゲートｌノ、と１ノ。との接続点（ノードＮｙ　
）から入力されたディジタル信号に対応したアナログ電
圧７人を得るようにして成る。

入力されるディジタル信号と上記デコード信号へ〇〜Ａ
、との関係を下表−２に示す。

表−２ 次に、上記のような構成において、入力され　。

るディジタル信号が０１００，０１０１，０ｆ１０およ
び０１１１の場合を例に取って動作を説明する。ディジ
タル信号が０１００の場合、デコード出力Ａ、、Ａ、が
１”、他は全てｌＯ”となる。従って、０ＭＯ８）ラン
スフアゲ−）ＪＪｌ　、１１６がオンし、他のＣＭＯＳ
トランスファゲートはオフするので、その等価回路は第
２図（ａ）に示すようＫｉる。第２図（ａｌ　ｉｔｃお
ける抵抗ｒ、、ｒ、は、０ＭＯ８）ランスミクシ１ンゲ
ート１１１．１１６のオン抵抗であり、その抵抗値は抵
抗Ｒ０〜Ｒ，に比べて充分大きい。従りて、ノードＮ、
には所望する１／４ＶＤりがアナログ電圧ｖＡとして出
力される。

ディジタル信号が０１０１の時は、デコード信号Ａ１　
　＊ＡＨ、Ａ６　　、ＡＶが′１”、他は全一　　て０
”とまる。これによって、０ＭＯ８）ランスファゲート
Ｊ　１．．１１２，１１６，１１．。

１１ａがオンし、０ＭＯ８）ランスファゲート１１ｏ　
、１１．．１１４．１１．がオンする。

従って、前記第１図の回路は、第２図（ｂｌで示すよう
な等価回路で表わせる。第２図（ｂｌにおいて、ノード
Ｎ□　、Ｎ８間には抵抗Ｒ１の他Ｋ、抵抗’１　　＃’
ａ　＊”Ｉおよびｒ、（０ＭＯ８）う７スミツシ１ンゲ
ー）ＪＪ、、１１．．１１フおよび１１．のオン抵抗）
が直列接続される。これら抵抗ｒ１　　＊’＠　　、ｒ
？およびｒ、の合成抵抗値は、抵抗Ｒ８の抵抗値に比べ
て充分に大きいので、抵抗Ｒ，に並列の抵抗が存在する
のはほとんど無視できる。第２図（ｂ）に示す構成では
アナログ電圧７人として、ノードＮ６の電圧が出力され
る。今、上記各ＣＭＯ８）ランスミッシ冒ンゲート１１
ｏ〜１１８のオン抵抗が全て等しいものとすると、ノー
ドＮ６には、ノードＮ、とＮ、の間の電圧の１／４（±
１／１６■ＤＤ）ＶＣ／　　Ｆ　Ｎ　ｔ　Ｏ電圧（＝　
”／４　ＶＤＤ　）　ヲ加工＊電圧、つまり５／１６ｖ
ＤＤが出力される。

ディジタル信号が０１１０の時には、デコード信号ＡＩ
　、Ａ、、Ａ、および人、がそれぞれ′″１”で、他は
全てｌＯ”となる。従って、０ＭＯ８）ランスミツシ璽
ンゲートＪ１１　。

１１、．１１．および１１６がオンし、他は全てオフす
る。この時の等価回路を第２図（ｃ）Ｋ示す。第２図（
Ｃ１において、ノードＮ、の電圧は、ノードＮ、、Ｎ、
間の電圧の１／（／１６？＝２ ＶＤＤ　）Ｉｃ／−ＦＮ、’、ＯＫ圧（＝”／４　　Ｖ
ＤＤ　）を加えた電圧、つまり８／１６　ＶＤＤとなり
、この電圧がアナログ電圧７人として出力される。

ディジタル信号が０１１１の時には、デコード信号Ａ１
　、Ａ鵞　、Ａ、およびＡ、が＠１仰、他は全て１０”
となっている。従って、ＣＭＯＳトランスミツシ璽ンゲ
ー）１１１ｇｌｌ＊。

１１ｓ、　１．１’、および１１．がオンし、他は全て
オフする。この時の等価回路を第２図（ｄ）に示す。第
２図（ｄｌにおいて、ノードＮ、の電圧は、ノードＮ１
　、Ｎ、間の電圧の３／４（＝３／１６ＶＤＤ　）　Ｋ
／−１’Ｎｔ　ｆ：）’ＩＩ圧（＝　”／４　ＶＤＤ　
）を加えた電圧、つまり７／、６ＶＤＤＶｃ表り、この
電圧がアナログ電圧７人となる＠ 以下、同様にして、他のディジタル信号でも０ＭＯ８）
ランスミツシ璽ンゲート１１゜〜１１、を前記表−２に
示したようなデコード信号Ａ０〜人、で選択的にオン／
オフ制御することにより、入力されたディジタル信号に
対応するアナログ電圧７人が得られる。

上述したように、前記第１図のような構成によ、れば、
抵抗およびスイッチ数を大幅に増加させることなくビッ
ト数を増やすことができる。

例えば、４ビツトの場合、従来の構成では１６個の抵抗
およびスイッチを必要としたのに対し、本発明の構成で
は４個の抵抗と９個のスイッチで良い。

〔゛発明の効果〕

以上説明したようにこの発明だよれば、抵抗およびスイ
ッチの数を大幅に増加させることカくピッ（数を増やす
ことができるディジタルアナログ変換器が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるディジタル／アナ
ログ変換器を示す回路図、第２図は上記第１図の回路の
動作を説明するための等価回路図、第３図ないし第７図
はそれぞれ従来のディジタル／アナログ変換器について
説明するための図である。 ＶＤＤ・・・電源（基準電圧源）、Ｒ０〜Ｒ８・・・抵
抗、１１゜〜１１．・・・トランスミラン璽ンケ−！ ト群、１１．．１１．・・・第１．第２のトランスミツ
シランゲート、１１１．ｌ１ｍ・・・第３．第４のトラ
ンスミッションゲ　）、Ａｏ〜Ａ、・・・デコード信号
、７人・・・アナログ電圧。 出願人代理人　弁理士　　鈴　　江　　武　　彦第１図

Claims (1)

【特許請求の範囲】
1. 第１、第２の基準電圧源間に設けられる抵抗ストリング
   と、この抵抗ストリングを構成する各抵抗の接続点およ
   び上記第１、第２の基準電圧源にそれぞれ一端が接続さ
   れ、奇数番目と偶数番目の他端が各々共通接続されるト
   ランスミッションゲート群と、これらトランスミッショ
   ンゲート群の奇数番目と偶数番目との他端側共通接続点
   間に直列接続される第１、第２のトランスミッションゲ
   ートと、上記共通接続点間に直列接続される第３、第４
   のトランスミッションゲートとを具備し、上記トランス
   ミッションゲート群の各トランスミッションゲートおよ
   び第１ないし第４のトランスミッションゲートにそれぞ
   れ、入力されたディジタル信号のデコード信号を選択的
   に供給してオン／オフ制御し、上記第１、第２トランス
   ミッションゲートの接続点からアナログ電圧を得るよう
   にして成り、上記第３、第４トランスミッションゲート
   には同じデコード信号を供給してオン／オフ制御するこ
   とを特徴とするディジタル／アナログ変換器。