JPH11186908A - 高集積化のためのディジタル−アナログ変換回路 - Google Patents
高集積化のためのディジタル−アナログ変換回路Info
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- JPH11186908A JPH11186908A JP10268705A JP26870598A JPH11186908A JP H11186908 A JPH11186908 A JP H11186908A JP 10268705 A JP10268705 A JP 10268705A JP 26870598 A JP26870598 A JP 26870598A JP H11186908 A JPH11186908 A JP H11186908A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 ディジタル−アナログ変換回路の抵抗及びス
イッチの数を減少させて面積の最小化を図り、解像度を
高めたディジタル−アナログ変換回路を提供すること。 【解決手段】 外部からのＮビットのディジタル信号の
内、第１グループのビットをデコーティングしてスイッ
チ駆動信号を発生する第１デコーダと、Ｎビットのディ
ジタル信号の内、前記第１グループのビットを除いた残
りの第２グループのビットをデコーティングして選択信
号と非選択信号を発生する第２デコーダと、前記第１デ
コーダからのスイッチ駆動信号に応じて第１電圧を発生
する電圧発生部と、前記第２デコーダからの選択信号と
非選択信号に応じて第１電圧を同等な比率で分配する電
圧分配部と、第２デコーダの選択信号と非選択信号に応
じて分配電圧中、一つを選択して出力する選択部を含
む。
イッチの数を減少させて面積の最小化を図り、解像度を
高めたディジタル−アナログ変換回路を提供すること。 【解決手段】 外部からのＮビットのディジタル信号の
内、第１グループのビットをデコーティングしてスイッ
チ駆動信号を発生する第１デコーダと、Ｎビットのディ
ジタル信号の内、前記第１グループのビットを除いた残
りの第２グループのビットをデコーティングして選択信
号と非選択信号を発生する第２デコーダと、前記第１デ
コーダからのスイッチ駆動信号に応じて第１電圧を発生
する電圧発生部と、前記第２デコーダからの選択信号と
非選択信号に応じて第１電圧を同等な比率で分配する電
圧分配部と、第２デコーダの選択信号と非選択信号に応
じて分配電圧中、一つを選択して出力する選択部を含
む。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル−アナロ
グ変換回路（ｄｉｇｉｔａｌーａｎａｌｏｇ ｃｏｎｖ
ｅｒｔｅｒ）に関するものであり、より詳しくは高集積
のためのディジタル−アナログ変換回路に関するもので
ある。
グ変換回路（ｄｉｇｉｔａｌーａｎａｌｏｇ ｃｏｎｖ
ｅｒｔｅｒ）に関するものであり、より詳しくは高集積
のためのディジタル−アナログ変換回路に関するもので
ある。
【０００２】
【従来の技術】ディジタル−アナログ変換回路はシステ
ムが高性能化されながら、変換器の特性を示す解像度が
高い水準を要求している趨勢である。
ムが高性能化されながら、変換器の特性を示す解像度が
高い水準を要求している趨勢である。
【０００３】図１は従来技術によるディジタル−アナロ
グ変換回路の構成を示す回路図である。
グ変換回路の構成を示す回路図である。
【０００４】図１を参照すると、ディジタル−アナログ
変換器はデコーダ１０，電圧分配回路２０、そして、選
択回路３０を具備する。デコーダ１０は外部からＮビッ
トのディジタル信号を印加してもらって、これをデコー
ティングするにより、２N個の選択信号及び非選択信号
を出力し、選択信号は電圧分配回路の分配電圧から、一
つを選択するための信号である。電圧分配回路２０は上
位基準電圧（ＶＲＥＦＴ）と下位基準電圧（ＶＲＥＦ
Ｂ）が印加される第１及び第２入力端子の間に直列に接
続される複数の抵抗Ｒ１〜Ｒｎを含み、基準電圧を抵抗
比により分配する。
変換器はデコーダ１０，電圧分配回路２０、そして、選
択回路３０を具備する。デコーダ１０は外部からＮビッ
トのディジタル信号を印加してもらって、これをデコー
ティングするにより、２N個の選択信号及び非選択信号
を出力し、選択信号は電圧分配回路の分配電圧から、一
つを選択するための信号である。電圧分配回路２０は上
位基準電圧（ＶＲＥＦＴ）と下位基準電圧（ＶＲＥＦ
Ｂ）が印加される第１及び第２入力端子の間に直列に接
続される複数の抵抗Ｒ１〜Ｒｎを含み、基準電圧を抵抗
比により分配する。
【０００５】そして、選択回路３０は選択信号と非選択
信号に応答していろいろな分配電圧から、一つを選ぶ
が、これは各抵抗の接続点に連結されるスイッチ｛ｓｗ
０〜ｓｗ（ｎ−１）｝により決定される。そして、選択
回路の出力端に接続されるｏｐａｍｐは選ばれた分配電
圧のレベルを増幅してＮビットのディジタル入力信号に
対応するアナログ信号を出力する。前記のような構成を
持つディジタル−アナログ回路は解像度（ｒｅｓｏｌｕ
ｔｉｏｎ）の面から抵抗やスイッチ等は受動素子の精密
度に敏感に反応し、又、解像度は変換器の特性を示す指
標としてこれを高めれば高めると、製品の質は向上す
る。
信号に応答していろいろな分配電圧から、一つを選ぶ
が、これは各抵抗の接続点に連結されるスイッチ｛ｓｗ
０〜ｓｗ（ｎ−１）｝により決定される。そして、選択
回路の出力端に接続されるｏｐａｍｐは選ばれた分配電
圧のレベルを増幅してＮビットのディジタル入力信号に
対応するアナログ信号を出力する。前記のような構成を
持つディジタル−アナログ回路は解像度（ｒｅｓｏｌｕ
ｔｉｏｎ）の面から抵抗やスイッチ等は受動素子の精密
度に敏感に反応し、又、解像度は変換器の特性を示す指
標としてこれを高めれば高めると、製品の質は向上す
る。
【０００６】しかし、上述したようなディジタル−アナ
ログ変換器は解像度を高めれば高めるほど、そして、入
力ディジタル信号のビット数を増加させるほど、抵抗が
幾何級数的に増加するという問題がある。そして、電圧
分配回路の抵抗列は入力ディジタル信号のビット数によ
り抵抗数が２N個に決定されるが、４ビットの場合には
２4個の抵抗で動作ができるが、２０ビットの入力ディ
ジタル信号の場合には２2 0個の抵抗が必要である。
ログ変換器は解像度を高めれば高めるほど、そして、入
力ディジタル信号のビット数を増加させるほど、抵抗が
幾何級数的に増加するという問題がある。そして、電圧
分配回路の抵抗列は入力ディジタル信号のビット数によ
り抵抗数が２N個に決定されるが、４ビットの場合には
２4個の抵抗で動作ができるが、２０ビットの入力ディ
ジタル信号の場合には２2 0個の抵抗が必要である。
【０００７】又、抵抗の数が幾何級数的に増加すると、
これらの各接続点に対応されるスイッチの数も増加する
ことになり、これらスイッチを駆動するための信号を発
生するデコーダの面積も増加する。前記のように抵抗、
スイッチ、デコーダの数と面積が増加するにつれてスイ
ッチングによるノイズ成分が増加してディジタル−アナ
ログ変換回路の特性が低下するという問題が発生する。
これらの各接続点に対応されるスイッチの数も増加する
ことになり、これらスイッチを駆動するための信号を発
生するデコーダの面積も増加する。前記のように抵抗、
スイッチ、デコーダの数と面積が増加するにつれてスイ
ッチングによるノイズ成分が増加してディジタル−アナ
ログ変換回路の特性が低下するという問題が発生する。
【０００８】
【発明が解決しようとする課題】本発明の目的は、ディ
ジタル−アナログ変換回路の抵抗及びスイッチの数を減
少させて面積の最小化を図ると同時に解像度を高めるこ
とである。
ジタル−アナログ変換回路の抵抗及びスイッチの数を減
少させて面積の最小化を図ると同時に解像度を高めるこ
とである。
【０００９】
【課題を解決するための手段】上述したような目的を達
成するための一つの特徴によると、外部から印加される
Ｎビット（ここで、Ｎは正の定数）のディジタル信号を
受け入れてこれをアナログ信号に変換するディジタル−
アナログ変換回路において、Ｎビットのディジタル信号
中、第１グループのビットをデコーディングしてスイッ
チ駆動信号を発生する第１デコーダと、Ｎビットのディ
ジタル信号中、第１グループのビットを除いた残りの第
２グループのビットをデコーディングして選択信号と非
選択信号を発生する第２デコーダと、第１デコーダから
のスイッチ駆動信号に応答して第１電圧を発生する電圧
発生部と、第２デコーダからの選択信号と非選択信号に
応答して第１電圧を同等な比率で分配する電圧分配部
と、第２デコーダの選択信号と非選択信号に応答して分
配電圧中、一つを選択して出力する選択部を含み、電圧
発生部は外部から第１上位基準電圧を受け入れるための
第１入力端子と、外部から第１下位基準電圧を受け入れ
るための第２入力端子と、第１入力端子と第２入力端子
の間に直列に接続される抵抗の第１アレイと、第１デコ
ーダからのスイッチ駆動信号に応答して抵抗を電気的に
相互絶縁ないし接続させ、第１抵抗列と第２抵抗列で分
離する第１スイッチ群と、選択信号及び非選択信号に応
じて抵抗アレイが第１抵抗列と第２抵抗列で分離される
時、電圧分配部に一双の第１電圧を伝達する第２スイッ
チ群を含むことを特徴とする。
成するための一つの特徴によると、外部から印加される
Ｎビット（ここで、Ｎは正の定数）のディジタル信号を
受け入れてこれをアナログ信号に変換するディジタル−
アナログ変換回路において、Ｎビットのディジタル信号
中、第１グループのビットをデコーディングしてスイッ
チ駆動信号を発生する第１デコーダと、Ｎビットのディ
ジタル信号中、第１グループのビットを除いた残りの第
２グループのビットをデコーディングして選択信号と非
選択信号を発生する第２デコーダと、第１デコーダから
のスイッチ駆動信号に応答して第１電圧を発生する電圧
発生部と、第２デコーダからの選択信号と非選択信号に
応答して第１電圧を同等な比率で分配する電圧分配部
と、第２デコーダの選択信号と非選択信号に応答して分
配電圧中、一つを選択して出力する選択部を含み、電圧
発生部は外部から第１上位基準電圧を受け入れるための
第１入力端子と、外部から第１下位基準電圧を受け入れ
るための第２入力端子と、第１入力端子と第２入力端子
の間に直列に接続される抵抗の第１アレイと、第１デコ
ーダからのスイッチ駆動信号に応答して抵抗を電気的に
相互絶縁ないし接続させ、第１抵抗列と第２抵抗列で分
離する第１スイッチ群と、選択信号及び非選択信号に応
じて抵抗アレイが第１抵抗列と第２抵抗列で分離される
時、電圧分配部に一双の第１電圧を伝達する第２スイッ
チ群を含むことを特徴とする。
【００１０】この回路の好ましい態様において、電圧分
配部は第２上位基準電圧が電圧発生部から伝達される第
１ノードと、第２下位基準電圧が電圧発生部から伝達さ
れる第２ノードと、第１ノードと第２ノードの間に直列
に接続される抵抗の第２アレイを含むことを特徴とす
る。
配部は第２上位基準電圧が電圧発生部から伝達される第
１ノードと、第２下位基準電圧が電圧発生部から伝達さ
れる第２ノードと、第１ノードと第２ノードの間に直列
に接続される抵抗の第２アレイを含むことを特徴とす
る。
【００１１】この回路の好ましい態様において、選択部
は選択された分配電圧が伝達される第３ノードと、抵抗
の接続点と第３ノードの間に接続される第２スイッチ群
を含むことを特徴とする。
は選択された分配電圧が伝達される第３ノードと、抵抗
の接続点と第３ノードの間に接続される第２スイッチ群
を含むことを特徴とする。
【００１２】この回路の好ましい態様において、第１電
圧は第１上位基準電圧と第２下位基準電圧が第１抵抗列
と第２抵抗列の抵抗比だけ降下させた電圧であることを
特徴とする。
圧は第１上位基準電圧と第２下位基準電圧が第１抵抗列
と第２抵抗列の抵抗比だけ降下させた電圧であることを
特徴とする。
【００１３】この回路の好ましい態様において、第１ス
イッチ群は抵抗の間に接続される接続スイッチと、抵抗
の第１アレイ両端と第１及び第２電源端子の間に各々接
続される上下端スイッチを含む。
イッチ群は抵抗の間に接続される接続スイッチと、抵抗
の第１アレイ両端と第１及び第２電源端子の間に各々接
続される上下端スイッチを含む。
【００１４】この回路の好ましい態様において、第２ス
イッチ群は第１スイッチ群の各両端に接続される２X個
のスイッチを含む。
イッチ群は第１スイッチ群の各両端に接続される２X個
のスイッチを含む。
【００１５】この回路の好ましい態様において、選択部
は選択された分配電圧が伝達される第３ノードと、抵抗
の相互接続点と第３ノードの間に連結される２Y個のス
イッチを含むことを特徴とする。
は選択された分配電圧が伝達される第３ノードと、抵抗
の相互接続点と第３ノードの間に連結される２Y個のス
イッチを含むことを特徴とする。
【００１６】この回路の好ましい態様において、Ｎビッ
トのディジタル信号の内、上位Ｘビットに対応する第１
グループと、下位Ｙビットに対応する第２グループにお
いて、ＸビットとＹビットの和はＮビットであることを
特徴とする。
トのディジタル信号の内、上位Ｘビットに対応する第１
グループと、下位Ｙビットに対応する第２グループにお
いて、ＸビットとＹビットの和はＮビットであることを
特徴とする。
【００１７】この回路の好ましい態様において、第１グ
ループＸビットはＮビットをＮ／２に分割した内の、上
位Ｎ／２ビットであり、第２グロープのＹビットは残り
の下位Ｎ／２ビットであることを特徴とする。
ループＸビットはＮビットをＮ／２に分割した内の、上
位Ｎ／２ビットであり、第２グロープのＹビットは残り
の下位Ｎ／２ビットであることを特徴とする。
【００１８】この回路の好ましい態様において、第１グ
ループは上位Ｎ／２ビットより少ないビット数を持ち、
第２グループは下位Ｎ／２ビットより多いビット数を持
つことを特徴とする。
ループは上位Ｎ／２ビットより少ないビット数を持ち、
第２グループは下位Ｎ／２ビットより多いビット数を持
つことを特徴とする。
【００１９】この回路の好ましい態様において、第１グ
ループは上位Ｎ／２ビットより多いビット数を持ち、第
２グループは下位Ｎ／２ビットより少ないビット数を持
つことを特徴とする。
ループは上位Ｎ／２ビットより多いビット数を持ち、第
２グループは下位Ｎ／２ビットより少ないビット数を持
つことを特徴とする。
【００２０】この回路の好ましい態様において、抵抗の
第１アレイは同一な抵抗値を持つ２X−１個の抵抗を含
むことを特徴とする。
第１アレイは同一な抵抗値を持つ２X−１個の抵抗を含
むことを特徴とする。
【００２１】この回路の好ましい態様において、抵抗の
第２アレイは同一な抵抗値を持つ２Y個の抵抗を含むこ
とを特徴とする。
第２アレイは同一な抵抗値を持つ２Y個の抵抗を含むこ
とを特徴とする。
【００２２】
【発明の実施の形態】図２は本発明の実施形態によるデ
ィジタル−アナログ変換回路の構成を示すブロック図で
ある。
ィジタル−アナログ変換回路の構成を示すブロック図で
ある。
【００２３】ディジタル−アナログ変換回路は第１デコ
ーダ１００，第２デコーダ２００，電圧発生回路３０
０，電圧分配回路４００，そして、選択回路５００を含
む。第１デコーダ１００はＮビットのディジタル信号の
内、最上位ビットからＸビットの信号をデコーディング
してスイッチ駆動信号を発生し、第２デコーダ１００は
最下位ビットからＹビットの信号をデコーディングして
選択信号及び非選択信号を発生する。そして、電圧発生
回路３００は外部から第１上位基準電圧ＶＲＥＦＴ１と
第１下位基準電圧ＶＲＥＦＢ１を印加してもらい、駆動
信号に応じて発生される電圧を電圧分配回路４００に印
加する。そして、電圧発生回路３００から伝達される電
圧ＶＲＥＦＴ２、ＶＲＥＦＢ２は電圧分配回路４００を
通じて一定比率で分配され、このように分配された電圧
は選択回路５００を通じて出力される。
ーダ１００，第２デコーダ２００，電圧発生回路３０
０，電圧分配回路４００，そして、選択回路５００を含
む。第１デコーダ１００はＮビットのディジタル信号の
内、最上位ビットからＸビットの信号をデコーディング
してスイッチ駆動信号を発生し、第２デコーダ１００は
最下位ビットからＹビットの信号をデコーディングして
選択信号及び非選択信号を発生する。そして、電圧発生
回路３００は外部から第１上位基準電圧ＶＲＥＦＴ１と
第１下位基準電圧ＶＲＥＦＢ１を印加してもらい、駆動
信号に応じて発生される電圧を電圧分配回路４００に印
加する。そして、電圧発生回路３００から伝達される電
圧ＶＲＥＦＴ２、ＶＲＥＦＢ２は電圧分配回路４００を
通じて一定比率で分配され、このように分配された電圧
は選択回路５００を通じて出力される。
【００２４】図３は４ビットのディジタル信号に対する
ディジタル−アナログ変換回路の構成を詳細に示す回路
図である。
ディジタル−アナログ変換回路の構成を詳細に示す回路
図である。
【００２５】第１デコーダ１００と第２デコーダ２００
はＮビットのディジタル信号を上位Ｘビットと下位Ｙビ
ットを分割して印加して与えられて動作を遂行し、上位
Ｘビットと下位Ｙビットの和がＮビットである。第１デ
コーダ１００は第１グループのビットを受け入れ、２
X+1個の駆動信号を発生し、駆動信号は第１駆動信号群
と第２駆動信号群で分けられる。第２デコーダ２００は
第２グループのビットを受け入れ、２Y個の選択信号及
び非選択信号を発生する。
はＮビットのディジタル信号を上位Ｘビットと下位Ｙビ
ットを分割して印加して与えられて動作を遂行し、上位
Ｘビットと下位Ｙビットの和がＮビットである。第１デ
コーダ１００は第１グループのビットを受け入れ、２
X+1個の駆動信号を発生し、駆動信号は第１駆動信号群
と第２駆動信号群で分けられる。第２デコーダ２００は
第２グループのビットを受け入れ、２Y個の選択信号及
び非選択信号を発生する。
【００２６】駆動信号はスイッチ（ｓｗｉ、ｓｗｔｉ、
ｓｗｂｉ）をオンオフさせるためのもので、選択信号は
電圧分配回路４００の分配電圧中、一つを選ぶための信
号である。電圧発生回路３００は上位基準電圧ＶＲＥＦ
Ｔを印加してもらう第１入力端子１と下位基準電圧ＶＲ
ＥＦＢが印加される第２入力端子２の間に直列に配列さ
れる抵抗ＲＭ１〜ＲＭ３のアレイを備え、抵抗Ｒの間
に、第１及び第２入力端子１，２と抵抗アレイ両端に接
続される第１スイッチ群ｓｗ０，ｓｗ１，ｓｗ２，ｓｗ
３を含む。
ｓｗｂｉ）をオンオフさせるためのもので、選択信号は
電圧分配回路４００の分配電圧中、一つを選ぶための信
号である。電圧発生回路３００は上位基準電圧ＶＲＥＦ
Ｔを印加してもらう第１入力端子１と下位基準電圧ＶＲ
ＥＦＢが印加される第２入力端子２の間に直列に配列さ
れる抵抗ＲＭ１〜ＲＭ３のアレイを備え、抵抗Ｒの間
に、第１及び第２入力端子１，２と抵抗アレイ両端に接
続される第１スイッチ群ｓｗ０，ｓｗ１，ｓｗ２，ｓｗ
３を含む。
【００２７】そして、第１スイッチ群ｓｗ０，ｓｗ１，
ｓｗ２，ｓｗ３の各スイッチ両端に接続される第２スイ
ッチｓｗｉ、ｓｗｂｉは第１ノードＮ１と第２ノードＮ
２に他端が共通に接続されている。すなわち、第２スイ
ッチｓｗｔ、ｓｗｂの内、第１スイッチ群の内、各スイ
ッチｓｗｉの上端に接続される上端スイッチｓｗｔ０，
ｓｗｔ１，ｓｗｔ２，ｓｗｔ３は第１ノードＮ１に他端
が共通接続され、各スイッチｓｗｉの下端に接続される
下端スイッチｓｗｂ０、ｓｗｂ１、ｓｗｂ２、ｓｗｂ３
は第２ノードＮ２に他端が全て共通接続される。
ｓｗ２，ｓｗ３の各スイッチ両端に接続される第２スイ
ッチｓｗｉ、ｓｗｂｉは第１ノードＮ１と第２ノードＮ
２に他端が共通に接続されている。すなわち、第２スイ
ッチｓｗｔ、ｓｗｂの内、第１スイッチ群の内、各スイ
ッチｓｗｉの上端に接続される上端スイッチｓｗｔ０，
ｓｗｔ１，ｓｗｔ２，ｓｗｔ３は第１ノードＮ１に他端
が共通接続され、各スイッチｓｗｉの下端に接続される
下端スイッチｓｗｂ０、ｓｗｂ１、ｓｗｂ２、ｓｗｂ３
は第２ノードＮ２に他端が全て共通接続される。
【００２８】続いて、電圧分配回路４００は第１ノード
Ｎ１と第２ノードＮ２の間に直列に接続される抵抗ＲＬ
１〜ＲＬ４を含み、選択回路５００は抵抗ＲＬ１〜ＲＬ
４の相互接続点に対応されるスイッチｓｗｌ１、ｓｗｌ
２、ｓｗｌ３、ｓｗｌ４を具備する。選択回路５００の
出力端にはｏｐ ａｍｐが具備しているし、ｏｐ ａｍ
ｐはこの分野の通常的な知識を習得した人々には広く知
られた技術であるので、以下説明を省略する。
Ｎ１と第２ノードＮ２の間に直列に接続される抵抗ＲＬ
１〜ＲＬ４を含み、選択回路５００は抵抗ＲＬ１〜ＲＬ
４の相互接続点に対応されるスイッチｓｗｌ１、ｓｗｌ
２、ｓｗｌ３、ｓｗｌ４を具備する。選択回路５００の
出力端にはｏｐ ａｍｐが具備しているし、ｏｐ ａｍ
ｐはこの分野の通常的な知識を習得した人々には広く知
られた技術であるので、以下説明を省略する。
【００２９】以下、上述したような構成を持つディジタ
ル−アナログ変換回路を４ビットのディジタル信号をア
ナログ信号に変換する場合に、具体的な例を参考図面で
ある図３ないし図４、図５により説明する。
ル−アナログ変換回路を４ビットのディジタル信号をア
ナログ信号に変換する場合に、具体的な例を参考図面で
ある図３ないし図４、図５により説明する。
【００３０】図４は第１スイッチ群の動作タイミング図
である。
である。
【００３１】図５は第２スイッチ群の動作タイミング図
である。
である。
【００３２】図３を参照すると、第１デコーダ１００と
第２デコーダ２００は４ビットの入力ディジタル信号を
２ビットずつ分けて第１デコーダ１００と第２デコーダ
２００に印加するが、これは第１デコーダ１００と第２
デコーダ２００に印加される入力信号が必ず２ビットで
はなくても、第１デコーダ１００に印加される上位Ｘビ
ット、第２デコーダ２００に印加される下位Ｙビットの
和がＮビットのディジタル信号であればよい。ここで
は、４ビットのディジタル入力信号を半分ずつ分けて入
力する場合である。
第２デコーダ２００は４ビットの入力ディジタル信号を
２ビットずつ分けて第１デコーダ１００と第２デコーダ
２００に印加するが、これは第１デコーダ１００と第２
デコーダ２００に印加される入力信号が必ず２ビットで
はなくても、第１デコーダ１００に印加される上位Ｘビ
ット、第２デコーダ２００に印加される下位Ｙビットの
和がＮビットのディジタル信号であればよい。ここで
は、４ビットのディジタル入力信号を半分ずつ分けて入
力する場合である。
【００３３】一例で、０１１０のディジタル信号をアナ
ログ信号に変換しようとする時、第１デコーダ１００は
上位２ビットの０１を受け入れ、これをデコーティング
した後、２3のスイッチ駆動信号を出力する。駆動信号
の内、折半は抵抗ＲＭｉを電気的に相互絶縁ないし接続
させる第１スイッチｓｗｉに印加され、残りの折半は第
１スイッチｓｗｉに接続される第２スイッチ双ｓｗｔ
ｉ、ｓｗｂｉに印加される。そして、抵抗アレイは第１
デコーダ１００に入力されるビット数により抵抗の数が
別になるが、例を取ったように２ビットである場合には
２2−１個が必要である。
ログ信号に変換しようとする時、第１デコーダ１００は
上位２ビットの０１を受け入れ、これをデコーティング
した後、２3のスイッチ駆動信号を出力する。駆動信号
の内、折半は抵抗ＲＭｉを電気的に相互絶縁ないし接続
させる第１スイッチｓｗｉに印加され、残りの折半は第
１スイッチｓｗｉに接続される第２スイッチ双ｓｗｔ
ｉ、ｓｗｂｉに印加される。そして、抵抗アレイは第１
デコーダ１００に入力されるビット数により抵抗の数が
別になるが、例を取ったように２ビットである場合には
２2−１個が必要である。
【００３４】図４を参照すると、電圧発生回路３００は
０１に対した駆動信号により応答して第１スイッチｓｗ
ｉ中、ｓｗ１だけがターンオフされ、残りのｓｗ０，ｓ
ｗ２，ｓｗ３はターンオンされる。それで、抵抗アレイ
はｓｗ１を基準に基準電圧ＶＲＥＦＴが印加される第１
入力端子１に直列に連結される第１抵抗列ＲＭ３、ＲＭ
４と下位基準電圧ＶＲＥＦＢが印加される第２入力端子
２に直列連結される第２抵抗列ＲＭ１に分けられる。
０１に対した駆動信号により応答して第１スイッチｓｗ
ｉ中、ｓｗ１だけがターンオフされ、残りのｓｗ０，ｓ
ｗ２，ｓｗ３はターンオンされる。それで、抵抗アレイ
はｓｗ１を基準に基準電圧ＶＲＥＦＴが印加される第１
入力端子１に直列に連結される第１抵抗列ＲＭ３、ＲＭ
４と下位基準電圧ＶＲＥＦＢが印加される第２入力端子
２に直列連結される第２抵抗列ＲＭ１に分けられる。
【００３５】そして、第１スイッチｓｗｉの両端に各々
接続される第２スイッチ双ｓｗｔｉ、ｓｗｂｉは第１ス
イッチｓｗｉに印加される駆動信号を除いた残りの駆動
信号に応答してｓｗ１両端に接続されるｓｗｔ１，ｓｗ
ｂ１を除いた残りのスイッチｓｗｔ０，ｓｗｂ０／ ｓ
ｗｔ２、ｓｗｂ２／ ｓｗｔ３，ｓｗｂ３がターンオフ
される。第２スイッチ双ｓｗｔ１，ｓｗｂ１がターンオ
ンされることにより、上位基準電圧ＶＲＥＦＴが第１抵
抗列の抵抗比だけ電圧が降下され、ｓｗｔ１を通じて第
１ノードＮ１に伝達され、下位基準電圧ＶＲＥＦＢは第
２抵抗列の抵抗比くらい電圧が降下され、ｓｗｂ１を通
じて第２ノードＮ２に伝達される。
接続される第２スイッチ双ｓｗｔｉ、ｓｗｂｉは第１ス
イッチｓｗｉに印加される駆動信号を除いた残りの駆動
信号に応答してｓｗ１両端に接続されるｓｗｔ１，ｓｗ
ｂ１を除いた残りのスイッチｓｗｔ０，ｓｗｂ０／ ｓ
ｗｔ２、ｓｗｂ２／ ｓｗｔ３，ｓｗｂ３がターンオフ
される。第２スイッチ双ｓｗｔ１，ｓｗｂ１がターンオ
ンされることにより、上位基準電圧ＶＲＥＦＴが第１抵
抗列の抵抗比だけ電圧が降下され、ｓｗｔ１を通じて第
１ノードＮ１に伝達され、下位基準電圧ＶＲＥＦＢは第
２抵抗列の抵抗比くらい電圧が降下され、ｓｗｂ１を通
じて第２ノードＮ２に伝達される。
【００３６】そして、上位ビットが００，０１，１０，
１１に対して第１スイッチｓｗ０，ｓｗ１，ｓｗ２，ｓ
ｗ３は順次的にターンオフされるが、００である時はｓ
ｗ０，０１である時ｓｗ１，１０である時ｓｗ２，１１
である時ｓｗ３が順次的にターンオフされる。一例とし
てｓｗ０がターンオフされると、第１入力端子１とスイ
ッチの間に全ての抵抗ＲＭ１〜ＲＭ３が接続される。そ
れから、ｓｗ０両端に接続されるｓｗｔ０，ｓｗｂ０が
ターンオンされ、第１ノードＮ１には上位基準電圧（Ｖ
ＲＥＦＴ）が抵抗比だけ降下されて伝達され、第２ノー
ドＮ２には下位基準電圧（ＶＲＥＦＢ）が伝達される。
１１に対して第１スイッチｓｗ０，ｓｗ１，ｓｗ２，ｓ
ｗ３は順次的にターンオフされるが、００である時はｓ
ｗ０，０１である時ｓｗ１，１０である時ｓｗ２，１１
である時ｓｗ３が順次的にターンオフされる。一例とし
てｓｗ０がターンオフされると、第１入力端子１とスイ
ッチの間に全ての抵抗ＲＭ１〜ＲＭ３が接続される。そ
れから、ｓｗ０両端に接続されるｓｗｔ０，ｓｗｂ０が
ターンオンされ、第１ノードＮ１には上位基準電圧（Ｖ
ＲＥＦＴ）が抵抗比だけ降下されて伝達され、第２ノー
ドＮ２には下位基準電圧（ＶＲＥＦＢ）が伝達される。
【００３７】そして、０１は１０である時と動作が同一
であり、１１である場合にはｓｗ３がターンオフされる
と、第２入力端子２とスイッチの間の抵抗が全て接続さ
れる。同時に第１スイッチｓｗｔｉ、ｓｗｂｉ中、ｓｗ
３両端に接続されるｓｗｔ３、ｓｗｂ３だけがターンオ
ンされることにより、第１ノードＮ１には上位基準電圧
ＶＲＥＦＴが伝達され、第２ノードＮ２には基準電圧Ｖ
ＲＥＦＢが抵抗の比だけ降下した電圧が伝達される。
であり、１１である場合にはｓｗ３がターンオフされる
と、第２入力端子２とスイッチの間の抵抗が全て接続さ
れる。同時に第１スイッチｓｗｔｉ、ｓｗｂｉ中、ｓｗ
３両端に接続されるｓｗｔ３、ｓｗｂ３だけがターンオ
ンされることにより、第１ノードＮ１には上位基準電圧
ＶＲＥＦＴが伝達され、第２ノードＮ２には基準電圧Ｖ
ＲＥＦＢが抵抗の比だけ降下した電圧が伝達される。
【００３８】電圧発生回路３００は第１デコーダ１００
に印加される信号により各々の四つのレベルの電圧を発
生する。そして、下位ビットによる選択信号と非選択信
号により選択回路５００の分配電圧選択も変わる。例え
ば、００，０１，１０，１１の下位ビットに対する選択
信号に応じてｓｗｌ１，ｓｗｌ２，ｓｗｌ３，ｓｗｌ４
が順次、ターンオンされ、抵抗ＲＬ１〜ＲＬ４に分配さ
れた電圧中、一つを選んで出力する。
に印加される信号により各々の四つのレベルの電圧を発
生する。そして、下位ビットによる選択信号と非選択信
号により選択回路５００の分配電圧選択も変わる。例え
ば、００，０１，１０，１１の下位ビットに対する選択
信号に応じてｓｗｌ１，ｓｗｌ２，ｓｗｌ３，ｓｗｌ４
が順次、ターンオンされ、抵抗ＲＬ１〜ＲＬ４に分配さ
れた電圧中、一つを選んで出力する。
【００３９】続いて、電圧分配回路３００は第１ノード
Ｎ１と第２ノードＮ２に伝達された電圧を各抵抗に分配
する。この時、抵抗ＲＭｉは第１デコーダ１００に入力
されるビット数によりその数が変わるが、例に挙げるよ
うに、２ビットである場合には２2 個が必要である。そ
して、第２デコーダ２００は上位ビット０１を除いた下
位ビット１０を受け入れ、これをデコーティングして２
2個の抵抗ＲＬｉに分配された電圧を選ぶための選択信
号及び非選択信号を出力する。
Ｎ１と第２ノードＮ２に伝達された電圧を各抵抗に分配
する。この時、抵抗ＲＭｉは第１デコーダ１００に入力
されるビット数によりその数が変わるが、例に挙げるよ
うに、２ビットである場合には２2 個が必要である。そ
して、第２デコーダ２００は上位ビット０１を除いた下
位ビット１０を受け入れ、これをデコーティングして２
2個の抵抗ＲＬｉに分配された電圧を選ぶための選択信
号及び非選択信号を出力する。
【００４０】図５のように、選択信号及び非選択信号に
応答して、ｓｗｌ３だけがターンオンされることによ
り、これに対応する分配電圧はスイッチｓｗｌ１〜ｓｗ
ｌ４が共通で接続される第３ノードＮ３に伝達される。
そして、選ばれた分配電圧はｏｐ ａｍｐを通じて増幅
され、アナログ信号ＤＡｏｕｔとして出力される。
応答して、ｓｗｌ３だけがターンオンされることによ
り、これに対応する分配電圧はスイッチｓｗｌ１〜ｓｗ
ｌ４が共通で接続される第３ノードＮ３に伝達される。
そして、選ばれた分配電圧はｏｐ ａｍｐを通じて増幅
され、アナログ信号ＤＡｏｕｔとして出力される。
【００４１】ここで、第１デコーダ１００から発生され
る駆動信号に対するスイッチの動作により、電圧分配回
路４００に伝達される電圧の範囲が変えられる。すなわ
ち、電圧分配回路４００に伝達される電圧は上位ビット
により決定された分配電圧範囲内で下位ビットに対する
電圧が選ばれて出力される。
る駆動信号に対するスイッチの動作により、電圧分配回
路４００に伝達される電圧の範囲が変えられる。すなわ
ち、電圧分配回路４００に伝達される電圧は上位ビット
により決定された分配電圧範囲内で下位ビットに対する
電圧が選ばれて出力される。
【００４２】図６はディジタル信号に応じるアナログ信
号の出力を示す図面である。
号の出力を示す図面である。
【００４３】４ビットのディジタル信号を００００から
１１１１まで順次的に印加すると、それらに対して階段
構造（ｓｔｅｐ ｓｔｒｕｃｔｕｒｅ）にアナログ信号
が出力される。前記のように、４ビットのディジタル信
号を第１グループと第２グループの最下位２ビットで分
けると、電圧発生回路３００に２2−１個の抵抗そし
て、電圧分配回路４００の２2個の抵抗が本発明のディ
ジタル−アナログ変換回路に必要な抵抗の数である。こ
れは従来２4個の抵抗が必要な従来と比較すると、ほと
んど半分近くその数が減少したことが分かる。
１１１１まで順次的に印加すると、それらに対して階段
構造（ｓｔｅｐ ｓｔｒｕｃｔｕｒｅ）にアナログ信号
が出力される。前記のように、４ビットのディジタル信
号を第１グループと第２グループの最下位２ビットで分
けると、電圧発生回路３００に２2−１個の抵抗そし
て、電圧分配回路４００の２2個の抵抗が本発明のディ
ジタル−アナログ変換回路に必要な抵抗の数である。こ
れは従来２4個の抵抗が必要な従来と比較すると、ほと
んど半分近くその数が減少したことが分かる。
【００４４】ところで、ＮビットをＮ／２ビットずつ分
割して入力する場合では、５ビットの入力ディジタル信
号を第１デコーダ１００に上位２ビット、第２デコーダ
２００に下位３ビットを分けて、印加しても従来２5よ
り抵抗数は減少する。これはＮビットが偶数ビットであ
る時、Ｎ／２ビットずつ分けると、抵抗を最も減少させ
ることができる場合を示したことであり、奇数ビットで
ある場合にはＮビットのディジタル信号を半ビットずつ
だけでなく、分割して印加すれば、抵抗の数を減少させ
ることができる。
割して入力する場合では、５ビットの入力ディジタル信
号を第１デコーダ１００に上位２ビット、第２デコーダ
２００に下位３ビットを分けて、印加しても従来２5よ
り抵抗数は減少する。これはＮビットが偶数ビットであ
る時、Ｎ／２ビットずつ分けると、抵抗を最も減少させ
ることができる場合を示したことであり、奇数ビットで
ある場合にはＮビットのディジタル信号を半ビットずつ
だけでなく、分割して印加すれば、抵抗の数を減少させ
ることができる。
【００４５】前記のように、抵抗の数が減少すると、こ
れらに接続点に連結されるスイッチの数も減少すること
ができるし、これらを駆動させるための信号を発生する
デコーダの回路の構成が簡単になる。本発明はビット群
に従って、二つの抵抗列が構成されることにより、解像
度が高い場合にも抵抗が幾何級数的に増加しない。
れらに接続点に連結されるスイッチの数も減少すること
ができるし、これらを駆動させるための信号を発生する
デコーダの回路の構成が簡単になる。本発明はビット群
に従って、二つの抵抗列が構成されることにより、解像
度が高い場合にも抵抗が幾何級数的に増加しない。
【００４６】
【発明の効果】本発明によると、入力ディジタル信号は
上位／下位ビットで分けて印加することにより、抵抗の
数とともにこれに接続されるスイッチの数を減少される
ことができる。又、スイッチを駆動させるためのデコー
ダの回路構成が簡単になって、全体の面積を減少させる
効果がある。
上位／下位ビットで分けて印加することにより、抵抗の
数とともにこれに接続されるスイッチの数を減少される
ことができる。又、スイッチを駆動させるためのデコー
ダの回路構成が簡単になって、全体の面積を減少させる
効果がある。
【図１】 従来技術によるディジタル−アナログ変換回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】 本発明の実施形態によるディジタル−アナロ
グ変換回路の構成を示す回路図である。
グ変換回路の構成を示す回路図である。
【図３】 本発明の実施形態によるディジタル−アナロ
グ変換回路構成を詳細に示す回路図である。
グ変換回路構成を詳細に示す回路図である。
【図４】 第１デコーダの駆動信号に応答するスイッチ
の動作タイミング図である。
の動作タイミング図である。
【図５】 第２デコーダの選択信号に応答するスイッチ
の動作タイミング図である。
の動作タイミング図である。
【図６】 ディジタル信号に対応するアナログ信号の出
力を示す図面である。
力を示す図面である。
１００：第１デコーダ ２００：第２デコーダ ３００：電圧発生部 ４００：電圧分配部 ５００：選択部
Claims (13)
- 【請求項１】 外部から印加されるＮビット（ここで、
Ｎは正の定数）のディジタル信号を受け入れてこれをア
ナログ信号に変換するディジタル−アナログ変換回路に
おいて、 前記Ｎビットのディジタル信号中、第１グループのビッ
トをデコーディングしてスイッチ駆動信号を発生する第
１デコーダと、 Ｎビットのディジタル信号中、第１グループのビットを
除いた残りの第２グループのビットをデコーディングし
て選択信号と非選択信号を発生する第２デコーダと、 前記第１デコーダからのスイッチ駆動信号に応じて第１
電圧を発生する電圧発生部と、 前記第２デコーダからの選択信号と非選択信号に応じて
前記第１電圧を同等な比率で分配する電圧分配手段と、 前記第２デコーダの選択信号と非選択信号に応答して前
記分配電圧中、一つを選択して出力する選択部を含み、 前記電圧発生部は外部から第１上位基準電圧を受け入れ
るための第１入力端子と、 外部から第１下位基準電圧を受け入れるための第２入力
端子と、 前記第１入力端子と第２入力端子の間に直列に接続され
る抵抗の第１アレイと、 前記第１デコーダからのスイッチ駆動信号に応じて前記
抵抗を電気的に相互絶縁ないし接続させ、第１抵抗列と
第２抵抗列で分離する第１スイッチ群と、 前記選択信号及び非選択信号に応じて前記抵抗アレイが
分離される時、前記抵抗の比だけ前記基準電圧を降下さ
せて前記電圧分配手段に第１電圧を伝達する第２スイッ
チ群を含むことを特徴とするディジタル−アナログ変換
回路。 - 【請求項２】 前記電圧分配部は前記第１電圧中、前記
第１上位基準電圧を降下させるか、これと等しい電圧が
伝達される第１ノードと、第１電圧中、第１下位基準電
圧を降下させるか、これと等しい電圧が伝達される第２
ノードと、前記第１ノードと前記第２ノードの間に直列
に接続される抵抗の第２アレイを含むことを特徴とする
請求項１に記載のディジタル−アナログ変換回路。 - 【請求項３】 前記第１電圧は前記第１上位基準電圧と
前記第１下位基準電圧が第１抵抗列と第２抵抗列の抵抗
比だけ降下させた電圧であるか、同一なレベルの電圧で
あることを特徴とする請求項１に記載のディジタル−ア
ナログ変換回路。 - 【請求項４】 前記第１スイッチ群は前記抵抗の間に接
続される接続スイッチと、前記抵抗の第１アレイの両端
と前記第１及び第２電源端子の間に各々接続される上下
端スイッチを含むことを特徴とする請求項１に記載のデ
ィジタル−アナログ変換回路。 - 【請求項５】 前記第１グループはＮビットのディジタ
ル信号を最上位ビットからＸビット分割した上位ビット
であり、第２グループはＮビットを最下位ビットからＹ
ビット分割した下位ビットであり、ＸビットとＹビット
の和はＮビットであることを特徴とする請求項１に記載
のディジタル−アナログ変換回路。 - 【請求項６】 前記第１グループのＸビットは前記Ｎビ
ットをＮ／２で分割した内の、上位Ｎ／２ビットであ
り、第２グロープのＹビットは残りの下位Ｎ／２ビット
であることを特徴とする請求項５に記載のディジタル−
アナログ変換回路。 - 【請求項７】 前記第１グループは上位Ｎ／２ビットよ
り少ないビット数を持ち、前記第２グループは下位Ｎ／
２ビットより多いビット数を持つことを特徴とする請求
項１あるいは請求項５に記載のディジタル−アナログ変
換回路。 - 【請求項８】 前記第１グループは上位Ｎ／２ビットよ
り多いビット数を持ち、前記第２グループは下位Ｎ／２
ビットより少ないビット数を持つことを特徴とする請求
項１あるいは請求項５に記載のディジタル−アナログ変
換回路。 - 【請求項９】 前記抵抗の第１アレイは同一な抵抗値を
持つ２X−１個の抵抗を含むことを特徴とする請求項１
あるいは請求項５に記載のディジタル−アナログ変換回
路。 - 【請求項１０】 前記抵抗の第２アレイは同一な抵抗値
を持つ２Y個の抵抗を含むことを特徴とする請求項２に
記載のディジタル−アナログ変換回路。 - 【請求項１１】 前記第２スイッチ群は前記第１スイッ
チ群の各両端に接続される２X個のスイッチを含むこと
を特徴とする請求項１あるいは請求項５に記載のディジ
タル−アナログ変換回路。 - 【請求項１２】 前記選択手段は前記選択信号に応じて
選ばれた分配電圧が伝達される第３ノードと、前記抵抗
の相互接続点と前記第３ノードの間に連結される２Y個
のスイッチを含むことを特徴とする請求項１あるいは請
求項２あるいは請求項５に記載のディジタル−アナログ
変換回路。 - 【請求項１３】 Ｎビットのディジタル信号をアナログ
信号に変換して出力するディジタル−アナログ変換回路
において、 前記Ｎビットのディジタル信号中、上位Ｘビット（ここ
で、Ｘは正の定数）をデコーディングして選択信号、非
選択信号及びこれらの相補信号を出力する上位ビットデ
コーダと、 前記Ｎビットのディジタル信号中、下位Ｙビット（ここ
で、Ｙは正の定数）をデコーディングして選択信号及び
非選択信号を出力する下位ビットデコーダと、 外部から基準電圧を印加してもらい、前記選択信号とこ
れの非選択信号に応じて第１レベルの上位基準電圧と第
２レベルの下位基準電圧を発生する電圧発生手段と、 前記第１レベルの上位基準電圧と第２レベルの下位基準
電圧差を同等に分配する電圧分配手段と、 前記分配された電圧中、一つを選ぶための選択手段を含
むことを特徴とするディジタル−アナログ変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970048110A KR100304194B1 (ko) | 1997-09-22 | 1997-09-22 | 고집적화를위한디지털-아날로그변환회로 |
| KR199748110 | 1997-09-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186908A true JPH11186908A (ja) | 1999-07-09 |
Family
ID=19521500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10268705A Pending JPH11186908A (ja) | 1997-09-22 | 1998-09-22 | 高集積化のためのディジタル−アナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11186908A (ja) |
| KR (1) | KR100304194B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005675A (ja) * | 2004-06-17 | 2006-01-05 | Fujitsu Ltd | デジタルアナログ変換回路 |
| JP2008160782A (ja) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | デジタル・アナログコンバータ |
-
1997
- 1997-09-22 KR KR1019970048110A patent/KR100304194B1/ko not_active IP Right Cessation
-
1998
- 1998-09-22 JP JP10268705A patent/JPH11186908A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005675A (ja) * | 2004-06-17 | 2006-01-05 | Fujitsu Ltd | デジタルアナログ変換回路 |
| JP2008160782A (ja) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | デジタル・アナログコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100304194B1 (ko) | 2001-11-22 |
| KR19990026127A (ko) | 1999-04-15 |
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