JP2003243987A - デジタルアナログ変換回路 - Google Patents
デジタルアナログ変換回路Info
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
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Abstract
(57)【要約】
【課題】 抵抗分割型のデジタルアナログ変換回路（Ｄ
ＡＣ）の多重化において、少ないスイッチ数で一つの抵
抗列を複数のＤＡＣで共有すること。 【解決手段】 抵抗列の終端および各抵抗間に１個ずつ
接続された第１のスイッチ群ＳＷ０１〜ＳＷ１５１の、
抵抗列に接続されていない側のノードｘ０〜ｘ（２n−
１）を２n/2個ずつ短絡し、２n/2個の第１のノード群と
し、抵抗列の終端および各抵抗間に１個ずつ接続された
第２のスイッチ群ＳＷ０２〜ＳＷ１５２も同様に第２の
ノード群とする。第１、第２のノード群のそれぞれを出
力スイッチＳＷｏｕｔ１０〜ＳＷｏｕｔ５７を介して５
個の出力端子ｄｏｕｔ１〜ｄｏｕｔ５に接続し、第１、
第２のノード群のそれぞれが抵抗列に２箇所以上で接続
しないように、第１のスイッチ群および第２のスイッチ
群の各スイッチを開閉制御する。
ＡＣ）の多重化において、少ないスイッチ数で一つの抵
抗列を複数のＤＡＣで共有すること。 【解決手段】 抵抗列の終端および各抵抗間に１個ずつ
接続された第１のスイッチ群ＳＷ０１〜ＳＷ１５１の、
抵抗列に接続されていない側のノードｘ０〜ｘ（２n−
１）を２n/2個ずつ短絡し、２n/2個の第１のノード群と
し、抵抗列の終端および各抵抗間に１個ずつ接続された
第２のスイッチ群ＳＷ０２〜ＳＷ１５２も同様に第２の
ノード群とする。第１、第２のノード群のそれぞれを出
力スイッチＳＷｏｕｔ１０〜ＳＷｏｕｔ５７を介して５
個の出力端子ｄｏｕｔ１〜ｄｏｕｔ５に接続し、第１、
第２のノード群のそれぞれが抵抗列に２箇所以上で接続
しないように、第１のスイッチ群および第２のスイッチ
群の各スイッチを開閉制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ集積回路
またはアナログ・デジタル混載の集積回路において用い
られるデジタルアナログ変換回路に関する。
またはアナログ・デジタル混載の集積回路において用い
られるデジタルアナログ変換回路に関する。
【０００２】
【従来の技術】従来より抵抗分割型のＤＡＣが一般的に
用いられている。図１１に示すように、ｊ個（ｊは自然
数）の抵抗Ｒ０，Ｒ１，・・・，Ｒｊが直列に接続さ
れ、各抵抗間のノードおよび抵抗列の終端に１個ずつス
イッチＳＷ０，ＳＷ１，・・・，ＳＷｊが接続されてい
る。抵抗列にはたとえば電源電圧ＶＤＤが印加される。
そして、入力コードに応じてスイッチの開閉が制御さ
れ、それによって電源電圧ＶＤＤを抵抗分割した電圧が
出力端子ｄｏｕｔから得られる。
用いられている。図１１に示すように、ｊ個（ｊは自然
数）の抵抗Ｒ０，Ｒ１，・・・，Ｒｊが直列に接続さ
れ、各抵抗間のノードおよび抵抗列の終端に１個ずつス
イッチＳＷ０，ＳＷ１，・・・，ＳＷｊが接続されてい
る。抵抗列にはたとえば電源電圧ＶＤＤが印加される。
そして、入力コードに応じてスイッチの開閉が制御さ
れ、それによって電源電圧ＶＤＤを抵抗分割した電圧が
出力端子ｄｏｕｔから得られる。
【０００３】集積回路において、複数のＤＡＣが必要な
場合には、図１１に示す構成のＤＡＣを複数個用意する
か、または一つの抵抗列を複数のＤＡＣで共有すること
が考えられる。図１２は、一つの抵抗列を２個のＤＡＣ
で共有した２重化ＤＡＣの構成を示す模式図である。図
１２に示すように、各抵抗間のノードおよび抵抗列の終
端に２個ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，
ＳＷ１２，・・・，ＳＷｊ１，ＳＷｊ２が接続されてお
り、それらの開閉により、第１の入力コードおよび第２
の入力コードのそれぞれに応じた出力電圧が第１の出力
端子ｄｏｕｔ１および第２の出力端子ｄｏｕｔ２から出
力される。２重化に限らず、一つの抵抗列を３個以上の
ＤＡＣで共有する３重以上の多重化の場合も同様であ
る。
場合には、図１１に示す構成のＤＡＣを複数個用意する
か、または一つの抵抗列を複数のＤＡＣで共有すること
が考えられる。図１２は、一つの抵抗列を２個のＤＡＣ
で共有した２重化ＤＡＣの構成を示す模式図である。図
１２に示すように、各抵抗間のノードおよび抵抗列の終
端に２個ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，
ＳＷ１２，・・・，ＳＷｊ１，ＳＷｊ２が接続されてお
り、それらの開閉により、第１の入力コードおよび第２
の入力コードのそれぞれに応じた出力電圧が第１の出力
端子ｄｏｕｔ１および第２の出力端子ｄｏｕｔ２から出
力される。２重化に限らず、一つの抵抗列を３個以上の
ＤＡＣで共有する３重以上の多重化の場合も同様であ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、図１１
に示す構成のＤＡＣを複数個用意するとＤＡＣの占有面
積が大きくなってしまい、集積回路全体の大きさが大き
くなってしまうという問題点がある。一方、図１２に示
すように、多重化数（図１２に示す構成では多重化数は
２である）と同じ個数のスイッチを各ノードおよび抵抗
列の終端に接続すると、スイッチ数が非常に多くなって
しまう。
に示す構成のＤＡＣを複数個用意するとＤＡＣの占有面
積が大きくなってしまい、集積回路全体の大きさが大き
くなってしまうという問題点がある。一方、図１２に示
すように、多重化数（図１２に示す構成では多重化数は
２である）と同じ個数のスイッチを各ノードおよび抵抗
列の終端に接続すると、スイッチ数が非常に多くなって
しまう。
【０００５】たとえば、ｎビットの抵抗分割型ＤＡＣに
は２n個の抵抗が接続されるが、これをｍ重化（ｍは自
然数）すると２n箇所にｍ個ずつスイッチが接続され、
合計でｍ×２n個のスイッチが必要となる。便宜上、こ
のような多重化の仕方を本明細書では単純な多重化と呼
ぶことにするが、このように単純な多重化ではスイッチ
数が多くなるため、集積回路全体の大きさが大きくなっ
てしまうという問題点がある。
は２n個の抵抗が接続されるが、これをｍ重化（ｍは自
然数）すると２n箇所にｍ個ずつスイッチが接続され、
合計でｍ×２n個のスイッチが必要となる。便宜上、こ
のような多重化の仕方を本明細書では単純な多重化と呼
ぶことにするが、このように単純な多重化ではスイッチ
数が多くなるため、集積回路全体の大きさが大きくなっ
てしまうという問題点がある。
【０００６】本発明は、上記問題点に鑑みてなされたも
のであって、できるだけ少ないスイッチ数で一つの抵抗
列を複数のＤＡＣで共有する構成の多重化ＤＡＣを提供
することを目的とする。
のであって、できるだけ少ないスイッチ数で一つの抵抗
列を複数のＤＡＣで共有する構成の多重化ＤＡＣを提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明にかかる多重化ＤＡＣは以下の構成とな
っている。ｎが偶数の場合には、２n個の抵抗が直列に
接続された抵抗列を有する。その抵抗列の終端および各
抵抗間に１個ずつスイッチが接続されている。これら２
n個のスイッチを第１のスイッチ群とする。この第１の
スイッチ群に含まれるスイッチの、抵抗列に接続されて
いない側のノードｘ０〜ｘ（２n−１）は２n/2個ずつ短
絡されている。この２n/2個ずつのノードが短絡された
ノード群を第１のノード群とすると、第１のノード群は
２n/2個できる。
め、第１の発明にかかる多重化ＤＡＣは以下の構成とな
っている。ｎが偶数の場合には、２n個の抵抗が直列に
接続された抵抗列を有する。その抵抗列の終端および各
抵抗間に１個ずつスイッチが接続されている。これら２
n個のスイッチを第１のスイッチ群とする。この第１の
スイッチ群に含まれるスイッチの、抵抗列に接続されて
いない側のノードｘ０〜ｘ（２n−１）は２n/2個ずつ短
絡されている。この２n/2個ずつのノードが短絡された
ノード群を第１のノード群とすると、第１のノード群は
２n/2個できる。
【０００８】また、抵抗列の終端および各抵抗間にさら
に１個ずつスイッチが接続されており、これら２n個の
スイッチを第２のスイッチ群とする。この第２のスイッ
チ群に含まれるスイッチの、抵抗列に接続されていない
側のノードｙ０〜ｙ（２n−１）も２n/2個ずつ短絡され
ている。ノードｙ０〜ｙ（２n−１）に関し、２n/2個ず
つのノードが短絡されたノード群を第２のノード群とす
ると、第２のノード群も２n/2個できる。第１のノード
群および第２のノード群に含まれる各ノード群は、それ
ぞれ独立したスイッチを介して異なる２〜５個の出力端
子に接続される。そして、第１のスイッチ群および第２
のスイッチ群に含まれる各スイッチは、複数の入力コー
ドに応じて、第１のノード群および第２のノード群に含
まれる各ノード群が抵抗列に２箇所以上で接続されない
ように開閉制御される。
に１個ずつスイッチが接続されており、これら２n個の
スイッチを第２のスイッチ群とする。この第２のスイッ
チ群に含まれるスイッチの、抵抗列に接続されていない
側のノードｙ０〜ｙ（２n−１）も２n/2個ずつ短絡され
ている。ノードｙ０〜ｙ（２n−１）に関し、２n/2個ず
つのノードが短絡されたノード群を第２のノード群とす
ると、第２のノード群も２n/2個できる。第１のノード
群および第２のノード群に含まれる各ノード群は、それ
ぞれ独立したスイッチを介して異なる２〜５個の出力端
子に接続される。そして、第１のスイッチ群および第２
のスイッチ群に含まれる各スイッチは、複数の入力コー
ドに応じて、第１のノード群および第２のノード群に含
まれる各ノード群が抵抗列に２箇所以上で接続されない
ように開閉制御される。
【０００９】第１の発明において、ｎが奇数の場合に
は、第１のノード群は、ノードｘ０〜ｘ（２n−１）を
２(n+1)/2個ずつ短絡したものであり、２(n-1)/2個でき
る。また、第２のノード群は、ノードｙ０〜ｙ（２n−
１）を２(n-1)/2個ずつ短絡したものであり、２(n+1)/2
個できる。
は、第１のノード群は、ノードｘ０〜ｘ（２n−１）を
２(n+1)/2個ずつ短絡したものであり、２(n-1)/2個でき
る。また、第２のノード群は、ノードｙ０〜ｙ（２n−
１）を２(n-1)/2個ずつ短絡したものであり、２(n+1)/2
個できる。
【００１０】第１の発明によれば、単純な多重化による
ＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数の
ＤＡＣで共有することができる。
ＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数の
ＤＡＣで共有することができる。
【００１１】第２の発明にかかる多重化ＤＡＣは以下の
構成となっている。ｎが偶数の場合には、２n個の抵抗
が直列に接続された抵抗列を有する。その抵抗列の終端
および各抵抗間に１個ずつスイッチが接続されている。
これら２n個のスイッチを第１のスイッチ群とする。こ
の第１のスイッチ群に含まれるスイッチの、抵抗列に接
続されていない側のノードｘ０〜ｘ（２n−１）は２n/2
×２n/2のマトリクス状に配置される。隣り合うノード
間にはスイッチが接続されている。このノード間に設け
られた複数のスイッチを第２のスイッチ群とする。
構成となっている。ｎが偶数の場合には、２n個の抵抗
が直列に接続された抵抗列を有する。その抵抗列の終端
および各抵抗間に１個ずつスイッチが接続されている。
これら２n個のスイッチを第１のスイッチ群とする。こ
の第１のスイッチ群に含まれるスイッチの、抵抗列に接
続されていない側のノードｘ０〜ｘ（２n−１）は２n/2
×２n/2のマトリクス状に配置される。隣り合うノード
間にはスイッチが接続されている。このノード間に設け
られた複数のスイッチを第２のスイッチ群とする。
【００１２】マトリクス状に配置されたノード群のうち
最外周の第１の辺に対応する配置の各ノードは、それぞ
れ独立したスイッチを介して第１の出力端子に接続され
る。また、最外周の第２の辺に対応する配置の各ノード
は、それぞれ独立したスイッチを介して第２の出力端子
に接続される。また、最外周の第３の辺に対応する配置
の各ノードは、それぞれ独立したスイッチを介して第３
の出力端子に接続される。また、最外周の第４の辺に対
応する配置の各ノードは、それぞれ独立したスイッチを
介して第４の出力端子に接続される。そして、第２のス
イッチ群に含まれる各スイッチは、複数の入力コードに
応じて、第１の出力端子に短絡される経路と、第２の出
力端子に短絡される経路と、第３の出力端子に短絡され
る経路と、第４の出力端子に短絡される経路とが互いに
短絡しないように開閉制御される。
最外周の第１の辺に対応する配置の各ノードは、それぞ
れ独立したスイッチを介して第１の出力端子に接続され
る。また、最外周の第２の辺に対応する配置の各ノード
は、それぞれ独立したスイッチを介して第２の出力端子
に接続される。また、最外周の第３の辺に対応する配置
の各ノードは、それぞれ独立したスイッチを介して第３
の出力端子に接続される。また、最外周の第４の辺に対
応する配置の各ノードは、それぞれ独立したスイッチを
介して第４の出力端子に接続される。そして、第２のス
イッチ群に含まれる各スイッチは、複数の入力コードに
応じて、第１の出力端子に短絡される経路と、第２の出
力端子に短絡される経路と、第３の出力端子に短絡され
る経路と、第４の出力端子に短絡される経路とが互いに
短絡しないように開閉制御される。
【００１３】第２の発明において、ｎが奇数の場合に
は、ノードｘ０〜ｘ（２n−１）は２( n+1)/2×２
(n-1)/2のマトリクス状に配置される。
は、ノードｘ０〜ｘ（２n−１）は２( n+1)/2×２
(n-1)/2のマトリクス状に配置される。
【００１４】第２の発明によれば、単純な多重化による
ＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数の
ＤＡＣで共有することができる。
ＤＡＣよりも少ないスイッチ数で１個の抵抗列を複数の
ＤＡＣで共有することができる。
【００１５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明するが、理解し易くす
るため、特にそのビット数を限定しないが、ここでは４
ビットの抵抗分割型ＤＡＣを多重化した例を挙げて説明
する。
いて図面を参照しつつ詳細に説明するが、理解し易くす
るため、特にそのビット数を限定しないが、ここでは４
ビットの抵抗分割型ＤＡＣを多重化した例を挙げて説明
する。
【００１６】（実施の形態１）図１〜図３は、本発明の
実施の形態１にかかる多重化したＤＡＣの構成を説明す
るための図であり、図１は、抵抗列に対するスイッチの
接続関係の全体を示す模式図である。図１に示すよう
に、１６個の抵抗Ｒ０，Ｒ１，・・・，Ｒ１５が直列に
接続され、各抵抗間のノードおよび抵抗列の終端に２個
ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１
２，・・・，ＳＷ１５１，ＳＷ１５２が接続されてい
る。
実施の形態１にかかる多重化したＤＡＣの構成を説明す
るための図であり、図１は、抵抗列に対するスイッチの
接続関係の全体を示す模式図である。図１に示すよう
に、１６個の抵抗Ｒ０，Ｒ１，・・・，Ｒ１５が直列に
接続され、各抵抗間のノードおよび抵抗列の終端に２個
ずつスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１
２，・・・，ＳＷ１５１，ＳＷ１５２が接続されてい
る。
【００１７】これら３２個のスイッチＳＷ０１〜ＳＷ１
５２の、抵抗列に接続されていない側の各ノードを、便
宜上、つぎのように識別する。たとえば、抵抗列の、接
地されている終端、すなわち抵抗Ｒ０と接地点との接続
ノードに接続されたＳＷ０１とＳＷ０２の各スイッチの
ノードをそれぞれｘ０とｙ０とする。また、抵抗Ｒ（ｋ
−１）と抵抗Ｒｋとの接続ノードに接続されたＳＷｋ１
とＳＷｋ２の各スイッチのノードをそれぞれｘｋとｙｋ
とする。ただし、ｋは１から１５までの自然数である。
なお、図１〜図３には、ｘとされたノードは白抜きで表
されており、ｙとされたノードは黒で塗りつぶされて表
されている。また、図４についても同様に、ｘとされた
ノードは白抜きで表されており、ｙとされたノードは黒
で塗りつぶされて表されている。
５２の、抵抗列に接続されていない側の各ノードを、便
宜上、つぎのように識別する。たとえば、抵抗列の、接
地されている終端、すなわち抵抗Ｒ０と接地点との接続
ノードに接続されたＳＷ０１とＳＷ０２の各スイッチの
ノードをそれぞれｘ０とｙ０とする。また、抵抗Ｒ（ｋ
−１）と抵抗Ｒｋとの接続ノードに接続されたＳＷｋ１
とＳＷｋ２の各スイッチのノードをそれぞれｘｋとｙｋ
とする。ただし、ｋは１から１５までの自然数である。
なお、図１〜図３には、ｘとされたノードは白抜きで表
されており、ｙとされたノードは黒で塗りつぶされて表
されている。また、図４についても同様に、ｘとされた
ノードは白抜きで表されており、ｙとされたノードは黒
で塗りつぶされて表されている。
【００１８】図２は、抵抗列の同一ノードに接続された
２個のスイッチと配線との接続関係を示す模式図であ
る。図２に示すように、ｘｋのノードは配線１に接続さ
れる。ｙｋのノードは、配線１に対して絶縁された別の
配線２に接続される。
２個のスイッチと配線との接続関係を示す模式図であ
る。図２に示すように、ｘｋのノードは配線１に接続さ
れる。ｙｋのノードは、配線１に対して絶縁された別の
配線２に接続される。
【００１９】図３は、図１に示す各スイッチの相互の接
続関係を示す模式図である。図３に示すように、ｘ０、
ｘ１、ｘ２およびｘ３の４個のノードは第１のｘ側配線
１１により短絡されている。ｘ４、ｘ５、ｘ６およびｘ
７の４個のノードは第２のｘ側配線１２により短絡され
ている。ｘ８、ｘ９、ｘ１０およびｘ１１の４個のノー
ドは第３のｘ側配線１３により短絡されている。ｘ１
２、ｘ１３、ｘ１４およびｘ１５の４個のノードは第４
のｘ側配線１４により短絡されている。
続関係を示す模式図である。図３に示すように、ｘ０、
ｘ１、ｘ２およびｘ３の４個のノードは第１のｘ側配線
１１により短絡されている。ｘ４、ｘ５、ｘ６およびｘ
７の４個のノードは第２のｘ側配線１２により短絡され
ている。ｘ８、ｘ９、ｘ１０およびｘ１１の４個のノー
ドは第３のｘ側配線１３により短絡されている。ｘ１
２、ｘ１３、ｘ１４およびｘ１５の４個のノードは第４
のｘ側配線１４により短絡されている。
【００２０】また、ｙ０、ｙ４、ｙ８およびｙ１２の４
個のノードは第１のｙ側配線２１により短絡されてい
る。ｙ１、ｙ５、ｙ９およびｙ１３の４個のノードは第
２のｙ側配線２２により短絡されている。ｙ２、ｙ６、
ｙ１０およびｙ１４の４個のノードは第３のｙ側配線２
３により短絡されている。ｙ３、ｙ７、ｙ１１およびｙ
１５の４個のノードは第４のｙ側配線２４により短絡さ
れている。
個のノードは第１のｙ側配線２１により短絡されてい
る。ｙ１、ｙ５、ｙ９およびｙ１３の４個のノードは第
２のｙ側配線２２により短絡されている。ｙ２、ｙ６、
ｙ１０およびｙ１４の４個のノードは第３のｙ側配線２
３により短絡されている。ｙ３、ｙ７、ｙ１１およびｙ
１５の４個のノードは第４のｙ側配線２４により短絡さ
れている。
【００２１】上述した、抵抗列に接続された３２個のス
イッチＳＷ０１〜ＳＷ１５２はＤＡＣに入力されるコー
ドに応じて適宜開閉される。ただし、ｘ０、ｘ１、ｘ２
およびｘ３の４個のノードのうち、同時に２個以上のノ
ードが抵抗列に接続されることのないように制御され
る。ｘ４、ｘ５、ｘ６およびｘ７のノード群、ｘ８、ｘ
９、ｘ１０およびｘ１１のノード群、ｘ１２、ｘ１３、
ｘ１４およびｘ１５のノード群、ｙ０、ｙ４、ｙ８およ
びｙ１２のノード群、ｙ１、ｙ５、ｙ９およびｙ１３の
ノード群、ｙ２、ｙ６、ｙ１０およびｙ１４のノード
群、ならびにｙ３、ｙ７、ｙ１１およびｙ１５のノード
群についても同様であり、それぞれのノード群の中で同
時に２個以上のノードが抵抗列に接続されることのない
ように制御される。
イッチＳＷ０１〜ＳＷ１５２はＤＡＣに入力されるコー
ドに応じて適宜開閉される。ただし、ｘ０、ｘ１、ｘ２
およびｘ３の４個のノードのうち、同時に２個以上のノ
ードが抵抗列に接続されることのないように制御され
る。ｘ４、ｘ５、ｘ６およびｘ７のノード群、ｘ８、ｘ
９、ｘ１０およびｘ１１のノード群、ｘ１２、ｘ１３、
ｘ１４およびｘ１５のノード群、ｙ０、ｙ４、ｙ８およ
びｙ１２のノード群、ｙ１、ｙ５、ｙ９およびｙ１３の
ノード群、ｙ２、ｙ６、ｙ１０およびｙ１４のノード
群、ならびにｙ３、ｙ７、ｙ１１およびｙ１５のノード
群についても同様であり、それぞれのノード群の中で同
時に２個以上のノードが抵抗列に接続されることのない
ように制御される。
【００２２】そして、第１のｙ側配線２１、第２のｙ側
配線２２、第３のｙ側配線２３、第４のｙ側配線２４、
第４のｘ側配線１４、第３のｘ側配線１３、第２のｘ側
配線１２および第１のｘ側配線１１はそれぞれ第１の出
力スイッチＳＷｏｕｔ１０、第２の出力スイッチＳＷｏ
ｕｔ１１、第３の出力スイッチＳＷｏｕｔ１２、第４の
出力スイッチＳＷｏｕｔ１３、第５の出力スイッチＳＷ
ｏｕｔ１４、第６の出力スイッチＳＷｏｕｔ１５、第７
の出力スイッチＳＷｏｕｔ１６および第８の出力スイッ
チＳＷｏｕｔ１７を介して第１の出力配線３１に接続さ
れている。第１の出力配線３１には第１の出力端子ｄｏ
ｕｔ１が接続されている。
配線２２、第３のｙ側配線２３、第４のｙ側配線２４、
第４のｘ側配線１４、第３のｘ側配線１３、第２のｘ側
配線１２および第１のｘ側配線１１はそれぞれ第１の出
力スイッチＳＷｏｕｔ１０、第２の出力スイッチＳＷｏ
ｕｔ１１、第３の出力スイッチＳＷｏｕｔ１２、第４の
出力スイッチＳＷｏｕｔ１３、第５の出力スイッチＳＷ
ｏｕｔ１４、第６の出力スイッチＳＷｏｕｔ１５、第７
の出力スイッチＳＷｏｕｔ１６および第８の出力スイッ
チＳＷｏｕｔ１７を介して第１の出力配線３１に接続さ
れている。第１の出力配線３１には第１の出力端子ｄｏ
ｕｔ１が接続されている。
【００２３】また、第２の出力端子ｄｏｕｔ２に接続さ
れた第２の出力配線３２には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第９の出力スイッチＳＷｏｕｔ２０、第１０の出力
スイッチＳＷｏｕｔ２１、第１１の出力スイッチＳＷｏ
ｕｔ２２、第１２の出力スイッチＳＷｏｕｔ２３、第１
３の出力スイッチＳＷｏｕｔ２４、第１４の出力スイッ
チＳＷｏｕｔ２５、第１５の出力スイッチＳＷｏｕｔ２
６および第１６の出力スイッチＳＷｏｕｔ２７を介して
接続されている。
れた第２の出力配線３２には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第９の出力スイッチＳＷｏｕｔ２０、第１０の出力
スイッチＳＷｏｕｔ２１、第１１の出力スイッチＳＷｏ
ｕｔ２２、第１２の出力スイッチＳＷｏｕｔ２３、第１
３の出力スイッチＳＷｏｕｔ２４、第１４の出力スイッ
チＳＷｏｕｔ２５、第１５の出力スイッチＳＷｏｕｔ２
６および第１６の出力スイッチＳＷｏｕｔ２７を介して
接続されている。
【００２４】また、第３の出力端子ｄｏｕｔ３に接続さ
れた第３の出力配線３３には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第１７の出力スイッチＳＷｏｕｔ３０、第１８の出
力スイッチＳＷｏｕｔ３１、第１９の出力スイッチＳＷ
ｏｕｔ３２、第２０の出力スイッチＳＷｏｕｔ３３、第
２１の出力スイッチＳＷｏｕｔ３４、第２２の出力スイ
ッチＳＷｏｕｔ３５、第２３の出力スイッチＳＷｏｕｔ
３６および第２４の出力スイッチＳＷｏｕｔ３７を介し
て接続されている。
れた第３の出力配線３３には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第１７の出力スイッチＳＷｏｕｔ３０、第１８の出
力スイッチＳＷｏｕｔ３１、第１９の出力スイッチＳＷ
ｏｕｔ３２、第２０の出力スイッチＳＷｏｕｔ３３、第
２１の出力スイッチＳＷｏｕｔ３４、第２２の出力スイ
ッチＳＷｏｕｔ３５、第２３の出力スイッチＳＷｏｕｔ
３６および第２４の出力スイッチＳＷｏｕｔ３７を介し
て接続されている。
【００２５】また、第４の出力端子ｄｏｕｔ４に接続さ
れた第４の出力配線３４には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第２５の出力スイッチＳＷｏｕｔ４０、第２６の出
力スイッチＳＷｏｕｔ４１、第２７の出力スイッチＳＷ
ｏｕｔ４２、第２８の出力スイッチＳＷｏｕｔ４３、第
２９の出力スイッチＳＷｏｕｔ４４、第３０の出力スイ
ッチＳＷｏｕｔ４５、第３１の出力スイッチＳＷｏｕｔ
４６および第３２の出力スイッチＳＷｏｕｔ４７を介し
て接続されている。
れた第４の出力配線３４には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第２５の出力スイッチＳＷｏｕｔ４０、第２６の出
力スイッチＳＷｏｕｔ４１、第２７の出力スイッチＳＷ
ｏｕｔ４２、第２８の出力スイッチＳＷｏｕｔ４３、第
２９の出力スイッチＳＷｏｕｔ４４、第３０の出力スイ
ッチＳＷｏｕｔ４５、第３１の出力スイッチＳＷｏｕｔ
４６および第３２の出力スイッチＳＷｏｕｔ４７を介し
て接続されている。
【００２６】また、第５の出力端子ｄｏｕｔ５に接続さ
れた第５の出力配線３５には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第３３の出力スイッチＳＷｏｕｔ５０、第３４の出
力スイッチＳＷｏｕｔ５１、第３５の出力スイッチＳＷ
ｏｕｔ５２、第３６の出力スイッチＳＷｏｕｔ５３、第
３７の出力スイッチＳＷｏｕｔ５４、第３８の出力スイ
ッチＳＷｏｕｔ５５、第３９の出力スイッチＳＷｏｕｔ
５６および第４０の出力スイッチＳＷｏｕｔ５７を介し
て接続されている。
れた第５の出力配線３５には、第１〜第４のｙ側配線２
１〜２４および第４〜第１のｘ側配線１４〜１１がそれ
ぞれ第３３の出力スイッチＳＷｏｕｔ５０、第３４の出
力スイッチＳＷｏｕｔ５１、第３５の出力スイッチＳＷ
ｏｕｔ５２、第３６の出力スイッチＳＷｏｕｔ５３、第
３７の出力スイッチＳＷｏｕｔ５４、第３８の出力スイ
ッチＳＷｏｕｔ５５、第３９の出力スイッチＳＷｏｕｔ
５６および第４０の出力スイッチＳＷｏｕｔ５７を介し
て接続されている。
【００２７】これら４０個の出力スイッチＳＷｏｕｔ１
０〜ＳＷｏｕｔ５７はＤＡＣに入力されるコードに応じ
て適宜開閉される。なお、図３では、図が煩雑になるの
を避けるため、第９〜第４０の出力スイッチＳＷｏｕｔ
２０〜ＳＷｏｕｔ５７については「ＳＷｏｕｔ＊＊」
（＊は数字である）の表記を省略している。
０〜ＳＷｏｕｔ５７はＤＡＣに入力されるコードに応じ
て適宜開閉される。なお、図３では、図が煩雑になるの
を避けるため、第９〜第４０の出力スイッチＳＷｏｕｔ
２０〜ＳＷｏｕｔ５７については「ＳＷｏｕｔ＊＊」
（＊は数字である）の表記を省略している。
【００２８】図４に、４ビットの抵抗分割型ＤＡＣを５
重化したＤＡＣの全体の回路構成を示す。図４に示す構
成は、図１〜図３に示す各構成を一体化したものであ
る。
重化したＤＡＣの全体の回路構成を示す。図４に示す構
成は、図１〜図３に示す各構成を一体化したものであ
る。
【００２９】つぎに、具体例を挙げて説明する。たとえ
ば、入力コードが５、６、９、１０および１１の５多重
の場合、図５に示すように、抵抗列に接続された３２個
のスイッチＳＷ０１〜ＳＷ１５２のうち、ｘ５、ｙ６、
ｙ９、ｘ１０およびｙ１１の５個のノードに対応するス
イッチＳＷ５１，ＳＷ６２，ＳＷ９２，ＳＷ１０１，Ｓ
Ｗ１１２がオン状態となり、他はオフ状態である。
ば、入力コードが５、６、９、１０および１１の５多重
の場合、図５に示すように、抵抗列に接続された３２個
のスイッチＳＷ０１〜ＳＷ１５２のうち、ｘ５、ｙ６、
ｙ９、ｘ１０およびｙ１１の５個のノードに対応するス
イッチＳＷ５１，ＳＷ６２，ＳＷ９２，ＳＷ１０１，Ｓ
Ｗ１１２がオン状態となり、他はオフ状態である。
【００３０】ここで、もしスイッチＳＷ６２の代わりに
スイッチＳＷ６１がオンしてしまうと、ｙ６のノードの
代わりにｘ６のノードが抵抗列に接続されるので、第２
のｘ側配線１２は抵抗列に２箇所のノードにおいて接続
することとなり、好ましくない。したがって、本実施の
形態１では、ｘ５のノードが抵抗列に接続された場合に
は、ｘ５のノードを含まない別の配線、すなわちｙ６の
ノードを含む第３のｙ側配線２３が抵抗列に接続される
ように、スイッチの開閉が制御される。
スイッチＳＷ６１がオンしてしまうと、ｙ６のノードの
代わりにｘ６のノードが抵抗列に接続されるので、第２
のｘ側配線１２は抵抗列に２箇所のノードにおいて接続
することとなり、好ましくない。したがって、本実施の
形態１では、ｘ５のノードが抵抗列に接続された場合に
は、ｘ５のノードを含まない別の配線、すなわちｙ６の
ノードを含む第３のｙ側配線２３が抵抗列に接続される
ように、スイッチの開閉が制御される。
【００３１】そして、第２のｘ側配線１２に接続された
第７の出力スイッチＳＷｏｕｔ１６がオン状態となり、
入力コード５に対応した電圧（５ＶＤＤ／１６）が第１
の出力端子ｄｏｕｔ１から得られる。また、第１１の出
力スイッチＳＷｏｕｔ２２、第１８の出力スイッチＳＷ
ｏｕｔ３１、第３０の出力スイッチＳＷｏｕｔ４５およ
び第３６の出力スイッチＳＷｏｕｔ５３がオン状態とな
る。その他の出力スイッチはオフ状態である。それによ
って、入力コード６に対応した電圧（６ＶＤＤ／１
６）、入力コード９に対応した電圧（９ＶＤＤ／１
６）、入力コード１０に対応した電圧（１０ＶＤＤ／１
６）および入力コード１１に対応した電圧（１１ＶＤＤ
／１６）がそれぞれ第２の出力端子ｄｏｕｔ２、第３の
出力端子ｄｏｕｔ３、第４の出力端子ｄｏｕｔ４および
第５の出力端子ｄｏｕｔ５から得られる。
第７の出力スイッチＳＷｏｕｔ１６がオン状態となり、
入力コード５に対応した電圧（５ＶＤＤ／１６）が第１
の出力端子ｄｏｕｔ１から得られる。また、第１１の出
力スイッチＳＷｏｕｔ２２、第１８の出力スイッチＳＷ
ｏｕｔ３１、第３０の出力スイッチＳＷｏｕｔ４５およ
び第３６の出力スイッチＳＷｏｕｔ５３がオン状態とな
る。その他の出力スイッチはオフ状態である。それによ
って、入力コード６に対応した電圧（６ＶＤＤ／１
６）、入力コード９に対応した電圧（９ＶＤＤ／１
６）、入力コード１０に対応した電圧（１０ＶＤＤ／１
６）および入力コード１１に対応した電圧（１１ＶＤＤ
／１６）がそれぞれ第２の出力端子ｄｏｕｔ２、第３の
出力端子ｄｏｕｔ３、第４の出力端子ｄｏｕｔ４および
第５の出力端子ｄｏｕｔ５から得られる。
【００３２】なお、図５では、見やすくするため、スイ
ッチ、出力スイッチおよび配線の一部を省略している。
また、スイッチがオフ状態であるため、抵抗列に接続さ
れていない配線部分を破線で示している。
ッチ、出力スイッチおよび配線の一部を省略している。
また、スイッチがオフ状態であるため、抵抗列に接続さ
れていない配線部分を破線で示している。
【００３３】ここで、ＤＡＣのビット数は４ビットに限
らない。ＤＡＣのビット数をｎ（ｎは自然数）とする
と、ｎが偶数のときには、ｘ０〜ｘ（２n−１）の２n個
のノードを２n/2個ずつ短絡してできた２n/2個のノード
群、およびｙ０〜ｙ（２n−１）の２n個のノードを２
n/2個ずつ短絡してできた２n/2個のノード群をそれぞれ
出力スイッチを介して各出力端子ｄｏｕｔ１，ｄｏｕｔ
２，ｄｏｕｔ３，ｄｏｕｔ４，ｄｏｕｔ５に接続した構
成とすればよい。
らない。ＤＡＣのビット数をｎ（ｎは自然数）とする
と、ｎが偶数のときには、ｘ０〜ｘ（２n−１）の２n個
のノードを２n/2個ずつ短絡してできた２n/2個のノード
群、およびｙ０〜ｙ（２n−１）の２n個のノードを２
n/2個ずつ短絡してできた２n/2個のノード群をそれぞれ
出力スイッチを介して各出力端子ｄｏｕｔ１，ｄｏｕｔ
２，ｄｏｕｔ３，ｄｏｕｔ４，ｄｏｕｔ５に接続した構
成とすればよい。
【００３４】一方、ｎが奇数のときには、ｘ０〜ｘ（２
n−１）の２n個のノードを２(n+1)/ 2個ずつ短絡してで
きた２(n-1)/2個のノード群、およびｙ０〜ｙ（２n−
１）の２n個のノードを２(n-1)/2個ずつ短絡してできた
２(n+1)/2個のノード群をそれぞれ出力スイッチを介し
て各出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄ
ｏｕｔ４，ｄｏｕｔ５に接続した構成とすればよい。
n−１）の２n個のノードを２(n+1)/ 2個ずつ短絡してで
きた２(n-1)/2個のノード群、およびｙ０〜ｙ（２n−
１）の２n個のノードを２(n-1)/2個ずつ短絡してできた
２(n+1)/2個のノード群をそれぞれ出力スイッチを介し
て各出力端子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄ
ｏｕｔ４，ｄｏｕｔ５に接続した構成とすればよい。
【００３５】また、図３および図４に示す例は５重化し
た例であるが、４重化の場合には第５の出力配線３５が
不要となる。また、３重化の場合には第４および第５の
出力配線３４，３５が不要となり、２重化の場合には第
３〜第５の出力配線３３〜３５が不要となる。また、抵
抗列の終端および抵抗間の各ノードに接続するスイッチ
数は３個でもよいし、４個でもよい。スイッチ数が３個
の場合、上述した２個の場合と同様な配線構造とするこ
とにより２〜１０多重のＤＡＣが得られる。スイッチ数
が４個になると２〜１８多重のＤＡＣが得られる。一般
化すると、抵抗列の終端および抵抗間の各ノードにｋ個
のスイッチを接続すると、最大多重化数はｋ2＋ｉｎｔ
（ｋ／２）となる。ここでｉｎｔは小数点以下を切り捨
てる切り捨て関数である。またｋは２以上の整数であ
る。
た例であるが、４重化の場合には第５の出力配線３５が
不要となる。また、３重化の場合には第４および第５の
出力配線３４，３５が不要となり、２重化の場合には第
３〜第５の出力配線３３〜３５が不要となる。また、抵
抗列の終端および抵抗間の各ノードに接続するスイッチ
数は３個でもよいし、４個でもよい。スイッチ数が３個
の場合、上述した２個の場合と同様な配線構造とするこ
とにより２〜１０多重のＤＡＣが得られる。スイッチ数
が４個になると２〜１８多重のＤＡＣが得られる。一般
化すると、抵抗列の終端および抵抗間の各ノードにｋ個
のスイッチを接続すると、最大多重化数はｋ2＋ｉｎｔ
（ｋ／２）となる。ここでｉｎｔは小数点以下を切り捨
てる切り捨て関数である。またｋは２以上の整数であ
る。
【００３６】図１０は、一例として上述した実施の形態
１で４重化したＤＡＣと、図１２に示すような単純な多
重化の構成により４重化したＤＡＣについて、ＤＡＣに
必要なすべてのスイッチ数（上述した出力スイッチを含
む）とＤＡＣのビット数との関係を示すグラフである。
図１０より、ビット数が５以上であれば実施の形態１の
ほうがスイッチ数が少なくなることがわかる。ここで、
多重化数をｍ、ＤＡＣのビット数をｎとすると、ｎが偶
数のときに必要なすべてのスイッチ（出力スイッチを含
む）の数は（２×２n＋ｍ×２×２n/2）個となり、ｎが
奇数のときには（２×２n＋ｍ×（２(n+1)/2＋２
(n-1)/2））個となる。
１で４重化したＤＡＣと、図１２に示すような単純な多
重化の構成により４重化したＤＡＣについて、ＤＡＣに
必要なすべてのスイッチ数（上述した出力スイッチを含
む）とＤＡＣのビット数との関係を示すグラフである。
図１０より、ビット数が５以上であれば実施の形態１の
ほうがスイッチ数が少なくなることがわかる。ここで、
多重化数をｍ、ＤＡＣのビット数をｎとすると、ｎが偶
数のときに必要なすべてのスイッチ（出力スイッチを含
む）の数は（２×２n＋ｍ×２×２n/2）個となり、ｎが
奇数のときには（２×２n＋ｍ×（２(n+1)/2＋２
(n-1)/2））個となる。
【００３７】上述した実施の形態１によれば、抵抗列の
終端および抵抗間の各ノードにスイッチを２個ずつ接続
し、それらスイッチを上述したように接続することによ
り、単純な多重化によるＤＡＣよりも少ないスイッチ数
で多重化したＤＡＣを得ることができる。
終端および抵抗間の各ノードにスイッチを２個ずつ接続
し、それらスイッチを上述したように接続することによ
り、単純な多重化によるＤＡＣよりも少ないスイッチ数
で多重化したＤＡＣを得ることができる。
【００３８】（実施の形態２）図６〜図８は、本発明の
実施の形態２にかかる多重化したＤＡＣの構成を説明す
るための図であり、図６は、抵抗列に対するスイッチの
接続関係の全体を示す模式図である。図６に示すよう
に、直列に接続された１６個の抵抗Ｒ０，Ｒ１，・・
・，Ｒ１５のそれぞれの間のノードおよび抵抗列の終端
に１個ずつスイッチＳＷ０，ＳＷ１，・・・，ＳＷ１５
が接続されている。これら１６個のスイッチＳＷ０〜Ｓ
Ｗ１５の、抵抗列に接続されていない側の各ノードをそ
れぞれｘ０〜ｘ１５とする。
実施の形態２にかかる多重化したＤＡＣの構成を説明す
るための図であり、図６は、抵抗列に対するスイッチの
接続関係の全体を示す模式図である。図６に示すよう
に、直列に接続された１６個の抵抗Ｒ０，Ｒ１，・・
・，Ｒ１５のそれぞれの間のノードおよび抵抗列の終端
に１個ずつスイッチＳＷ０，ＳＷ１，・・・，ＳＷ１５
が接続されている。これら１６個のスイッチＳＷ０〜Ｓ
Ｗ１５の、抵抗列に接続されていない側の各ノードをそ
れぞれｘ０〜ｘ１５とする。
【００３９】図７は、図６に示す各スイッチの相互の接
続関係を示す模式図である。図７に示すように、ｘ０〜
ｘ１５の１６個のノードは４×４のマトリクス状に配置
される。たとえば、１行目にｘ０、ｘ１、ｘ２およびｘ
３の４個のノードが並べられている。２行目にはｘ４、
ｘ５、ｘ６およびｘ７の４個のノード、３行目にはｘ
８、ｘ９、ｘ１０およびｘ１１の４個のノード、４行目
にはｘ１２、ｘ１３、ｘ１４およびｘ１５の４個のノー
ドがそれぞれ並べられている。
続関係を示す模式図である。図７に示すように、ｘ０〜
ｘ１５の１６個のノードは４×４のマトリクス状に配置
される。たとえば、１行目にｘ０、ｘ１、ｘ２およびｘ
３の４個のノードが並べられている。２行目にはｘ４、
ｘ５、ｘ６およびｘ７の４個のノード、３行目にはｘ
８、ｘ９、ｘ１０およびｘ１１の４個のノード、４行目
にはｘ１２、ｘ１３、ｘ１４およびｘ１５の４個のノー
ドがそれぞれ並べられている。
【００４０】そして、隣り合うノード同士の間にはスイ
ッチが設けられている。たとえば、ノードｘ０とノード
ｘ１との間、ノードｘ１とノードｘ２との間、ノードｘ
２とノードｘ３との間には、それぞれスイッチＳＷ０
１，ＳＷ１２，ＳＷ２３が設けられている。また、ノー
ドｘ４とノードｘ５との間、ノードｘ５とノードｘ６と
の間、ノードｘ６とノードｘ７との間には、それぞれス
イッチＳＷ４５，ＳＷ５６，ＳＷ６７が設けられてい
る。また、ノードｘ８とノードｘ９との間、ノードｘ９
とノードｘ１０との間、ノードｘ１０とノードｘ１１と
の間には、それぞれスイッチＳＷ８９，ＳＷ９ａ，ＳＷ
ａｂが設けられている。また、ノードｘ１２とノードｘ
１３との間、ノードｘ１３とノードｘ１４との間、ノー
ドｘ１４とノードｘ１５との間には、それぞれスイッチ
ＳＷｃｄ，ＳＷｄｅ，ＳＷｅｆが設けられている。
ッチが設けられている。たとえば、ノードｘ０とノード
ｘ１との間、ノードｘ１とノードｘ２との間、ノードｘ
２とノードｘ３との間には、それぞれスイッチＳＷ０
１，ＳＷ１２，ＳＷ２３が設けられている。また、ノー
ドｘ４とノードｘ５との間、ノードｘ５とノードｘ６と
の間、ノードｘ６とノードｘ７との間には、それぞれス
イッチＳＷ４５，ＳＷ５６，ＳＷ６７が設けられてい
る。また、ノードｘ８とノードｘ９との間、ノードｘ９
とノードｘ１０との間、ノードｘ１０とノードｘ１１と
の間には、それぞれスイッチＳＷ８９，ＳＷ９ａ，ＳＷ
ａｂが設けられている。また、ノードｘ１２とノードｘ
１３との間、ノードｘ１３とノードｘ１４との間、ノー
ドｘ１４とノードｘ１５との間には、それぞれスイッチ
ＳＷｃｄ，ＳＷｄｅ，ＳＷｅｆが設けられている。
【００４１】さらに、ノードｘ０とノードｘ４との間、
ノードｘ１とノードｘ５との間、ノードｘ２とノードｘ
６との間、ノードｘ３とノードｘ７との間には、それぞ
れスイッチＳＷ０４，ＳＷ１５，ＳＷ２６，ＳＷ３７が
設けられている。また、ノードｘ４とノードｘ８との
間、ノードｘ５とノードｘ９との間、ノードｘ６とノー
ドｘ１０との間、ノードｘ７とノードｘ１１との間に
は、それぞれスイッチＳＷ４８，ＳＷ５９，ＳＷ６ａ，
ＳＷ７ｂが設けられている。また、ノードｘ８とノード
ｘ１２との間、ノードｘ９とノードｘ１３との間、ノー
ドｘ１０とノードｘ１４との間、ノードｘ１１とノード
ｘ１５との間には、それぞれスイッチＳＷ８ｃ，ＳＷ９
ｄ，ＳＷａｅ，ＳＷｂｆが設けられている。
ノードｘ１とノードｘ５との間、ノードｘ２とノードｘ
６との間、ノードｘ３とノードｘ７との間には、それぞ
れスイッチＳＷ０４，ＳＷ１５，ＳＷ２６，ＳＷ３７が
設けられている。また、ノードｘ４とノードｘ８との
間、ノードｘ５とノードｘ９との間、ノードｘ６とノー
ドｘ１０との間、ノードｘ７とノードｘ１１との間に
は、それぞれスイッチＳＷ４８，ＳＷ５９，ＳＷ６ａ，
ＳＷ７ｂが設けられている。また、ノードｘ８とノード
ｘ１２との間、ノードｘ９とノードｘ１３との間、ノー
ドｘ１０とノードｘ１４との間、ノードｘ１１とノード
ｘ１５との間には、それぞれスイッチＳＷ８ｃ，ＳＷ９
ｄ，ＳＷａｅ，ＳＷｂｆが設けられている。
【００４２】さらに、最外周の一辺に相当する配置のノ
ードｘ０，ｘ１，ｘ２，ｘ３はそれぞれスイッチＳＷ１
０１，ＳＷ１０２，ＳＷ１０３，ＳＷ１０４を介して出
力ノードａに共通に接続されている。また、最外周の別
の一辺に相当する配置のノードｘ３，ｘ７，ｘ１１，ｘ
１５はそれぞれスイッチＳＷ１０５，ＳＷ１０６，ＳＷ
１０７，ＳＷ１０８を介して出力ノードｄに共通に接続
されている。また、最外周のさらに別の一辺に相当する
配置のノードｘ１２，ｘ１３，ｘ１４，ｘ１５はそれぞ
れスイッチＳＷ１０９，ＳＷ１１０，ＳＷ１１１，ＳＷ
１１２を介して出力ノードｃに共通に接続されている。
また、最外周のさらに別の一辺に相当する配置のノード
ｘ０，ｘ４，ｘ８，ｘ１２はそれぞれスイッチＳＷ１１
３，ＳＷ１１４，ＳＷ１１５，ＳＷ１１６を介して出力
ノードｂに共通に接続されている。
ードｘ０，ｘ１，ｘ２，ｘ３はそれぞれスイッチＳＷ１
０１，ＳＷ１０２，ＳＷ１０３，ＳＷ１０４を介して出
力ノードａに共通に接続されている。また、最外周の別
の一辺に相当する配置のノードｘ３，ｘ７，ｘ１１，ｘ
１５はそれぞれスイッチＳＷ１０５，ＳＷ１０６，ＳＷ
１０７，ＳＷ１０８を介して出力ノードｄに共通に接続
されている。また、最外周のさらに別の一辺に相当する
配置のノードｘ１２，ｘ１３，ｘ１４，ｘ１５はそれぞ
れスイッチＳＷ１０９，ＳＷ１１０，ＳＷ１１１，ＳＷ
１１２を介して出力ノードｃに共通に接続されている。
また、最外周のさらに別の一辺に相当する配置のノード
ｘ０，ｘ４，ｘ８，ｘ１２はそれぞれスイッチＳＷ１１
３，ＳＷ１１４，ＳＷ１１５，ＳＷ１１６を介して出力
ノードｂに共通に接続されている。
【００４３】図８は、本発明の実施の形態２にかかる多
重化したＤＡＣの出力段の構成を示す模式図である。図
８に示すように、上述したａ〜ｄの４個の出力ノードは
それぞれスイッチＳＷ１２１，ＳＷ１２２，・・・，Ｓ
Ｗ１３６を介して第１、第２、第３および第４の出力端
子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４に
接続されている。これは、図７に示すマトリクスにおい
てオンされているスイッチの経路によっては、ａ、ｂ、
ｃおよびｄの出力ノードからそれぞれ出力される電圧が
必ずしも第１〜第４の出力端子ｄｏｕｔ１，ｄｏｕｔ
２，ｄｏｕｔ３，ｄｏｕｔ４から出力されるべき電圧に
対応しているとは限らないので、この対応関係を調整す
るためである。
重化したＤＡＣの出力段の構成を示す模式図である。図
８に示すように、上述したａ〜ｄの４個の出力ノードは
それぞれスイッチＳＷ１２１，ＳＷ１２２，・・・，Ｓ
Ｗ１３６を介して第１、第２、第３および第４の出力端
子ｄｏｕｔ１，ｄｏｕｔ２，ｄｏｕｔ３，ｄｏｕｔ４に
接続されている。これは、図７に示すマトリクスにおい
てオンされているスイッチの経路によっては、ａ、ｂ、
ｃおよびｄの出力ノードからそれぞれ出力される電圧が
必ずしも第１〜第４の出力端子ｄｏｕｔ１，ｄｏｕｔ
２，ｄｏｕｔ３，ｄｏｕｔ４から出力されるべき電圧に
対応しているとは限らないので、この対応関係を調整す
るためである。
【００４４】つぎに、具体例を挙げて説明する。たとえ
ば、入力コードが５、６、９および１０の４多重の場
合、図６に示す１６個のスイッチＳＷ０〜ＳＷ１５のう
ち、ｘ５、ｘ６、ｘ９およびｘ１０のノードに対応する
スイッチＳＷ５，ＳＷ６，ＳＷ９，ＳＷ１０がオン状態
となり、他はオフ状態である。
ば、入力コードが５、６、９および１０の４多重の場
合、図６に示す１６個のスイッチＳＷ０〜ＳＷ１５のう
ち、ｘ５、ｘ６、ｘ９およびｘ１０のノードに対応する
スイッチＳＷ５，ＳＷ６，ＳＷ９，ＳＷ１０がオン状態
となり、他はオフ状態である。
【００４５】そして、たとえば図９に示すように、スイ
ッチＳＷ４５とスイッチＳＷ１１４がオン状態となっ
て、ノードｘ５は出力ノードｂと短絡される。また、た
とえばスイッチＳＷ２６とスイッチＳＷ１０３がオン状
態となって、ノードｘ６は出力ノードａと短絡される。
また、スイッチＳＷ９ｄとスイッチＳＷ１１０がオン状
態となって、ノードｘ９は出力ノードｃと短絡される。
また、スイッチＳＷａｂとスイッチＳＷ１０７がオン状
態となって、ノードｘ１０は出力ノードｄと短絡され
る。このように、出力ノードａ〜ｄに短絡される４経路
が互いに短絡しないようにスイッチの開閉が制御され
る。
ッチＳＷ４５とスイッチＳＷ１１４がオン状態となっ
て、ノードｘ５は出力ノードｂと短絡される。また、た
とえばスイッチＳＷ２６とスイッチＳＷ１０３がオン状
態となって、ノードｘ６は出力ノードａと短絡される。
また、スイッチＳＷ９ｄとスイッチＳＷ１１０がオン状
態となって、ノードｘ９は出力ノードｃと短絡される。
また、スイッチＳＷａｂとスイッチＳＷ１０７がオン状
態となって、ノードｘ１０は出力ノードｄと短絡され
る。このように、出力ノードａ〜ｄに短絡される４経路
が互いに短絡しないようにスイッチの開閉が制御され
る。
【００４６】図８に示す１６個のスイッチＳＷ１２１〜
ＳＷ１３６のうち、スイッチＳＷ１２２がオン状態とな
り、出力ノードｂが第１の出力端子ｄｏｕｔ１に接続さ
れる。それによって、入力コード５に対応した電圧（５
ＶＤＤ／１６）が第１の出力端子ｄｏｕｔ１から得られ
る。また、スイッチＳＷ１２５がオン状態となり、出力
ノードａが第２の出力端子ｄｏｕｔ２に接続される。そ
れによって、入力コード６に対応した電圧（６ＶＤＤ／
１６）が第２の出力端子ｄｏｕｔ２から得られる。
ＳＷ１３６のうち、スイッチＳＷ１２２がオン状態とな
り、出力ノードｂが第１の出力端子ｄｏｕｔ１に接続さ
れる。それによって、入力コード５に対応した電圧（５
ＶＤＤ／１６）が第１の出力端子ｄｏｕｔ１から得られ
る。また、スイッチＳＷ１２５がオン状態となり、出力
ノードａが第２の出力端子ｄｏｕｔ２に接続される。そ
れによって、入力コード６に対応した電圧（６ＶＤＤ／
１６）が第２の出力端子ｄｏｕｔ２から得られる。
【００４７】また、スイッチＳＷ１３１がオン状態とな
り、出力ノードｃが第３の出力端子ｄｏｕｔ３に接続さ
れ、入力コード９に対応した電圧（９ＶＤＤ／１６）が
第３の出力端子ｄｏｕｔ３から得られる。また、スイッ
チＳＷ１３６がオン状態となり、出力ノードｄが第４の
出力端子ｄｏｕｔ４に接続される。それによって、入力
コード１０に対応した電圧（１０ＶＤＤ／１６）が第４
の出力端子ｄｏｕｔ４から得られる。その他のスイッチ
はオフ状態である。
り、出力ノードｃが第３の出力端子ｄｏｕｔ３に接続さ
れ、入力コード９に対応した電圧（９ＶＤＤ／１６）が
第３の出力端子ｄｏｕｔ３から得られる。また、スイッ
チＳＷ１３６がオン状態となり、出力ノードｄが第４の
出力端子ｄｏｕｔ４に接続される。それによって、入力
コード１０に対応した電圧（１０ＶＤＤ／１６）が第４
の出力端子ｄｏｕｔ４から得られる。その他のスイッチ
はオフ状態である。
【００４８】なお、図９では、見やすくするため、スイ
ッチの一部を省略している。また、スイッチがオフ状態
であるため、抵抗列に接続されていない配線部分を破線
で示している。
ッチの一部を省略している。また、スイッチがオフ状態
であるため、抵抗列に接続されていない配線部分を破線
で示している。
【００４９】ここで、ＤＡＣのビット数は４ビットに限
らない。ＤＡＣのビット数をｎとすると、ｎが偶数のと
きには、ｘ０〜ｘ（２n−１）の２n個のノードを２n/2
×２n /2のマトリクス状に並べ、最外周の各辺に対応す
る配置のノードをそれぞれスイッチを介してａ〜ｄの出
力ノードに接続した構成とすればよい。一方、ｎが奇数
のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２
(n+1)/2×２(n-1)/2のマトリクス状に並べ、最外周の各
辺に対応する配置のノードをそれぞれスイッチを介して
ａ〜ｄの出力ノードに接続した構成とすればよい。ま
た、７に示す例は４重化した例であるが、３重化の場合
には出力ノードｄが不要となり、２重化の場合には出力
ノードｃ，ｄが不要となる。
らない。ＤＡＣのビット数をｎとすると、ｎが偶数のと
きには、ｘ０〜ｘ（２n−１）の２n個のノードを２n/2
×２n /2のマトリクス状に並べ、最外周の各辺に対応す
る配置のノードをそれぞれスイッチを介してａ〜ｄの出
力ノードに接続した構成とすればよい。一方、ｎが奇数
のときには、ｘ０〜ｘ（２n−１）の２n個のノードを２
(n+1)/2×２(n-1)/2のマトリクス状に並べ、最外周の各
辺に対応する配置のノードをそれぞれスイッチを介して
ａ〜ｄの出力ノードに接続した構成とすればよい。ま
た、７に示す例は４重化した例であるが、３重化の場合
には出力ノードｄが不要となり、２重化の場合には出力
ノードｃ，ｄが不要となる。
【００５０】一例として上述した実施の形態２で４重化
したＤＡＣに必要なすべてのスイッチ数とＤＡＣのビッ
ト数との関係を図１０に示す。図１０より、ビット数が
４以上であれば実施の形態２のほうが単純な多重化によ
るＤＡＣよりもスイッチ数が少なくなることがわかる。
したＤＡＣに必要なすべてのスイッチ数とＤＡＣのビッ
ト数との関係を図１０に示す。図１０より、ビット数が
４以上であれば実施の形態２のほうが単純な多重化によ
るＤＡＣよりもスイッチ数が少なくなることがわかる。
【００５１】上述した実施の形態２によれば、抵抗列の
終端および抵抗間の各ノードにスイッチを１個ずつ接続
し、それらスイッチの他端をマトリクス状に配置し、隣
り合うスイッチの他端同士をスイッチで接続することに
より、単純な多重化によるＤＡＣよりも少ないスイッチ
数で多重化したＤＡＣを得ることができる。
終端および抵抗間の各ノードにスイッチを１個ずつ接続
し、それらスイッチの他端をマトリクス状に配置し、隣
り合うスイッチの他端同士をスイッチで接続することに
より、単純な多重化によるＤＡＣよりも少ないスイッチ
数で多重化したＤＡＣを得ることができる。
【００５２】（付記１）ｎが偶数の場合、２n個の抵抗
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記抵抗列の終端お
よび各抵抗間にさらに１個ずつ接続された２n個のスイ
ッチよりなる第２のスイッチ群と、前記第１のスイッチ
群に含まれる２n個のスイッチの、前記抵抗列に接続さ
れていない側のノードを２n/2個ずつ短絡した２n/2個の
第１のノード群、および前記第２のスイッチ群に含まれ
る２n個のスイッチの、前記抵抗列に接続されていない
側のノードを２n/2個ずつ短絡した２n/2個の第２のノー
ド群のそれぞれが、独立したスイッチを介して接続され
た異なる２個の出力端子と、を具備し、前記第１のスイ
ッチ群および前記第２のスイッチ群に含まれる各スイッ
チは、複数の入力コードに応じて、前記各ノード群が前
記抵抗列から絶縁されているか、または前記抵抗列に１
箇所のみで接続されるように開閉制御されることを特徴
とするデジタルアナログ変換回路。
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記抵抗列の終端お
よび各抵抗間にさらに１個ずつ接続された２n個のスイ
ッチよりなる第２のスイッチ群と、前記第１のスイッチ
群に含まれる２n個のスイッチの、前記抵抗列に接続さ
れていない側のノードを２n/2個ずつ短絡した２n/2個の
第１のノード群、および前記第２のスイッチ群に含まれ
る２n個のスイッチの、前記抵抗列に接続されていない
側のノードを２n/2個ずつ短絡した２n/2個の第２のノー
ド群のそれぞれが、独立したスイッチを介して接続され
た異なる２個の出力端子と、を具備し、前記第１のスイ
ッチ群および前記第２のスイッチ群に含まれる各スイッ
チは、複数の入力コードに応じて、前記各ノード群が前
記抵抗列から絶縁されているか、または前記抵抗列に１
箇所のみで接続されるように開閉制御されることを特徴
とするデジタルアナログ変換回路。
【００５３】（付記２）ｎが奇数の場合、２n個の抵抗
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記抵抗列の終端お
よび各抵抗間にさらに１個ずつ接続された２n個のスイ
ッチよりなる第２のスイッチ群と、前記第１のスイッチ
群に含まれる２n個のスイッチの、前記抵抗列に接続さ
れていない側のノードを２(n+1)/2個ずつ短絡した２
(n-1)/2個の第１のノード群、および前記第２のスイッ
チ群に含まれる２n個のスイッチの、前記抵抗列に接続
されていない側のノードを２(n-1)/2個ずつ短絡した２
(n+1)/2個の第２のノード群のそれぞれが、独立したス
イッチを介して接続された異なる２個の出力端子と、を
具備し、前記第１のスイッチ群および前記第２のスイッ
チ群に含まれる各スイッチは、複数の入力コードに応じ
て、前記各ノード群が前記抵抗列から絶縁されている
か、または前記抵抗列に１箇所のみで接続されるように
開閉制御されることを特徴とするデジタルアナログ変換
回路。
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記抵抗列の終端お
よび各抵抗間にさらに１個ずつ接続された２n個のスイ
ッチよりなる第２のスイッチ群と、前記第１のスイッチ
群に含まれる２n個のスイッチの、前記抵抗列に接続さ
れていない側のノードを２(n+1)/2個ずつ短絡した２
(n-1)/2個の第１のノード群、および前記第２のスイッ
チ群に含まれる２n個のスイッチの、前記抵抗列に接続
されていない側のノードを２(n-1)/2個ずつ短絡した２
(n+1)/2個の第２のノード群のそれぞれが、独立したス
イッチを介して接続された異なる２個の出力端子と、を
具備し、前記第１のスイッチ群および前記第２のスイッ
チ群に含まれる各スイッチは、複数の入力コードに応じ
て、前記各ノード群が前記抵抗列から絶縁されている
か、または前記抵抗列に１箇所のみで接続されるように
開閉制御されることを特徴とするデジタルアナログ変換
回路。
【００５４】（付記３）前記抵抗列の終端および各抵抗
間にさらに１個ずつ接続された２n個のスイッチよりな
る第３のスイッチ群をさらに具備し、前記第３のスイッ
チ群に含まれる２n個のスイッチの、前記抵抗列に接続
されていない側のノードを前記第１のノード群または前
記第２のノード群と同じように所定数ずつ短絡した第３
のノード群は、独立したスイッチを介して２個の前記出
力端子に接続されており、前記第１のスイッチ群、前記
第２のスイッチ群および前記第３のスイッチ群に含まれ
る各スイッチは、複数の入力コードに応じて、前記各ノ
ード群が前記抵抗列から絶縁されているか、または前記
抵抗列に１箇所のみで接続されるように開閉制御される
ことを特徴とする付記１または２に記載のデジタルアナ
ログ変換回路。
間にさらに１個ずつ接続された２n個のスイッチよりな
る第３のスイッチ群をさらに具備し、前記第３のスイッ
チ群に含まれる２n個のスイッチの、前記抵抗列に接続
されていない側のノードを前記第１のノード群または前
記第２のノード群と同じように所定数ずつ短絡した第３
のノード群は、独立したスイッチを介して２個の前記出
力端子に接続されており、前記第１のスイッチ群、前記
第２のスイッチ群および前記第３のスイッチ群に含まれ
る各スイッチは、複数の入力コードに応じて、前記各ノ
ード群が前記抵抗列から絶縁されているか、または前記
抵抗列に１箇所のみで接続されるように開閉制御される
ことを特徴とする付記１または２に記載のデジタルアナ
ログ変換回路。
【００５５】（付記４）前記抵抗列の終端および各抵抗
間にさらに１個ずつ接続された２n個のスイッチよりな
る第３のスイッチ群、および前記抵抗列の終端および各
抵抗間にさらに１個ずつ接続された２n個のスイッチよ
りなる第４のスイッチ群をさらに具備し、前記第３のス
イッチ群に含まれる２n個のスイッチの、前記抵抗列に
接続されていない側のノードを前記第１のノード群また
は前記第２のノード群と同じように所定数ずつ短絡した
第３のノード群、および前記第４のスイッチ群に含まれ
る２n個のスイッチの、前記抵抗列に接続されていない
側のノードを前記第１のノード群または前記第２のノー
ド群と同じように所定数ずつ短絡した第４のノード群
は、それぞれ独立したスイッチを介して２個の前記出力
端子に接続されており、前記第１のスイッチ群、前記第
２のスイッチ群、前記第３のスイッチ群および前記第４
のスイッチ群に含まれる各スイッチは、複数の入力コー
ドに応じて、前記各ノード群が前記抵抗列から絶縁され
ているか、または前記抵抗列に１箇所のみで接続される
ように開閉制御されることを特徴とする付記１または２
に記載のデジタルアナログ変換回路。
間にさらに１個ずつ接続された２n個のスイッチよりな
る第３のスイッチ群、および前記抵抗列の終端および各
抵抗間にさらに１個ずつ接続された２n個のスイッチよ
りなる第４のスイッチ群をさらに具備し、前記第３のス
イッチ群に含まれる２n個のスイッチの、前記抵抗列に
接続されていない側のノードを前記第１のノード群また
は前記第２のノード群と同じように所定数ずつ短絡した
第３のノード群、および前記第４のスイッチ群に含まれ
る２n個のスイッチの、前記抵抗列に接続されていない
側のノードを前記第１のノード群または前記第２のノー
ド群と同じように所定数ずつ短絡した第４のノード群
は、それぞれ独立したスイッチを介して２個の前記出力
端子に接続されており、前記第１のスイッチ群、前記第
２のスイッチ群、前記第３のスイッチ群および前記第４
のスイッチ群に含まれる各スイッチは、複数の入力コー
ドに応じて、前記各ノード群が前記抵抗列から絶縁され
ているか、または前記抵抗列に１箇所のみで接続される
ように開閉制御されることを特徴とする付記１または２
に記載のデジタルアナログ変換回路。
【００５６】（付記５）前記各ノード群が、それぞれ独
立したスイッチを介して接続された第３の出力端子をさ
らに具備することを特徴とする付記１〜４のいずれか一
つに記載のデジタルアナログ変換回路。
立したスイッチを介して接続された第３の出力端子をさ
らに具備することを特徴とする付記１〜４のいずれか一
つに記載のデジタルアナログ変換回路。
【００５７】（付記６）前記各ノード群が、それぞれ独
立したスイッチを介して接続された第３の出力端子およ
び第４の出力端子をさらに具備することを特徴とする付
記１〜４のいずれか一つに記載のデジタルアナログ変換
回路。
立したスイッチを介して接続された第３の出力端子およ
び第４の出力端子をさらに具備することを特徴とする付
記１〜４のいずれか一つに記載のデジタルアナログ変換
回路。
【００５８】（付記７）前記各ノード群が、それぞれ独
立したスイッチを介して接続された第３の出力端子、第
４の出力端子および第５の出力端子をさらに具備するこ
とを特徴とする付記１〜４のいずれか一つに記載のデジ
タルアナログ変換回路。
立したスイッチを介して接続された第３の出力端子、第
４の出力端子および第５の出力端子をさらに具備するこ
とを特徴とする付記１〜４のいずれか一つに記載のデジ
タルアナログ変換回路。
【００５９】（付記８）ｎが偶数の場合、２n個の抵抗
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記スイッチ群に含
まれる２n個のスイッチの、前記抵抗列に接続されてい
ない側のノードを２n/2×２n/2のマトリクス状に配置
し、隣り合うノード間に接続された複数のスイッチより
なる第２のスイッチ群と、マトリクス状に配置されたノ
ード群のうち最外周の第１の辺に対応する配置の各ノー
ドが、それぞれ独立したスイッチを介して接続された第
１の出力端子と、前記ノード群のうち最外周の第２の辺
に対応する配置の各ノードが、それぞれ独立したスイッ
チを介して接続された第２の出力端子と、を具備し、前
記第２のスイッチ群に含まれる各スイッチは、複数の入
力コードに応じて、前記第１の出力端子に短絡される経
路と、前記第２の出力端子に短絡される経路とが互いに
絶縁されるように開閉制御されることを特徴とするデジ
タルアナログ変換回路。
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記スイッチ群に含
まれる２n個のスイッチの、前記抵抗列に接続されてい
ない側のノードを２n/2×２n/2のマトリクス状に配置
し、隣り合うノード間に接続された複数のスイッチより
なる第２のスイッチ群と、マトリクス状に配置されたノ
ード群のうち最外周の第１の辺に対応する配置の各ノー
ドが、それぞれ独立したスイッチを介して接続された第
１の出力端子と、前記ノード群のうち最外周の第２の辺
に対応する配置の各ノードが、それぞれ独立したスイッ
チを介して接続された第２の出力端子と、を具備し、前
記第２のスイッチ群に含まれる各スイッチは、複数の入
力コードに応じて、前記第１の出力端子に短絡される経
路と、前記第２の出力端子に短絡される経路とが互いに
絶縁されるように開閉制御されることを特徴とするデジ
タルアナログ変換回路。
【００６０】（付記９）ｎが奇数の場合、２n個の抵抗
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記スイッチ群に含
まれる２n個のスイッチの、前記抵抗列に接続されてい
ない側のノードを２(n+1)/2×２(n-1)/2のマトリクス状
に配置し、隣り合うノード間に接続された複数のスイッ
チよりなる第２のスイッチ群と、マトリクス状に配置さ
れたノード群のうち最外周の第１の辺に対応する配置の
各ノードが、それぞれ独立したスイッチを介して接続さ
れた第１の出力端子と、前記ノード群のうち最外周の第
２の辺に対応する配置の各ノードが、それぞれ独立した
スイッチを介して接続された第２の出力端子と、を具備
し、前記第２のスイッチ群に含まれる各スイッチは、複
数の入力コードに応じて、前記第１の出力端子に短絡さ
れる経路と、前記第２の出力端子に短絡される経路とが
互いに絶縁されるように開閉制御されることを特徴とす
るデジタルアナログ変換回路。
が直列に接続された抵抗列を有するｎビットの抵抗分割
型のデジタルアナログ変換回路であって、前記抵抗列の
終端および各抵抗間に１個ずつ接続された２n個のスイ
ッチよりなる第１のスイッチ群と、前記スイッチ群に含
まれる２n個のスイッチの、前記抵抗列に接続されてい
ない側のノードを２(n+1)/2×２(n-1)/2のマトリクス状
に配置し、隣り合うノード間に接続された複数のスイッ
チよりなる第２のスイッチ群と、マトリクス状に配置さ
れたノード群のうち最外周の第１の辺に対応する配置の
各ノードが、それぞれ独立したスイッチを介して接続さ
れた第１の出力端子と、前記ノード群のうち最外周の第
２の辺に対応する配置の各ノードが、それぞれ独立した
スイッチを介して接続された第２の出力端子と、を具備
し、前記第２のスイッチ群に含まれる各スイッチは、複
数の入力コードに応じて、前記第１の出力端子に短絡さ
れる経路と、前記第２の出力端子に短絡される経路とが
互いに絶縁されるように開閉制御されることを特徴とす
るデジタルアナログ変換回路。
【００６１】（付記１０）マトリクス状に配置されたノ
ード群のうち最外周の第３の辺に対応する配置の各ノー
ドが、それぞれ独立したスイッチを介して接続された第
３の出力端子をさらに具備し、前記第２のスイッチ群に
含まれる各スイッチは、複数の入力コードに応じて、前
記第１の出力端子に短絡される経路と、前記第２の出力
端子に短絡される経路と、前記第３の出力端子に短絡さ
れる経路とが互いに絶縁されるように開閉制御されるこ
とを特徴とする付記８または９に記載のデジタルアナロ
グ変換回路。
ード群のうち最外周の第３の辺に対応する配置の各ノー
ドが、それぞれ独立したスイッチを介して接続された第
３の出力端子をさらに具備し、前記第２のスイッチ群に
含まれる各スイッチは、複数の入力コードに応じて、前
記第１の出力端子に短絡される経路と、前記第２の出力
端子に短絡される経路と、前記第３の出力端子に短絡さ
れる経路とが互いに絶縁されるように開閉制御されるこ
とを特徴とする付記８または９に記載のデジタルアナロ
グ変換回路。
【００６２】（付記１１）マトリクス状に配置されたノ
ード群のうち最外周の第３の辺に対応する配置の各ノー
ドが、それぞれ独立したスイッチを介して接続された第
３の出力端子と、前記ノード群のうち最外周の第４の辺
に対応する配置の各ノードが、それぞれ独立したスイッ
チを介して接続された第４の出力端子と、をさらに具備
し、前記第２のスイッチ群に含まれる各スイッチは、複
数の入力コードに応じて、前記第１の出力端子に短絡さ
れる経路と、前記第２の出力端子に短絡される経路と、
前記第３の出力端子に短絡される経路と、前記第４の出
力端子に短絡される経路とが互いに絶縁されるように開
閉制御されることを特徴とする付記８または９に記載の
デジタルアナログ変換回路。
ード群のうち最外周の第３の辺に対応する配置の各ノー
ドが、それぞれ独立したスイッチを介して接続された第
３の出力端子と、前記ノード群のうち最外周の第４の辺
に対応する配置の各ノードが、それぞれ独立したスイッ
チを介して接続された第４の出力端子と、をさらに具備
し、前記第２のスイッチ群に含まれる各スイッチは、複
数の入力コードに応じて、前記第１の出力端子に短絡さ
れる経路と、前記第２の出力端子に短絡される経路と、
前記第３の出力端子に短絡される経路と、前記第４の出
力端子に短絡される経路とが互いに絶縁されるように開
閉制御されることを特徴とする付記８または９に記載の
デジタルアナログ変換回路。
【００６３】
【発明の効果】本発明によれば、単純な多重化によるＤ
ＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤ
ＡＣで共有することができるので、単純な多重化による
ＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得
ることができる。
ＡＣよりも少ないスイッチ数で１個の抵抗列を複数のＤ
ＡＣで共有することができるので、単純な多重化による
ＤＡＣよりも少ないスイッチ数で多重化したＤＡＣを得
ることができる。
【図１】本発明の実施の形態１にかかる多重化したＤＡ
Ｃにおける抵抗列に対するスイッチの接続関係の全体を
示す模式図である。
Ｃにおける抵抗列に対するスイッチの接続関係の全体を
示す模式図である。
【図２】図１に示すスイッチ群のうち対をなすスイッチ
と配線との接続関係を示す模式図である。
と配線との接続関係を示す模式図である。
【図３】図１に示す各スイッチの相互の接続関係を示す
模式図である。
模式図である。
【図４】本発明の実施の形態１にかかるＤＡＣの全体の
回路構成図である。
回路構成図である。
【図５】図４に示す構成のＤＡＣの動作について説明す
るための図である。
るための図である。
【図６】本発明の実施の形態２にかかる多重化したＤＡ
Ｃにおける抵抗列に対するスイッチの接続関係の全体を
示す模式図である。
Ｃにおける抵抗列に対するスイッチの接続関係の全体を
示す模式図である。
【図７】図６に示す各スイッチの相互の接続関係を示す
模式図である。
模式図である。
【図８】本発明の実施の形態２にかかる多重化したＤＡ
Ｃの出力段の構成を示す模式図である。
Ｃの出力段の構成を示す模式図である。
【図９】図７に示す構成のＤＡＣの動作について説明す
るための図である。
るための図である。
【図１０】本発明の各実施の形態にかかるＤＡＣと図１
２に示す単純な多重化のＤＡＣについてスイッチ数とビ
ット数との関係を示す図表（グラフ）である。
２に示す単純な多重化のＤＡＣについてスイッチ数とビ
ット数との関係を示す図表（グラフ）である。
【図１１】一般的な抵抗分割型ＤＡＣの構成を示す模式
図である。
図である。
【図１２】図１１に示す構成のＤＡＣを二重化したＤＡ
Ｃの構成を示す模式図である。
Ｃの構成を示す模式図である。
Ｒ０〜Ｒ１５ 抵抗
ＳＷｋ１ 第１のスイッチ群
ＳＷｋ２ 第２のスイッチ群
ｘ０〜ｘ３ 第１のノード群
ｘ４〜ｘ７ 第１のノード群
ｘ８〜ｘ１１ 第１のノード群
ｘ１２〜ｘ１５ 第１のノード群
ｙ０，ｙ４，ｙ８，ｙ１２ 第２のノード群
ｙ１，ｙ５，ｙ９，ｙ１３ 第２のノード群
ｙ２，ｙ６，ｙ１０，ｙ１４ 第２のノード群
ｙ３，ｙ７，ｙ１１，ｙ１５ 第２のノード群
ｄｏｕｔ１ 第１の出力端子
ｄｏｕｔ２ 第２の出力端子
ｄｏｕｔ３ 第３の出力端子
ｄｏｕｔ４ 第４の出力端子
ＳＷ０〜ＳＷ１５ 第１のスイッチ群
ｘ０〜ｘ１５ マトリクス状に配置されたノード群
ＳＷ０１〜ＳＷｅｆ 第２のスイッチ群
ＳＷ１０１〜ＳＷ１０４ 第１の辺に対応する配置の各
ノードに接続されたスイッチ ＳＷ１１３〜ＳＷ１１６ 第２の辺に対応する配置の各
ノードに接続されたスイッチ ＳＷ１０９〜ＳＷ１１２ 第３の辺に対応する配置の各
ノードに接続されたスイッチ ＳＷ１０５〜ＳＷ１０８ 第４の辺に対応する配置の各
ノードに接続されたスイッチ
ノードに接続されたスイッチ ＳＷ１１３〜ＳＷ１１６ 第２の辺に対応する配置の各
ノードに接続されたスイッチ ＳＷ１０９〜ＳＷ１１２ 第３の辺に対応する配置の各
ノードに接続されたスイッチ ＳＷ１０５〜ＳＷ１０８ 第４の辺に対応する配置の各
ノードに接続されたスイッチ
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Ｆターム(参考） 5J022 AB05 BA06 CB02 CF07 CG01
5J055 AX47 AX67 BX09 EZ24 FX19
FX32 GX01
Claims (9)
- 【請求項１】 ｎが偶数の場合、２n個の抵抗が直列に
接続された抵抗列を有するｎビットの抵抗分割型のデジ
タルアナログ変換回路であって、 前記抵抗列の終端および各抵抗間に１個ずつ接続された
２n個のスイッチよりなる第１のスイッチ群と、 前記抵抗列の終端および各抵抗間にさらに１個ずつ接続
された２n個のスイッチよりなる第２のスイッチ群と、 前記第１のスイッチ群に含まれる２n個のスイッチの、
前記抵抗列に接続されていない側のノードを２n/2個ず
つ短絡した２n/2個の第１のノード群、および前記第２
のスイッチ群に含まれる２n個のスイッチの、前記抵抗
列に接続されていない側のノードを２n/2個ずつ短絡し
た２n/2個の第２のノード群のそれぞれが、独立したス
イッチを介して接続された異なる２個の出力端子と、 を具備し、 前記第１のスイッチ群および前記第２のスイッチ群に含
まれる各スイッチは、複数の入力コードに応じて、前記
各ノード群が前記抵抗列から絶縁されているか、または
前記抵抗列に１箇所のみで接続されるように開閉制御さ
れることを特徴とするデジタルアナログ変換回路。 - 【請求項２】 ｎが奇数の場合、２n個の抵抗が直列に
接続された抵抗列を有するｎビットの抵抗分割型のデジ
タルアナログ変換回路であって、 前記抵抗列の終端および各抵抗間に１個ずつ接続された
２n個のスイッチよりなる第１のスイッチ群と、 前記抵抗列の終端および各抵抗間にさらに１個ずつ接続
された２n個のスイッチよりなる第２のスイッチ群と、 前記第１のスイッチ群に含まれる２n個のスイッチの、
前記抵抗列に接続されていない側のノードを２(n+1)/2
個ずつ短絡した２(n-1)/2個の第１のノード群、および
前記第２のスイッチ群に含まれる２n個のスイッチの、
前記抵抗列に接続されていない側のノードを２(n-1)/2
個ずつ短絡した２(n+1)/2個の第２のノード群のそれぞ
れが、独立したスイッチを介して接続された異なる２個
の出力端子と、 を具備し、 前記第１のスイッチ群および前記第２のスイッチ群に含
まれる各スイッチは、複数の入力コードに応じて、前記
各ノード群が前記抵抗列から絶縁されているか、または
前記抵抗列に１箇所のみで接続されるように開閉制御さ
れることを特徴とするデジタルアナログ変換回路。 - 【請求項３】 前記各ノード群が、それぞれ独立したス
イッチを介して接続された第３の出力端子をさらに具備
することを特徴とする請求項１または２に記載のデジタ
ルアナログ変換回路。 - 【請求項４】 前記各ノード群が、それぞれ独立したス
イッチを介して接続された第３の出力端子および第４の
出力端子をさらに具備することを特徴とする請求項１ま
たは２に記載のデジタルアナログ変換回路。 - 【請求項５】 前記各ノード群が、それぞれ独立したス
イッチを介して接続された第３の出力端子、第４の出力
端子および第５の出力端子をさらに具備することを特徴
とする請求項１または２に記載のデジタルアナログ変換
回路。 - 【請求項６】 ｎが偶数の場合、２n個の抵抗が直列に
接続された抵抗列を有するｎビットの抵抗分割型のデジ
タルアナログ変換回路であって、 前記抵抗列の終端および各抵抗間に１個ずつ接続された
２n個のスイッチよりなる第１のスイッチ群と、 前記スイッチ群に含まれる２n個のスイッチの、前記抵
抗列に接続されていない側のノードを２n/2×２n/2のマ
トリクス状に配置し、隣り合うノード間に接続された複
数のスイッチよりなる第２のスイッチ群と、 マトリクス状に配置されたノード群のうち最外周の第１
の辺に対応する配置の各ノードが、それぞれ独立したス
イッチを介して接続された第１の出力端子と、 前記ノード群のうち最外周の第２の辺に対応する配置の
各ノードが、それぞれ独立したスイッチを介して接続さ
れた第２の出力端子と、 を具備し、 前記第２のスイッチ群に含まれる各スイッチは、複数の
入力コードに応じて、前記第１の出力端子に短絡される
経路と、前記第２の出力端子に短絡される経路とが互い
に絶縁されるように開閉制御されることを特徴とするデ
ジタルアナログ変換回路。 - 【請求項７】 ｎが奇数の場合、２n個の抵抗が直列に
接続された抵抗列を有するｎビットの抵抗分割型のデジ
タルアナログ変換回路であって、 前記抵抗列の終端および各抵抗間に１個ずつ接続された
２n個のスイッチよりなる第１のスイッチ群と、 前記スイッチ群に含まれる２n個のスイッチの、前記抵
抗列に接続されていない側のノードを２(n+1)/2×２
(n-1)/2のマトリクス状に配置し、隣り合うノード間に
接続された複数のスイッチよりなる第２のスイッチ群
と、 マトリクス状に配置されたノード群のうち最外周の第１
の辺に対応する配置の各ノードが、それぞれ独立したス
イッチを介して接続された第１の出力端子と、 前記ノード群のうち最外周の第２の辺に対応する配置の
各ノードが、それぞれ独立したスイッチを介して接続さ
れた第２の出力端子と、 を具備し、 前記第２のスイッチ群に含まれる各スイッチは、複数の
入力コードに応じて、前記第１の出力端子に短絡される
経路と、前記第２の出力端子に短絡される経路とが互い
に絶縁されるように開閉制御されることを特徴とするデ
ジタルアナログ変換回路。 - 【請求項８】 マトリクス状に配置されたノード群のう
ち最外周の第３の辺に対応する配置の各ノードが、それ
ぞれ独立したスイッチを介して接続された第３の出力端
子をさらに具備し、 前記第２のスイッチ群に含まれる各スイッチは、複数の
入力コードに応じて、前記第１の出力端子に短絡される
経路と、前記第２の出力端子に短絡される経路と、前記
第３の出力端子に短絡される経路とが互いに絶縁される
ように開閉制御されることを特徴とする請求項６または
７に記載のデジタルアナログ変換回路。 - 【請求項９】 マトリクス状に配置されたノード群のう
ち最外周の第３の辺に対応する配置の各ノードが、それ
ぞれ独立したスイッチを介して接続された第３の出力端
子と、 前記ノード群のうち最外周の第４の辺に対応する配置の
各ノードが、それぞれ独立したスイッチを介して接続さ
れた第４の出力端子と、 をさらに具備し、 前記第２のスイッチ群に含まれる各スイッチは、複数の
入力コードに応じて、前記第１の出力端子に短絡される
経路と、前記第２の出力端子に短絡される経路と、前記
第３の出力端子に短絡される経路と、前記第４の出力端
子に短絡される経路とが互いに絶縁されるように開閉制
御されることを特徴とする請求項６または７に記載のデ
ジタルアナログ変換回路。
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|---|---|---|---|
| JP2002037349A JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002037349A JP3869737B2 (ja) | 2002-02-14 | 2002-02-14 | デジタルアナログ変換回路 |
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|---|---|---|---|
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|---|---|---|---|---|
| JP2008160782A (ja) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | デジタル・アナログコンバータ |
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|---|---|---|---|---|
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| JP4299419B2 (ja) * | 1999-11-08 | 2009-07-22 | 富士通マイクロエレクトロニクス株式会社 | デジタルアナログ変換回路 |
-
2002
- 2002-02-14 JP JP2002037349A patent/JP3869737B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-11 US US10/361,625 patent/US6639536B2/en not_active Expired - Lifetime
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