KR100761304B1 - 발광 소자 구동 회로 - Google Patents

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KR100761304B1
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

(과제) 감마 특성을 갖는 발광 소자 구동 회로의 회로 규모를 감축하여 칩 면적을 감축가능하게 할 수 있는 구동 회로와 표시 장치의 제공.
(해결수단) 기준 전류 (IREF) 에 기초하여, 출력하는 전류의 값이 규정되는 복수의 전류원 (도 1 의 M1∼Mk) 과, 복수 비트로 이루어지는 영상 신호에 기초하여 상기 복수의 전류원과 전류 출력단 사이의 전류 패스를 온ㆍ오프 제어하는 스위치 회로 (SW1∼SWk) 를 구비하고, 영상 신호에 따른 제 1 출력 전류 (IOUT1) 를 출력하는 제 1 전류 구동 회로 (10) 와, 영상 신호에 따른 제 2 출력 전류 (IOUT2) 를 출력하는 제 2 전류 구동 회로 (11) 와, 기준 전류 (IREF) 를 영상 신호의 값에 기초하여 가변 제어시키는 기준 전류원 회로 (12) 를 구비하고, 제 1 및 제 2 전류 구동 회로로부터의 상기 제 1 및 제 2 출력 전류를 합성한 전류가 출력 전류로서 출력되어, 영상 신호의 1 LSB 의 변화에 대응하는 출력 전류의 변화량이 영상 신호의 값에 따라 가변되고, 감마 특성을 구분 선형 근사시키고, 또한 패널 휘도 조절 회로 (14) 로부터의 제어 신호에 기초하여 표시 패널 전체의 휘도를 가변 제어한다.
발광 소자, 패널 휘도 조절 회로, 감마특성

Description

발광 소자 구동 회로{LIGHT EMITTING ELEMENTS DRIVING CIRCUIT}
도 1 은 본 발명의 일 실시예의 발광 소자 구동 회로의 구성을 나타내는 도면이다.
도 2 는 본 발명의 일 실시예에서 사용되는 PMOS 전류원의 구성의 일례를 나타내는 도면이다.
도 3 은 본 발명의 일 실시예에서 사용되는 PM0S 전류원의 다른 구성예를 나타내는 도면이다.
도 4 는 본 발명의 일 실시예에서 사용되는 NMOS 전류원의 구성의 일례를 나타내는 도면이다.
도 5 는 본 발명의 일 실시예에서 사용되는 NMOS 전류원의 다른 구성예를 나타내는 도면이다.
도 6 은 감마 곡선 (감마값 = 2.2) 과, 본 발명에 의한 64 계조의 발광 소자 구동 회로의 입출력 특성을 나타내는 도면이다.
도 7 은 본 발명의 일 실시예에 있어서의 발광 소자 구동 회로의 입출력 특성을 나타내는 도면이다.
도 8 은 본 발명의 일 실시예에 있어서의 기준 전류원 회로의 구성을 나타내는 도면이다.
도 9 는 도 8 의 기준 전류원 회로의 동작을 설명하기 위한 도면이다.
도 10 은 본 발명의 일 실시예에 있어서의 기준 전류원 회로의 다른 구성을 나타내는 도면이다.
도 11 은 도 10 의 기준 전류원 회로의 전압 선택 회로의 구성을 나타내는 도면이다.
도 12 는 도 10 의 기준 전류원 회로의 전압 선택 회로의 다른 구성을 나타내는 도면이다.
도 13 은 도 12 의 전압 선택 회로의 동작을 설명하기 위한 도면이다.
도 14 는 본 발명의 일 실시예에 있어서의 제 2 전류 구동 회로의 구성을 나타내는 도면이다.
도 15 는 본 발명의 일 실시예에 있어서의 제 2 전류 구동 회로의 다른 구성을 나타내는 도면이다.
도 16 은 도 15 의 제 2 전류 구동 회로의 동작을 설명하기 위한 도면이다.
도 17 은 본 발명의 일 실시예에 있어서의 제 2 전류 구동 회로의 또 다른 구성을 나타내는 도면이다.
도 18 은 도 17 의 제 2 전류 구동 회로의 전압 선택 회로의 구성을 나타내는 도면이다.
도 19 는 본 발명의 일 실시예에 있어서의 제 2 전류 구동 회로의 또 다른 구성을 나타내는 도면이다.
도 20 은 도 19 의 제 2 전류 구동 회로의 전압 선택 회로의 구성을 나타내 는 도면이다.
도 21 은 도 20 의 전압 선택 회로의 동작을 설명하기 위한 도면이다.
도 22 는 본 발명의 일 실시예의 표시 구동 장치의 구성을 나타내는 도면이다.
도 23 은 도 22 의 데이터 드라이버의 구성을 나타내는 도면이다.
도 24 는 본 발명의 표시 장치의 구성을 나타내는 도면이다.
도 25 는 종래의 EL 스토리지 디스플레이 장치의 구성을 나타내는 도면이다.
도 26 은 감마 보정 기능을 구비한 표시 장치의 구성을 나타내는 도면이다.
도 27 은 감마 보정 기능을 구비한 표시 장치의 구성을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 입력 단자 (영상 신호 입력 단자)
2: 출력 단자 (전류 출력 단자)
3: 패널 휘도 조절 신호 입력 단자
10: 제 1 전류 구동 회로
11: 제 2 전류 구동 회로
12: 기준 전류원 회로
13: 디코더
14: 패널 휘도 조절 회로
15: 다출력 커런트 미러 회로
22n∼22n-3: 메모리 셀
24n∼24n-3: 스위치 트랜지스터
26, 27: 트랜지스터 (커런트 미러)
27: 전원 단자
28: 전류원
30: 표시 소자 구동 회로
31: 감마 보정 회로
32: 표시 소자 구동 회로
33: 표시 소자 패널
40: 발광 소자
110: 게이트 전압 제어 회로
111: 디코더
112: 전압 선택 회로
113: 출력 단자
120: 게이트 전압 제어 회로
121: 디코더
122: 전압 선택 회로
200: 표시 패널
201: 데이터 드라이버
202: 주사 드라이버
203: 타이밍 신호 발생 회로
211: 시프트 레지스터
212: 데이터 레지스터
213: 래치 회로
214: 출력 회로
215: 발광 소자 구동 회로
b1, b2, b3: 저항
c1, c2, c3: 저항
A1, A2, …, An: 주사선
Dcona1, Dcona2, …, Dconan: 제어 신호
DDel1, …, DDeln: 제어 신호
DDelb1, …, DDelbn: 제어 신호
DAdd1, DAdd2, DAdd3, …, DAddn: 제어 신호
DAddb1, …, DAddbn: 제어 신호
DR1, DR2: 적색 데이터선
DG1: 녹색 데이터선
DB1, DBm: 청색 데이터선
ER11, ER21, ERn1, ER12, ER22: 적색 표시 셀
EG11, EG21, EGn1: 녹색 표시 셀
EB11, EB21, EB1m, EB2m, EBnm: 청색 표시 셀
IAdd1, IAdd2, IAdd3, …, IAddn: 전류원 (가산용 전류원)
IDel1, IDel2, IDel3, …, IDeln: 전류원 (감산용 전류원)
IOUT: 출력 전류
IOUT1: 제 1 출력 전류
IOUT2: 제 2 출력 전류
IRef: 레퍼런스 전류
INref1, INref2, …, INrefn: 레퍼런스 전류
IPref1, IPref2, …, IPrefn: 레퍼런스 전류
IRef1, IRef2, …, IRefn: 전류원
M0, M1, M2, …, Ml: NMOS 트랜지스터
MAddb1, …, MAddbn: NMOS 트랜지스터
MDelb1, …, MDeln: PMOS 트랜지스터
MPrefa1, MPrefa2, …, MPrefan: PMOS 트랜지스터
MPrefh1, MPrefh2, …, MPrefhn: PMOS 트랜지스터
MNrefa1, MNrefa2, …, MNrefan: NMOS 트랜지스터
MNrefh1, MNrefh2, …, MNrefhn: NMOS 트랜지스터
MRefb1, …, MRefbm: PMOS 트랜지스터
Rconb1, …, Rconbn-1: 저항
RconAdd1, …, RconAddn-1, RconAddn: 저항
RconDel1, …, RconDeln-1: 저항
SW1, SW2, …, SWk: 스위치
SWAdd1, SWAdd2, SWAddn: 스위치
SWAddb1, SWAddb2, SWAddb3, SWAddb4: 스위치
SWconb1, SWconb2, SWconb3, SWconb4, SWconbn-1, SWconbn: 스위치
SWDel1, SWDel2, SWDeln: 스위치
SWDelb1, …, SWDelbn-1, SWDelbn: 스위치
SWAddb1, …, SWAddbn-1, SWAddbn: 스위치
SWRef1, SWRef2, …, SWRefn: 스위치
VCON: 고위측 전위
VPCON1, VPCON2, …, VPCONn: 고위측 전위
VNCON1, VNCON2, …, VNCONn: 저위측 전위
VPref, VPref1, VPref2, …, VPrefn: 게이트 전압
VRCONH1, VRCONH2: 고위측 기준 전위
VRCONL1, VRCONL2: 저위측 기준 전위
본 발명은 발광 소자 구동 회로 및 표시 장치에 관한 것으로, 특히 감마 보정을 실시하는 구동 회로 및 장치에 관한 것이다.
EL (ElectroLuminecence) 스토리지 디바이스로서, 예를 들어 도 25 에 나타내는 바와 같은 구성이 알려져 있다 (후기 특허문헌 1 참조). 도 25 를 참조하면, 이 종래의 EL 스토리지 디바이스는 EL 소자 (40) 와, EL 소자 (40) 에 대응하여 형성된 복수의 메모리 셀 (22) 과, EL 소자 (40) 에 접속된 전류원 (28; 트랜지스터 (26, 27) 로 이루어지는 커런트 미러 회로) 과, 복수의 메모리 셀 (22) 에 대응하여 형성되고, 각각이 대응하는 메모리 셀 (22) 에 접속됨과 동시에, 메모리 셀 (22) 내에 유지되어 있는 신호에 응답하여 전류원 (28) 에서 EL 소자 (40) 로 흐르는 전류를 제어하는 전류 제어 수단 (24; 트랜지스터) 과, EL 소자 (40) 에 의해 요구된 휘도를 나타내는 신호 Bn∼B0 를 메모리 셀 (22) 에 공급하기 위한, 도시되지 않은, 제어 논리 회로, 칼럼 데이터 레지스터, 디스플레이 입력 판독 논리 회로, 로우 스트로브 레지스터 등을 구비하고 있다.
메모리 셀 (22) 내에 유지된 신호에 대응한 전류가 트랜지스터 (24n∼24n-3) 에 흘러, 전류원 (28; 커런트 미러 회로) 의 입력단을 이루는 트랜지스터 (26) 의 드레인에는 트랜지스터 (24n∼24n-3) 에 흐르는 전류가 더하여 합해진 전류가 입력되고, 전류원 (커런트 미러 회로) 의 출력단을 이루는 트랜지스터 (27) 의 드레인으로부터는 입력 전류의 미러 전류가 출력되어 EL 소자 (40) 에 공급된다.
도 25 에 나타내는 구성에서는 입력 데이터 신호와, 출력 전류 (따라서 휘도) 의 관계는 정비례의 관계 (감마값 = 1.0) 에 있다. 이 때문에, 감마값 = 2.2 등의 감마 보정을 실시하기 위해서는 메모리 셀 (22) 에 기억되는 영상 신호에 대하여 감마 보정을 실시해야 한다.
일반적으로, 감마 보정을 실시하는 경우에는 예를 들어 도 26 에 나타내는 바와 같이, 입력 신호 (영상 신호) 와 휘도의 관계를 감마 특성에 맞추기 위한 감마 보정 회로 (31) 가 표시 소자 구동 회로 (32) 의 전단에 형성된다. 감마 보정 회로 (31) 에 의해 감마 보정된 신호가 표시 소자 구동 회로 (32) 에 입력되고, 표시 소자 구동 회로 (32) 로부터 데이터 신호선을 통해 표시 소자 패널 (33) 에 데이터 신호가 공급된다. 그러나, 이러한 구성에서는 감마 보정 회로 (31) 가 필요해지기 때문에, 회로 규모가 커질 뿐만 아니라 표현할 수 있는 계조가 적어진다는 문제점이 있다. 예를 들어, 8 비트 (256 계조) 의 표시 소자 구동 회로 (32) 를 사용하여 감마 특성 (감마값 = 2.2) 을 표현한 경우, 187 계조밖에 실현할 수 없다.
한편, 입력 신호와 같은 계조 (256 계조) 의 감마 보정을 실현하기 위해서는 도 27 에 나타내는 바와 같이, 감마 보정 회로 (31) 및 표시 소자 구동 회로 (32) 는 입력 신호 이상의 계조에 대응가능하게 할 필요가 있다. 이 때문에, 회로 규모가 커진다. 도 27 에 나타내는 예에서는 감마 보정 회로 (31) 및 표시 소자 구동 회로 (32) 모두 512 계조 (9 비트) 에 대응하도록 되어 있다.
[특허문헌 1] 일본 공개특허공보 평2-148687호 (5∼6 페이지, 도 2)
상기한 바와 같이, 종래의 표시 회로에 감마 보정 기능을 형성하는 경우, 회로 규모가 증대된다는 문제점을 갖고 있다. 또한, 입력 신호와 동일한 계조의 감마 보정을 실현하는 경우에도, 회로 규모가 증대된다는 문제점을 갖고 있다.
따라서, 본 발명의 목적은 감마 특성을 실현하는 데에 있어서, 회로 규모를 감축하여 칩 면적을 감축가능하게 하는 구동 회로 및 그 구동 회로를 갖는 표시 장치를 제공하는 데에 있다.
또한 본 발명의 다른 목적은 감마 특성을 유지한 채로, 표시 패널 전체의 휘도를 조절할 수 있게 하는 구동 회로 및 그 구동 회로를 갖는 표시 장치를 제공하는 데에 있다.
본원에서 개시되는 발명은 상기 목적을 달성하기 위해서, 다음과 같은 구성으로 되어 있다.
본 발명은 그 개략을 기술하자면, 기준 전류원 회로에 흐르는 기준 전류를 영상 신호에 기초하여 가변시킴으로써, 발광 소자를 구동하는 회로의 입출력 특성 을, 예를 들어 감마 특성에 근사시켜 최적의 표시를 가능하게 한 것이다. 보다 상세하게는 그 기준 전류는 입력 신호의 단위 변화에 대한 상기 출력 전류의 변화량을 규정하는 것으로, 본 발명의 일 측면에 관한 회로에 있어서, 기준 전류를 생성하는 회로로서, 상기 입력 신호에 기초하여 상기 기준 전류의 값을 가변시키는 기준 전류원 회로와, 상기 기준 전류에 기초하여 상기 입력 신호에 따른 상기 출력 전류를 생성하여 상기 출력 단자로부터 출력하는 출력 전류 생성 회로를 구비하고, 상기 입력 단자에 입력되는 상기 입력 신호와, 상기 출력 단자로부터 출력되는 상기 출력 전류 사이의 입출력 특성이, 미리 정해진 소정 비직선성 특성으로 된다.
본 발명에 있어서, 상기 입력 신호가 디지털 신호이고, 상기 입력 신호의 단위 변화가 상기 디지털 신호의 최하위 비트 (LSB) 의 1 비트 상당분에 대응한다.
본 발명에 있어서, 상기 입력 신호가 디지털 신호이고, 상기 출력 전류 생성 회로는 상기 입력 신호에 대응하는 제 1 출력 전류를, 상기 기준 전류에 기초하여 생성하는 제 1 전류 생성 회로와, 상기 입력 신호에 따른 제 2 출력 전류를, 상기 기준 전류회로와는 다른 전류원에서 생성되는 제 2 전류 생성 회로를 포함하고, 상기 제 1 출력 전류 및 상기 제 2 출력 전류를 합성 (가산 또는 감산) 한 전류가, 상기 출력 전류로서, 상기 출력 단자로부터 출력된다.
본 발명에 있어서, 상기 입력 신호의 최소치로부터 최대치의 범위가, 복수로 구분되고, 하나의 구분의 하나의 단부에서는 상기 제 1 출력 전류는 영으로 되고, 상기 제 2 출력 전류가 상기 출력 전류로 된다.
본 발명에 있어서, 상기 입력 신호의 상기 구분의 시작단 및 종료단의 적어 도 일단에 대응하는 상기 출력 전류의 전류치가, 미리 정해진 비직선성 (non-linearity) 의 입출력 특성의 이론치에 대응하는 전류치로 설정되어 있고, 구분마다, 비직선성의 입출력 특성의 선형 근사가 행해지도록 해도 된다.
본 발명의 다른 측면에 관한 발광 소자 구동 회로는 공급되는 전류에 따라 발광이 제어되는 발광 소자에 대하여, 입력 단자로부터 입력되는 영상 신호를 받아, 상기 영상 신호에 대응하는 전류를 생성하여 출력 단자로부터 출력하는 발광 소자 구동 회로에 있어서, 복수 비트로 이루어지는 상기 영상 신호를 입력하여 디코딩하는 디코더와, 주어진 기준 전류에 기초하여 각각에 흐르는 전류의 값이 규정되는 복수의 전류원과, 상기 디코더의 출력 신호에 기초하여 상기 복수의 전류원과, 전류 출력단 사이의 전류 패스를 각각 온ㆍ오프 제어하는 스위치 회로를 구비하고, 상기 영상 신호의 값에 따른 제 1 출력 전류를 출력하는 제 1 전류 구동 회로와, 상기 영상 신호의 값에 따른 제 2 출력 전류를 출력하는 제 2 전류 구동 회로와, 상기 기준 전류를 출력하는 회로로서, 상기 영상 신호의 값에 기초하여, 출력하는 상기 기준 전류를 가변시키는 기준 전류원 회로를 구비하고, 상기 제 1 및 제 2 전류 구동 회로로부터의 상기 제 1 및 제 2 출력 전류를 합성한 전류가 출력 전류로서 상기 출력 단자로부터 출력되고, 상기 영상 신호의 단위량의 변화에 대응하는 상기 출력 전류의 변화량이 상기 영상 신호에 따라 가변된다.
본 발명의 다른 측면에 관한 발광 소자 구동 회로는 휘도 조정 신호를 사용하여 전류원을 제어함으로써, 발광 소자의 휘도를 조절하는 구성으로 하고 있다. 보다 상세하게는 본 발명에 있어서, 입력되는 제어 신호에 기초하여 제어 전압을 가변으로 생성하는 휘도 조절 회로를 구비하고, 상기 기준 전류원 회로는 상기 제어 전압에 기초하여, 출력하는 기준 전류의 전류치가 가변된다. 본 발명에 있어서, 상기 제 2 전류 구동 회로는 상기 제어 전압에 기초하여, 출력하는 전류의 전류치가 가변된다.
본 발명에 있어서, 상기 제 1 전류 구동 회로는 상기 기준 전류를 입력단으로부터 입력하고, 상기 기준 전류를 되접어 꺾은 전류를, 복수의 출력단으로부터 각각 출력하는 복수 출력형의 커런트 미러 회로와, 상기 영상 신호를 디코더로 디코딩한 신호를, 제어 단자에서 받아, 일단이 상기 커런트 미러 회로의 복수 출력단에 각각 접속되고, 타단이 상기 전류 출력단에 공통으로 접속되어 이루어지는 복수의 스위치 소자를 구비하고 있다.
본 발명에 있어서, 상기 기준 전류원 회로는 제 1 전위에 일단이 공통으로 접속되어 있는 복수의 전류원과, 상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는 기준 전류원 회로용의 디코더와, 상기 복수의 전류원의 출력단에 일단이 각각 접속되고, 타단이 상기 기준 전류를 출력하는 기준 전류 출력단에 공통으로 접속되고, 상기 기준 전류원 회로용의 디코더로부터 출력되는 신호에 기초하여 온ㆍ오프 제어되는 복수의 스위치 소자를 구비한 구성으로 해도 된다.
본 발명에 있어서, 상기 기준 전류원 회로는 제 1 전위에 일단이 접속되고, 각 출력단이 상기 기준 전류를 출력하는 전류 출력단에 접속되어 있는, 1 개 또는 복수의 전류원과, 상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는기준 전류원 회로용의 디코더와, 상기 기준 전류원 회로용의 디코더에서의 디코딩 결과에 기초하여 상기 1 개 또는 복수의 전류원에 바이어스 전압을 공급하는 전압 선택 회로를 구비하고, 상기 전류원은 상기 바이어스 전압에 따라 상기 전류원의 상기 출력단에서의 출력 전류를 가변시키는 구성으로 해도 된다.
본 발명에 있어서, 상기 제 2 전류 구동 회로는 상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는 제 2 전류 구동 회로용의 디코더와, 제 1 전위에 일단이 공통으로 접속되는 제 1 군의 전류원과, 상기 제 1 군의 전류원의 출력단에 일단이 각각 접속되고, 타단이 전류 출력단에 공통으로 접속되어, 상기 제 2 전류 구동 회로용의 디코더로부터의 신호를 제어 단자에서 받아 각각 온ㆍ오프 제어되는 제 1 군의 스위치 소자를 구비한 구성으로 해도 된다.
본 발명에 있어서, 상기 제 2 전류 구동 회로는 제 2 전위에 일단이 공통으로 접속되는 제 2 군의 전류원과, 상기 제 2 군의 전류원의 출력단에 일단이 각각 접속되고, 타단이 전류 출력단에 공통으로 접속되어, 상기 제 2 전류 구동 회로용의 디코더로부터의 신호를 제어 단자에서 받아 각각 온ㆍ오프 제어되는 제 2 군의 스위치 소자를 추가로 구비한 구성으로 해도 된다.
본 발명에 있어서, 상기 제 2 전류 구동 회로는 상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는 제 2 전류 구동 회로용의 디코더와, 제 1 전위에 일단이 접속되고, 각 출력단이 상기 제 2 출력 전류를 출력하는 전류 출력단에 접속되어 있는 1 개 또는 복수의 전류원과, 상기 제 2 전류 구동 회로용의 디코더에서의 디코딩 결과에 기초하여 상기 1 개 또는 복수의 전류원에 바이어스 전압을 공급하는 전압 선택 회로를 구비하고, 상기 전류원은 상기 바이어스 전압에 따 라 상기 전류원의 상기 출력단으로부터의 출력 전류를 가변시키는 구성으로 해도 된다.
본 발명에 있어서, 상기 휘도 조절 회로에서 출력되는 상기 제어 전압이, 상기 제 2 전류 구동 회로의 상기 제 1 전위 및/또는 상기 제 2 전위로서 공급된다.
발명을 실시하기 위한 최선의 형태
본 발명에 관해서 첨부 도면을 참조하여 상세히 설명한다. 우선, 도 24 를 참조하여 본 발명의 일 실시형태에 관한 표시 장치의 전체 구성에 관해서 개략적으로 설명한다. 도 24 에 나타내는 바와 같이, 본 발명의 일 실시형태에 관한 표시 장치는 입력 신호 (영상 신호) 를 입력하여 표시 패널의 표시 소자를 전류 구동하는 표시 소자 구동 회로 (30) 내에 감마 보정 기능을 구비하고 있다. 본 발명의 일 실시형태에 따른 표시 장치는 이러한 구성에 의해, 도 26, 도 27 등에 나타낸 종래의 구성과 비교하여 집적화하였을 때의 회로 면적, 칩 면적을 삭감가능하게 하고 있다. 또한, 표시 소자 구동 회로 (30) 는 256 계조 (8 비트) 대응으로 되고, 256 계조의 입력 신호를 표시 소자 패널 (33) 에 출력할 수 있는 것도 본 발명의 특징 중 하나이다. 도 27 에 나타낸 종래의 구성과 같이, 512 계조 (9 비트) 대응의 감마 보정 회로와 9 비트 대응의 표시 소자 구동 회로를 필요로 하지 않는다.
본 발명의 일 실시형태에 관한 표시 장치 구동 장치는 주어진 기준 전류 (IREF) 에 기초하여, 출력하는 전류의 값이 규정되는 복수의 전류원 (도 1 의 M0, M 1 ∼Mk) 과 영상 신호에 기초하여, 상기 복수의 전류원 (도 1의 M1∼Mk) 과 전류 출력단자 (2) 사이의 전류 패스를 온ㆍ오프 제어하는 스위치 회로 (SW1∼SWk) 를 구비하고, 영상 신호의 값 (계조) 에 따른 제 1 출력 전류 (IOUT1) 를 출력하는 제 1 전류 구동 회로 (10) 와, 영상 신호 (계조, 구분) 에 따른 제 2 출력 전류 (IOUT2) 를 출력하는 제 2 전류 구동 회로 (11) 와, 기준 전류 (IREF) 를 생성하는 전류원을 갖고, 기준 전류 (IREF) 를, 영상 신호 (계조, 구분) 의 값에 기초하여 가변 제어시키는 기준 전류원 회로 (12) 를 구비하고, 제 1 및 제 2 전류 구동 회로로부터의 제 1 출력 전류 (IOUT1) 및 제 2 출력 전류 (IOUT2) 를 합성한 전류가, 출력 단자 (2) 로부터 출력 전류 (IOUT) 로서 출력된다. 영상 신호의 단위량의 변화에 대응하는 출력 전류 (IOUT) 의 변화량은 상기 영상 신호의 값에 따라 가변되고, 상기 영상 신호에 대한 출력 전류의 입출력 특성은 원하는 특성을 갖는다.
본 발명의 일 실시형태에 의하면, 영상 신호에 따른 구동 전류를 출력하기 위한 기준 전류 (IREF) 를 영상 신호 (계조) 의 값에 따라 적절히 변경함으로써, 표시 소자 구동 회로의 출력 전류의 증가분 (LSB (Least Significant Bit) 단위에서의 변화량) 을 가변시킴으로써, 감마값 = 2.2 등의 감마 특성을 구분 선형 근사시킬 수 있다. 또한, 입력되는 패널 휘도 조절 신호에 기초하여 기준 전류 (IREF) 및/또는 제 2 출력 전류 (IOUT2) 를 가변시킴으로써, 표시 패널 전체의 휘도를 가변 제어할 수 있다. 이하 실시예에 따라 설명한다.
[실시예]
도면 1 은 본 발명의 일 실시예의 발광 소자 구동 회로의 회로 구성을 나타내는 도면이다. 또, 이하의 실시예에서 나타내는 발광 소자 구동 회로는 표시 패널의 발광 소자에 대하여, 출력 전류 I0UT (흡입 전류) 를 공급하는 흡입 전류형의 전류 구동 회로이다. 또한, 이하의 실시예에서는 발광 소자는 EL 소자 등, 휘도가 발광 소자에 공급되는 구동 전류의 전류치에 비례하는 것으로 한다.
도 1 을 참조하면, 본 실시예의 발광 소자 구동 회로는 디지털 신호로 이루어지는 영상 신호의 값 (계조) 에 대응한 구동 전류를 생성 출력하는 제 1 전류 구동 회로 (10) 와, 영상 신호의 값 (계조) 에 대응한 구동 전류를 생성 출력하는 제 2 전류 구동 회로 (11) 와, 기준 전류원 회로 (12) 와, 패널 휘도 조절 회로 (14) 를 구비하고, 영상 신호를 디코딩하여 디코딩 결과를 제 1 전류 구동 회로 (10) 에 공급하는 디코더 (13) 를 구비하고 있다. 2k (k 는 2 이상의 소정 양의 정수) 계조인 경우, 영상 신호는 k 비트 신호로 이루어진다.
기준 전류원 회로 (12) 는 영상 신호를 입력하고, 패널 휘도 조절 회로 (14) 로부터 출력되는 제어 전위 (VCON) 를 입력하고, 입력된 영상 신호에 따른 레퍼런스 전류 (IRef) 를 생성하여 출력한다. 기준 전류원 회로 (12) 로부터 출력되는 레 퍼런스 전류 (IRef) 는 제어 전위 (VCON) 에 의해서도 가변된다.
제 1 전류 구동 회로 (10) 는 입력 단자 (1) 로부터 디지털 영상 신호를 입력하는 디코더 (13) 로부터의 출력 신호에 기초하여 각각 온ㆍ오프 제어되는 복수개 (k 개) 의 스위치 (SW1∼SWk) 에 의해, 기준 전류원 회로 (12) 로부터의 레퍼런스 전류 (IRef) 에 대하여, 복수의 전류원 (M1∼Mk) 과 출력 단자 (2) 사이의 전류 패스를 각각 온ㆍ오프함으로써, 영상 신호의 하위 비트에 대응한 제 1 출력 전류 (IOUT1) 를 출력한다. 예를 들어 영상 신호가 모두 "0" 일 때에는 스위치 (SW1 ∼SWk) 는 전부 오프 상태로 되고, 제 1 출력 전류 (IOUT1) 는 0 으로 된다.
제 2 전류 구동 회로 (11) 는 영상 신호를 입력하고, 패널 휘도 조절 회로 (14) 로부터의 제어 전위 (VCON) 를 입력하고, 영상 신호 및 제어 전위 (VCON) 에 따라 가변되는 제 2 출력 전류 (IOUT2) 를 출력한다. 또, 제 2 전류 구동 회로 (11) 도 후술하는 바와 같이, 영상 신호를 디코딩하는 디코더, 스위치, 복수의 전류원을 구비하여 구성된다.
제 1 전류 구동 회로 (10) 로부터 출력 전류 (IOUT1) 와 제 2 전류 구동 회로 (11) 로부터의 출력 전류 (IOUT2) 를 합성한 전류 (전류합) 가, 출력 단자 (2) 로부터, 도시하지 않은 EL 소자 등의 발광 소자를 구동하기 위한 출력 전류 (IOUT) 로서 도시하지 않은 데이터 라인에 출력된다.
본 실시예에 있어서, 기준 전류원 회로 (12) 로부터 출력되는 레퍼런스 전류 (IRef) 는 디지털 영상 신호가 1 LSB (Least Significant Bit) 분 변화하였을 때의 출력 전류의 변화량을 결정하고 있다. 기준 전류원 회로 (12) 에 있어서, 레퍼런스 전류 (IRef) 는 영상 신호, 및 패널 휘도 조절 회로 (14) 로부터의 제어 전위 (VCON) 에 의해 가변으로 제어된다. 이러한 구성은 본 발명의 특징 중 하나이다. 레퍼런스 전류 (IRef) 의 전류치가 큰 경우에는 영상 신호가 1 LSB 변화하였을 때의 출력 전류 (IOUT) 의 변화량 (양자화 단계) 은 커지고, 레퍼런스 전류 (IRef) 의 전류치가 작은 경우에는 영상 신호가 1 LSB 변화하였을 때의 출력 전류 (IOUT) 의 변화량은 작아진다.
도 1 을 참조하여 제 1 전류 구동 회로 (10) 에 관해서 그 구성을 더욱 상세하게 설명하면, 출력 단자 (2) 에 일단이 공통으로 접속되고, 디코더 (13) 로부터의 디코딩 결과 신호를 각각 제어 단자에 입력하여 각각 온ㆍ오프 제어되는 k 개의 스위치 (SW1∼SWk) 를 구비하고, k 개의 스위치 (SW1∼SWk) 의 타단은 각각 대응하는 NMOS 트랜지스터 (M1∼Mk) 의 드레인에 접속되어 있다. 소스가 접지되고, 드레인과 게이트가 접속되어, 기준 전류원 회로 (12) 의 출력단에 접속된 NMOS 트랜지스터 (M0) 와, 각각의 소스가 접지되고, 각각의 게이트가 NMOS 트랜지스터 (M0) 의 게이트와 드레인의 접속점에 공통으로 접속된 NMOS 트랜지스터 (M1∼Mk) 는 다출력 형의 커런트 미러 회로 (15) 를 구성하고 있다. 레퍼런스 전류 (IRef) 는 다출력형의 커런트 미러 회로 (15; M0∼Mk) 의 입력측의 트랜지스터 (M0) 에 입력되고, 제 1 전류 구동 회로 (10) 의 전류원 (M1∼Mk) 으로부터 미러 전류가 각각 출력된다. NMOS 트랜지스터 (M1∼Mk) 의 W/L 비 (게이트 폭/게이트 길이의 비, 「애스펙트비」 라고도 한다) 는 NMOS 트랜지스터 (M0) 의 W/L 비의 20, 21, …, 2(k-1) 배로 되고, 각각의 전류 구동 능력도 W/L 비에 대응하여 20, 21, …, 2(k-1) 배로 되어, 대응하는 스위치가 온으로 된 NMOS 트랜지스터 (M1∼Mk) 의 드레인으로부터는 각각, NMOS 트랜지스터 (M0) 의 드레인 전류 (레퍼런스 전류 (IRef)) 의 20 (= 1), 21 (= 2), …, 2(k-1) 배로 가중된 전류 (흡입 전류) 가 미러 전류로서 출력된다.
제 1 전류 구동 회로 (10) 로부터의 출력 전류 (IOUT1) 는 2k 계조 (영상 신호는 k 비트) 의 전류에 대응시킬 수 있다. 또는 영상 신호의 최소치와 최대치를 몇개로 구분한 각 구간 (구분) 마다, 가변 제어하도록 해도 된다. 예를 들어 64 계조 (영상 신호는 6 비트) 의 발광 소자 구동 회로에 있어서, 영상 신호의 최대 진폭 (64 계조) 을 등간격으로 4 구간으로 분할하여, 각 구간의 단부에서의 출력 신호를 감마 특성과 일치시키는 구분 선형 근사를 실시하는 것으로 하면, 64 계조 / 4 구간 = 16 계조 (4 비트), 즉 하위 4 비트분의 전류의 제어를 제 1 전류 구 동 회로 (10) 에서 맡는다. 또, 제 1 전류 구동 회로 (10) 에서 맡는 계조수가 2 의 멱승 (2i) 인 경우에는 도 1 의 디코더 (13) 는 필요없어지고, 입력 단자 (1) 로부터 입력되는 바이너리의 영상 신호의 하위 비트 (i 비트) 가 각각, 스위치 (SW1∼SWi) 의 제어 단자에 공급된다.
제 1 전류 구동 회로 (10) 에서 맡는 계조수가 2 의 멱승과 다른 값인 경우에는 디코더 (13) 를 사용하여 디코딩하고 스위치 (SW1∼SWk) 를 온ㆍ오프 제어할 필요가 있다. 또는 NMOS 트랜지스터 (M1∼Mk) 의 W/L 비를 동일하게 하여, 가중을 실시하지 않는 구성인 경우에는 바이너리값의 영상 신호의 하위 비트 신호를 디코더 (13) 를 사용하여 디코딩하고 스위치 (SW1∼SWk) 를 온ㆍ오프 제어할 필요가 있다. 즉, 영상 신호의 하위 i 비트에 대응하여, 제 1 전류 구동 회로 (10) 에서는 NMOS 트랜지스터 전류원을 2i 개 구비하고, 2i 개의 전류원에 대응하여 2i 개의 스위치 (SW1∼SW2i) 를 구비하고, 디코더 (13) 는 영상 신호의 하위 i 비트를 디코딩하여 영상 신호의 하위 i 비트의 값에 대응한 개수의 전류원을 출력 단자 (2) 에 접속시키도록, 스위치 (SW1∼SW2i) 를 온ㆍ오프 제어하도록 해도 된다.
제 2 전류 구동 회로 (11) 는 영상 신호 (2k 계조) 에 대응하여 발광 소자 구동 회로의 제 2 출력 전류 (IOUT2) 를 출력한다. 제 1 전류 구동 회로 (10) 로 부터의 제 1 출력 전류 (IOUT1) 와, 제 2 전류 구동 회로 (11) 로부터의 제 2 출력 전류 (IOUT2) 의 전류합이，출력 단자 (2) 로부터의 출력 전류 (IOUT) 가 된다. 즉, 본 실시예에서는 제 2 전류 구동 회로 (11) 의 출력 전류 (IOUT2) 에 대하여, 제 1 전류 구동 회로 (10) 의 출력 전류 (IOUT1) 를 합성함으로써, 원하는 출력 전류 (IOUT) 를 얻을 수 있고, 출력 단자 (2) 로부터의 출력 전류 (IOUT) 의 감마 특성으로의 양호한 구분 선형 (piece wise linear) 근사를 실현하고 있다. 영상 신호의 최소치 (계조 0) 로부터 최대치 (예를 들어 2k 계조) 의 범위가 복수로 구분되고, 하나의 구분의 하나의 단부에서는 제 1 출력 전류 (IOUT1) 는 영으로 되어, 제 2 출력 전류 (IOUT2) 가 출력 전류 (IOUT) 를 담당하는 구성으로 해도 된다.
또한, 패널 휘도 조절 회로 (14) 에 입력되는 패널 휘도 조절 신호는 기준 전류 (IRef), 제 2 전류 구동 회로 (11) 의 전류량을 변화시킴으로써, 도시되지 않은 발광 소자가, 최적의 휘도로 발광하도록 조절하는 제어를 실시하기 위한 것이다. 또, 도면 1 에 나타내는 예에서는 출력 단자 (2) 로부터의 출력 전류 (IOUT) 는 흡입 전류 (sink current) 로서 출력하는 구성이라고 되어 있지만, 토출 전류 (source current) 로서 구성해도 되는 것은 물론이다. 이 경우, 제 1 전류 구동 회로 (10) 의 전류원을 구성하는 커런트 미러 회로 (15) 는 NMOS 트랜지스터 대신에, PMOS 트랜지스터 (PMOS 전류원) 로 구성되고, 제 2 전류 구동 회로 (11) 의 전류원도 PMOS 전류원으로 구성되고, 기준 전류원 회로 (12) 의 전류원은 NMOS 전류원으로 구성된다.
도 2 및 도 3 은 도 1 에 나타낸 기본 전류원 회로 (12) 를 구성하는 전류원 (토출 전류 출력형 전류원) 의 일례를 각각 나타내는 도면이고, PM0S 트랜지스터로 구성한 예 (「PM0S 전류원」이라고도 한다) 를 나타내는 도면이다. 또한 도 4, 도 5 는 NMOS 트랜지스터로 구성한 예 (「NMOS 전류원」이라고도 한다) 를 나타내는 도면이다. 본 실시예에서, PMOS 전류원은 도 2 또는 도 3 에 나타내는 구성에 대응하고, NMOS 전류원은 도 4 또는 도 5 에 나타내는 구성에 대응하는 것으로 한다.
도 2 에 나타내는 회로 구성에서는 다른 전류를 출력하는 복수의 전류원을 구성하는 복수의 트랜지스터의 게이트에 부여하는 바이어스 전압을 상이하게 한 것이다. 또한 도 3 에 나타내는 회로 구성에서는 다른 전류를 출력하는 복수의 전류원을 구성하는 복수의 트랜지스터의 게이트에 부여하는 바이어스를 일정하게 하고, W/L 비를 상이하게 함으로써, 다른 출력 전류를 얻도록 한 것이다.
보다 상세하게는 도 2 를 참조하면, PMOS 전류원을 이루는 각 트랜지스터 (MPrefa1∼MPrefan) 의 게이트 전압 (VPref1∼VPrefn; 바이어스 전압) 을 제어함으로써, 각각의 전류원 트랜지스터에 흐르는 전류 (IPref1∼IPrefn) 를 변화시킨다. 도 4 에 나타내는 구성도, NMOS 와 극성이 상이한 것 이외에는 동일하다. 한편, 도 3 에 나타내는 구성에서는 PMOS 전류원를 이루는 각 트랜지스터 (MPrefh1∼MPrefhn) 의 게 이트 전압 (VPref) 을 공통으로 하여, 트랜지스터 (MPrefh1∼MPrefhn) 의 W/L 비를 조절함으로써, 트랜지스터 (MPrefh1∼MPrefhn) 에 흐르는 전류 (IPref1∼IPrefn ) 를 가변시키고 있다. 도 5 에 나타내는 구성도 동일하다.
도 2 및 도 3 에 있어서, PMOS 트랜지스터의 소스 전위 (VPCON1∼VPCONn) 를 가변시킴으로써, 복수의 트랜지스터 (전류원) 에 흐르는 전류 (Ipref1∼IPrefn) 를 가변시킬 수 있다.
또한 도 4 및 도 5 에 있어서, NMOS 트랜지스터의 소스 전위 (VNCON1∼VNCONn) 를 가변시킴으로써, 복수의 트랜지스터 (전류원) 에 흐르는 전류 (INref1∼INrefn) 를 가변시킬 수 있다.
도 2 및 도 3 의 PMOS 전류원의 소스 전위 (VPCON), 도 4 및 도 5 의 NMOS 전류원 소스 전위 (VNCON) 는 패널 휘도 조절 회로 (14; 도 1 참조) 로부터 출력되는 제어 전위 (VCON) 에 대응하고 있다. 발광 소자는 발광 소자에 흐르는 전류량에 비례하여 휘도가 변화한다. 이 때문에, 제어 전위 (VPCON, VNCON) 의 전압을 제어함으로써, 표시 패널 전체의 휘도를 조절할 수 있다.
도 1 의 기준 전류원 회로 (12) 의 전류원으로서, 예를 들어 도 2 또는 도 3 의 PMOS 전류원이 사용되고, 영상 신호에 기초하여 스위치로 전류원 (IPref1∼IPrefn) 을 선택하고, 선택된 전류원의 전류를 기준 전류 (IRef) 로서 출력하고 있다. 제 2 전류 구동 회로 (11) 의 전류원으로서, 도 4 또는 도 5 의 NMOS 전류원이 사용되고, 영상 신호에 기초하여 스위치로 전류원 (INref1∼INrefn) 을 선택하고, 선택된 전류원의 전류를 IOUT2 로서 출력한다. 또, 제 2 전류 구동 회로 (11), 기준 전류원 회로 (12) 의 구성의 구체예에 관해서는 뒤에서 상세히 기술한다.
다음에, 64 계조의 발광 소자 구동 회로에서, 64 계조를 등간격으로 4 구분으로 분할한 경우의 발광 소자 구동 회로의 전류 제어에 관해서 설명한다. 이하에 설명하는 예에서는 감마값 = 2.2, 영상 신호가 64 계조일 때에, 발광 소자 구동 회로는 64uA 의 전류를 출력하는 사양으로 한다.
도 6 에서, 그래프 a 는 감마 곡선 (감마값 = 2.2) 을 나타내고, 그래프 b 는 본 발명에 의한 64 계조의 발광 소자 구동 회로의 입출력 특성 (구분 선형 근사 특성) 의 일례를 나타낸다. 도 6 에 나타내는 바와 같이, 본 발명에 의한 64 계조 (0∼63 계조) 의 발광 소자 구동 회로의 입출력 특성 b 는 계조 0∼15, 16∼31, 32∼47, 48∼63 의 계 4 개의 구분에 있어서의, 각 구분의 시작단과 종료단에 있어서의 출력 전류 (IOUT) 가, 감마 곡선의 값 (γ= 2.2) 과 일치하도록 설정되어 있고, 각 구분 사이에서, 기준 전류 (IRef) 의 값을 가변 제어함으로써, 1 개의 계조 (영상 신호의 1 LSB) 의 변화에 대한 출력 전류의 변화 (구배) 가 다르고, 구분 선형 근사를 실현하고 있다. 또한, 구분 1 의 계조 (15) 에서의 출력 전류, 구 분 2 의 계조 (16) 에서의 출력 전류 등, 구분 사이의 출력 전류도, 연속적으로 추이하고 있어, 양호한 근사를 실현하고 있다. 또, 감마 곡선 a (γ= 2.2) 은 본 발명에 의한 근사 b 에 대하여, 각 구간에서 아래로 볼록한 곡선으로 되어 있다. 도 6 에서는 간단하게 하기 위해 64 계조를 등간격의 4 개의 구분으로 분할한 예가 나타나 있는데, 구분수를 증대시킴으로써 감마 특성의 근사 정밀도가 향상된다.
도 7 은 도 1 의 패널의 휘도 조절 신호를 사용하여 기준 전류 (IRef) 의 값을 변화시켰을 때의 발광 소자 구동 회로 (64 계조) 의 입출력 특성을 나타낸다. 즉, 패널 휘도 조절 회로 (14) 로부터 출력되는 제어 전위 (VCON) 에 의해, 기준 전류원 회로 (12) 의 전류원 (도 2 또는 도 3 참조) 의 전위를 가변시킴으로써, 기준 전류원 회로 (12) 로부터 출력되는 기준 전류 (IRef) 를 예를 들어 감마값 = 2.2 의 1.2 배, 또는 0.8 배의 특성으로 가변시킨다. 이 결과, 영상 신호에 따른 원하는 출력 전류 특성을 얻을 수 있다. 또한, 기준 전류원 회로 (12) 의 제어와 더불어, 제 2 전류 구동 회로 (11) 로부터 출력되는 제 2 출력 전류 (IOUT2) 를, 패널 휘도 조절 회로 (14) 로부터 출력되는 제어 전위 (VCON) 에 의해서 가변시킴으로써, 감마값 = 2.2 의 특성의 1.2 배, 또는 0.8 배의 특성으로 가변시키도록 조정해도 된다.
제어 전위 (VCON) 에 의한 전류 제어의 동작 원리를 개략적으로 설명해 둔다. 제어 전위 (VCON; 따라서 도 2, 도 3 의 소스 전위 (VPCON), 도 4, 도 5 의 소스 전위 (VNCON)) 를 가변시키면, 도 2 내지 도 5 에 나타내는 MOS 트랜지스터 (전류원) 의 게이트ㆍ소스간 전압 (VGS) 이 가변되어, 드레인ㆍ소스 전류 (IDS) 의 값이 가변되고, 그럼으로써, 기준 전류 (IRef), 제 2 전류 구동 회로 (11) 로부터 출력되는 제 2 출력 전류 (IOUT2) 의 전류치를 가변시킬 수 있다.
발광 소자는 발광 소자에 흐르는 전류에 비례하여 휘도가 변화되기 때문에, 기준 전류 (IRef) 및 제 2 전류 구동 회로 (11) 로부터의 출력 (IOUT2) 을 변화시킴으로써, 표시 패널 (도 24 의 33 참조) 전체의 휘도를 조절할 수 있다.
본 실시예에서는 패널의 휘도 조절은 제어 신호 입력 단자 (3) 로부터 입력되는 패널 휘도 조절 신호에 의해 행해진다. 즉, 패널 휘도 조절 회로 (14) 는 제어 신호 입력 단자 (3) 로부터 입력되는 패널 휘도 조절 신호에 기초하여 제어 전위 (VCON) 를 가변 제어하고, 기준 전류원 회로 (12) 의 전위 (VPCON), 제 2 전류 구동 회로 (11) 의 전위 (VNCON) 를 원하는 전압으로 조절한다. 이러한 구성에 의해, 본 실시예에 의하면, 감마 특성을 유지한 채로, 표시 패널 전체의 휘도 조절을 실시하는 것이 가능하다. 즉, 본 실시예의 발광 소자 구동 회로는 패널의 휘도 조절을 실시하는 동시에 감마 보정을 실시한다.
다음에, 도 1 에 나타낸 본 실시예의 기준 전류원 회로 (12) 의 몇가지 구성예에 관해서 설명한다. 도 8 은 도 1 에 나타낸 기준 전류원 회로 (12) 의 구성의 일례를 나타내는 도면이다. 도 8 을 참조하면, 기준 전류원 회로 (12) 는 n 개의 PMOS 전류원 (IRef1∼IRefn) 을 갖고, 스위치 (SWRef1∼SWRefn ) 에 의해 전류원 (IRef1∼IRefn) 을 선택하여 출력 전류 (IRef) 의 값을 가변 제어하고 있다. 또, 도 8 의 전류원 (IRef1∼IRefn) 은 도 2 의 PMOS 전류원 트랜지스터 (Mprefa1 ∼Mprefan), 도 3 의 PMOS 전류원 트랜지스터 (MPrefh1∼MPrefhn) 에 대응하고 있다.
디코더 (121) 는 영상 신호를 디코딩하여 제어 신호 (Dcona1∼Dconan) 를 출력한다. 스위치 (SWRef1∼SWRefn) 는 PMOS 전류원 (IRef1∼IRefn ) 의 출력단에 일단이 접속되고 타단이 공통 접속되어, 제어 단자에 디코더 (121) 로부터의 제어 신호 (Dcona1∼Dconan) 를 입력한다. 스위치 (SWRef1∼SWRefn) 의 공통 접속점은 기준 전류 (IRef) 의 출력 단자에 접속되어 있다. PMOS 전류원 (IRef1∼IRefn) 의 각각의 전류치는 미리 정해진 소정의 가중이 이루어져 있고, 스위치 (SWRef1∼SWRefn) 에 의해 선택되는 전류원 (IRef1∼IRefn) 에 의해 기준 전류 (IRef) 의 전류치가 가변된다.
전술한 바와 같이, 기준 전류원 회로 (12) 로부터 출력되는 기준 전류 (IRef) 는 디지털 영상 신호가 1 LSB 분 변화되었을 때의 출력 전류의 변화량 (단위 변화량) 을 결정하고 있고, 기준 전류 (IRef) 를 가변시킴으로써, 1 LSB 당 변화되는 전류량을 영상 신호의 값 (계조) 에 따라 변화시킬 수 있다. 각 구분에 따라, 영상 신호의 1LSB 당 변화되는 전류량을 가변시켜 (입출력 특성을 가변시켜), 각 구 분마다 임의의 비직선성을 실현시킬 수 있다. 감마 특성은 계조가 낮을수록 곡선성이 강하고, 계조가 높아짐에 따라서 직선성이 증가하는 경향이 있는 점에서 기준 전류원 회로 (12) 에 입력되는 영상 신호로서는 제 1 전류원 회로 (10) 에 입력되는 영상 신호 (전체 비트) 가 사용된다. 즉, 기준 전류원 회로 (12) 에서는 전체 계조 (2k) 에 대응하는 k 비트의 영상 신호의 모든 비트를 사용하여 제어된다. 또는 변형예로서, k 비트의 영상 신호의 소정수의 비트를 입력해도 된다.
기준 전류원 회로 (12) 에, n 개의 PMOS 전류원 (IRef1∼IRefn) 을 구비한 것에 의해, 2k 계조를 n 구간 이상으로 분할할 수 있다. 또, 미리 영상 신호에 대응하여 발광 소자에 흐르게 하는 전류치를 알고 있기 때문에, 영상 신호에 따라, 필요한 전류가 발광 소자 구동 회로에서 출력되도록, n 개의 PMOS 전류원 (IRef1∼IRefn) 의 전류의 가중이 설정된다.
도 9 는 64 계조 (6 비트) 의 영상 신호에 대하여, 4 개의 전류원 (도 8 의 n = 4) 으로 구성되는 기준 전류원 회로 (12) 의 전류원을 구동하기 위한 디코더 (121; 도 8 참조) 의 동작을, 영상 신호와 제어 신호 (Dcona1∼Dcona4) 의 대응 (진리값 표) 으로 나타낸 도면이다. 도 9 에서, 숫자의 1, 0 은 각각 스위치의 온, 오프를 나타낸다. 도 9 에 나타내는 바와 같이,
영상 신호가 0∼15 인 구분 1 에서는 제어 신호 (Dcona1) 가 "1" 로 되어, 스 위치 (SWref1) 가 온되고, 기준 전류 IRef = IRef1 이 된다.
영상 신호가 16∼31 인 구분 2 에서는 제어 신호 (Dcona2) 가 "1" 로 되어, 스위치 (SWref2) 가 온되고, 기준 전류 IRef = IRef2 가 된다.
영상 신호가 32∼47 인 구분 3 에서는 제어 신호 (Dcona3) 가 "1" 로 되어, 스위치 (SWref3) 가 온되고, 기준 전류 IRef = IRef3 이 된다.
영상 신호가 48∼63 인 구분 4 에서는 제어 신호 (Dcona4) 가 "1" 로 되어, 스위치 (SWref4) 가 온되고, 기준 전류 IRef = IRef4 가 된다.
도 9 에 나타낸 예는 64 계조를 등간격으로 4 개의 구간으로 나눈 경우의 예이지만, 본 발명에 있어서, 전체 계조를 분할하는 구분의 수 및 구분의 간격은 필요에 따라 적절히 변경된다. 또한, 도 9 에 나타낸 예에서는 어느 구분에 있어서, 4 개의 전류원 중, 선택되는 전류원은 1 개로 되어 있지만, 복수의 전류원을 선택하는 구성으로 해도 된다.
도 10 은 도 1 의 기준 전류원 회로 (12) 의 다른 구성예를 나타내는 도면이다. 도 10 을 참조하면, 기준 전류원 회로 (12) 는 1 개 이상의 PMOS 트랜지스터 (MRefb1∼MRefbn; PMOS 전류원) 에 의해 구성되고, PMOS 트랜지스터 (MRefb1 ∼MRefbn) 의 게이트 전압 (바이어스 전압) 을 제어함으로써, 기준 전류원 회로 (12) 의 출력 전류 (IRef) 를 제어한다.
PMOS 트랜지스터 (MRefb1∼MRefbn) 의 게이트 전압은 전압 선택 회로 (122) 로부터 출력되는 제어 신호 (Dconb1∼Dconbn) 의 전압으로 설정된다. 전압 선택 회로 (122) 는 영상 신호를 입력으로 하는 디코더 (121) 로부터 출력되는 디코드 신호에 기초하여 제어 신호 (Dconb1∼Dconbn) 의 전압을 결정한다. 디코더 (121) 와 전압 선택 회로 (122) 는 입력한 영상 신호에 기초하여 게이트 전압을 제어하는 게이트 전압 제어 회로 (120) 를 구성하고 있다.
도 11 은 도 10 의 전압 선택 회로 (122) 의 구성의 일례를 나타내는 도면이다. 도 11 를 참조하면, 전압 선택 회로 (122) 는 고위측 기준 전위 (VRCONH1) 와 저위측 기준 전위 (VRCONL1) 사이에 직렬 형태로 접속된 저항 (Rconb1∼Rconbn-1) 으로 이루어지는 저항 스트링과, 기준 전위 (VRC0NH1 및 VRC0NL1), 저항 (Rconb1∼Rconbn-1) 의 접속점 (탭) 과, 출력 단자 (Dconb1∼Dconbn) 사이에 접속되고, 디코더 (121) 로부터의 출력 신호를 제어 단자에 입력하는 스위치 (SWconb1∼SWconbn) 를 구비하여 스위치 (SWconb1∼SWconbn) 를 각각 온, 오프함으로써, 기준 전류원 회로 (12) 의 전류원 트랜지스터에 필요한 게이트 전압을 선택하여 출력 단자 (Dconb1∼Dconbn) 로부터 출력한다.
도 12 는 도 11 의 전압 선택 회로 (122) 에 있어서, 64 계조를 등간격으로 4 개의 구간으로 분할한 구성의 일례를 나타내는 도면이다. 도 12 에 나타내는 구성은 도 11 에 있어서, n 개의 스위치 (SWconb1∼SWconbn) 를 4개의 스위치 (SWconb1 ∼SWconb4) 로 하고, 저항 스트링을 저항 (b1, b2, b3) 으로 구성한 것이다. 저항 (b1, b2, b3) 으로 이루어지는 저항 스트링의 탭은 고위측 기준 전위 (VRCONH1), 및 저위측 기준 전위 (VRCONL1), 저항 (b1 과 b2) 의 접속점, 저항 (b2 와 b3) 의 접속점의 계 4 개로 되어, 4 개의 탭과 출력 단자 (Dconb1) 사이에 4 개의 스위치 (SWconb1∼SWconb4) 로 이루어지는 선택 회로가 삽입되고, 선택 회로는 디코더 (121) 로부터의 디코드 신호에 기초하여 4 개의 전위 중 어느 하나를 선택하여 출력 단자 (Dconb1) 에 출력한다.
도 13 은 도 12 의 전압 선택 회로 (122) 의 동작의 일례 (진리값 표) 를 나타내는 도면이다. 도 13 의 진리값 표는 도 10 의 기준 전류원 회로 (12) 의 전류원으로서, 1 개의 트랜지스터 (도 10 의 PMOS 트랜지스터 (MRefb1)) 로 구성한 경우에 대응한다.
도 12 및 도 13 을 참조하면, 64 계조 (0∼63) 를 4 개의 등간격으로 분할한 4 개의 구분 중, 구분 1 에서는 스위치 (SWconb1) 가 온으로 되고, 전압 선택 회로 (122) 의 출력 단자 (Dconb1) 로부터 출력되는 전압은 VRC0NH1 로 된다.
구분 2 에서는 스위치 (SWconb2) 만 온으로 되고, 전압 선택 회로 (122) 의 출력 단자 (Dconb1) 로부터 출력되는 전압은 고위측 기준 전위 (VRC0NH1) 와 저위측 기 준 전위 (VRC0NL1) 사이의 전위차를, 저항치 (b1) 와 저항치 (b2 + b3) 로 분압한 전압이고, 다음식 (7) 로 주어진다.
Dconb1 = VRCONL1 + (VRCONH1 - VRCONL1) ×(b2 + b3) / (b1 + b2 + b3)
= {VRCONH1 ×(b2 + b3) + VRCONL1 ×b1} / (b1 + b2 + b3) …(7)
구분 3 에서는 스위치 (SWconb3) 만 온으로 되고, 전압 선택 회로 (122) 의 출력 단자 (Dconb1) 로부터 출력되는 전압은 고위측 기준 전위 (VRCONH1) 와 저위측 기준 전위 (VRCONL1) 사이의 전위차를, 저항치 (b1 + b2) 와 저항치 (b3) 로 분압한 전압이고, 다음식 (8) 로 주어진다.
Dconb1 = VRCONL1 + (VRCONH1 - VRCONL1) ×b3 / (b1 + b2 + b3)
= {VRCONH1 ×b3 + VRCONL1 ×(b1 + b2) / (b1 + b2 + b3) …(8)
구분 4 에서는 스위치 (SWconb4) 만 온으로 되고, 전압 선택 회로 (122) 의 출력 단자 (Dconb1) 로부터 출력되는 전압은 저위측 기준 전위 (VRC0NL1) 로 주어진다.
도 11 및 도 12 에서는 전압 선택 회로 (122) 로서, 저항 스트링의 탭 전압을, 선택 회로를 구성하는 스위치로 선택하여 출력하는 구성에 관해서 설명하였지만, 본 발명은 이러한 구성에만 한정되는 것은 아니다. 예를 들어 도시하지 않은 메모리에 전압치의 데이터를 기억시켜 두고, 영상 신호, 또는 영상 신호를 디코더 (121) 로 디코딩한 결과에 기초하여 메모리를 액세스하여 전압치 데이터를 판독하고, 전압치 데이터에 기초하여 대응하는 아날로그 전압을 선택하거나 변환하여, 전류원 트랜지스터 (도 10 의 PMOS 트랜지스터 (MRefb1)) 의 게이트 전압을 제어함으로써, 기준 전류원 회로 (12) 로부터 출력되는 레퍼런스 전류를 변경하는 구성으로 해도 된다.
다음에, 도 1 에 나타낸 본 실시예의 제 2 전류 구동 회로 (11) 의 구성에 관해서 설명한다. 도 14 는 도 1 의 제 2 전류 구동 회로 (11) 의 구성의 일례를 나타내는 도면이다. 제 2 전류 구동 회로 (11) 는 2k 계조의 발광 소자 구동 회로의 출력 전류의 입출력 특성을 감마 특성에 가깝게 하기 위해서 보정을 실시한다.
도 14 를 참조하면, 제 2 전류 구동 회로 (11) 는 영상 신호를 입력하여 디코딩하는 디코더 (111) 와, 전위 (VPCON) 에 일단이 접속된 전류원 (IDel1∼IDeln ; PMOS 전류원) 과, 전류원 (IDel1∼IDeln) 의 각각의 출력단과, 출력 단자 (113) 사이에 접속되어 제어 단자에 디코더 (111) 로부터의 제어 신호 (DDel1∼DDeln) 를 입력으로 하는 스위치 (SWDel1∼SWDeln) 를 구비하고, 전위 (VNCON) 에 일단이 접속된 전류원 (IAdd1∼IAddn; NMOS 전류원) 과, 전류원 (IAdd1∼IAddn) 의 각각의 출력단과, 출력 단자 (113) 사이에 접속되어 제어 단자에 디코더 (111) 로부터의 제어 신호 (DAdd1∼DAddn) 를 입력으로 하는 스위치 (SWAdd1∼SWAddn) 를 구비하고 있다. 출력 단자 (113) 에 토출 전류 (source current) 를 공급하는 PMOS 전류원 (IAdd1∼IAddn), 출력 단자 (113) 에 흡입 전류 (sink current) 를 공급하는 NMOS 전류원 (IDel1∼IDeln) 은 각각 가산용의 전류원, 감산용의 전류원이고, 스위치 (SWAdd1∼SWAddn, SWAdd1∼SW Addn) 는 각각 가산용의 전류원, 및 감산용의 전류원을 제어하고, 각각의 전류원에 흐르는 전류의 값은 발광 소자의 휘도가 감마 특성에 맞도록 미리 조절된다. 도 14 에 있어서 출력 단자 (113) 는 도 1 의 출력 단자 (2) 에 접속되어 있다.
도 15 는 도 14 의 제 2 전류 구동 회로 (11) 에 있어서, 가산용의 전류원만을 사용한 구성의 일례를 나타내는 도면이다. 도 16 은 64 계조를 등간격으로 4 구간으로 분할하는 경우의, 도 15 의 디코더 (111) 의 동작을 설명하는 진리값 표이다.
도 15 를 참조하면, 이 제 2 전류 구동 회로 (11) 는 영상 신호를 입력하여 디코딩하는 디코더 (111) 와, 전위 (VNCON) 에 일단이 접속된 전류원 (IAdd1∼IAdd3 ; NMOS 전류원) 과, 전류원 (IAdd1∼IAdd3) 의 각각의 출력단과, 출력 단자 (113) 사이에 접속되어 제어 단자에 디코더 (111) 로부터의 제어 신호 (DAdd1∼DAdd3) 를 입력으로 하는 스위치 (SWAdd1∼SWAdd3) 를 구비하고 있다. 출력 단자 (113) 에 흡입 전류 (IOUT2) 를 공급하는 NMOS 전류원 (IAdd1∼IAdd3) 은 가산용의 전류원이고, 스위치 (SWAdd1∼SWAdd3) 를 제어 신호 (DAdd1∼DAdd3) 로 온ㆍ오프 제어하여 전류치를 가변으로 제어하고 있다.
도 15 및 도 16 을 참조하면, 제 2 전류 구동 회로 (11) 는 영상 신호가 0∼ 15 인 구분 1 에서는 제어 신호 (DAdd1∼DAdd3) 는 " 0" 으로 스위치 (SW Add1∼SWAdd3) 가 전부 오프이고, 제 2 출력 전류 (IOUT2) 은 0uA 이다. 출력 전류 (IOUT) 는 제 1 전류 구동 회로 (10) 의 제 1 출력 전류 (IOUT1) 로부터 공급된다.
영상 신호가 16∼31 인 구분 2 에서는 제어 신호 (DAdd1) 가 "1" 로 되어, 스위치 (SWAdd1) 가 온되고, 제 2 출력 전류 (IOUT2) 는 IAdd1 이 된다.
영상 신호가 32∼47 인 구분 3 에서는 제어 신호 (DAdd2) 가 "1" 로 되어, 스위치 (SWAdd2) 가 온되고, 제 2 출력 전류 (IOUT2) 는 IAdd2 가 된다.
영상 신호가 48∼63 인 구분 4 에서는 제어 신호 (DAdd3) 가 "1" 로 되어, 스위치 (SWAdd3) 가 온되고, 제 2 출력 전류 (IOUT2) 는 IAdd3 이 된다.
구분 1 에 있어서, 영상 신호가 15 일 때에는 제 1 전류 구동 회로 (10) 에 있어서의 스위치 (SW1∼SW4; 도 1 참조) 는 모두 온으로 되고, 또한, 기준 전류원 회로 (12; 도 8 참조) 의 제어 신호 (Dcona1) 가 온이기 때문에 (도 9 참조), 제 1 출력 전류 IOUT1 = 15 ×IRef1 이 제 1 전류 구동 회로 (10) 로부터 출력된다. 여기서, IRef1 은 도 8 의 기준 전류원 회로 (12) 의 전류원 IRef1 의 전류치이다.
구분 2 에 있어서, 영상 신호가 16 일 때, 제 1 전류 구동 회로 (10) 에서의 스위치 (SW1∼SW4; 도 1 참조) 는 전부 오프로 되어, 제 1 전류 구동 회로 (10) 의 제 1 출력 전류 (IOUT1) 는 0uA 가 된다. 전술한 바와 같이, 구분 2 에서는 제 2 전류 구동 회로 (11) 의 스위치 (SWAdd1) 가 온되어, 제 2 출력 전류 (IOUT2) 는 I Add1 이 된다.
따라서, 본 실시예에서는
IOUT2 = IAdd1 = 16 ×IRef1 …(9)
의 전류를 출력함으로써,
발광 소자 구동 회로의 출력 전류 (IOUT) 는
IOUT = IOUT1 + IOUT2 = 16 ×IRef1 …(10)
이 된다. 단, IRef1 은 도 8 의 기준 전류원 회로 (12) 의 전류원 (IRef1) 의 전류치이다.
즉, 본 실시예에서는 제 2 전류 구동 회로 (11) 의 전류원 (IAdd1) 의 전류 (도 15 참조) 는 도 8 의 기준 전류원 회로 (12) 의 전류원 (IRef1) 의 전류치의 16 배로 설정되어 있다.
영상 신호가 17 일 때에는 제 1 전류 구동 회로 (10) 에 있어서의 스위치 (SW1∼SW4; 도 1 참조) 중 스위치 (SW1) 가 온되어, 제 1 출력 전류 (I OUT1) 는 20 ×IRef1 이 되고, 기준 전류원 회로 (12; 도 8 참조) 의 제어 신호 (Dcona2) 가 "1" 로 되고 (도 9 참조), 제 2 전류 구동 회로 (11) 에 있어서의 스위치 (SWAdd1) 가 온되어, 제 2 출력 전류 (IOUT2) 는 IAdd1 이 되고, 출력 전류 (IOUT) 는
1 ×IRef1 + IAdd1 …(11)
이 된다.
동일하게, 출력 전류 (IOUT) 는 구분 3 에서는 i ×IRef3 + IAdd2 (단, i 는 0∼15 의 정수) 가 되고, 구분 4 에서는 i ×IRef4 + IAdd3 (단, i 는 0∼15 의 정수) 이 된다.
도 16 에는 상위 j 비트의 기능을 하는 제 2 전류 구동 회로 (11) 의 진리값 표를 나타냈지만, 보정용의 전류원 (가산용의 NMOS 전류원, 감산용의 PMOS 전류원을 사용한다) 을 사용하여 전류를 가감산하는 구성으로 함으로써, 보다 고정밀도로 감마 특성을 실현할 수 있다.
도 17 은 도 1 의 제 2 구동 전류 회로 (11) 의 다른 구성예를 나타내는 도면이다. 도 17 을 참조하면, 이 제 2 구동 전류 회로 (11) 는 전위 (VPCON) 에 소스가 공통 접속되고, 게이트에, 제어 신호 (DDelb1∼DDelbn) 를 입력으로 하는 PMOS 트랜지스터 (MDelb1∼MDelbn) 를 구비하여, PMOS 트랜지스터 (MDelb1∼M Delbn) 의 드레인은 출력 단자 (113) 에 공통 접속되어, 전위 VNCON 에 소스가 공통 접속되고, 게이트에, 제어 신호 (DAddb1∼DAddbn) 를 입력으로 하는 NMOS 트랜지스터 (MAddb1∼M Addbn) 를 구비 하여, NMOS 트랜지스터 (MAddb1∼MAddbn) 의 드레인은 출력 단자 (113) 에 공통 접속되어 있다. 제어 신호 (DDelb1∼DDelbn), 제어 신호 (DAddb1∼DAddbn ) 는 전압 선택 회로 (112) 로부터 출력된다. 전압 선택 회로 (112) 는 영상 신호를 입력하여 디코딩하는 디코더 (111) 로부터의 디코드 신호에 기초하여 제어 신호 (DDelb1∼DDelbn), 제어 신호 (DAddb1∼DAddbn) 를 출력한다. 디코더 (111) 와 전압 선택 회로 (112) 는 게이트 전압 제어 회로 (110) 를 구성하고 있다.
도 14 에 나타낸 구성에서는 제 2 구동 전류회로 (11) 는 스위치 (SWDel1∼SWDeln, SWAdd1∼SWAddn) 에 의해 제 2 출력 전류 (IOUT2) 를 제어하고 있지만, 도 17 에 나타내는 구성에서는 PMOS, NMOS 전류원의 트랜지스터의 게이트 전압을 제어함으로써, 제 2 출력 전류 (IOUT2) 의 전류치를 가변 제어하고 있다.
도 14 에 나타낸 구성에서는 복수의 전류원이 필요하지만, 게이트 전압을 가변시킴으로써, 출력 전류를 가변 제어하는 도 17 에 나타내는 구성의 경우, 전류원 트랜지스터로서, 1 개의 트랜지스터로 구성할 수도 있다. 그럼으로써, 회로 규모를 더욱 작게 하는 것이 가능해진다.
도 18 은 도 17 의 전압 선택 회로 (112) 의 구성의 일례를 나타내는 도면이다. 도 18 을 참조하면, 전압 선택 회로 (112) 는 고위측 기준 전위 (VRCONH2) 와 저위측 기준 전위 (VRCONL2) 사이에 직렬 형태로 접속된 저항 (RconAdd1, RconDel1 ( 도시하지 않음), RconAdd2 (도시하지 않음), RconDel2 (도시하지 않음)∼RconAddn-1 , RconDeln-1, RconAddn) 의 2 ×n-1 개의 저항이 직렬 형태로 접속되어, 출력 단자 (DDelb1) 에는 전위 (VRC0NH2), 저항 (RconDel1 과 RconAdd2) 의 접속점, 저항 (RconDeln-1 과 RconAddn) 의 접속점이 스위치 (SWDelb1), 스위치 (SWDelb2), 스위치 (SWDelbn) 를 통해 접속되고, 출력 단자 (DAddb1) 에는 저항 (RconAdd1 과 RconDel1) 의 접속점, 저항 (R conAddn-1 과 RconDeln-1) 의 접속점, 전위 (VRC0NL2) 가 스위치 (SWAddb1), 스위치 (SWAddb2), 스위치 (SWAddbn) 를 통해 접속되어 있다. 스위치 (SWAddb1∼SWDelbn) 를 온ㆍ오프함으로써, 제 2 전류 구동 회로 (11) 의 전류원 트랜지스터 (MDelb1, MDelbn, MAddbn) 에서 필요한 게이트 전압을 선택하여 출력 단자 (Ddelb1∼DAddb1) 로부터 출력한다. 또는 도시되지 않은 메모리에 전압치를 기억시켜 두고, 그 정보를 호출하여 트랜지스터의 게이트 전압을 제어하도록 해도 된다.
도 19 는 도 1 의 제 2 전류 구동 회로 (11) 의 다른 구성예를 나타내는 도면이다. 도 19 에 나타내는 바와 같이, 도 17 의 PMOS 전류원 (MDelb1∼MDelbn) 은 생략되고 있고, NMOS 트랜지스터 (MAddb1) 만으로 이루어지고, 전압 선택 회로 (112) 는 제어 신호 (DAddb1) 를 NMOS 트랜지스터 (MAddb1) 의 게이트에 공급한다.
도 20 은 도 19 의 전압 선택 회로 (112) 의 구성을 나타내는 도면이다. 도 20 을 참조하면, 전압 선택 회로 (112) 는 고위측 기준 전위 (VRCONH2) 와 저위측 기준 전위 (VRCONL2) 사이에 직렬 형태로 접속된 3 개의 저항 (c1, c2, c3) 으로 이루어지는 저항 스트링을 갖고, 출력 단자 (DAddb1) 에는 전위 (VRC0NH2), 저항 (c1 과 c2) 의 접속점, 저항 (c2 와 c3) 의 접속점, 전위 (VRC0NL2) 가, 스위치 (SWAddb1, SWAddb2, SWAddb3) 를 통해 접속되어 있다.
도 21 은 64 계조를 등간격으로 4 구분으로 분할하였을 때의 전압 선택 회로 (112; 도 20 참조) 의 동작을 설명하는 진리값 표이다. 구분 1 에서는 도 20 의 전압 선택 회로 (112) 에 있어서 스위치 (SWAddb1∼SWAddb4) 중 스위치 (SWAddb1 ) 가 온으로 되고, DAddb1 은 VRCONH2 로 된다.
구분 2 에서는 도 20 의 전압 선택 회로 (112) 에 있어서 스위치 (SWAddb1∼SWAddb4) 중 스위치 (SWAddb2) 가 온으로 되고, DAddb1 은
DAddb1 = VRCONL2 + (VRCONH2 - VRCONL2) ×c3 / (c1 + c2 + c3)
= {VRCONH2 ×(c2 + c3) + VRCONL2 ×c1} / (c1 + c2 + c3) …(12)
로 된다.
구분 3 에서는 도 20 의 전압 선택 회로 (112) 에 있어서 스위치 (SWAddb1∼SWAddb4) 중 스위치 (SWAddb3) 가 온으로 되고, DAddb1 은
DAddb1 = VRCONL2 + (VRCONH2 - VRCONL2) ×(c2 + c3) / (c1 + c2 + c3)
= {VRCONH2 ×c3 + VRCONL2 ×(c1 + c2) / (c1 + c2 + c3) …(13)
으로 된다.
구분 4 에서는 도 20 의 전압 선택 회로 (112) 에 있어서 스위치 (SWAddb1∼SWAddb4) 중 스위치 (SWAddb4) 가 온으로 되고, DAddb1 은 VRC0NL2 로 된다.
도 21 의 진리값 표에는 상위 j 비트의 기능을 하는 제 2 전류 구동 회로 (11) 의 진리값 표를 나타냈지만, 보정용의 전류원 (가산용의 NMOS 전류원, 감산용의 PMOS 전류원을 사용한다) 을 사용하여 전류를 가감산함으로써, 보다 고정밀도로 감마 특성을 실현할 수 있다.
다음에, 도 1 의 패널 휘도 조절 회로 (14) 에 관해서 설명한다. 패널 휘도 조절 회로 (14) 는 단자로부터 입력되는 휘도 조절 신호에 의해, 기준 전류원 회로 (12), 제 2 전류 구동 회로의 PMOS, NMOS 전류원의 소스 전위 제어를 실시한다. 일반적으로, MOS 트랜지스터를 전류원으로서 사용하는 경우에는 트랜지스터의 포화 영역을 사용한다. MOS 트랜지스터의 포화 영역의 드레인 전류는 다음과 같이 표현된다.
ID = β(VGS - VT)2 …(14)
단, ID 는 드레인 전류, β는 이득 계수이고, β= μCOXW / L (여기서, μ는 전자의 이동도, COX 는 단위당 게이트 용량, W 는 채널 폭, L 은 채널 길이), VGS 는 게이트ㆍ소스간 전압, VT 는 임계값이다.
상기 식 (14) 로도 알 수 있는 바와 같이, MOS 트랜지스터의 게이트ㆍ소스간 전압 (VGS) 이 변화되면, MOS 트랜지스터에 흐르는 전류 ID 의 값이 변화된다.
패널 휘도 조절 신호가 전압치로 부여되어, 그대로 PMOS, NMOS 전류원의 소스 전압으로서 공급할 수 있는 경우에는 도 1 의 패널 휘도 조절 회로 (14) 는 형성할 필요가 없다. 한편, 휘도 조절 신호가 디지털 신호 등으로 부여되는 경우에는 디지털의 휘도 조절 신호로부터 전압으로 변환하여 출력하는 전압 변환 회로가 필요해진다. 예를 들어 패널 휘도 조절 회로 (14) 는 도 18 등에 나타내는 회로로 구성된다. 단, 도 18 의 영상 신호는 패널 휘도 조절 신호로 되고, 출력 신호 (DDelb1, DAddb1) 는 PMOS 전원의 소스 전위 (VPCON), NMOS 전원의 소스 전위 (VNCON) 로 된다. 또, 도시되지 않은, 미리 메모리에 데이터가 격납되어 있어, 그 정보를 호출하여 제어하도록 해도 된다.
하기 표 1 에 63 계조를 14 구분으로 구분한 설계 사양의 일례를 나타낸다. 표 1 에는 구분, 계조 (영상 신호), 감마 2.2 의 전류치, IOUT (출력 전류), IOUT1 (제 1 출력 전류), IRef (레퍼런스 전류), IOUT2 (제 2 출력 전류) 를 정리하여 나타낸다.
Figure 112005003385738-pat00001
상기 표 1 에 있어서, 감마 2.2 는 감마 곡선의 값이고, 감마 2.2 = IMAX × (영상 신호 / 계조수)2.2 로 주어진다. 단, 출력 전류 IOUT 의 IMAX 는 전류의 최대치이다. 본 실시예에서는 감마 2.2 = 63 ×(영상 신호 / 63 계조)2.2 가 된다. 감마 특성은 계조가 낮을수록 곡선성이 강하고, 계조가 높아짐에 따라서 직선성이 강해지는 경향에 있다. 표 1 의 예에서는 계조 1∼6 까지는 제 2 전류 구동 회로 (11) 에 의해 출력 전류를 제어하고, 계조 7∼63 까지의 출력을 감마 특성에 구분 선형 근사시키고 있다. 즉 선형 근사의 구분 (구간) 의 단부에 있어서, 제 2 전류 구동 회로 (11) 로부터 제 2 출력 전류에 의해 보충하고 있다.
표 1 에 나타내는 바와 같이, 제 1 출력 전류 (IOUT1) 는 0∼63 계조에 따라 가변되어 있고, 도 1 의 디코더 (13) 는 영상 신호 (6 비트) 의 전체 비트를 사용하여 디코딩하여 스위치의 온ㆍ오프를 제어하고 있다. 기준 전류 (IRef) 는 구분 1∼6 에서 0uA, 구분 7 (영상 신호 = 7, 8, 9) 에서는 0.185uA, 구분 8 (영상 신호 = 10∼13) 에서는 0.286uA, 구분 9 (영상 신호 = 14∼18) 에서는 0.425uA, 구분 10 (영상 신호 = 19∼24) 에서는 0.606uA, 구분 11 (영상 신호 = 25∼32) 에서는 0.850uA, 구분 12 (영상 신호 = 33∼42) 에서는 1.181uA, 구분 13 (영상 신호 = 43∼52) 에서는 1.588uA, 구분 14 (영상 신호 = 53∼63) 에서는 1.993uA 로 된다. 제 2 출력 전류 (IOUT2) 는 구분 1∼6 에서 0, 0.007, 0.0032, 0.078, 0.146, 0.239, 0.357uA 로 가변되고, 구분 7 에서는 0.501uA, 구분 8 에서는 1.098uA, 구분 9 에서는 2.303uA, 구분 10 에서는 4.509uA, 구분 11 에서는 8.246uA, 구분 12 에서는 15.189uA, 구분 13 에서는 27.191uA, 구분 14 에서는 43.072uA 로 된다.
예를 들어 구분 7 에 있어서, 기준 전류 (IRef) 는 영상 신호가 7∼9 까지의 레퍼런스 전류이다. 따라서, 계조 9 일 때에, 출력 전류 (IOUT) 가 0.87uA 흐르 도록 하면 된다. 이 때문에, 구분 7 에서의 레퍼런스 전류 (IRef) 는
IRef = (0.87 - 0.50) / 2
= 0.185uA
가 된다 (표 1 참조).
구분 7 의 영상 신호 = 7 에서의 감마 2.2 는 0.50uA 이고, IOUT1 은 0 이기 때문에, IOUT2 는 0.501uA 로 되고, 발광 소자 구동 회로의 출력 전류 (IOUT) 는 I OUT = IOUT1 + IOUT2 가 된다.
구분 8 이후에 관해서도, 동일하게, 기준 전류 (IRef), 및 제 2 전류 구동 회로의 제 2 출력 전류 (IOUT2) 를 구할 수 있다.
상기 표 1 의 설계 사양에서는 64 계조를 14 의 구분으로 분할하였지만, 이러한 사양에 한정되는 것이 아니고, 분할하는 수, 및 구분의 폭은 기준 전류원 회로 (12) 의 전류의 수, 제 1, 제 2 전류 구동 회로 (10, 11) 의 전류원의 수, 계조수에 따라 임의로 설정할 수 있는 것은 물론이다.
하기 표 2 는 상기 표 1 의 설계예를 실현하기 위한 기준 전류원 회로 (12) 의 구성ㆍ동작을 설명하는 진리값 표이다.
Figure 112005003385738-pat00002
도 8 의 기준 전류원 회로 (12) 의 스위치 (SWRef1)∼스위치 (SWRefn) 에서「n」을 8, 즉 스위치를 8 개 구비하고, 구분 7∼14 에 대하여, 스위치 (SWRef1)∼스위치 (SWRef8) 를 온시키고 있다.
하기 표 3 은 상기 표 1 의 설계예를 실현하기 위한 제 1 전류 구동 회로 (10) 의 구성ㆍ동작을 설명하는 진리값 표이다.
Figure 112005003385738-pat00003
도 1 의 제 1 전류 구동 회로 (10) 의 스위치 (SW1∼SWk) 는 스위치 (SW01∼SW10) 의 10 개로 되어 있다. 표 3 에 나타내는 예에서는 전류원 트랜지스터 (M 1∼M10) 는 가중하지 않고 있다. 디코더 (13) 는 6 비트의 영상 신호를 입력하고, 영상 신호의 값 1∼63 에 대하여, 표 3 에 나타내는 바와 같이, 스위치 (SW01∼SW10) 를 온ㆍ오프 제어한다. 전류원 트랜지스터 (M1∼M10) 는 가중한 경우, 4 비트 구성이 된다.
하기 표 4 는 상기 표 1 의 설계예를 실현하기 위한 제 2 전류 구동 회로 (11) 의 구성·동작을 설명하는 진리값 표이다.
Figure 112005003385738-pat00004
도 15 의 제 2 전류 구동 회로 (11) 의 스위치 (SWAdd1∼SWAdd3) 는 스위치 (SW11∼SW141) 의 14 개로 되어 있다. 디코더 (111) 는 영상 신호 1∼63 에 대 하여, 표 4 에 나타내는 바와 같이, 스위치 (SW11, SW21, SW31, …, SW141) 를 온ㆍ오프 제어한다.
하기 표 5 에, 63 계조를 14 구간으로 구분한 설계 사양의 다른 예를 나타낸다. 표 5 에는 구분, 계조 (영상 신호), 감마 2.2 의 전류치, IOUT (출력 전류), IOUT1 (제 1 출력 전류), IRef (레퍼런스 전류), IOUT2 (제 2 출력 전류) 를 정리하여 나타낸다.
Figure 112005003385738-pat00005
상기 표 5 에 있어서, 감마 2.2 는 감마 곡선의 값이고, 감마 2.2 = IMAX × (영상 신호 / 계조수)2.2 로 주어진다. 다만, 출력 전류 (IOUT) 의 IMAX 는 전류의 최대치이다. 본 실시예에서는 감마 2.2 = 63 ×(영상 신호 / 63 계조)2.2 가 된다. 표 5 에 있어서, 구분 1∼14 에서의 기준 전류 (IRef) 는 상기 표 1 과 동일하다. 표 5 의 예에서는 제 1 출력 전류 (IOUT1) 는 각 구분 내에서, 최대 10 개의 다른 값을 취한다. 제 1 전류 구동 회로 (10) 의 디코더 (13) 를 3 비트 구성으로 하고 (전류원 가중 있음), 각 구분의 단부에 있어서, 제 2 전류 구동 회로 (11) 로부터 제 2 출력 전류에 의해 보충하고 있다. 즉, 제 1 전류 구동 회로 (10) 의 자릿수 올림분의 전류를, 제 2 전류 구동 회로 (11) 에서 맡는다. 표 6 은 표 5 의 설계예를 실현하는 제 1 전류 구동 회로 (10) 의 동작을 설명하는 진리값 표 (0 은 오프, 1 은 온을 나타낸다) 이다.
Figure 112005003385738-pat00006
표 6 에 있어서, 제 1 전류 구동 회로 (10) 의 스위치 (SW01, SW02, SW03) 는 도 1 의 스위치 (SW1, SW2, SWk (k = 3)) 에 대응하고 있다. 전류원 트랜지 스터 (M1, M2, M 3 (k = 3)) 는 20, 22, 22 로 가중되어 있다.
표 7 은 표 5 의 설계예를 실현하는 제 2 전류 구동 회로 (11) 의 구성ㆍ동작을 설명하는 진리값 표 (0 는 오프, 1 은 온을 나타낸다) 이다.
Figure 112005003385738-pat00007
도 15 의 제 2 전류 구동 회로 (11) 의 스위치 (SWAdd1∼SWAdd3) 는 스위치 (SW11, SW21, SW31, SW41, SW51, SW61, SW71, SW81, SW91, SW92, SW101, SW102) 의 계 12 개로 되어 있다. 디코더 (111) 는 6 비트의 영상 신호를 입력하여 디코딩하고, 표 7 에 나타내는 바와 같이, 스위치 (SW11, …, SW102) 를 온ㆍ오프 제어한다.
표 8 은 표 5 의 설계예를 실현하는 제 2 전류 구동 회로 (11) 의 다른 구성예를 설명하는 진리값 표 (0 는 오프, 1 은 온을 나타낸다) 이다.
Figure 112005003385738-pat00008
다음에, 본 발명에 관한 표시 장치에 관해서 설명한다. 도 22 는 본 발명에 관한 표시 구동 장치를 액티브 매트릭스 구동형의 디스플레이 장치에 적용한 구성을 나타내는 도면이다. 표시 패널 (200) 은 1 화면의 복수개 (n 개) 의 수평 주사 라인 (A1∼An) 과, 각 주사 라인에 교차하여 배열된 m 개의 적색 구동 데이터 라인 (DR1∼DRm), m 개의 녹색 구동 데이터 라인 (DG1∼DGm), m 개의 청색 구동 데이터 라인 (DB1∼DBm) 의 각 교차부에, 각각의 적색 발광을 담당하는 발광 유닛 (ER), 녹색 발광을 담당하는 발광 유닛 (EG), 청색 발광을 담당하는 발광 유닛 (EB) 이 배치되어 있다. 발광 유닛은 예를 들어 EL 소자로 이루어진다.
타이밍 신호 발생 회로 (203) 는 입력된 영상 신호에 따라, 주사 라인 A1∼An 의 각각에 순차적으로 인가해야 할 주사 펄스의 인가 타이밍을 나타내는 타이밍 신호를 생성하여 주사 드라이버 (202) 에 공급한다.
주사 드라이버 (202) 는 타이밍 신호 발생 회로 (203) 로부터 공급되는 타이밍 신호에 따라, 표시 패널의 주사 라인 (A1∼An) 에 순차적으로 주사 펄스를 공급한다.
데이터 드라이버 (201) 는 영상 신호의 논리 레벨에 대응한 전류를 생성하여 구동 데이터 라인 (DR1∼DRm, DG1∼DGm, DB1∼DBm) 을 구동한다.
도 23 는 도 22 의 데이터 드라이버 (201) 의 구성을 블록도로 나타낸 것이다. 도 22 를 참조하면, 데이터 드라이버 (201) 는 시프트 레지스터 (211), 데이터 레지스터 (212), 래치 회로 (213) 및 출력 회로 (214) 를 구비하고 있다. 시프트 레지스터 (211) 등에 입력되는 신호는 타이밍 신호 발생 회로 (203) 로부터 공급되는 동기용의 클록 신호 (CLK), 스타트 펄스 신호 (STH), 래치 신호 (STB; 스트로브 신호) 이다. 데이터 레지스터 (212) 에는 영상 신호가 입력되고, 출력 회로 (214) 에는 패널 휘도 조절 신호가 입력된다. 출력 회로 (214) 는 m 개의 적색 구동 데이터 라인, 녹색 구동 데이터 라인, 청색 구동 데이터 라인에 각각 출력 단자가 접속된 복수 (m ×3 개) 의 발광 소자 구동 회로 (215) 를 구비하여 구성된다. 발광 소자 구동 회로 (215) 는 도 1 등을 참조하여 설명한 본 발명의 실시예의 발광 소자 구동 회로로 구성되어 있다.
시프트 레지스터 (211) 는 수평 주사 기간의 개시 타이밍을 이루는 스타트 펄스 (STH) 에서 공급되는 스트로브 신호 (STB) 를 클록 신호 (CLK) 에 따라서 전송하여, 데이터 레지스터 (212) 에, 순차적으로, 스트로브 신호를 공급한다.
데이터 레지스터 (212) 는 영상 신호를, 시프트 레지스터 (211) 로부터의 스트로브 신호로 샘플하여 래치 회로 (213) 에 전송한다.
래치 회로 (213) 는 데이터 레지스터 (212) 에 의해서 래치된 복수의 영상 신호를 스트로브 신호 (STB) 로 일제히 래치하고, 래치한 신호를, 대응하는 발광 소자 구동 회로 (215) 에 공급한다. 도 1 의 입력 단자 (1) 에 공급되는 영상 신호는 래치 회로 (213) 에 의해 래치된 신호이다. 발광 소자 구동 회로 (215) 는 영상 신호에 따른 출력 전류를 생성한다. 발광 소자 구동 회로 (215) 는 감마값 = 2.2 등의 감마 보정도 실시한다. 또한 발광 소자 구동 회로 (215) 는 패널 휘도 조절 신호를 입력하여 표시 패널 (200) 전체의 휘도의 조정도 실시한다.
그런데, 적색 발광을 담당하는 발광 유닛 (ER) 과, 녹색 발광을 담당하는 발광 유닛 (EG), 청색 발광을 담당하는 발광 유닛 (EB) 은 흐르는 전류와 휘도의 관계에 있어서, 서로 동일하지 않다. 그래서, 본 실시예에서는 발광 소자 구동 회로 (215) 로부터 각각 공급되는 전류를, 각 색마다, 미리 조절함으로써 패널 휘도를 균일하게 할 수 있다. 즉, 본 실시예에서는 발광 소자의 색에 따라서, 발광 소자 구동 회로 (215) 를 각각 개별적으로 제어함으로써, 패널의 휘도를 균일하게 한다. 발광 소자 구동 회로 (215) 는 감마 보정을 구동 회로 내부에서 행함으로써, 감마 보정 회로를 형성할 필요가 없게 하므로, 집적화한 경우에 칩 면적을 감축하여 반도체 장치에 적용하기에 바람직하다.
또, 도 1 에 나타낸 발광 소자 구동 회로는 감마 보정 등의 비직선 특성을 변환하는 전류 출력형의 디지털 아날로그 변환 회로 (DAC) 의 구성 자체라고 할 수 있다. 즉, 디지털 입력 신호를 입력하여 그 디지털 입력 신호에 따른 출력 전류로 변환하여 출력하는 DA 변환 회로는 기준 전류 (IRef) 에 기초하여, 출력하는 전류의 값이 규정되는 복수의 전류원과, 디지털 입력 신호에 기초하여 상기 복수의 전류원과, 전류 출력단 사이의 전류 패스를 온ㆍ오프 제어하는 스위치 회로를 구비하고, 디지털 입력 신호에 따른 제 1 출력 전류 (IOUT1) 를 출력하는 제 1 전류 구동 회로 (10) 와, 디지털 입력 신호에 따른 제 2 출력 전류 (IOUT2) 를 출력하는 제 2 전류 구동 회로 (11) 와, 기준 전류 (IRef) 를 생성하는 기준 전류원을 갖고, 디지털 입력 신호의 값에 기초하여 가변 제어시키는 기준 전류원 회로 (12) 를 구비하고, 제 1 및 제 2 전류 구동 회로로부터의 제 1 출력 전류 (IOUT1) 및 제 2 출력 전류 (IOUT2) 를 합성한 전류가 출력 전류 (IOUT) 로서 출력되어, 디지털 입력 신호의 단위량 (1 LSB) 의 변화에 대응하는 출력 전류 (IOUT) 의 변화량 (양자화 단계) 이 디지털 입력 신호의 값 (구분) 에 따라 가변되는 구성으로 된다. 또한, 변환 회로로부터 출력되는 전류를 전압으로 변환하여 드라이버 회로로부터 입력 전압에 따른 전압을 출력함으로써, 액정 등, 전압 구동형의 표시 소자를, 계조에 따라 감마 보정된 데이터 신호로 구동하는 구성으로 해도 됨은 물론이다. 입력 신호와 출력 전류 사이의 입출력 특성은 예를 들어 2 개의 변극점 (극률의 극성이 반전되는 점) 을 갖는 감마 특성으로 설정할 수도 있다. 또한, 본 발명에 있어서, 제 1, 제 2 전류 구동 회로, 기준 전류원 회로의 전류원의 개수 및 그 전류치의 설정 및 입력 신호의 비트의 할당 방식에 의해, 입력 신호와 출력 전류 사이의 입출력 특성은 원하는 특성으로 설정할 수도 있다.
이상 본 발명을 상기 실시예에 따라 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것은 아니고, 특허청구의 범위의 각 청구항의 발명의 범위에서 당업자라면 실시할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
본 발명에 의하면, 감마 특성을 갖는 발광 소자 구동 회로의 회로 규모를 감축하여 칩 면적을 감축가능하게 할 수 있다.
본 발명에 의하면, 감마 특성을 유지한 채로 표시 패널 전체의 휘도를 조절할 수 있다.

Claims (31)

  1. 공급되는 전류에 따라 발광이 제어되는 발광 소자에 대하여, 입력 단자로부터 입력되는 영상 신호를 받아, 상기 영상 신호에 대응하는 출력 전류를 생성하여 출력하는 발광 소자 구동 회로에 있어서
    입력 신호를 입력하는 입력 단자;
    출력 전류를 출력하는 출력 단자;
    상기 입력 신호의 단위 변화에 대한 상기 출력 전류의 변화량을 규정하는 기준 전류를 생성하는 기준 전류원을 갖고, 상기 입력 신호에 기초하여 상기 기준 전류의 값을 가변시키는 기준 전류원 회로; 및
    상기 기준 전류에 기초하여 상기 입력 신호에 따른 상기 출력 전류를 생성하여 상기 출력 단자로부터 출력하는 출력 전류 생성 회로를 구비하고,
    상기 입력 단자에 입력되는 상기 입력 신호와, 상기 출력 단자로부터 출력되는 상기 출력 전류 사이의 특성이, 미리 정해진 소정의 비직선성의 입출력 특성으로 되는 것을 특징으로 하는, 발광 소자 구동 회로.
  2. 제 1 항에 있어서,
    상기 입력 신호가 디지털 신호이고, 상기 입력 신호의 단위 변화가 상기 디지털 신호의 최하위 비트 (LSB) 의 1 비트 상당분에 대응하는 것을 특징으로 하는, 발광 소자 구동 회로.
  3. 제 1 항에 있어서,
    상기 입력 신호가 디지털 신호이고,
    상기 출력 전류 생성 회로는, 상기 입력 신호에 대응하는 제 1 출력 전류를 상기 기준 전류에 기초하여 생성하는 제 1 전류 생성 회로; 및
    상기 기준 전류원과는 다른 전류원을 갖고, 상기 입력 신호에 대응하는 제 2 출력 전류를, 상기 다른 전류원에 기초하여 생성하는 제 2 전류 생성 회로를 포함하고,
    상기 제 1 출력 전류와 상기 제 2 출력 전류를 합성한 전류가, 상기 출력 전류로서, 상기 출력 단자로부터 출력되는 것을 특징으로 하는, 발광 소자 구동 회로.
  4. 제 3 항에 있어서,
    상기 입력 신호의 최소치로부터 최대치의 범위가 복수로 구분되고, 상기 구분들 중의 하나의 단부에서는 상기 제 1 출력 전류는 영이 되고, 상기 제 2 출력 전류가 상기 출력 단자로부터 출력되는 출력 전류로 되는 것을 특징으로 하는, 발광 소자 구동 회로.
  5. 제 4 항에 있어서,
    상기 입력 신호의 상기 구분의 적어도 일단에 대응하는 상기 출력 전류의 전류치가, 미리 정해진 비직선성의 입출력 특성의 이론치에 대응하는 전류치로 설정되어 있고, 구분마다, 비직선성의 입출력 특성의 선형 근사가 행해지는 것을 특징으로 하는, 발광 소자 구동 회로.
  6. 공급되는 전류에 따라 발광이 제어되는 발광 소자에 대하여, 입력 단자로부터 입력되는 영상 신호를 받아, 상기 영상 신호에 대응하는 전류를 생성하여 출력 단자로부터 출력하는 발광 소자 구동 회로에 있어서,
    복수 비트로 이루어지는 상기 영상 신호를 입력하여 디코딩하는 디코더;
    주어진 기준 전류에 기초하여 각각에 흐르는 전류의 값이 규정되는 복수의 전류원과, 상기 디코더의 출력 신호에 기초하여 상기 복수의 전류원과, 전류 출력단 사이의 전류 패스를 각각 온ㆍ오프 제어하는 스위치 회로를 구비하고, 상기 영상 신호의 값에 따른 제 1 출력 전류를 출력하는 제 1 전류 구동 회로;
    상기 영상 신호의 값에 따른 제 2 출력 전류를 출력하는 제 2 전류 구동 회로; 및
    상기 기준 전류를 출력하는 기준 전류원을 갖고, 상기 영상 신호의 값에 기초하여, 출력하는 상기 기준 전류를 가변 제어하는 기준 전류원 회로를 구비하고,
    상기 제 1 및 제 2 전류 구동 회로로부터의 상기 제 1 및 제 2 출력 전류를 합성한 전류가 출력 전류로서 상기 출력 단자로부터 출력되고,
    상기 영상 신호의 단위량의 변화에 대응하는 상기 출력 전류의 변화량이 상기 영상 신호에 따라 가변되는 것을 특징으로 하는, 발광 소자 구동 회로.
  7. 제 6 항에 있어서,
    상기 영상 신호의 단위량이 상기 영상 신호의 최하위 비트 (LSB) 의 1 비트 상당분인 것을 특징으로 하는, 발광 소자 구동 회로.
  8. 제 6 항에 있어서,
    상기 기준 전류원 회로는 상기 영상 신호에 기초하여, 출력하는 상기 기준 전류의 전류치를 가변시키는 제어 회로를 갖는 것을 특징으로 하는, 발광 소자 구동 회로.
  9. 제 6 항에 있어서,
    상기 제 1 전류 구동 회로, 상기 제 2 전류 구동 회로 및 상기 기준 전류원 회로의 적어도 1 개가, 상기 영상 신호의 전체 비트에 기초하여, 출력하는 전류를 가변 제어하는 것을 특징으로 하는, 발광 소자 구동 회로.
  10. 제 6 항에 있어서,
    상기 입력 신호의 최소치로부터 최대치의 범위가 복수로 구분되고, 상기 구분들 중의 하나의 단부에서는 상기 제 1 출력 전류는 영으로 되고, 상기 제 2 출력 전류가 상기 출력 전류로 되는 것을 특징으로 하는, 발광 소자 구동 회로.
  11. 제 10 항에 있어서,
    상기 영상 신호의 상기 구분의 적어도 일단에 대응하는 상기 출력 전류의 전류치가, 미리 정해진 비직선성의 입출력 특성의 이론치에 대응하는 전류치로 설정되어 있고, 구분마다 비직선성의 입출력 특성의 선형 근사가 행해지는 것을 특징으 로 하는, 발광 소자 구동 회로.
  12. 제 6 항에 있어서,
    제어 단자로부터 입력되는 제어 신호에 기초하여, 출력하는 제어 전위를 가변시키는 휘도 조절 회로를 추가로 구비하고,
    상기 기준 전류원 회로는 상기 휘도 조절 회로로부터 출력되는 상기 제어 전위를 받아, 상기 제어 전위에 기초하여, 출력하는 기준 전류의 전류치를 가변시키는 것을 특징으로 하는, 발광 소자 구동 회로.
  13. 제 12 항에 있어서,
    상기 제 2 전류 구동 회로는 상기 제어 전위에 기초하여 상기 제 2 출력 전류의 전류치를 가변시키는 것을 특징으로 하는, 발광 소자 구동 회로.
  14. 제 6 항에 있어서,
    상기 제 1 전류 구동 회로가,
    상기 기준 전류를 입력단으로부터 입력하여, 상기 기준 전류를 되접어 꺾은 전류를, 복수의 출력단으로부터 각각 출력하는 복수 출력형의 커런트 미러 회로; 및
    상기 영상 신호를 상기 디코더로 디코딩한 신호를 제어 단자에서 받아, 일단이 상기 커런트 미러 회로의 복수 출력단에 각각 접속되고, 타단이 상기 전류 출력 단에 공통으로 접속되어 이루어지는 복수의 스위치 소자를 구비하고 있는 것을 특징으로 하는, 발광 소자 구동 회로.
  15. 제 6 항에 있어서,
    상기 기준 전류원 회로가,
    제 1 전위에 일단이 공통으로 접속되어 있는 복수의 전류원;
    상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는 기준 전류원 회로용의 디코더; 및
    상기 복수의 전류원의 출력단에 일단이 각각 접속되고, 타단이 상기 기준 전류를 출력하는 기준 전류 출력단에 공통으로 접속되고, 상기 기준 전류원 회로용의 디코더로부터 출력되는 신호에 기초하여 온ㆍ오프 제어되는 복수의 스위치 소자를 구비하고 있는 것을 특징으로 하는, 발광 소자 구동 회로.
  16. 제 6 항에 있어서,
    상기 기준 전류원 회로가,
    제 1 전위에 일단이 접속되고, 각 출력단이 상기 기준 전류를 출력하는 전류 출력단에 접속되어 있는 1 개 또는 복수의 전류원;
    상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는 기준 전류원 회로용의 디코더; 및
    상기 기준 전류원 회로용의 디코더에서의 디코딩 결과에 기초하여 상기 1 개 또는 복수의 전류원에 바이어스 전압을 공급하는 전압 선택 회로를 구비하고,
    상기 전류원은 상기 바이어스 전압에 따라 상기 전류원의 상기 출력단으로부터의 출력 전류를 가변시키는 것을 특징으로 하는, 발광 소자 구동 회로.
  17. 제 16 항에 있어서,
    상기 기준 전류원 회로에서, 상기 전압 선택 회로는,
    고위측 기준 전위와 저위측 기준 전위 사이에 직렬 접속된 복수의 저항을 갖고, 상기 고위측 기준 전위와 상기 저위측 기준 전위, 및 상기 저항끼리의 접속점 중 미리 정해진 복수의 탭으로부터, 대응하는 전압을 출력하는 저항 회로; 및
    상기 저항 회로의 상기 복수의 탭과, 상기 바이어스 전압을 출력하는 출력단 사이에 접속되어, 상기 제 2 전류 구동 회로용의 디코더로부터의 출력 신호에 의해 온ㆍ오프가 제어되는 복수의 스위치 소자를 구비하고 있는 것을 특징으로 하는, 발광 소자 구동 회로.
  18. 제 15 항에 있어서,
    입력되는 제어 신호에 기초하여 제어 전위를 가변으로 생성하는 휘도 조절 회로를 추가로 구비하고,
    상기 제어 전위는 상기 기준 전류원 회로의 상기 제 1 전위로서 공급되는 것을 특징으로 하는, 발광 소자 구동 회로.
  19. 제 6 항에 있어서,
    상기 제 2 전류 구동 회로가,
    상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는 제 2 전류 구동 회로용의 디코더;
    제 1 전위에 일단이 공통으로 접속되는 제 1 군의 전류원; 및
    상기 제 1 군의 전류원의 출력단에 일단이 각각 접속되고, 타단이 전류 출력단에 공통으로 접속되고, 상기 제 2 전류 구동 회로용의 디코더로부터의 신호를 제어 단자에서 받아 각각 온ㆍ오프 제어되는 제 1 군의 스위치 소자를 구비하고 있는 것을 특징으로 하는, 발광 소자 구동 회로.
  20. 제 19 항에 있어서,
    상기 제 2 전류 구동 회로가,
    제 2 전위에 일단이 공통으로 접속되는 제 2 군의 전류원; 및
    상기 제 2 군의 전류원의 출력단에 일단이 각각 접속되고, 타단이 전류 출력단에 공통으로 접속되고, 상기 제 2 전류 구동 회로용의 디코더로부터의 신호를 제어 단자에서 받아 각각 온ㆍ오프 제어되는 제 2 군의 스위치 소자를 추가로 구비하고 있는 것을 특징으로 하는, 발광 소자 구동 회로.
  21. 제 6 항에 있어서,
    상기 제 2 전류 구동 회로가,
    상기 영상 신호를 입력하여 디코딩하고, 디코딩 결과를 출력하는 제 2 전류 구동 회로용의 디코더;
    제 1 전위에 일단이 접속되고, 각 출력단이, 상기 제 2 출력 전류를 출력하는 전류 출력단에 접속되어 있는 1 개 또는 복수의 전류원; 및
    상기 제 2 전류 구동 회로용의 디코더에서의 디코딩 결과에 기초하여 상기 1 개 또는 복수의 전류원에 바이어스 전압을 공급하는 전압 선택 회로를 구비하고,
    상기 전류원은 상기 바이어스 전압에 따라 상기 전류원의 상기 출력단으로부터의 출력 전류를 가변시키는 것을 특징으로 하는, 발광 소자 구동 회로.
  22. 제 21 항에 있어서,
    상기 제 2 전류 구동 회로가,
    제 2 전위에 일단이 접속되고, 각 출력단이 상기 제 2 출력 전류를 출력하는 상기 전류 출력단에 접속되어 있는 1 개 또는 복수의 전류원을 구비하고,
    상기 전압 선택 회로는, 상기 제 2 전류 구동 회로용의 디코더에서의 디코딩 결과에 기초하여 상기 제 2 전위에 일단이 접속되는 상기 1 개 또는 복수의 전류원에 바이어스 전압을 공급하고,
    상기 제 2 전위에 일단이 접속되는 상기 전류원은, 상기 바이어스 전압에 따라 상기 전류원의 상기 출력단으로부터의 출력 전류를 가변시키는 것을 특징으로 하는, 발광 소자 구동 회로.
  23. 제 21 항에 있어서,
    상기 전압 선택 회로가,
    고위측 기준 전위와 저위측 기준 전위 사이에 직렬 접속된 복수의 저항을 갖고, 상기 고위측 기준 전위와 상기 저위측 기준 전위, 및 상기 저항끼리의 접속점 중 미리 정해진 복수의 탭으로부터, 대응하는 전압을 출력하는 저항 회로와,
    상기 저항 회로의 상기 복수의 탭과, 상기 바이어스 전압을 출력하는 출력단 사이에 접속되어, 상기 제 2 전류 구동 회로용의 디코더로부터의 출력 신호에 의해 온ㆍ오프가 제어되는 복수의 스위치 소자를 구비하고 있는 것을 특징으로 하는, 발광 소자 구동 회로.
  24. 제 21 항에 있어서,
    제어 신호 입력 단자로부터 입력되는 제어 신호에 기초하여, 출력하는 제어 전위를 가변으로 제어하는 휘도 조절 회로를 추가로 구비하고,
    상기 휘도 조절 회로로부터 출력되는 상기 제어 전위가 상기 제 2 전류 구동 회로의 상기 제 1 전위로서 공급되는 것을 특징으로 하는, 발광 소자 구동 회로.
  25. 제 22 항에 있어서,
    제어 신호 입력 단자로부터 입력되는 제어 신호에 기초하여, 출력하는 제어 전위를 가변으로 제어하는 휘도 조절 회로를 추가로 구비하고,
    상기 휘도 조절 회로로부터 출력되는 상기 제어 전위가 상기 제 2 전류 구동 회로의 상기 제 2 전위로서 공급되는 것을 특징으로 하는, 발광 소자 구동 회로.
  26. 제 11 항에 있어서,
    상기 비직선성의 입출력 특성이 소정 감마값의 특성으로 되고, 입력된 상기 영상 신호를 소정 감마값에 따라서 보정한 상기 출력 전류가 출력되는 것을 특징으로 하는, 발광 소자 구동 회로.
  27. 표시 소자 패널의 표시 소자를 구동하는 표시 소자 구동 회로를 포함하는 표시 장치에 있어서,
    상기 표시 소자 구동 회로로서, 제 6 항에 기재된 상기 발광 소자 구동 회로를 구비하여, 상기 표시 소자 구동 회로의 전단에 감마 보정 회로를 형성할 필요가 없게 하는 것을 특징으로 하는 표시 장치.
  28. 수평 방향을 따라 배치되는 복수의 주사선과, 수직 방향을 따라 배치되는 복수의 데이터선과, 상기 각 주사선과 상기 각 데이터선의 교차부에 형성되는 복수의 발광 소자를 구비한 표시 패널;
    상기 주사선을 구동하는 주사 드라이버; 및
    영상 신호를 입력하여 상기 데이터선을 구동하는 데이터 드라이버를 구비하고,
    상기 데이터 드라이버는 상기 데이터선을 구동하는 구동 회로로서, 제 6 항에 기재된 상기 발광 소자 구동 회로를 구비하고 있는 것을 특징으로 하는, 표시 장치.
  29. 제 28 항에 있어서,
    상기 발광 소자의 색에 대응시켜 형성되어 있는 상기 발광 소자 구동 회로를 색마다 개별적으로 제어하여 패널 휘도를 균일화시키는 것을 특징으로 하는 표시 장치.
  30. 제 1 항에 기재된 발광 소자 구동 회로를 구비한, 반도체 장치.
  31. 디지털 신호를 입력하여 그 디지털 신호에 따른 출력 전류로 변환하여 출력하는 전류 출력형의 디지털ㆍ아날로그 변환 장치에 있어서,
    주어진 기준 전류에 기초하여, 출력하는 전류의 값이 규정되는 복수의 전류원과, 상기 복수의 전류원과 전류 출력단 사이의 전류 패스를, 복수 비트로 이루어지는 입력 신호에 기초하여 온ㆍ오프 제어하는 스위치 회로를 구비하고, 상기 입력 신호에 따른 제 1 출력 전류를 출력하는 제 1 전류 구동 회로;
    상기 입력 신호에 따라, 출력 전류를 보정하기 위한 제 2 출력 전류를 출력하는 제 2 전류 구동 회로; 및
    상기 기준 전류를 출력하는 회로로서, 상기 입력 신호의 값에 기초하여 가변 제어시키는 기준 전류원 회로를 포함하고,
    상기 제 1 전류 구동 회로와 제 2 전류 구동 회로로부터의 상기 제 1 출력 전류와 제 2 출력 전류를 합성한 전류가 출력 전류로서 출력되고, 상기 입력 신호 의 단위량의 변화에 대응하는 상기 출력 전류의 변화량이, 상기 입력 신호의 값에 따라 가변되는 것을 특징으로 하는, 디지털ㆍ아날로그 변환 장치.
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