JP2005160034A - 出力回路及びデジタルアナログ回路並びに表示装置 - Google Patents

出力回路及びデジタルアナログ回路並びに表示装置 Download PDF

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Abstract

【課題】
必要とされる入力電圧数を削減するとともに、トランジスタ数を削減し、省面積化を図る出力回路及びデジタルアナログ変換回路、並びに表示装置の提供。
【解決手段】
互いに異なる電圧値の複数（ｍ個）の参照電圧を入力し、選択信号に基づいて、二つの電圧を選択して出力する選択回路１２と、選択回路１２から出力される２つの参照電圧を２つの入力端子Ｔ１、Ｔ２から入力し、２つの入力端子電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に基づいて外挿した出力電圧を出力する増幅器１３を備えている。
【選択図】
図１

Description

本発明は、差動増幅器及びそれを用いた表示装置に関する。
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図２６を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図２６には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。
スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像信号に対応した階調電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。
１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧で駆動することが必要とされる。このため、データドライバ９８０のバッファ部は、高精度電圧出力可能な差動増幅器が用いられている。
また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。
このため、多ビット映像データに対応した階調電圧を出力するデータドライバは、極めて高精度な電圧出力が要求されるばかりか、映像データを処理する回路部の素子数が増加し、データドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。この問題について、以下に詳しく説明する。
図２７は、図２６のデータドライバ９８０の構成を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図２７を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、階調電圧発生回路９８３と、デコーダ９８４と、バッファ回路９８５を含んで構成される。
ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４にデータを出力する。階調電圧発生回路９８３は、映像データに対応した階調数の階調電圧を生成する。デコーダ９８４は、入力されたデータに対応した階調電圧を１つ選択して出力する。バッファ回路９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。
例えば６ビット映像データが入力される場合、階調数は６４であり、階調電圧発生回路９８３は、６４レベルの階調電圧を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。
一方、８ビット映像データが入力される場合、階調数は２５６となり、階調電圧発生回路９８３は、２５６レベルの階調電圧を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。
このように、映像データが多ビット化すると、階調電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、回路規模は、４倍以上となる。したがって、映像データの多ビット化によりデータドライバＬＳＩのチップ面積が増加してコスト高となる。
これに対して、多ビット化してもデータドライバＬＳＩのチップ面積の増加を最小限に抑えるようにした構成が、後記特許文献１や後記特許文献２に提案されている。図２８は、後記特許文献１に提案されている構成の一例（後記特許文献１の第１６図に対応する）である。
図２８を参照すると、このデータドライバは、図２７に示したものとは、階調電圧発生回路９８６、デコーダ９８７、及びバッファ回路９８８の構成が異なっている。図２８の階調電圧発生回路９８６は、２階調おきに階調電圧を生成し、デコーダ９８７の階調電源線数を、図２７のデコーダ９８４の約１／２に減らしている。デコーダ９８７は、映像データに応じて、２つの階調電圧を選択してバッファ回路９８８に出力する。バッファ回路９８８は、入力された２つの階調電圧、及び、２つの階調電圧の中間の階調電圧を電流増幅して出力することができる。
後記特許文献１、２に記載される構成は、２つの階調電圧を入力し２つの階調電圧の一方とその中間電圧を出力するバッファ回路９８８を具備することで、デコーダ９８７の階調電源線数を半分に削減し、デコーダ９８７の回路規模を削減し、省面積化すなわち低コスト化の実現を目指すものである。したがって、映像データ信号の多ビット化に対して、データドライバＬＳＩのチップ面積の増加を多少抑えることができる。
なお、バッファ回路９８８に好適な差動増幅器として、後記特許文献１の第５（Ｂ）図や、後記特許文献２の第１５図に示すような構成が提案されている。後記特許文献１の第５（Ｂ）図に示す構成では、差動対の出力が、ダイオード接続されたカレントミラーの入力端となっており、差動増幅器として機能しない構成であると思料されるが、後記特許文献１に関連する後記特許文献２の第１５図から、後記特許文献１、２に提案されている差動増幅器の代表的な特徴は、図２９に示すような、差動段９１０を備えた差動増幅器であるものと推量される（本発明者の検討による）。
図２９を参照すると、２入力の差動増幅器の構成が示されており、差動段９１０の特徴は、第１差動対をなすトランジスタ９０１、９０２のそれぞれと並列に、第２差動対をなすトランジスタ９０３、９０４が接続されており、各差動対は、共通の電流源９０７で駆動される。トランジスタ９０１、９０３のゲートにはそれぞれ階調電圧Ｖｐ１、Ｖｐ２が入力され、トランジスタ９０２、９０４のゲートは共通接続されて差動増幅器の出力Ｖｎ１を帰還入力されている。また、第１及び第２の差動対の出力対はカレントミラー（９０５、９０６）の入力端及び出力端にそれぞれ接続され、第１及び第２の差動対の共通の出力信号に応じた増幅動作を行うものである。
このような構成の差動増幅器は、
・電圧Ｖｐ１、Ｖｐ２が同一入力電圧のときに、出力電圧Ｖｎ１は入力電圧と等しく、
・電圧Ｖｐ１、Ｖｐ２が異なるときに、出力電圧Ｖｎ２は電圧Ｖｐ１、Ｖｐ２の中間電圧となる。
特開２００１−３４２３４公報（第５図、第２０図、第２１図） 特開２００１−３４３９４８公報（第１５図）
図２９に示した差動増幅器は、２つの入力電圧の中間の電圧を出力する場合、２つの入力値の電圧差が大きいと、中間の電圧にならず、２つの入力電圧の一方の電圧値寄りにずれる、という課題（第１の課題）がある、ことが指摘されている（上記特許文献１の第１３頁、段落［０１１３］の記載参照）。
また、液晶表示装置において、データドライバの出力電圧特性は、図３０（前記特許文献１の第２０（ｂ）図に対応）に示すようなものであり、階調データの中間部分では階調間の電位差が小さいが、階調データの低い側と高い側では階調間の電位差が大きい。
そのため、図２９の差動増幅器を液晶表示装置のデータドライバの出力バッファ回路に用いる場合には、階調データの中間部分に対してのみ適用することができ、階調データの中間部分以外の範囲では適用できない、という課題（第２の課題）がある。
このため、前記特許文献１には、液晶表示装置のデータドライバとして、図３１（前記特許文献１の第２１図に対応）に示すような構成が記載されている。
図３１に示すデータドライバは、図２８に示したデータドライバとは、階調電圧発生回路の構成が相違している。図３１に示す構成では、階調電圧発生回路において、低い側と高い側の階調データに対応する階調電圧では、１階調ごとに、階調電圧（Ｖ０、Ｖ１、Ｖ２…、Ｖｋ、及びＶｎ、Ｖ（ｎ＋１）…、Ｖ（ｍ−１））を生成し、中間の階調データに対応する階調電圧では、２階調ごとに階調電圧（Ｖｋ、Ｖ（ｋ＋２）、Ｖ（ｋ＋４）、…、Ｖｎ）を生成している。
したがって、図２９に示した差動増幅器を、図３１に示した、液晶表示装置のデータドライバの出力バッファ回路９８８に用いる場合には、データ線数を削減できる割合が低下する。このため、デコーダ９８７の回路規模の削減や、データドライバＬＳＩの面積削減の効果が小さくなる、という課題（第３の課題）がある。
本願発明者は、前記特許文献１等に開示されている、図２９の差動増幅器の特性について調べ、図２９の差動増幅器の課題について検討したので以下に説明する。
図３２は、図２９の差動増幅器によって入力電圧Ｖｐ１、Ｖｐ２の中間電圧Ｖｎ１を出力するときの作用を説明するための図である。以下、図３２を参照して説明する。
図２９の差動増幅器の２つの差動対（９０１、９０２）、（９０３、９０４）の各トランジスタはそれぞれ同一サイズとし、トランジスタ９０１、９０２、９０３、９０４に流れる電流をそれぞれＩａ、Ｉｂ、Ｉｃ、Ｉｄとする。図３２には、入力電圧Ｖｐ１、Ｖｐ２は、Ｖｐ１＜Ｖｐ２である場合の例が示されている。図３２は、ドレイン・ソース間電流Ｉｄｓ（縦軸）と、電源ＶＳＳに対する電圧Ｖ（横軸）との関係を示す図であり、トランジスタ９０１〜９０４の特性曲線（Ｉｄｓ−Ｖｇ特性）を示している。このような図を用いると、この増幅器の作用が比較的理解しやすい。
２つの差動対は、ソースが共通接続されトランジスタサイズも同一であるため、２つの差動対の各トランジスタは、図３２に示す共通の特性曲線上に、動作点を有する。
そして、カレントミラー（９０５、９０６）の入力端及び出力端に流れる電流は互いに等しいことから、２つの差動対の各トランジスタに流れる電流は、次式（１）の関係が成り立つ。
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（１）
またトランジスタ９０２、９０４は、ゲート、ソース、ドレインがそれぞれ共通であるため、次式（２）が成り立つ。
Ｉｂ＝Ｉｄ …（２）
上記２つの関係式から、Ｉｂ、Ｉｄは、ＩａとＩｃを２等分する大きさで、それに対応する電圧がＶｎ１となる。
トランジスタの特性曲線は２次曲線であるため、図３２からわかるように、電圧Ｖｐ１、Ｖｐ２の電圧差が小さいときに、特性曲線は直線近似できるので、電圧Ｖｎ１はＶｐ１、Ｖｐ２の２等分する電圧（中間電圧）となる。
しかし、電圧Ｖｐ１、Ｖｐ２の電圧差が大きくなるにつれて、電圧Ｖｎ１は高電位側の電圧Ｖｐ２寄りにシフトする。
これを具体的に確認するため、図２９に示した差動増幅器によるシミュレーション結果（シミュレーションは本発明者が行った）を、図３３に示す。図３３は、入力電圧Ｖｐ１を一定とし、Ｖｐ２をＶｐ１に対して±０．５Ｖの範囲で変化させたときの出力電圧Ｖｎ１の出力特性である。図中において破線は電圧Ｖｐ１、Ｖｐ２を２等分する出力期待値である。
図３３より、Ｖｐ１に対するＶｐ２が±０．１Ｖの範囲で、電圧Ｖｎ１は、比較的、出力期待値に近いが、±０．５Ｖの範囲では、電圧Ｖｎ１は出力期待値から大きくずれ、２つの入力電圧Ｖｐ１、Ｖｐ２のうち、電位の高い側にシフトしている。
したがって、図２９に示した差動増幅器においては、２つの入力電圧の中間の電圧を出力できるのは、２つの入力電圧の電位差が非常に小さい場合に限られる、という課題があることがわかる。
次に、図２８に示したデータドライバのデコーダ９８７について詳しく解析してみる。図２８の階調電圧発生回路９８６は、２階調おきに階調電圧を生成し、デコーダ９８７の階調電源線数を、図２７に示したデータドライバのデコーダ９８４の階調電源線数の約１／２に減らしている。しかしながら、デコーダを構成するトランジスタ数があまり大幅に減らないため、省面積効果が低い、という課題もあることがわかった（本発明者の検討結果による）。この課題について、４ビットデータ入力のデコーダ９８７の場合について、図３４、図３５を参照して説明する。
図３４は、図２８のデコーダ９８７及びバッファ回路９８８の入出力対応関係を示す図である。図３４では、１７個の出力レベルに対して、２階調おきに９個の階調電圧Ａ〜Ｉを設け、デコーダ９８７で選択する２つの階調電圧の組み合わせを（Ｖｐ１、Ｖｐ２）の列に示す。
例えば１番目のレベルは、入力電圧（階調電圧）Ａをバッファ回路９８８から出力するので、デコーダ９８７はバッファ回路９８８に入力する２つの電圧（Ｖｐ１、Ｖｐ２）として（Ａ、Ａ）を選択する。
また２番目のレベルは、１番目及び３番目のレベルの入力電圧（階調電圧）Ａ及びＢの中間電圧をバッファ回路９８８から出力するので、デコーダ９８７は、バッファ回路９８８に入力する２つの電圧（Ｖｐ１、Ｖｐ２）として（Ａ、Ｂ）を選択する。
同様にして、１７個のレベルに対応する（Ｖｐ１、Ｖｐ２）の組み合わせが決まる。
そして図３４では、４ビットデータ（Ｄ３、Ｄ２、Ｄ１、Ｄ０）に対して１〜１６レベルまでを対応付けている。
このように、前記特許文献１に開示されている、２つの階調電圧を選択入力し同２つの階調電圧の一方とその中間電圧を出力する方法では、出力レベル数プラス１個のレベル数が必要であり、入力電圧（階調電圧）数は出力レベル数の２分の１プラス１個が必要である。
図３５は、図３４の（Ｖｐ１、Ｖｐ２）の組み合わせを選択するデコーダ９８７のｎチャネルトランジスタ構成の具体例である。４ビットデータ信号（Ｄ３、Ｄ２、Ｄ１、Ｄ０）及びその反転信号（Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂ）により、９個の入力電圧（階調電圧）Ａ〜Ｉから選択した階調電圧を、出力線（Ｖｐ１、Ｖｐ２）に出力する。なお、ｐチャネルトランジスタ構成のデコーダは、各ビットのデータ信号とその反転信号を入れ替えた構成により容易に実現できる。
図３５に示すデコーダの構成例では、ビット線（Ｄ１、Ｄ１Ｂ）を追加して、上位３ビット（Ｄ３、Ｄ２、Ｄ１）と下位２ビット（Ｄ１、Ｄ０）に分けた構成を示している。また上位ビット（Ｄ３、Ｄ２、Ｄ１）の構成は、トーナメント型としてトランジスタ数が最小となる構成としている。図３５に示すデコーダにおいては、上位３ビット（Ｄ３、Ｄ２、Ｄ１）で２つの階調電圧を選択し、下位２ビット（Ｄ１、Ｄ０）で出力線（Ｖｐ１、Ｖｐ２）にそれぞれ出力する階調電圧を選択する。このときの図３５の４ビットデコーダは、入力電圧（階調電圧）数９個、ビット線数１０、トランジスタ数３０個（トランジスタ４０１〜４３０）で構成される。なお、上位２ビット（Ｄ３、Ｄ２）と下位２ビット（Ｄ１、Ｄ０）に分けた構成も可能である。すなわち、上位２ビット（Ｄ３、Ｄ２）で３つの階調電圧を選択し、下位２ビット（Ｄ１、Ｄ０）で３つの階調電圧の中から出力線（Ｖｐ１、Ｖｐ２）にそれぞれ出力する階調電圧を選択する構成となる（不図示）。ただし、この場合は、階調電源線を追加して構成しなければならない。
図３５のデコーダ９８７と比較するために、図２７のデコーダ９８４の構成（ｎチャネルトランジスタ構成）を、図３６に示す。
図３６に示す構成は、トランジスタ数が最小となるトーナメント型構成で、入力電圧（階調電圧）数１６個、ビット線数８、トランジスタ数３０個（トランジスタ５０１〜５３０）で構成される。
図３５と図３６にそれぞれ示したデコーダの構成を比較すると、図３５に示す構成では、入力電圧（階調電圧）数は約１／２に減っているものの、トランジスタ数は同じである。これは、ビット数やデコーダの構成により多少異なるが、前記特許文献１に開示されている図２８のデコーダ９８７は、概して、デコーダを構成するトランジスタ数が、あまり大幅には減らず、省面積効果が低い、という課題がある。
上記課題に対して、出力バッファ回路９８８に用いる差動増幅器は、２つの入力電圧に対して３つ以上の多値電圧レベルを出力することができ、広い電圧範囲で各出力レベルが高精度に出力できることが望ましい。
したがって、本発明が解決しようとする課題は、２つの入力電圧に対して最大４個の多値電圧レベルを出力する増幅器を具備することで、必要とされる入力電圧数を削減するとともに、トランジスタ数を削減し、省面積化を図る出力回路及びデジタルアナログ変換回路を提供することにある。
また、本発明が解決しようとする他の課題は、上記出力回路を用いることにより、省面積で低コストのデータドライバ、及びデータドライバを含む表示装置を提供することにある。
前記課題を解決する手段を提供する本発明の一つのアスペクトに係る出力回路は、互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、入力された選択信号に基づき、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して第１、第２の端子に供給する選択回路と、前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた所定の外分比で外分してなる電圧を、出力端子から出力する増幅回路と、を備え、最大でｍの２乗個の互いに異なる電圧レベルが出力可能とされ、入力された前記選択信号にしたがってｍの２乗個の電圧レベルの中から選択された電圧が出力される。
本発明の他のアスペクトに係るデジタルアナログ変換回路は、互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して第１、第２の端子に出力する選択回路と、前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を出力端子から出力する増幅回路と、を備え、前記デジタルデータ信号の値に応じて最大でｍの２乗個の互いに異なる電圧レベルが出力可能とされている。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記選択回路は、第１の参照電圧（Ａ）と第２の参照電圧（Ｂ）を入力し、前記選択信号に基づき、第１、第２の参照電圧（Ａ、Ｂ）、第１、第１の参照電圧（Ａ、Ａ）、第２、第２の参照電圧（Ｂ、Ｂ）、第２、第１の参照電圧（Ｂ、Ａ）、のうちのいずれかの対を前記第１、第２の端子に供給し、最大で２の２乗個の互いに異なる電圧レベルが出力可能とした構成としてもよい。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となる関係とされ、前記第１、第２の参照電圧は、等間隔の第１乃至第４レベルまでの電圧のうち、それぞれ、第２、第３のレベルとされ、前記選択回路における、前記第１、第２の参照電圧（Ａ、Ｂ）の対の選択による、第１レベルの出力電圧から、前記第２、第１の参照電圧（Ｂ、Ａ）の対の選択による、第４レベルの出力電圧までの計４レベルの電圧が出力される構成としてもよい。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記選択回路は、互いに異なる電圧値の第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を入力し、前記選択信号に基づいて、第１、第４の参照電圧（Ａ、Ｄ）、第１、第３の参照電圧（Ａ、Ｃ）、第２、第４の参照電圧（Ｂ、Ｄ）、第２、第３の参照電圧（Ｂ、Ｃ）、第１、第２の参照電圧（Ａ、Ｂ）、第１、第１の参照電圧（Ａ、Ａ）、第２、第２の参照電圧（Ｂ、Ｂ）、第２、第１の参照電圧（Ｂ、Ａ）、第３、第４の参照電圧（Ｃ、Ｄ）、第３、第３の参照電圧（Ｃ、Ｃ）、第４、第４の参照電圧（Ｄ、Ｄ）、第４、第３の参照電圧（Ｄ、Ｃ）、第３、第２の参照電圧（Ｃ、Ｂ）、第３、第１の参照電圧（Ｃ、Ａ）、第４、第２の参照電圧（Ｄ、Ｂ）、第４、第１の参照電圧（Ｄ、Ａ）、のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４の２乗個の互いに異なる電圧レベルが出力可能とした構成としてもよい。
上記した本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となり、前記第１乃至第４の参照電圧は、等間隔の第１乃至第１６レベルの電圧のうち、それぞれ、第６、第７、第１０、第１１のレベルとされ、前記選択回路における、前記第１、第４の参照電圧（Ａ、Ｄ）の対の選択による、第１レベルの出力電圧から、前記第４、第１の参照電圧（Ｄ、Ａ）の対の選択による、第１６レベルの出力電圧までの計１６レベルの電圧が出力される構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、前記区間では、前記複数（ｎ個）の参照電圧により、最大でｎの２乗のレベルの出力電圧が出力される構成としてもよい。なお、異なる区間の間で、出力可能な電圧レベルに重複するものがあってもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、出力電圧レベルについて相隣る少なくとも１組の電圧レベルの間隔が、他の相隣る１組の電圧レベルの間隔と異なる構成としてもよい。かかる構成によれば、選択回路に入力される参照電圧を増やし、ガンマ特性補間等、所望の非直線性の入出力特性が実現される。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記増幅回路は、容量と、差動増幅器と、を有し、前記第１及び第２の端子に与えられる入力電圧の差電圧を前記容量の端子間電圧として与え、前記第１の端子又は第２の端子の電圧の一方に又は一方から、前記容量の端子間電圧を、加算又は減算することで、前記第１の端子と前記第２の端子に与えられた入力電圧を外分した電圧を出力するように制御する手段を備えた構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記増幅回路は、第１及び第２の入力端子と、出力端子と、入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１の差動対と、入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２の差動対と、前記第１の差動対に電流を供給する第１の電流源と、前記第２の差動対に電流を供給する第２の電流源と、前記第１及び第２の差動対の出力対に接続されている負荷回路と、を少なくとも有し、少なくとも前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方が共通接続され、前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力端が接続されている増幅段を有する構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、前記選択信号に基づいて、第１乃至第２Ｋの参照電圧に関する４Ｋの組み合わせの電圧対のうち、いずれかの対を選択して前記第１、第２の端子に供給し、最大で４Ｋ個の異なる電圧レベルが出力端子より出力可能とされる、構成としてもよい。
本発明に係る出力回路あるいはデジタルアナログ変換回路において、外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧の和が、前記第１の端子の入力電圧の２倍となり、選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ、ただし、Ｋは所定の正整数）の参照電圧を入力し、前記第１乃至第２Ｋの参照電圧は、等間隔の第１乃至第４Ｋのレベルの電圧のうち、それぞれ、
｛１＋ａ×４（Ｋ−１）＋ｂ×４（Ｋ−２）＋ｃ×４（Ｋ−３）＋…｝
（ただし、ａ、ｂ、ｃ、…、は１、２をとり、４の累乗の項は値が１未満（すなわち、４（Ｋ−Ｘ）＜１、Ｘは正数）のとき、０とする）
のレベルとされ、
入力される選択信号（又はデジタルデータ信号）に基づき、第１のレベルから第４Ｋのレベルまでの計４Ｋの互いに異なるレベルの出力電圧が出力される、構成としてもよい。
本発明の他のアスペクトに係る表示装置は、データ線を駆動するドライバとして、前記出力回路を備えている。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路は、互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）と、
出力端子と、
前記（ｍ×Ｓ）個の参照電圧を入力し、複数ビットのデジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を前記出力端子から出力する増幅回路と、
を備え、
前記デコーダブロックは、３段構成の回路ブロックを有し、
１段目の回路ブロックとして、入力される前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、ｍ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記ｍ個の参照電圧の中から、重複を含めた２つの電圧を選択して出力する回路ブロックをＳ個備え、
２段目の回路ブロックとして、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の一方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックと、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の他方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックを備え、
３段目の回路ブロックとして、前記２段目の２つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ、前記第１及び第２の端子に供給するか、または、遮断するように制御する１つの回路ブロックを備え、
本発明において、前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される。前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記２段目の２つの回路ブロックの出力を前記第１、第２の端子に供給する構成としてもよい。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路は、互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）と、
出力端子と、
前記（ｍ×Ｓ）個の参照電圧を入力し、複数ビットのデジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を前記出力端子から出力する増幅回路と、
を備え、
前記デコーダブロックは、３段構成の回路ブロックを有し、
１段目の回路ブロックとして、入力された前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、Ｓ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記Ｓ個の参照電圧の中から１つの電圧を選択して出力する回路ブロックをｍ個備え、
２段目の回路ブロックとして、前記１段目のｍ個の回路ブロックで選択されたｍ個の電圧を入力とし、前記第２のビットグループの値に応じて、入力されたｍ個の電圧の中から２つの電圧を選択して出力する１つの回路ブロックを備え、
３段目の回路ブロックとして、前記２段目の回路ブロックで選択出力された２つの電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ前記第１及び第２の端子に供給するか、または、遮断するように制御する１つの回路ブロックを備え、
前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される。本発明において、前記ｍの値が共通または異なるデコーダブロックを更に備え、前記ｍの値が最大となるデコーダブロックにおいて、前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記第２の回路ブロックの出力を前記第１及び第２の端子に供給する構成としてもよい。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路において、前記ｍを２Ｋ（ただし、Ｋは所定の正整数）とし、前記選択回路（デコーダ）は、第１乃至第２Ｋの参照電圧を、前記選択信号をなす第１乃至第２Ｋの信号の計２Ｋビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、第１列から第Ｋ列までの回路ブロック群を備え、前記各回路ブロックは４つの入力端子と２つの出力端子を有し、前記４つの入力端子より電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を前記２つの出力端子より出力し、前記第１列は、２の（Ｋ−１）乗個の前記回路ブロックよりなり、２の（Ｋ−１）乗個の前記回路ブロックが、それぞれ、４つの入力端子の２つずつが共通接続された２つの入力端に、前記第１乃至第２Ｋの参照電圧の各２つが入力され、前記第１、第２の信号に基づき、２つの電圧信号をそれぞれ選択して出力し、第Ｆ列（ただし、Ｆは２からＫまでの正数）は、２の（Ｋ−Ｆ）乗個の前記回路ブロックよりなり、前記２の（Ｋ−Ｆ）乗個の回路ブロックが、それぞれ、４つの入力端子に第（Ｆ−１）列の各２つの回路ブロックの出力電圧信号が入力され、第（２Ｆ−１）、第２Ｆの信号に基づき、２つの電圧信号をそれぞれ選択して出力し、前記第Ｋ列の回路ブロック群の２つの出力電圧信号が前記第１、第２の端子に出力される構成としてもよい。
本発明によれば、２つの入力電圧及びその外挿電圧の計４つのレベルを出力可能な差動増幅器を用いたＤＡＣにおいて、入力電圧数ｍに対して、最大でｍの２乗個の電圧レベルの出力することができる、という効果を奏する。
本発明によれば、前記差動増幅器の２つの入力端子に選択的入力する２つの入力電圧を出力するデコーダは、入力電圧（階調電源）数を大幅に削減できるとともに、トランジスタ数も大幅に削減でき、省面積化を実現できるという効果を奏する。
本発明によれば、上記差動増幅器およびデコーダを用いることにより、省面積で低コストのデータドライバＬＳＩを可能にし、またはデータドライバを含む表示装置の低コスト化や狭額縁化も可能にする、という効果を奏する。
本発明を実施するための最良の形態について説明する。本発明の一実施の形態に係る出力回路（１１）は、互いに異なる電圧値の複数（ｍ個）の参照電圧を入力し、選択信号に基づいて、二つの電圧を選択して出力する選択回路（１２）と、前記選択回路から出力される２つの参照電圧を２つの入力端子から入力し、前記２つの入力端子の電圧差に基づいて外挿した電圧を出力する増幅回路（１３）と、を備えている。この回路は、選択信号としてデジタルデータ信号を用い、デジタルデータ信号に応じたレベルの電圧が出力されるデジタルアナログ変換回路として用いられる。
本発明によれば、増幅回路（１３）は、第１及び第２の入力端子の電圧を外挿する構成であれば任意の構成を用いることができる。例えば、第１、第２の入力端子を有し、第１、第２の入力端子の電圧の差電圧が、端子間電圧として印加される容量と、前記第１及び第２の入力端子電圧の一方と、前記容量の端子間の差電圧とに基づき、第１、第２の入力端子の電圧を外分した電圧を出力する差動増幅器を備えている。
あるいは、本発明の一実施の形態によれば、増幅回路（１３）は、第１及び第２の入力端子（Ｔ１、Ｔ２）と、出力端子（３）と、前記第１及び第２の入力端子に接続された差動段と、入力端が前記差動段の出力端に接続され、出力端が前記出力端子に接続された増幅段（６）と、を有し、前記差動段が、入力対の一方が前記第１の入力端子（Ｔ１）に接続され他方が前記出力端子（３）に接続された第１の差動対（１０１、１０２）と、入力対の一方が第１の入力端子（Ｔ１）に接続され他方が第２の入力端子（Ｔ２）に接続された第２の差動対（１０３、１０４）と、第１の差動対（１０１、１０２）に電流を供給する第１の電流源（１２６）と、第２の差動対（１０３、１０４）に電流を供給する第２の電流源（１２７）と、第１及び第２の差動対の出力対に接続されている負荷回路（１１１、１１２）と、を有し、第１の差動対（１０１、１０２）の出力対の一方と第２の差動対（１０３、１０４）の出力対の一方が共通接続され、該共通接続点が前記差動段の出力端（４）をなしている。なお、増幅段（６）を差動増幅段で構成し、第１の差動対（１０１、１０２）の出力対と第２の差動対（１０３、１０４）の出力対同士の接続点に差動入力端が接続される構成としてもよい。
本発明の一実施の形態によれば、選択回路（１２）は、互いに電圧値の異なる第１の参照電圧（Ａ）と第２の参照電圧（Ｂ）とを入力し、選択信号に基づいて、第１、第２の参照電圧（Ａ、Ｂ）、第１、第１の参照電圧（Ａ、Ａ）、第２、第２の参照電圧（Ｂ、Ｂ）、第２、第１の参照電圧（Ｂ、Ａ）、のうちのいずれかの対を前記第１、第２の端子Ｔ１、Ｔ２に供給し、最大で４個の互いに異なる電圧レベルが出力可能とされる構成が実現される。
この選択回路（１２）は、第１、第２の参照電圧を、前記選択信号をなす第１及び第２の信号（Ｄ０、Ｄ１）の計２ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、第１の参照電圧（Ａ）と第２の端子（Ｔ２）間に接続され、制御端子に前記第１信号（Ｄ０）が入力される第１のスイッチ（３０２）と、第１の参照電圧Ａと前記第１の端子（Ｔ１）間に接続され、制御端子に前記第２信号の相補信号（Ｄ１Ｂ）が入力される第２のスイッチ（３０１）と、第２の参照電圧Ｂと前記第１の端子（Ｔ１）間に接続され、制御端子に前記第２信号が入力される第３のスイッチ（３０３）と、第２の参照電圧Ｂと前記第２の端子（Ｔ２）間に接続され、制御端子に前記第１信号の相補信号（Ｄ０Ｂ）が入力される第４のスイッチ（３０４）を有する。
本発明の一実施の形態の出力回路によれば、外分比が１：２とされ、出力電圧（Ｖｏｕｔ）と第２の端子の入力電圧Ｖ（Ｔ２）との和が第１の端子の入力電圧Ｖ（Ｔ１）の２倍となる関係とされ、前記第１、第２の参照電圧Ａ、Ｂは、等間隔の第１乃至第４レベルまでの電圧のうち、それぞれ、第２、第３のレベルとされ、選択回路（１２）における、前記第１、第２の参照電圧（Ａ、Ｂ）の対の選択による、第１レベルの出力電圧から、前記第２、第１の参照電圧（Ｂ、Ａ）の対の選択による、第４レベルの出力電圧までの計４レベルの電圧が出力される。
本発明は、別の実施の形態において、前記選択回路（１２）は、互いに電圧値が異なる第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を入力し、前記選択信号に基づいて、
（１）第１、第４の参照電圧（Ａ、Ｄ）、（２）第１、第３の参照電圧（Ａ、Ｃ）、
（３）第２、第４の参照電圧（Ｂ、Ｄ）、（４）第２、第３の参照電圧（Ｂ、Ｃ）、
（５）第１、第２の参照電圧（Ａ、Ｂ）、（６）第１、第１の参照電圧（Ａ、Ａ）、
（７）第２、第２の参照電圧（Ｂ、Ｂ）、（８）第２、第１の参照電圧（Ｂ、Ａ）、
（９）第３、第４の参照電圧（Ｃ、Ｄ）、（１０）第３、第３の参照電圧（Ｃ、Ｃ）、
（１１）第４、第４の参照電圧（Ｄ、Ｄ）、（１２）第４、第３の参照電圧（Ｄ、Ｃ）、
（１３）第３、第２の参照電圧（Ｃ、Ｂ）、（１４）第３、第１の参照電圧（Ｃ、Ａ）、
（１５）第４、第２の参照電圧（Ｄ、Ｂ）、（１６）第４、第１の参照電圧（Ｄ、Ａ）、
のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４の２乗個の互いに異なる電圧レベルが出力可能とされる構成としてもよい。
この実施の形態において、選択回路は、第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を、選択信号をなす第１乃至第４の信号（Ｄ０、Ｄ１、Ｄ２、Ｄ３）の計４ビットに基づき選択して第１、第２の端子（Ｔ１、Ｔ２）に出力する構成としてもよい。第１の端子（Ｔ１）と第１の参照電圧（Ａ）の供給端子との間に接続され、第２の信号の相補信号（Ｄ１Ｂ）と第４の信号の相補信号（Ｄ３Ｂ）をそれぞれ制御端子に入力する第１及び第２のスイッチ（４０１、４０２）と、第２の端子（Ｔ２）と第１の参照電圧（Ａ）の供給端子との間に接続され、第１の信号（Ｄ０）と第３の信号（Ｄ２）をそれぞれ制御端子に入力する第３及び第４のスイッチ（４０３、４０４）と、第１の端子（Ｔ１）と第２の参照電圧（Ｂ）の供給端子との間に接続され、第２の信号（Ｄ１）と第４の信号の相補信号（Ｄ３Ｂ）をそれぞれ制御端子に入力する第５及び第６のスイッチ（４０５、４０６）と、第２の端子（Ｔ２）と第２の参照電圧（Ｂ）の供給端子との間に接続され、第１の信号の相補信号（Ｄ０Ｂ）と第３の信号（Ｄ２）をそれぞれ制御端子に入力する第７及び第８のスイッチ（４０７、４０８）と、第１の端子（Ｔ１）と第３の参照電圧（Ｃ）の供給端子との間に接続され、第２の信号の相補信号（Ｄ１Ｂ）と第４の信号（Ｄ３）をそれぞれ制御端子に入力する第９及び第１０のスイッチ（４０９、４１０）と、第２の端子（Ｔ２）と第３の参照電圧（Ｃ）の供給端子との間に接続され、第１の信号（Ｄ０）と第３の信号の相補信号（Ｄ２Ｂ）をそれぞれ制御端子に入力する第１１及び第１２のスイッチ（４１１、４１２）と、第１の端子（Ｔ１）と第４の参照電圧（Ｄ）の供給端子との間に接続され、第２の信号（Ｄ１）と第４の信号（Ｄ３）をそれぞれ制御端子に入力する第１３及び第１４のスイッチ（４１３、４１４）と、第２の端子（Ｔ２）と第４の参照電圧（Ｄ）の供給端子との間に接続され、第１の信号の相補信号（Ｄ０Ｂ）と第３の信号の相補信号（Ｄ２Ｂ）をそれぞれ制御端子に入力する第１５及び第１６のスイッチ（４１５、４１６）と、を有し、第１の信号を制御端子に共通に入力する第３及び第１１のスイッチ（４０３、４１１）は一のスイッチを共用するか、または２つのスイッチで構成され、第１の信号の相補信号を制御端子に共通に入力する第７及び第１５のスイッチ（４０７、４１５）は一のスイッチを共用するか、または２つのスイッチで構成され、第２の信号を制御端子に共通に入力する第５及び第１３のスイッチ（４０５、４１３）は一のスイッチを共用するか、または２つのスイッチで構成され、第２の信号の相補信号を制御端子に共通に入力する第１及び第９のスイッチ（４０１、４０９）は一のスイッチを共用するか、または２つのスイッチで構成される。第３及び第１１のスイッチ（４０３、４１１）、第７及び第１５のスイッチ（４０７、４１５）、第５及び第１３のスイッチ（４０５、４１３）、第１及び第９のスイッチ（４０１、４０９）の各対のすべてを２つのスイッチで構成すると、図１２に示す例の構成とされ（スイッチ素子の数は１６）、各対を１つのスイッチで共用すると、図１３に示したようなものとなる（スイッチ素子の数は１２）。
この実施の形態において、前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となり、前記第１乃至第４の参照電圧は、等間隔の第１乃至第１６レベルの電圧のうち、それぞれ、第６、第７、第１０、第１１のレベルとされ、前記選択回路における、前記第１、第４の参照電圧（Ａ、Ｄ）の対の選択による、第１レベルの出力電圧から、前記第４、第１の参照電圧（Ｄ、Ａ）の対の選択による、第１６レベルの出力電圧までの計１６レベルの電圧が出力される。
本発明の別の実施の形態において、最大でｍの２乗個（ｍ２）以下の出力可能な電圧レベルについて、相隣る少なくとも１組の電圧レベルの間隔が、他の相隣る１組の電圧レベルの間隔と異なる構成とし、非直線型入出力特性を有するようにしてもよい。
本発明の別の実施の形態において、出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、該区間では、前記複数（ｎ個）の参照電圧により、最大でｎの２乗のレベルの出力電圧が出力される。本実施の形態において、他の区間との間で、出力可能な電圧レベルの一部が重なるものを含む区間を設ける構成としてもよい。
例えば本発明の実施の形態によれば、最大２の５乗個のレベルの出力電圧が、第１乃至第５の区間（「ブロック」ともいう）に分割され、前記選択回路（１２）には第１乃至第１２の参照電圧（Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、Ｃ３、Ｄ３、Ａ４、Ｂ４、Ａ５、Ｂ５）が供給され、第１の区間は第１乃至第４のレベルよりなり、前記第１、第２の参照電圧（Ａ１、Ｂ１）が選択され、増幅回路（１３）より出力され、第２の区間は第５乃至第８のレベルよりなり、前記第３、第４の参照電圧（Ａ２、Ｂ２）の選択によって前記増幅回路より出力され、前記第３の区間は第９乃至第２４のレベルよりなり、第５乃至第８の参照電圧（Ａ３、Ｂ３、Ｃ３、Ｄ３）の選択によって前記増幅回路より出力され、前記第４の区間は第２５乃至第２８のレベルよりなり、前記第９、第１０の参照電圧（Ａ４、Ｂ４）の選択によって前記増幅回路より出力され、前記第５の区間は第２９乃至第３２のレベルよりなり、前記第１１、第１２の参照電圧（Ａ５、Ｂ５）の選択によって前記増幅回路より出力される構成としてもよい。本実施の形態では参照電圧の個数を増やすことで、所望の入出力特性（非直線性の入出力特性）を実現可能としている。
本発明に係る表示装置の一実施の形態によれば、前記した選択回路（１２）がデコーダ回路を構成し、複数の電圧レベルを生成する階調電圧発生回路（９８３）からの複数の電圧レベルを前記複数の参照電圧として受け、デジタル映像データを前記選択信号として入力し、前記した増幅回路（１２）が、デコーダ回路の出力を受けてデータ線を駆動する駆動回路を構成している。
以下、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の一実施例に係る出力回路の構成を説明するための図である。図１を参照すると、出力回路１１は、異なるｍ個の参照電圧を入力し、選択信号に基づいて、最大でｍの２乗個の電圧レベルの出力を可能とし、その中から選択した電圧を出力する。出力回路１１は、選択回路１２と増幅回路１３を含み、選択回路１２は、異なるｍ個の参照電圧を入力し、選択信号に基づいて、最大でｍの２乗個の組合せ電圧を２つの端子Ｔ１、Ｔ２に出力することができる。
増幅回路１３は、端子Ｔ１、Ｔ２に出力された２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に対して、その電圧差に基づく外挿電圧を出力する。
図１の出力回路１１は、選択信号が複数ビットのデジタルデータ信号であるときに、ＤＡＣ（デジタル・アナログ・コンバータ）として用いることができ、出力可能な電圧レベルの数に対して入力電圧数が少なく、省面積で構成することができる。複数（ｍ個）の参照電圧としては、好ましくは定電圧が供給され、第１、第２の電圧（基準電圧）間に直列に設けられた分圧用の抵抗ストリング（不図示）のタップから、あるいは該タップでの分圧電圧を受けるボルテージフォロワ等の出力から供給される。
図２は、図１に示した増幅回路１３の入出力特性を表す入出力レベル対応を示す図である。図１の増幅回路１３は、端子（Ｔ１、Ｔ２）に、２つの入力電圧が選択的に入力されるとき、２つの入力電圧と等しい電圧、及び２つの入力電圧を外挿する電圧の計４個の電圧を出力することができる。
図２において、２つの入力電圧（Ａ、Ｂ）に対して、図１の増幅回路１３はＶｏ１〜Ｖｏ４の４つの電圧レベルを出力することができる。入力端子（Ｔ１、Ｔ２）に入力される電圧をそれぞれＶ（Ｔ１）、Ｖ（Ｔ２）とすると、Ｖ（Ｔ１）、Ｖ（Ｔ２）に入力される電圧が異なる場合（（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ａ、Ｂ）または（Ｂ、Ａ））、図１の増幅回路１３の出力は入力電圧（Ａ、Ｂ）の外挿電圧（Ｖｏ１またはＶｏ４）となり、Ｖ（Ｔ１）、Ｖ（Ｔ２）に入力される電圧が等しい場合（（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ａ、Ａ）または（Ｂ、Ｂ））、図１の増幅回路１３の出力は入力電圧と等しい電圧（Ｖｏ２またはＶｏ３）となる。なお、Ｖ（Ｔ１）、Ｖ（Ｔ２）に入力される電圧が等しく増幅回路１３の出力が入力電圧と等しくなる場合について、このときの２つの入力電圧の電圧差はゼロであるため、入力電圧と等しい出力電圧を電圧差ゼロに基づく外挿電圧として考えてもよい。
図３は、図２の入出力特性を有する図１の増幅回路１３の一具体例をなす差動増幅器の構成を示す図である。本実施例の差動増幅器は、入力端子Ｔ１、Ｔ２に入力される電圧の外挿電圧を出力することのできる差動増幅器である。
図３に示した差動増幅器は、ソースが共通接続され、第１の電流源１２６で駆動されるｎチャネルトランジスタ１０１、１０２よりなる第１の差動対と、ソースが共通接続され、第２の電流源１２７で駆動されるｎチャネルトランジスタ１０３、１０４よりなる第２の差動対を有し、トランジスタ１０１と１０３のドレイン同士が共通接続され、トランジスタ１０２と１０４のドレイン同士が共通接続されて、ｐチャネルトランジスタ１１１、１１２よりなるカレントミラー回路５の入力端（ｐチャネルトランジスタ１１１のドレイン）と出力端（ｐチャネルトランジスタ１１２のドレイン）に接続される。
第１の差動対を構成する一方のトランジスタ１０１のゲートは、入力端子Ｔ１に接続され、他方のトランジスタ１０２のゲートは、出力端子３に接続されている。トランジスタ１０１、１０２のゲートは、差動回路の入力対の非反転入力と反転入力をなしている。
第２の差動対を構成する一方のトランジスタ１０３のゲートは入力端子Ｔ１に共通接続され、他方のトランジスタ１０４のゲートは入力端子Ｔ２に接続されている。
また増幅段６は、負荷回路５をなすカレントミラー回路の出力端子（トランジスタ１１２のドレイン）と出力端子３との間に接続され、カレントミラー回路５の出力信号を受けて増幅作用を生じる。図３に示す構成は、出力端子３が、第１の差動対（１０１、１０２）に帰還接続された差動増幅器である。
負荷回路５をなすカレントミラー回路は任意の構成でよく、カスコード型２段縦積み等の構成であってもよいことは勿論である。
増幅段６は、カレントミラー回路５の出力信号を受けて増幅作用を生じ、その出力を出力端子３に与える任意の構成でよい。なお、増幅段６は、差動入力対が負荷回路５をなすカレントミラー回路の入力端子と出力端子に接続され、出力が出力端子３に接続されている差動増幅器で構成してもよいことは勿論である。
なお、負荷回路５をなすカレントミラー回路の出力端（トランジスタ１１２のドレイン）と増幅段６との間に定常的な電流は流れないものとする。
図３に示す差動増幅器は、入力端子（Ｔ１、Ｔ２）に、２つの入力電圧が選択的に入力されるとき、２つの入力電圧と等しい電圧及び２つの入力電圧を外挿する電圧の計４個の電圧を出力することができる。図３に示す差動増幅器は、２つの入力電圧を端子Ｔ１、Ｔ２に選択的に入力することにより、２つの入力電圧及びその電圧を外挿（外分）する電圧の計４つの電圧レベルを出力することができる。そして、図３において、トランジスタ１０１〜１０４を同一サイズとし、２つの電流源に流す電流Ｉ１、Ｉ２も等しく設定した場合には、外挿（外分）出力電圧は端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧となる。
次に、図３に示した差動増幅器の作用について、図４（Ａ）、図４（Ｂ）を参照して説明する。なお、図４（Ａ）、（Ｂ）の作用の説明にあたり、図３において、トランジスタ１０１〜１０４を同一サイズ（同一特性）とし、２つの電流源１２６、１２７に流す電流Ｉ１、Ｉ２も等しく設定されているものとする。
図４（Ａ）、図４（Ｂ）は、それぞれ、Ｖ（Ｔ１）＜Ｖ（Ｔ２）、Ｖ（Ｔ１）＞Ｖ（Ｔ２）の場合の作用を説明する図である。図４（Ａ）、図４（Ｂ）では、ドレイン・ソース間電流Ｉｄｓと電圧Ｖとの関係図において、トランジスタ１０１、１０２の特性曲線１とトランジスタ１０３、１０４の特性曲線２を示している。それぞれのトランジスタの動作点は、それぞれの特性曲線上に存在する。なお、２つの差動対のそれぞれのソース電位が個別に変化することにより、２つの特性曲線は、単に横軸方向にずれているだけである。このような図を用いると、回路の作用原理が理解しやすい。
トランジスタ１０１、１０２、１０３、１０４のそれぞれの動作点ａ、ｂ、ｃ、ｄに対応する電流（ドレイン・ソース間電流）を、それぞれＩａ、Ｉｂ、Ｉｃ、Ｉｄとすると、上記各トランジスタに流れる電流は、Ｉａ、Ｉｂ、Ｉｃ、Ｉｄで表される。図３の構成における各トランジスタの電流の関係は、２つの差動対（１０１、１０２）、（１０３、１０４）に関して、次式（３）、（４）が成り立つ。
Ｉａ＋Ｉｂ＝Ｉ１ …（３）
Ｉｃ＋Ｉｄ＝Ｉ２ …（４）
また負荷回路５を構成するカレントミラー回路の入出力対に流れる電流が等しいことより、次式（５）が成り立つ。
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（５）
なお、カレントミラー回路５の出力端（トランジスタ１１２のドレイン）は、増幅段６に電圧信号のみを与え、増幅段６との間に定常的な電流は流れないものとする。
また電流源１０６、１０７の電流Ｉ１、Ｉ２を、
Ｉ１＝Ｉ２ …（６）
と設定する。
上記関係式を解くと、次式（７）が導かれる。
Ｉａ＝Ｉｄ、Ｉｂ＝Ｉｃ …（７）
このとき、図４（Ａ）では、図３の差動増幅器の出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）とＶ（Ｔ２）を１対２に低電位側へ外分する電圧となり、図４（Ｂ）では、出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）とＶ（Ｔ２）を高電位側へ１対２に外分する電圧となる。
なお、外分比の定義は、絶対値｜Ｖｏｕｔ−Ｖ（Ｔ１）｜と、絶対値｜Ｖｏｕｔ−Ｖ（Ｔ２）｜の比率とする。上記外分比の理由は、以下によって説明される。
トランジスタ１０１、１０３の動作点ａ、ｃは、図４（Ａ）および図４（Ｂ）の横軸Ｖに対して、Ｖ＝Ｖ（Ｔ１）が共通である。したがって、トランジスタ１０１〜１０４の特性曲線上の４つの動作点を結ぶ図形は平行四辺形となる。そして、平行四辺形の辺ａｄと辺ｂｃは等しいので、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に対する外挿（外分）電圧となり、次式（８）に表されるように、出力電圧Ｖｏｕｔ と電圧Ｖ（Ｔ２）の中間電圧が、電圧Ｖ（Ｔ１）となる。
Ｖ（Ｔ１）＝｛Ｖｏｕｔ＋Ｖ（Ｔ２）｝／２ …（８）
すなわち、図４（Ａ）、（Ｂ）において、Ｖｏｕｔは以下の式（９）で規定される外挿（外分）電圧となる。
Ｖｏｕｔ＝Ｖ（Ｔ１）＋｛Ｖ（Ｔ１）−Ｖ（Ｔ２）｝ …（９）
なお、このような外挿（外分）作用は、（３）〜（６）式の条件において、２つの差動対の各トランジスタ（１０１、１０２、１０３、１０４）が相対的に同一サイズ（同一特性）であれば、そのサイズの絶対値に関係なく、成立する。
一方、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差も、所定の範囲内においては電圧差に関係なく成立する。しかし、この電圧差の範囲には上限がある。以下、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差の可能範囲について説明する。
図４（Ａ）、図４（Ｂ）から明らかなように、Ｖ（Ｔ１）とＶ（Ｔ２）が異なる電圧のとき、２つの差動対のそれぞれのペアトランジスタ間に流れる電流は異なっており、Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差が増加すれば、同一の差動対の間に流れる電流差も増加する。しかし、同一の差動対（１０１、１０２）、（１０３、１０４）の間の合計電流はＩ１またはＩ２で規定されているため、Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差が更に拡大すると、差動対のペアトランジスタの一方は、電流が流れないオフ状態となる。図４（Ａ）では、動作点ｂ、ｃのトランジスタ１０２、１０３、図４（Ｂ）では、動作点ａ、ｄのトランジスタ１０１、１０４はオフ状態となる。
このため、上記で説明した各動作点における電流の関係式が成り立たなくなり、図３の差動増幅器は、正確な外挿電圧を出力することができなくなる。このように、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差の範囲には上限があり、その範囲はトランジスタ１０１、１０２、１０３、１０４の特性曲線や電流Ｉ１、Ｉ２の設定に依存する。
次に、Ｖ（Ｔ１）＝Ｖ（Ｔ２）の場合について説明する。Ｖ（Ｔ１）＝Ｖ（Ｔ２）のとき、図３の差動増幅器において、差動対（１０３、１０４）の入力対に入力される電圧が等しい。一方、差動対（１０１、１０２）の入力対に入力される電圧はＶ（Ｔ１）とＶｏｕｔであり、差動増幅器の作用によりＶｏｕｔ＝Ｖ（Ｔ１）となって安定状態となる。したがって、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のとき、図３の差動増幅器の出力電圧Ｖｏｕｔは、入力電圧Ｖ（Ｔ１）と等しくなる。
以上のように、図３の差動増幅器は、図２に示したように、２つの入力電圧を端子Ｔ１、Ｔ２に選択的に入力することにより、２つの入力電圧及びその電圧を外挿（外分）する電圧の計４つの電圧レベルを出力することができる。
そして、図３に示す構成において、トランジスタ１０１〜１０４を同一サイズとし、２つの電流源に流す電流Ｉ１、Ｉ２も等しく設定した場合には、外挿（外分）出力電圧は、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧となる。
なお、図３は、図１の増幅回路１３の一具体例を示したものであるが、より一般的には、入力対の一方が入力端子をなし、他方が、出力端子と帰還接続された第１差動対と、前記差動対を駆動する第１電流源とを有するボルテージフォロワ型増幅回路に対して、差動対の出力対を共通接続し、該第１差動対および前記第１電流源と並列に、第２差動対および第２電流源を付加した増幅回路であってもよい。そして、該第２差動対の入力対の一方を入力端子に接続して、第１の端子とし、他方を第２の端子に接続する。なお、第１および第２差動対は同一特性のトランジスタで構成され、第１および第２電流源も同一電流を流すものとする。このような増幅回路も、図３に示した差動増幅回路と同様に、図１の増幅回路１３に用いることができる。
図５、図６は、図２の入出力特性を有する図１の増幅回路１３の別の具体例を示す図である。これらの増幅回路１３は、端子Ｔ１、Ｔ２に入力された電圧の電位差を容量Ｃ１またはＣ２に一旦保持して、それを利用して外挿電圧を出力する差動増幅器である。
図５（Ａ）には、差動増幅器の構成の一例が示されており、図５（Ｂ）は、第１乃至第３のスイッチＳＷ１、ＳＷ２、ＳＷ３の１出力期間におけるオン、オフ制御状態が示されている。ＯＰアンプ等の差動増幅器２０の非反転入力端子（＋）に第１の端子Ｔ１が接続され、差動増幅器２０の反転入力端子（−）に一端が接続され、出力端子Ｖｏｕｔに他端が接続されているスイッチＳＷ３と、差動増幅器２０の反転入力端子に一端が接続され、容量Ｃ１の一端に他端が接続されているスイッチＳＷ２と、第２の端子Ｔ２に一端が接続され、容量Ｃ１とスイッチＳＷ２の接続点に他端が接続されているスイッチＳＷ１とを備え、容量Ｃ１はスイッチＳＷ１、ＳＷ２の接続点と出力端子Ｖｏｕｔ間に接続されている。
図５（Ｂ）を参照すると、期間ｔ１において、スイッチＳＷ２をオフ、スイッチＳＷ１、ＳＷ３をオンとすると、ボルテージフォロワ構成の差動増幅器２０の出力端子電圧Ｖｏｕｔは、非反転入力端子（＋）の端子電圧Ｖ（Ｔ１）とされ、出力端子に接続された容量Ｃ１の一端に電圧Ｖ（Ｔ１）が印加される。また容量Ｃ１の他端（スイッチＳＷ１、ＳＷ２の接続点）には、第２の端子Ｔ２の電圧Ｖ（Ｔ２）が印加されるので、出力端子側を基準とした容量Ｃ１の端子間電圧は、
ΔＶ＝Ｖ（Ｔ２）−Ｖ（Ｔ１） …（１０）
となる。
次に、期間ｔ２において、スイッチＳＷ２をオンとし、スイッチＳＷ１、ＳＷ３をオフとすると、差動増幅器２０の出力端子と反転入力端子間（−）に容量Ｃ１が接続された回路構成とされ、反転入力端子（−）には、電圧（Ｖｏｕｔ＋ΔＶ）が印加される。また、ボルテージフォロワ構成の差動増幅器２０は、非反転入力端子（＋）と反転入力端子（−）のそれぞれの印加電圧が等しいときに安定状態となるので、次式（１１）の関係が成り立つ。
Ｖ（Ｔ１）＝（Ｖｏｕｔ＋ΔＶ） …（１１）
上記ΔＶの関係式を用いて、Ｖ（Ｔ１）について解くと、
Ｖ（Ｔ１）＝｛Ｖｏｕｔ＋Ｖ（Ｔ２）｝／２ …（１２）
となり、出力電圧Ｖｏｕｔ と電圧Ｖ（Ｔ２）の中間電圧が、電圧Ｖ（Ｔ１）となる。すなわち、出力電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）と第２の端子電圧Ｖ（Ｔ２）を、１対２に外分した電圧となる。そして、第１の端子電圧が第２の端子電圧よりも低い場合（Ｖ（Ｔ１）＜Ｖ（Ｔ２））には、出力端子電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）より低電位側に外挿され、第１の端子電圧が第２の端子電圧よりも高い場合（Ｖ（Ｔ１）＞Ｖ（Ｔ２））には、出力端子の電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）より高電位側に外挿される。
図６（Ａ）には、差動増幅器の構成の別の例が示されており、図６（Ｂ）は、第４乃至第６のスイッチＳＷ４、ＳＷ５、ＳＷ６の１出力期間におけるオン、オフ制御状態が示されている。図６（Ａ）において、端子Ｔ１に一端が接続されＯＰアンプ等の差動増幅器２０の非反転入力端子（＋）に他端が接続されたスイッチＳＷ６と、端子Ｔ１に一端が接続され他端が容量Ｃ２の一端に接続されたスイッチＳＷ５と、端子Ｔ２に一端が接続され他端が容量Ｃ２の一端に接続されたスイッチＳＷ４と、を備え、容量Ｃ２の他端は非反転入力端子（＋）に接続され、出力端子は反転入力端子（−）に接続されている。
図６（Ｂ）に示すように、期間ｔ１において、スイッチＳＷ５をオフ、スイッチＳＷ４、ＳＷ６をそれぞれオンとすると、非反転入力端子（＋）には第１の端子Ｔ１の電圧Ｖ（Ｔ１）が印加され、容量Ｃ２の一端（スイッチＳＷ４、ＳＷ５の接続点）には第２の端子Ｔ２の電圧Ｖ（Ｔ２）が印加され、非反転入力端子（＋）側を基準とした容量Ｃ２の端子間電圧は、
ΔＶ＝Ｖ（Ｔ２）−Ｖ（Ｔ１） …（１３）
となる。
次に、期間ｔ２において、スイッチＳＷ５をオン、スイッチＳＷ４、ＳＷ６をそれぞれオフとすると、端子Ｔ１と反転入力端子（−）間に容量Ｃ２が接続された回路構成とされ、非反転入力端子（＋）には、電圧｛Ｖ（Ｔ１）−ΔＶ｝が印加される。したがって、ボルテージフォロワ構成の差動増幅器２０の出力端子電圧Ｖｏｕｔには、非反転入力端子（＋）の電圧が出力され、次式（１４）の関係が成り立つ。
Ｖｏｕｔ＝Ｖ（Ｔ１）−ΔＶ …（１４）
上記ΔＶの関係式を用いてＶ（Ｔ１）について解くと、
Ｖ（Ｔ１）＝｛Ｖｏｕｔ＋Ｖ（Ｔ２）｝／２ …（１５）
となり、出力電圧Ｖｏｕｔ と電圧Ｖ（Ｔ２）の中間電圧が、電圧Ｖ（Ｔ１）となる。すなわち、出力電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）と第２の端子電圧Ｖ（Ｔ２）を１対２に外分した電圧となる。そして、第１の端子電圧が第２の端子電圧よりも低い場合（Ｖ（Ｔ１）＜Ｖ（Ｔ２））には、出力端子電圧Ｖｏｕｔは第１の端子電圧Ｖ（Ｔ１）より低電位側に外挿され、第１の端子電圧が第２の端子電圧よりも高い場合（Ｖ（Ｔ１）＞Ｖ（Ｔ２））には、出力端子の電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）より高電位側に外挿される。
図５、図６ともに、２つの入力電圧を端子Ｔ１、Ｔ２に選択的に入力することにより、２つの入力電圧及びその電圧を外挿（外分）する電圧の計４つの電圧レベルを出力することができ、図２の入出力特性を満足する。
そして、図５、図６に示した構成の増幅回路についても、外挿（外分）出力電圧は端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧となる。
次に、図２の入出力特性を有する増幅回路１３を用いたＤＡＣ（デジタル・アナログ・コンバータ）について説明する。増幅回路１３は、図３、図５、図６の構成に限らず、十分広い入出力レンジにおいて、図２の入出力特性を有する任意の増幅器が適用できる。
まず、第１、第２の入力端子Ｔ１、Ｔ２に、２つの入力電圧Ａ、Ｂを選択して入力し、４つの電圧レベル（Ｖｏ１〜Ｖｏ４）を出力するＤＡＣについて説明する。
図７は、２つの入力電圧（Ａ、Ｂ）の入力端子（Ｔ１、Ｔ２）への４通りの入力制御（選択）を、２ビットデータ（Ｄ１、Ｄ０）により制御する２ビットデータ入力ＤＡＣの入出力対応関係を示す図である。入力電圧Ａ、Ｂは、等間隔の１番から４番までの電圧レベルのうちそれぞれ２番目と３番目の電圧レベルに設定される。
図８は、図７の制御を実現できる２ビット・デコーダ（Ｎｃｈ）の回路構成の一例を示す図である。図８を参照すると、このデコーダ回路は、電圧Ａ（電圧Ａの供給端子）と端子Ｔ１、Ｔ２間にそれぞれ接続され、データビット信号Ｄ１Ｂ、Ｄ０をそれぞれ制御端子に入力するトランジスタスイッチ３０１、３０２と、電圧Ｂ（電圧Ｂの供給端子）と端子Ｔ１、Ｔ２間にそれぞれ接続され、データビット信号Ｄ１、Ｄ０Ｂをそれぞれ制御端子に入力するトランジスタスイッチ３０３、３０４とを備え、（Ｄ１、Ｄ０）＝（０、０）、（０、１）、（１、０）、（１、１）のとき、オンするトランジスタ対は、（３０１、３０４）、（３０１、３０２）、（３０３、３０４）、（３０２、３０３）となり、図７に示すように、端子Ｔ１、Ｔ２には、（Ａ、Ｂ）、（Ａ、Ａ）、（Ｂ、Ｂ）、（Ｂ、Ａ）が伝達される。
図８に示したデコーダは、２つの入力電圧と、４個のトランジスタだけで構成されている。一般的な２ビットデコーダ（Ｎｃｈ）は、４個の入力電圧と少なくとも６個のトランジスタが必要であり、これと比べても、図８のデコーダは、非常に簡素な構成となる。なお、各ビット信号（Ｄ１、Ｄ０）及びその反転信号の順序は任意でよい。また、Ｐｃｈデコーダについては、図示しないが、Ｎｃｈデコーダにおいてデジタルデータを反転して入力した構成（ＤＸをＤＸＢとし、ＤＸＢをＤＸとする（図７ではＸ＝０、１））により簡単に実現できる。
図９に、図８に示したデコーダ回路と、図３の差動増幅器を用いた２ビットＤＡＣの出力波形図を示す。図９は、２ビットデータ（Ｄ１、Ｄ０）を一定期間で順次変化させたときの、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）および差動増幅器の出力電圧Ｖｏｕｔの出力波形である。入力電圧（Ａ、Ｂ）は、Ａ＝５Ｖ、Ｂ＝５．１Ｖとし、０．１Ｖの電圧差で設定した。図８より、２ビットデータに応じて０．１Ｖ間隔の４つのレベル（４．９Ｖ、５．０Ｖ、５．１Ｖ、５．２Ｖ）を高精度に出力できることが確認できた。
次に、本発明に係る４ビットＤＡＣの実施例について説明する。増幅回路１３が、端子Ｔ１、Ｔ２に与えられた２つの入力電圧の電圧差が大きくても高精度出力が可能な場合、最近接レベル間の入力電圧どうしの外挿だけでなく、２個隣や３個隣の入力電圧との外挿も行うことで出力レベルの拡張が可能である。この原理を利用すると、最大で入力電圧数の２乗個の出力が可能となる。ただし増幅回路１３は、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する外挿（外分）電圧を出力できることが好ましい。
図１０は、図１の増幅回路１３へ入力可能な入力電圧数ｍが４個（ｍ＝４）の場合の入出力レベル対応の一例を示す図である。
図１０に示すように、入力端子（Ｔ１、Ｔ２）に４個の入力電圧（Ａ、Ｂ、Ｃ、Ｄ）を選択入力することで、最大で入力電圧数ｍ＝４の２乗個である１６個の電圧レベル（Ｖｏ１〜Ｖｏ１６）を出力することができる。そして、増幅回路１３が、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する外挿（外分）電圧を出力する構成とされている場合、１６個の出力電圧を等間隔とすることができる。ただし、このとき入力電圧（Ａ、Ｂ、Ｃ、Ｄ）は、６番目（Ｖｏ６）、７番目（Ｖｏ７）および１０番目（Ｖｏ１０）、１１番目（Ｖｏ１１）の電圧レベルに設定する。
図１１は、４ビットＤＡＣの入出力特性を表す入出力レベル対応を示す図である。図１１を参照して、入力端子（Ｔ１、Ｔ２）に４個の入力電圧（Ａ、Ｂ、Ｃ、Ｄ）を選択入力し、４個の入力電圧の２乗個の１６個の電圧レベルを出力するＤＡＣについて説明する。４個の入力電圧（Ａ、Ｂ、Ｃ、Ｄ）の入力端子（Ｔ１、Ｔ２）への１６通りの入力選択は、４ビットデータ（Ｄ３、Ｄ２、Ｄ１、Ｄ０）によって制御される。なお、図１１のレベル番号は、図１０の電圧レベル（Ｖｏ１〜Ｖｏ１６）と対応させることができる。また、増幅回路１３は、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する外挿（外分）電圧を出力し、１６個の出力電圧を等間隔にするものとする。
そして第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を、第６、第７、第１０、第１１レベルに設定し、選択回路１２は、４ビットの選択信号（Ｄ３、Ｄ２、Ｄ１、Ｄ０）に基づき、
（１）第１、第４の参照電圧（Ａ、Ｄ）、
（２）第１、第３の参照電圧（Ａ、Ｃ）、
（３）第２、第４の参照電圧（Ｂ、Ｄ）、
（４）第２、第３の参照電圧（Ｂ、Ｃ）、
（５）第１、第２の参照電圧（Ａ、Ｂ）、
（６）第１、第１の参照電圧（Ａ、Ａ）、
（７）第２、第２の参照電圧（Ｂ、Ｂ）、
（８）第２、第１の参照電圧（Ｂ、Ａ）、
（９）第３、第４の参照電圧（Ｃ、Ｄ）、
（１０）第３、第３の参照電圧（Ｃ、Ｃ）、
（１１）第４、第４の参照電圧（Ｄ、Ｄ）、
（１２）第４、第３の参照電圧（Ｄ、Ｃ）、
（１３）第３、第２の参照電圧（Ｃ、Ｂ）、
（１４）第３、第１の参照電圧（Ｃ、Ａ）、
（１５）第４、第２の参照電圧（Ｄ、Ｂ）、
（１６）第４、第１の参照電圧（Ｄ、Ａ）、
対のいずれかを、増幅回路１３の第１、第２の端子Ｔ１、Ｔ２に供給することができる。そして、増幅回路１３の外分比が１：２のとき、第１の端子電圧Ｖ（Ｔ１）の２倍が第２の端子電圧Ｖ（Ｔ２）と出力電圧Ｖｏｕｔの和に等しくなり、第１乃至第１６の電圧レベルが出力可能とされる。
図１２は、図１１に例示した制御を実現する４ビットデコーダ（Ｎｃｈ）の構成の一例を示す図である。第１の参照電圧（Ａ；レベル６）と第１の端子Ｔ１間に接続され、Ｄ１の相補信号Ｄ１ＢとＤ３の相補信号Ｄ３Ｂをそれぞれ制御端子に入力する第１及び第２のスイッチ４０１、４０２と、第１の参照電圧Ａと第２の端子Ｔ２間に接続され、Ｄ０とＤ２をそれぞれ制御端子に入力する第３及び第４のスイッチ（４０３、４０４）と、第２の参照電圧（Ｂ：レベル７）と第１の端子Ｔ１間に接続され、Ｄ１とＤ３Ｂをそれぞれ制御端子に入力する第５及び第６のスイッチ４０５、４０６と、第２の参照電圧Ｂと第２の端子Ｔ２間に接続され、Ｄ０の相補信号Ｄ０ＢとＤ２をそれぞれ制御端子に入力する第７及び第８のスイッチ４０７、４０８と、第３の参照電圧（Ｃ；レベル１０）と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３をそれぞれ制御端子に入力する第９及び第１０のスイッチ４０９、４１０と、第３の参照電圧Ｃと第２の端子Ｔ２間に接続され、Ｄ０とＤ２Ｂをそれぞれ制御端子に入力する第１１及び第１２のスイッチ４１１、４１２と、第４の参照電圧（Ｄ；レベル１１）と第１の端子Ｔ１間に接続され、Ｄ１とＤ３をそれぞれ制御端子に入力する第１３及び第１４のスイッチ４１３、４１４と、第４の参照電圧Ｄと第２の端子Ｔ２間に接続され、Ｄ０ＢとＤ２Ｂをそれぞれ制御端子に入力する第１５及び第１６のスイッチ４１５、４１６と、を備えている。図１２は、４つの入力電圧と１６個のトランジスタ４０１〜４１６で構成できる。なお、各ビット信号（Ｄ３、Ｄ２、Ｄ１、Ｄ０）及びその反転信号の順序は任意でよい。
図１３は、図１１の変更例を示す図である。図１３を参照すると、このデコーダでは、上位２ビット（Ｄ３、Ｄ２）と下位２ビット（Ｄ１、Ｄ０）とに分け、下位２ビットを上位２ビットに対して共有化してトランジスタ数を削減した構成である。
図１３を参照すると、このデコーダ回路（選択回路）は、第１の参照電圧Ａと前記第１の端子間に接続され、Ｄ１ＢとＤ３Ｂをそれぞれ制御端子に入力する第１及び第２のスイッチ４０１、４０２と、第１の参照電圧Ａと第２の端子Ｔ２間に接続され、Ｄ０とＤ２をそれぞれ制御端子に入力する第３及び第４のスイッチ４０３、４０４と、第２の参照電圧Ｂと第１の端子Ｔ１間に接続され、Ｄ１とＤ３Ｂをそれぞれ制御端子に入力する第５及び第６のスイッチ４０５、４０６と、第２の参照電圧Ｂと第２の端子Ｔ２間に接続され、Ｄ０ＢとＤ２をそれぞれ制御端子に入力する第７及び第８のスイッチ４０７、４０８と、第３の参照電圧Ｃと、第１および第２のスイッチ４０１、４０２の接続点の間に接続され、Ｄ３を制御端子に入力する第９のスイッチ４０９と、第３の参照電圧Ｃと、第３および第４のスイッチ４０３、４０４の接続点の間に接続され、Ｄ２Ｂを制御端子に入力する第１０のスイッチ４１０と、第４の参照電圧Ｄと、第５および第６のスイッチ４０５、４０６の接続点の間に接続され、Ｄ３を制御端子に入力する第１１のスイッチ４１１と、第４の参照電圧Ｄと、前記第７および第８のスイッチ４０７、４０８の接続点の間に接続され、Ｄ２Ｂを制御端子に入力する第１２のスイッチ４１２と、を備えている。この場合、トランジスタは４０１〜４１２の計１２となる。
図１４は、図１２の別の変更例を示す図であり、上位２ビット（Ｄ３、Ｄ２）と下位２ビット（Ｄ１、Ｄ０）に分け、上位２ビットを下位２ビットに対して共有化してトランジスタ数を削減した構成である。図１４を参照すると、このデコーダ回路（選択回路）は、第１の参照電圧Ａと第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３Ｂをそれぞれ制御端子に入力する第１及び第２のスイッチ４０１、４０２と、第１の参照電圧Ａと第２の端子Ｔ２間に接続され、Ｄ０とＤ２をそれぞれ制御端子に入力する第３及び第４のスイッチ４０３、４０４と、第２の参照電圧Ｂと、前記第１および第２のスイッチ４０１、４０２の接続点の間に接続され、Ｄ１を制御端子に入力する第５のスイッチ４０５と、前記第２の参照電圧Ｂと、前記第３および第４のスイッチ４０３、４０４の接続点の間に接続され、Ｄ０Ｂを制御端子に入力する第６のスイッチ４０６と、前記第３の参照電圧Ｃと前記第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３をそれぞれ制御端子に入力する第７及び第８のスイッチ４０７、４０８と、第３の参照電圧Ｃと前記第２の端子Ｔ２間に接続され、Ｄ０とＤ２Ｂをそれぞれ制御端子に入力する第９及び第１０のスイッチ４０９、４１０と、前記第４の参照電圧Ｄと、前記第７および第８のスイッチ４０７、４０８の接続点の間に接続され、Ｄ１を制御端子に入力する第１１のスイッチ４１１と、前記第４の参照電圧Ｄと、前記第９および第１０のスイッチ４０９、４１０の接続点の間に接続され、Ｄ０Ｂを制御端子に入力する第１２のスイッチ４１２と、を備えている。この場合もトランジスタ数は１２となる。
このように、デコーダの回路構成としては、様々な構成が可能であり、構成によってトランジスタ数も若干異なっている。しかし、いずれの構成も、第１の参照電圧Ａ（電圧Ａの供給端子）と第１の端子Ｔ１間が、Ｄ１ＢとＤ３Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続され、第１の参照電圧Ａと第２の端子Ｔ２間が、Ｄ０とＤ２をそれぞれ制御端子に入力する２つのスイッチを介して接続され、第２の参照電圧Ｂ（電圧Ｂの供給端子）と第１の端子Ｔ１間が、Ｄ１とＤ３Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続され、第２の参照電圧Ｂと第２の端子Ｔ２間が、Ｄ０ＢとＤ２をそれぞれ制御端子に入力する２つのスイッチを介して接続され、第３の参照電圧Ｃと第１の端子Ｔ１間が、Ｄ１ＢとＤ３をそれぞれ制御端子に入力する２つのスイッチを介して接続され、第３の参照電圧Ｃと第２の端子Ｔ２間が、Ｄ０とＤ２Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続され、第４の参照電圧Ｄと第１の端子Ｔ１間が、Ｄ１とＤ３をそれぞれ制御端子に入力する２つのスイッチを介して接続され、第４の参照電圧Ｄと第２の端子Ｔ２間が、Ｄ０ＢとＤ２Ｂをそれぞれ制御端子に入力する２つのスイッチを介して接続された構成となっている。以下のデコーダの説明では、トランジスタ数が比較的少ない代表的な構成を例に説明する。なお、図１２乃至図１４を参照して説明した４ビットデコーダの変更例と同様に、以下で説明する本発明の多ビットデコーダの代表的な構成においても、所定の参照電圧と所定の端子（Ｔ１またはＴ２）間に、選択用の信号を制御端子に入力する複数のスイッチを介して接続される構成が同じになるような変更例が可能である。
同じ４ビットデコーダについて、図３５、図３６に示した構成と比較すると、図１２〜図１４は、入力電圧数（参照電圧の個数）を削減できるだけでなく、デコーダ回路を構成するトランジスタ数も、図３５、図３６の３０個に対して、図１３、図１４に示す構成では、わずか１２個であるという具合に、大幅に削減されており、図３５や図３６の構成よりも、省面積効果が高いことがわかる。
４ビット以上のデータ入力のデコーダについても、同様に、省面積の効果が高いことがいえる。したがって、本発明を適用することで、デコーダを大幅に簡素化でき省面積化が可能である。
図１５は、図１の選択回路１２として図１２乃至図１４に示したデコーダ回路を用い、図１の増幅回路１３として、図３に示した差動増幅器を用いた４ビットＤＡＣの出力波形を示す図である。図１５は、４ビットデータ（Ｄ３、Ｄ２、Ｄ１、Ｄ０）を一定期間で順次変化させたときの、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）およびアンプ出力電圧Ｖｏｕｔの出力波形である。入力電圧（Ａ、Ｂ、Ｃ、Ｄ）は、それぞれ５Ｖ、５．０２Ｖ、５．０８Ｖ、５．１Ｖとし、隣接レベル間の電圧差２０ｍＶで設定した。図１５より、（０、０、０、０）から（１、１、１、１）までの４ビットデータに応じて、４．９Ｖから５．２Ｖまで、２０ｍＶ間隔の１６個のレベルを高精度に出力できることが確認できた。
次に、本発明の別の実施例として、６ビットＤＡＣの構成について説明する。図１６は、本実施例の６ビットＤＡＣの入出力特性を表す入出力レベル対応関係を示す図である。この例では、入力端子（Ｔ１、Ｔ２）に対して、８個の入力電圧（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ）のうちの２つ（同一電圧の場合を含む）を選択入力し、８個の入力電圧の２乗個の６４個の電圧レベルを出力するＤＡＣについて説明する。８個の入力電圧（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ）の入力端子（Ｔ１、Ｔ２）への６４通りの入力選択は、６ビットデータ（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）により制御する。なお、増幅回路１３が、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する外挿（外分）電圧を出力できるとき、６４個の出力電圧を等間隔にすることができる。また、このとき入力電圧（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ）は、２２番目、２３番目、２６番目、２７番目および３８番目、３９番目、４２番目、４３番目の電圧レベルに設定する。
８個の参照電圧Ａ〜Ｈを、第２２、第２３、第２６、第２７、第３８、第３９、第４２、第４３レベルとすると、選択回路（デコーダ回路）１２は、６ビットのデータ信号（選択信号）により、
（１）第１、第８の参照電圧（Ａ、Ｈ）、（２）第１、第７の参照電圧（Ａ、Ｇ）、
（３）第２、第８の参照電圧（Ｂ、Ｈ）、（４）第２、第７の参照電圧（Ｂ、Ｇ）、
（５）第１、第６の参照電圧（Ａ、Ｆ）、（６）第１、第５の参照電圧（Ａ、Ｅ）、
（７）第２、第６の参照電圧（Ｂ、Ｆ）、（８）第２、第５の参照電圧（Ｂ、Ｅ）、
（９）第３、第８の参照電圧（Ｃ、Ｈ）、（１０）第３、第７の参照電圧（Ｃ、Ｇ）、
（１１）第４、第８の参照電圧（Ｄ、Ｈ）、（１２）第４、第７の参照電圧（Ｄ、Ｇ）、
（１３）第３、第６の参照電圧（Ｃ、Ｆ）、（１４）第３、第５の参照電圧（Ｃ、Ｅ）、
（１５）第４、第６の参照電圧（Ｄ、Ｆ）、（１６）第４、第５の参照電圧（Ｄ、Ｅ）、
（１７）第１、第４の参照電圧（Ａ、Ｄ）、（１８）第１、第３の参照電圧（Ａ、Ｃ）、
（１９）第２、第４の参照電圧（Ｂ、Ｄ）、（２０）第２、第３の参照電圧（Ｂ、Ｃ）、
（２１）第１、第２の参照電圧（Ａ、Ｂ）、（２２）第１、第１の参照電圧（Ａ、Ａ）、
（２３）第２、第２の参照電圧（Ｂ、Ｂ）、（２４）第２、第１の参照電圧（Ｂ、Ａ）、
（２５）第３、第４の参照電圧（Ｃ、Ｄ）、（２６）第３、第３の参照電圧（Ｃ、Ｃ）、
（２７）第４、第４の参照電圧（Ｄ、Ｄ）、（２８）第４、第３の参照電圧（Ｄ、Ｃ）、
（２９）第３、第２の参照電圧（Ｃ、Ｂ）、（３０）第３、第１の参照電圧（Ｃ、Ａ）、
（３１）第４、第２の参照電圧（Ｄ、Ｂ）、（３２）第４、第１の参照電圧（Ｄ、Ａ）、
（３３）第５、第８の参照電圧（Ｅ、Ｈ）、（３４）第５、第７の参照電圧（Ｅ、Ｇ）、
（３５）第６、第８の参照電圧（Ｆ、Ｈ）、（３６）第６、第７の参照電圧（Ｆ、Ｇ）、
（３７）第５、第６の参照電圧（Ｅ、Ｆ）、（３８）第５、第５の参照電圧（Ｅ、Ｅ）、
（３９）第６、第６の参照電圧（Ｆ、Ｆ）、（４０）第６、第５の参照電圧（Ｆ、Ｅ）、
（４１）第７、第８の参照電圧（Ｇ、Ｈ）、（４２）第７、第７の参照電圧（Ｇ、Ｇ）、
（４３）第８、第８の参照電圧（Ｈ、Ｈ）、（４４）第８、第７の参照電圧（Ｈ、Ｇ）、
（４５）第７、第６の参照電圧（Ｇ、Ｆ）、（４６）第７、第５の参照電圧（Ｇ、Ｅ）、
（４７）第８、第６の参照電圧（Ｈ、Ｆ）、（４８）第８、第５の参照電圧（Ｈ、Ｅ）、
（４９）第５、第４の参照電圧（Ｅ、Ｄ）、（５０）第５、第３の参照電圧（Ｅ、Ｃ）、
（５１）第６、第４の参照電圧（Ｆ、Ｄ）、（５２）第６、第３の参照電圧（Ｆ、Ｃ）、
（５３）第５、第２の参照電圧（Ｅ、Ｂ）、（５４）第５、第１の参照電圧（Ｅ、Ａ）、
（５５）第６、第２の参照電圧（Ｆ、Ｂ）、（５６）第６、第１の参照電圧（Ｆ、Ａ）、
（５７）第７、第４の参照電圧（Ｇ、Ｄ）、（５８）第７、第３の参照電圧（Ｇ、Ｃ）、
（５９）第８、第４の参照電圧（Ｈ、Ｄ）、（６０）第８、第３の参照電圧（Ｈ、Ｃ）、
（６１）第７、第２の参照電圧（Ｇ、Ｂ）、（６２）第７、第１の参照電圧（Ｇ、Ａ）、
（６３）第８、第２の参照電圧（Ｈ、Ｂ）、（６４）第８、第１の参照電圧（Ｈ、Ａ）、
の対のいずれかを、増幅回路１３の第１、第２の端子Ｔ１、Ｔ２に供給することができる。そして、増幅回路１３の外分比が１：２のとき、第１の端子電圧Ｖ（Ｔ１）の２倍が第２の端子電圧Ｖ（Ｔ２）と出力電圧Ｖｏｕｔの和に等しくなり、第１乃至第６４の電圧レベルが出力可能とされる。
図１７は、図１６の制御を実現できる６ビットデコーダ（Ｎｃｈ）の構成例である。図１６は、上位４ビット（Ｄ５、Ｄ４、Ｄ３、Ｄ２）と下位２ビット（Ｄ１、Ｄ０）に分け、上位２ビットを下位２ビットに対して共有化してトランジスタ数を削減した構成である。
図１７を参照すると、このデコーダ回路は、第１の参照電圧Ａ（電圧Ａの供給端子）と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３ＢとＤ５Ｂをそれぞれ制御端子に入力する第１乃至第３のスイッチ５０１〜５０３と、第１の参照電圧Ａと第２の端子Ｔ２間に接続され、Ｄ０とＤ２とＤ４をそれぞれ制御端子に入力する第４乃至第６のスイッチ５０４〜５０６と、第２の参照電圧Ｂ（電圧Ｂの供給端子）と第１および第２のスイッチ５０１、５０２の接続点間に接続され、Ｄ１を制御端子に入力する第７のスイッチ５０７と、第２の参照電圧Ｂと前記第４および第５のスイッチ５０４、５０５の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第８のスイッチ５０８と、第３の参照電圧Ｃ（電圧Ｃの供給端子）と第１の端子Ｔ１間に、Ｄ１ＢとＤ３とＤ５Ｂをそれぞれ制御端子に入力する第９乃至第１１のスイッチ５０９〜５１１と、第３の参照電圧Ｃと第２の端子Ｔ２間に、Ｄ０とＤ２ＢとＤ４をそれぞれ制御端子に入力する第１２乃至第１４のスイッチ５１２〜５１４と、第４の参照電圧Ｄ（電圧Ｄの供給端子）と前記第９および第１０のスイッチ５０９、５１０の接続点間に接続され、Ｄ１を制御端子に入力する第１５のスイッチ５１５と、第４の参照電圧Ｄと第１２および第１３のスイッチ５１２、５１３の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第１６のスイッチ５１６と、第５の参照電圧Ｅと第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３ＢとＤ５をそれぞれ制御端子に入力する第１７乃至第１９のスイッチ５１７〜５１９と、第５の参照電圧Ｅと第２の端子Ｔ２間に接続され、Ｄ０とＤ２とＤ４Ｂをそれぞれ制御端子に入力する第２０乃至第２２のスイッチ５２０〜５２２と、第６の参照電圧Ｆと第１７および第１８のスイッチ５１７、５１８の接続点間に接続され、Ｄ１を制御端子に入力する第２３のスイッチ５２３と、第６の参照電圧Ｆと前記第２０および第２１のスイッチ５２０、５２１の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第２４のスイッチ５２４と、第７の参照電圧Ｇと第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３とＤ５をそれぞれ制御端子に入力する第２５乃至第２７のスイッチ５２５〜５２７と、第７の参照電圧Ｇと第２の端子Ｔ２間に接続され、Ｄ０とＤ２ＢとＤ４Ｂをそれぞれ制御端子に入力する第２８乃至第３０のスイッチ５２８〜５２９と、第８の参照電圧Ｈと第２５および第２６のスイッチ５２５、５２６の接続点間に接続され、Ｄ１を制御端子に入力する第３１のスイッチ５３１と、第８の参照電圧Ｈと前記第２８および第２９のスイッチ５２８、５２９の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第３２のスイッチ５３２と、を備えている。図１７は、８個の入力電圧と３２個のトランジスタ５０１〜５３２で構成できる。したがって、本発明を用いればデコーダを大幅に簡素化でき省面積化が可能である。なお、各ビット信号（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）及びその反転信号の順序は任意でよい。また、所定の参照電圧と所定の端子（Ｔ１またはＴ２）間に所定の信号を制御端子に入力する複数のスイッチを介して接続される構成が、図１７と同様であれば、任意の変更が可能である。
図１８は、図１の選択回路１２として図１７に示したデコーダ回路を用い、図１の増幅回路１３として、図３の差動増幅器を用いた６ビットＤＡＣの出力波形を示す図である。図１８には、６ビットデータ（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）を一定期間で順次変化させたときの、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）およびアンプ出力電圧Ｖｏｕｔの出力電圧波形が示されている。入力電圧（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ）は、それぞれ５．２２Ｖ、５．２３Ｖ、５．２６Ｖ、５．２７Ｖ、５．３８Ｖ、５．３９Ｖ、５．４２Ｖ、５．４３Ｖとし、隣接レベル間の電圧差１０ｍＶで設定した。図１８より、６ビットデータに応じて、５．０１Ｖから５．６４Ｖまで、１０ｍＶ間隔の６４個のレベルを高精度に出力できることが確認できた。
以上、２、４、６ビットのデータ入力のＤＡＣにおいて、入力電圧数の２乗個の電圧レベルを出力する場合について説明した。なお、入力電圧数ｍは任意でよいが、等間隔の電圧レベルを出力する場合には、入力電圧数ｍは、ｍ＝２、４、８など、２の累乗個（ｍ＝２のＫ乗、但しＫは１以上の整数）に設定するのがよい。その場合、入力電圧の数（２Ｋ個）の２乗個（＝４Ｋ個）の連続する出力レベル（１〜４Ｋ番目のレベル）に対して、各入力電圧は、次式（１６）で与えられる順位のレベルに設定される。
｛１＋ａ×４（Ｋ−１）＋ｂ×４（Ｋ−２）＋ｃ×４（Ｋ−３）＋…｝ …(１６)
式（１６）において、係数ａ、ｂ、ｃ、…、は、１、２とし、４の累乗の項は、その値が１未満（すなわち、４（Ｋ−Ｘ）＜１、Ｘは正数）のとき、０とする。
例えば、
Ｋ＝１の場合、入力電圧数ｍは、ｍ＝２Ｋ＝２となり、２つの入力電圧は、連続する４個の出力レベル（１レベル〜４レベル）のうち、
｛１＋ａ｝レベル（ａ＝１、２）となる。すなわち、図７に示すように、入力電圧Ａ、Ｂはレベル２、３となる。
また、Ｋ＝２の場合、入力電圧数ｍは、ｍ＝２Ｋ＝４となり、４個の入力電圧は、連続する１６個の出力レベルのうちの、
｛１＋ａ×４＋ｂ｝レベル（ａ、ｂ＝１、２）となる。すなわち、図１に示すように、４つの入力電圧Ａ、Ｂ、Ｃ、Ｄは、レベル６（ａ＝ｂ＝１）、レベル７（ａ＝１、ｂ＝２）、レベル１０（ａ＝２、ｂ＝１）、レベル１１（ａ＝２、ｂ＝２）となる。
Ｋ＝３の場合、入力電圧数ｍは、ｍ＝２Ｋ＝８となり、８個の入力電圧は、連続する６４個の出力レベルのうち、
｛１＋ａ×４２＋ｂ×４＋ｃ｝レベル（ａ、ｂ、ｃ＝１、２）
となり、
係数の三つ組み（ａ、ｂ、ｃ）＝（１、１、１）、（１、１、２）、（１、２、１）、（１、２、２）、（２、１、１）、（２、１、２）、（２、２、１）、（２、２、２）に、それぞれ対応するレベル２２、２３、２６、２７、３８、３９、４２、４３が、図１６に示した入力電圧Ａ〜Ｈとなる。
すなわち、２、４、６ビットのデータ入力のＤＡＣ（図７、図１１、図１６）のそれぞれの入力電圧の設定と一致する。
なお、２の累乗個以外の入力電圧数であっても、その２乗個の出力は可能であるが、規則的な出力レベルの設定はやや困難である。その具体例を、入力電圧数ｍ＝３の場合について以下に説明する。
図１９、図２０は、入力電圧数ｍ＝３の場合の実施例で、２種類の入出力レベル対応を示す図である。図１９では、３個の入力電圧（Ａ、Ｂ、Ｃ）に対して、入力電圧数の２乗個の９個の出力レベルが得られるように、入力電圧を設定している。
第１乃至第３の参照電圧（Ａ、Ｂ、Ｃ）を（Ｖｏ４、Ｖｏ５、Ｖｏ７）とし、選択回路は、選択信号に基づき、
（１）第１、第３の参照電圧（Ａ、Ｃ）、
（２）第２、第３の参照電圧（Ｂ、Ｃ）、
（３）第１、第２の参照電圧（Ａ、Ｂ）、
（４）第１、第１の参照電圧（Ａ、Ａ）、
（５）第２、第２の参照電圧（Ｂ、Ｂ）、
（６）第２、第１の参照電圧（Ｂ、Ａ）、
（７）第３、第３の参照電圧（Ｃ、Ｃ）、
（８）第３、第２の参照電圧（Ｃ、Ｂ）、
（９）第３、第１の参照電圧（Ｃ、Ａ）、
対のいずれかを増幅回路１３の第１、第２の端子Ｔ１、Ｔ２に供給することができる。９個の出力電圧レベルＶｏ１〜Ｖｏ９は、等間隔の１３個のレベルにおいて、レベル１、３、４、５、６、７、９、１２、１３に対応している。すなわち、相隣る電圧レベルの対の間隔に、他の相隣る電圧レベルの対の間隔と異なるものが存在し、９個の電圧レベルは、等間隔ではない。すなわち、この場合、ＤＡＣの入出力特性は、直線的（リニア）でなくなる。なお、９個の異なる出力電圧レベルＶｏ１〜Ｖｏ９を得られるような３個の入力電圧（Ａ、Ｂ、Ｃ）の設定は、図１９以外にも様々可能であるが、いずれも等間隔の出力レベルを得られない。
一方、図２０では、入力電圧（Ａ、Ｂ、Ｃ）に対して、出力レベルが等間隔となるように３個の入力電圧を設定した。入力電圧（Ａ、Ｂ、Ｃ）を（Ｖｏ３、Ｖｏ４、Ｖｏ５）とし、選択回路１２は、選択信号に基づき、第１、第２の端子Ｔ１、Ｔ２に、
（１）第１、第３の参照電圧（Ａ、Ｃ）、
（２）第１、第２の参照電圧（Ａ、Ｂ）、
（３）第１、第１の参照電圧（Ａ、Ａ）又は第２、第３の参照電圧（Ｂ、Ｃ）、
（４）第２、第２の参照電圧（Ｂ、Ｂ）、
（５）第３、第３の参照電圧（Ｃ、Ｃ）又は第２、第１の参照電圧（Ｂ、Ａ）、
（６）第３、第２の参照電圧（Ｃ、Ｂ）
（７）第３、第１の参照電圧（Ｃ、Ａ）
の対を供給することができる。この場合、出力レベルＶｏ３およびＶｏ５を出力する（Ｖ（Ｔ１）、Ｖ（Ｔ２））の組が重複するため、入力電圧数３の２乗個（９個）より２個少ない７個の出力レベルしか得ることができない。以上のように、入力電圧数ｍが２の累乗個でない場合では、等間隔の出力電圧レベルを得ようとすると、その出力電圧レベル数は入力電圧数の２乗個より少なくなる。
次に、本発明のさらに別の実施例として、液晶ドライバに用いるＤＡＣ（デジタルアナログ変換回路）について説明する。液晶ドライバ用ＤＡＣは、ガンマカーブに応じて階調電圧の間隔を調節する必要がある。ガンマカーブは中間調ではほぼ直線となるが、最高位階調付近や最低位階調付近では傾きが変わる（図２５の説明参照）。そのため液晶ドライバ用ＤＡＣでは、上記で説明した入力電圧数が２、４、８などの各デコーダを組み合わせて用いるのが好ましい。その具体例として、５ビットデータ入力３２レベル出力のＤＡＣについて以下に説明する。
図２１は、本発明の実施例のＤＡＣにおける入出力対応を示す図であり、５ビットデータ（Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）を入力し、３２個の電圧レベルを出力するＤＡＣの入出力対応関係を示す図である。この例では、１〜３２番目の電圧レベル（出力レンジ）に関して、１〜４番目（第１区間）、５〜８番目（第２区間）、９〜２４番目（第３区間）、２５〜２８番目（第４区間）、および２９〜３２番目（第５区間）の５区間に分けており、それぞれの区間において、隣接階調間の電圧差（各区間内では等間隔）を個別に設定することができる。この実施例において、選択回路１２に入力される参照電圧は１２個であり、第１乃至第１２の参照電圧（Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、Ｃ３、Ｄ３、Ａ４、Ｂ４、Ａ５、Ｂ５）は、それぞれ、図２１に示すように、第２、第３、第６、第７、第１４、第１５、第１８、第１９、第２６、第２７、第３０、第３１レベルに設定される。
図１の選択回路１２は、５ビットの選択信号に基づき、
（１）第１、第２の参照電圧（Ａ１、Ｂ１）、
（２）第１、第１の参照電圧（Ａ１、Ａ１）、
（３）第２、第２の参照電圧（Ｂ１、Ｂ１）、
（４）第２、第１の参照電圧（Ｂ１、Ａ１）、
（５）第３、第４の参照電圧（Ａ２、Ｂ２）、
（６）第３、第３の参照電圧（Ａ２、Ａ２）、
（７）第４、第４の参照電圧（Ｂ２、Ｂ２）、
（８）第４、第３の参照電圧（Ｂ２、Ａ２）、
（９）第５、第８の参照電圧（Ａ３、Ｄ３）、
（１０）第５、第７の参照電圧（Ａ３、Ｃ３）、
（１１）第６、第８の参照電圧（Ｂ３、Ｄ３）、
（１２）第６、第７の参照電圧（Ｂ３、Ｃ３）、
（１３）第５、第６の参照電圧（Ａ３、Ｂ３）、
（１４）第５、第５の参照電圧（Ａ３、Ａ３）、
（１５）第６、第６の参照電圧（Ｂ３、Ｂ３）、
（１６）第６、第５の参照電圧（Ｂ３、Ａ３）、
（１７）第７、第８の参照電圧（Ｃ３、Ｄ３）、
（１８）第７、第７の参照電圧（Ｃ３、Ｃ３）、
（１９）第８、第８の参照電圧（Ｄ３、Ｄ３）、
（２０）第８、第７の参照電圧（Ｄ３、Ｃ３）、
（２１）第７、第６の参照電圧（Ｃ３、Ｂ３）、
（２２）第７、第５の参照電圧（Ｃ３、Ａ３）、
（２３）第８、第６の参照電圧（Ｄ３、Ｂ３）、
（２４）第８、第５の参照電圧（Ｄ３、Ａ３）、
（２５）第９、第１０の参照電圧（Ａ４、Ｂ４）、
（２６）第９、第９の参照電圧（Ａ４、Ａ４）、
（２７）第１０、第１０の参照電圧（Ｂ４、Ｂ４）、
（２８）第１０、第９の参照電圧（Ｂ４、Ａ４）、
（２９）第１１、第１２の参照電圧（Ａ５、Ｂ５）、
（３０）第１１、第１１の参照電圧（Ａ５、Ａ５）、
（３１）第１２、第１２の参照電圧（Ｂ５、Ｂ５）、
（３２）第１２、第１１の参照電圧（Ｂ５、Ａ５）
のいずれかの対を増幅回路１３の第１、第２の端子Ｔ１、Ｔ２に供給することができる。そして、増幅回路１３の外分比が１：２のとき、第１の端子電圧Ｖ（Ｔ１）の２倍が第２の端子電圧Ｖ（Ｔ２）と出力電圧Ｖｏｕｔの和に等しくなり、第１乃至第３２の電圧レベルが出力可能とされる。
したがって、図２１に、入力出力の変換特性を示したＤＡＣは、端子（Ｔ１、Ｔ２）に対して、入力電圧（Ａ１、Ｂ１）の入力制御で１〜４番目（第１区間）の４個の電圧レベルを出力し、入力電圧（Ａ２、Ｂ２）の入力制御で５〜８番目（第２区間）の４個の電圧レベルを出力し、入力電圧（Ａ３、Ｂ３、Ｃ３、Ｄ３）の入力制御で９〜２４番目（第３区間）の１６個の電圧レベルを出力し、入力電圧（Ａ４、Ｂ４）の入力制御で２５〜２８番目（第４区間）の４個の電圧レベルを出力し、入力電圧（Ａ５、Ｂ５）の入力制御で２９〜３２番目（第５区間）の４個の電圧レベルを出力するという構成である。
すなわち、図２１に示す構成は、入力電圧（参照電圧）の個数が２と入力電圧（参照電圧）の個数が４の入力制御を組み合わせて構成したＤＡＣである。
図２２は、図２１の変形例を示す図であり、図２０と同様に、５ビットデータ（Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）を入力し、３２個の電圧レベルを出力するＤＡＣの入出力対応を示す図である。ここでは１〜４番目（第１区間）、５〜１６番目（第２区間）、１７〜２８番目（第３区間）および２９〜３２番目（第４区間）の４区間に分けており、それぞれの区間において、隣接階調間の電圧差（各区間内では等間隔）を個別に設定することができる。
この実施例において、選択回路１２に入力される参照電圧は１２個であり、第１乃至第１２の参照電圧（Ａ１、Ｂ１、Ａ２、Ｂ２、Ｃ２、Ｄ２、Ａ３、Ｂ３、Ｃ３、Ｄ３、Ａ４、Ｂ４）は、第２、第３、第６、第７、第１０、第１１、第２２、第２３、第２６、第２７、第３０、第３１レベルに設定される。
図１に示した選択回路１２は、５ビットの選択信号に基づき、
（１）第１、第２の参照電圧（Ａ１、Ｂ１）、
（２）第１、第１の参照電圧（Ａ１、Ａ１）、
（３）第２、第２の参照電圧（Ｂ１、Ｂ１）、
（４）第２、第１の参照電圧（Ｂ１、Ａ１）、
（５）第３、第４の参照電圧（Ａ２、Ｂ２）、
（６）第３、第３の参照電圧（Ａ２、Ａ２）、
（７）第４、第４の参照電圧（Ｂ２、Ｂ２）、
（８）第４、第３の参照電圧（Ｂ２、Ａ２）、
（９）第５、第６の参照電圧（Ｃ２、Ｄ２）、
（１０）第５、第５の参照電圧（Ｃ２、Ｃ２）、
（１１）第６、第６の参照電圧（Ｄ２、Ｄ２）、
（１２）第６、第５の参照電圧（Ｄ２、Ｃ２）、
（１３）第５、第４の参照電圧（Ｃ２、Ｂ２）、
（１４）第５、第３の参照電圧（Ｃ２、Ａ２）、
（１５）第６、第４の参照電圧（Ｄ２、Ｂ２）、
（１６）第６、第３の参照電圧（Ｄ２、Ａ２）、
（１７）第７、第１０の参照電圧（Ａ３、Ｄ３）、
（１８）第７、第９の参照電圧（Ａ３、Ｃ３）、
（１９）第８、第１０の参照電圧（Ｂ３、Ｄ３）、
（２０）第８、第９の参照電圧（Ｂ３、Ｃ３）、
（２１）第７、第８の参照電圧（Ａ３、Ｂ３）、
（２２）第７、第７の参照電圧（Ａ３、Ａ３）、
（２３）第８、第８の参照電圧（Ｂ３、Ｂ３）、
（２４）第８、第７の参照電圧（Ｂ３、Ａ３）、
（２５）第９、第１０の参照電圧（Ｃ３、Ｄ３）、
（２６）第９、第９の参照電圧（Ｃ３、Ｃ３）、
（２７）第１０、第１０の参照電圧（Ｄ３、Ｄ３）、
（２８）第１０、第９の参照電圧（Ｄ３、Ｃ３）、
（２９）第１１、第１２の参照電圧（Ａ４、Ｂ４）、
（３０）第１１、第１１の参照電圧（Ａ４、Ａ４）、
（３１）第１２、第１２の参照電圧（Ｂ４、Ｂ４）、
（３２）第１２、第１１の参照電圧（Ｂ４、Ａ４）、
のいずれかの対を増幅回路１３の第１、第２の端子Ｔ１、Ｔ２に供給することができる。そして、増幅回路１３の外分比が１：２のとき、第１の端子電圧Ｖ（Ｔ１）の２倍が第２の端子電圧Ｖ（Ｔ２）と出力電圧Ｖｏｕｔの和に等しくなり、第１乃至第３２の電圧レベルが出力可能とされる。
したがって、図２２に入力出力の対応関係を示したＤＡＣは、端子（Ｔ１、Ｔ２）に対して、入力電圧（Ａ１、Ｂ１）の入力制御で１〜４番目（第１区間）の４個の電圧レベルを出力し、入力電圧（Ａ２、Ｂ２、Ｃ２、Ｄ２）の入力制御で５〜１６番目（第２区間）の１２個の電圧レベルを出力し、入力電圧（Ａ３、Ｂ３、Ｃ３、Ｄ３）の入力制御で１７〜２８番目（第３区間）の１２個の電圧レベルを出力し、入力電圧（Ａ４、Ｂ４）の入力制御で２９〜３２番目（第４区間）の４個の電圧レベルを出力する構成である。すなわち図２２も、入力電圧数が２と４の入力制御を組み合わせて構成したＤＡＣである。
なお、図２２に示す例では、１〜４番目の電圧レベルは、第１、第２の参照電圧（Ａ１、Ｂ１）の入力制御で選択しているが、これを第３乃至第６の参照電圧（Ａ２、Ｂ２、Ｃ２、Ｄ２）の入力制御により選択することも可能である。
しかし、図２２に示すように、本実施例では、１〜４番目の電圧レベル（第１区間）を、５〜１６番目の電圧レベル（第２区間）とは、隣接階調間の電圧差を個別に設定できるように、第１、第２の参照電圧（Ａ１、Ｂ１）を設け、それに基づいて１〜４番目の電圧レベルの出力を行っている。
このように、本実施例では、複数の入力制御を組み合わせて構成する場合、隣接階調間の電圧差の設定に応じて、それぞれの一部の出力電圧レベルが重なるように構成してもよい。
以上、出力電圧レベル間の電圧差を調整できる５ビットデータ入力ＤＡＣの具体例を示したが、これは、図２１と図２２に示す例に限らず、複数の入力制御の様々な組み合わせにより最適な構成を実現することができる。
図２３は、図２２の制御を実現できる５ビットデコーダ（Ｎｃｈ）の構成例である。図２３は、上位３ビット（Ｄ４、Ｄ３、Ｄ２）と下位２ビット（Ｄ１、Ｄ０）に分け、上位３ビットを下位２ビットに対して共有化してトランジスタ数を削減した構成である。
図２３を参照すると、このデコーダ回路は、第１の参照電圧Ａ１と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ２ＢとＤ３ＢとＤ４Ｂをそれぞれ制御端子に入力する第１乃至第４のスイッチ６０１〜６０４と、第１の参照電圧Ａ１と第２の端子間に接続され、Ｄ０とＤ２ＢとＤ３ＢとＤ４Ｂをそれぞれ制御端子に入力する第５乃至第８のスイッチ６０５〜６０８と、第２の参照電圧Ｂ１と第１および第２のスイッチ６０１、６０２の接続点間に接続され、Ｄ１を制御端子に入力する第９のスイッチ６０９と、第２の参照電圧Ｂ１と第５および第６のスイッチ６０５、６０６の接続点間に、Ｄ０Ｂを制御端子に入力する第１０のスイッチ６１０と、第３の参照電圧Ａ２と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ２とＤ３ＢとＤ４Ｂをそれぞれ制御端子に入力する第１１乃至第１５のスイッチ６１１〜６１５と、第３の参照電圧Ａ２と第２の端子Ｔ２間に接続され、Ｄ０とＤ２とＤ４Ｂをそれぞれ制御端子に入力する第１５乃至第１７のスイッチ６１５〜６１７と、第４の参照電圧Ｂ２と第１１および第１２のスイッチ６１１、６１２の接続点間に接続され、第２信号Ｄ１を制御端子に入力する第１８のスイッチ６１８と、第４の参照電圧Ｂ２と第１５および第１６のスイッチ６１５、６１６の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第１９のスイッチ６１９と、第５の参照電圧Ｃ２と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３とＤ４Ｂをそれぞれ制御端子に入力する第２０乃至第２２のスイッチ６２０〜６２２と、第５の参照電圧Ｃ２と第２の端子Ｔ２間に接続され、Ｄ０とＤ２ＢとＤ３とＤ４Ｂをそれぞれ制御端子に入力する第２３乃至第２６のスイッチ６２３〜６２６と、第６の参照電圧Ｄ２と第２０および第２１のスイッチ６２０、６２１の接続点間に接続され、Ｄ１を制御端子に入力する第２７のスイッチ６２７と、第６の参照電圧Ｄ２と第２３および第２４のスイッチ６２３、６２４の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第２８のスイッチ６２８と、第７の参照電圧Ａ３と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ３ＢとＤ４をそれぞれ制御端子に入力する第２９乃至第３１のスイッチ６２９〜６３１と、第７の参照電圧Ａ３と第２の端子Ｔ２間に接続され、Ｄ０とＤ２とＤ３ＢとＤ４をそれぞれ制御端子に入力する第３２乃至第３５のスイッチ６３２〜６３５と、第８の参照電圧Ｂ３と第２９および第３０のスイッチ６２９、６３０の接続点間に接続され、Ｄ１を制御端子に入力する第３６のスイッチ６３６と、第８の参照電圧Ｂ３と第３２および第３３のスイッチ６３２、６３３の接続点間に、Ｄ０Ｂを制御端子に入力する第３７のスイッチ６３７と、第９の参照電圧Ｃ３と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ２ＢとＤ３とＤ４をそれぞれ制御端子に入力する第３８乃至第４１のスイッチ６３８〜６４１と、第９の参照電圧Ｃ３と前記第２の端子Ｔ２間に接続され、Ｄ０とＤ２ＢとＤ４とをそれぞれ制御端子に入力する第４２乃至第４４のスイッチ６４２〜６４４と、第１０の参照電圧Ｄ３と第３８および第３９のスイッチ６３８、６３９の接続点間に接続され、Ｄ１を制御端子に入力する第４５のスイッチ６４５と、第１０の参照電圧Ｄ３と第４２および第４３のスイッチ６４２、６４３の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第４６のスイッチ６４６と、第１１の参照電圧Ａ４と第１の端子Ｔ１間に接続され、Ｄ１ＢとＤ２とＤ３とＤ４をそれぞれ制御端子に入力する第４７乃至第５０のスイッチ６４７〜６５０と、第１１の参照電圧Ａ４と第２の端子Ｔ２間に接続され、Ｄ０とＤ２とＤ３とＤ４それぞれ制御端子に入力する第５１乃至第５４のスイッチ６５１〜６５４と、第１２の参照電圧Ｂ４と第４７および第４８のスイッチ６４７、６４８の接続点間に接続され、Ｄ１を制御端子に入力する第５５のスイッチ６５５と、第１２の参照電圧Ｂ４と第４７および第４８のスイッチ６４７、６４８の接続点間に接続され、Ｄ０Ｂを制御端子に入力する第５６のスイッチ６５６と、を備えている。すなわち、図２３に示すデコーダは、１２個の入力電圧と、５６個のトランジスタで構成できる。
本発明を用いることで、ガンマカーブに合わせたデコーダを構成でき、その構成も比較的簡素で省面積化が可能である。なお、各ビット信号（Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）及びその反転信号の順序は任意でよい。また、所定の参照電圧と所定の端子（Ｔ１またはＴ２）間に所定の信号を制御端子に入力する複数のスイッチを介して接続される構成が、図２３と同様であれば、任意の変更が可能である。
図２４は、図１の選択回路１２として図２３のデコーダ回路を用い、増幅回路１２として、図３の差動増幅器を用いた５ビットＤＡＣの出力波形を示す図である。図２４には、５ビットデータ（Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）を一定期間で順次変化させたときの、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）およびアンプ出力電圧Ｖｏｕｔの出力電圧波形が示されている。入力電圧（Ａ１、Ｂ１、Ａ２、Ｂ２、Ｃ２、Ｄ２、Ａ３、Ｂ３、Ｃ３、Ｄ３、Ａ４、Ｂ４）は、Ａ１＝４．５８Ｖ、Ｂ１＝４．６４ＶおよびＡ４＝５．３４Ｖ、Ｂ４＝５．４Ｖとし、１〜４番目（第１区間）および２９〜３２番目（第４区間）の隣接階調間の電圧差を６０ｍＶで設定し、Ａ２＝４．７８Ｖ、Ｂ２＝４．８Ｖ、Ｃ２＝４．８６Ｖ、Ｄ２＝４．８８ＶおよびＡ３＝５．１Ｖ、Ｂ３＝５．１２Ｖ、Ｃ３＝５．１８Ｖ、Ｄ３＝５．２Ｖとし、５〜１６番目（第２区間）および１７〜２８番目（第３区間）の隣接階調間の電圧差を２０ｍＶで設定した。図２４より、４番目と５番目の電圧レベル間（第１区間と第２区間の境目）および２８番目と２９番目の電圧レベル間（第３区間と第４区間の境目）で階調電圧の間隔が変化しており、階調電圧の間隔を調節できることが確認できた。以上のように複数の入力制御を組み合わせて用いることにより、ガンマカーブに合わせたＤＡＣの最適設計が可能である。したがって本発明のＤＡＣは、ガンマカーブに合わせた構成が可能であり、入力電圧（階調電圧）数やデコーダを構成するトランジスタ数も少なく、省面積ＤＡＣが実現できる。
図２５は、図２８や図３１のデータドライバに対して本発明を適用した構成である。図２５を参照すると、デコーダ１２と、増幅器（増幅回路）１３を、前記した実施例で構成したものである。図２８や図３１のデータドライバでは、複数のデコーダ９８７に共通な階調電源線数をＤＡＣの全体または中間調の部分に対して半減することができるが、図２５に示す構成においては、前記した実施例で説明したように、階調電源線数をＤＡＣの全体または中間調の部分に対してさらに大幅に削減することができる。また、そのときのデコーダ１２を構成するトランジスタ数も図２８や図３１のデコーダ９８７よりも削減することができるため、省面積効果が大である。また、階調電圧発生回路１４では、上記した各実施例の参照電圧を生成する。したがって、階調電圧発生回路１４においても、生成する電圧数は大幅に削減される。
図３７は、データドライバの階調電圧発生回路（図２５の１４参照）の構成の一例を示す図である。この階調電圧発生回路は、図２２及び図２４に入力出力の対応関係及び出力波形を示したＤＡＣに対して複数の参照電圧（Ａ１、Ｂ１、〜Ａ４、Ｂ４）を供給する回路として好適とされる。図３７に示すように、両端が電源（基準電圧）ＶＲ１、ＶＲ２間に直列形態に接続された複数の抵抗Ｒよりなる抵抗ストリングを有し、各抵抗素子間の接続タップから、図１あるいは図２５のデコーダ１２への入力電圧（Ａ１、Ｂ１〜Ａ４、Ｂ４）が取り出される。図３７に示す例では、図２２の第１区間、第２〜３区間、第４区間のそれぞれに対して設定した出力階調電圧間の電圧差を調整するための２つの外部端子が設けられており、それぞれの外部端子には、外部から上記複数の参照電圧とは別の電圧ＶＧ１、ＶＧ２が供給されている。
図３８は、図２４を、階調データ（横軸）と出力階調電圧（縦軸）の関係として示したグラフである。図３８に示すように、隣接階調間の電圧差が２箇所（第１区間と第２区間の境目、及び、第３区間と第４区間の境目）で変化している。すなわち入力出力特性（すなわち入力"０００００"から"１１１１１"に対する出力電圧）は、直線でなく２つの折曲部を有する。図３８の折曲部（隣接階調間の電圧差が変化する点）の電圧に、外部端子に印加される電圧ＶＧ１、ＶＧ２（図３７参照）が設定されている。このように、電圧ＶＧ１、ＶＧ２を設定すると、液晶表示装置において、電圧ＶＧ１、ＶＧ２の電圧値の調整により、液晶のガンマ特性に最適となるように、階調データ（図３８の横軸）と出力階調電圧（図３８の縦軸）の関係を調整することができる。
なお、入力出力特性の折曲部電圧ＶＧ１、ＶＧ２を用いることなく、図２５のデコーダ１２への入力電圧（Ａ１、Ｂ１〜Ａ４、Ｂ４）の一部を外部端子から供給して階調データと出力階調電圧の関係を調整することも可能ではあるが、この場合、隣接階調間の電圧差の変化点を一致させるように調整することは、一般的に、困難である。その理由は、入力階調電圧のわずかな変化に対して出力階調電圧が外分比に応じて大きく変化するため調整が難しく、また複数の入力電圧を同時に調整する必要があるからである。
これに対して、図３７に示す構成によれば、隣接階調間の電圧差の変化点が、外部端子より供給される電圧ＶＧ１、ＶＧ２とされ、電圧ＶＧ１、ＶＧ２に応じて入力階調電圧が抵抗ストリングの抵抗比によって決まる。このため、隣接階調間の電圧差の変化点で、出力階調電圧がずれることはない。よってガンマ補正の精度を保ち、調整を容易化している。
図３９は、図３７に示した階調電圧発生回路１４の変形例を示す図であり、抵抗ストリングのタップから取り出した電圧を、ボルテージフォロワ構成のオペアンプ３０で増幅して、増幅器１３への入力階調電圧として出力するものである。この階調電圧発生回路は、例えば図５や図６に示したように、入力容量の大きな増幅器に対して適用する場合に、効果的である。
なお、上記した階調電圧発生回路１４は、その一部又は全てをデータドライバの外部に設ける構成としてもよい。また、階調電圧間の電位差の変化点（図３８の折曲部）の数が複数ある場合に、図３７、図３９に示したように、全ての変化点に対応して外部端子を備え、全ての外部端子に、対応する電圧を供給する代わりに、１部の変化点に対応して外部電圧を供給する構成としてもよい。なお、図３７に示した回路を内蔵し、ｍ個のタップからｍ個の電圧を取り出して、図１の選択回路１２にｍ個の参照電圧として供給し、増幅器１３を図３等に示した回路で構成することにより、ＤＡＣを構成してもよい。
以上、本発明に係る差動増幅器及びそれを用いたＤＡＣの実施例について説明したが、本発明に係る差動増幅器及びＤＡＣは、シリコン基板上に形成したＬＳＩ回路だけでなく、ガラスやプラスチックなど絶縁性基板上に形成したバックゲートのない薄膜トランジスタに置き換えた構成も可能である。
また、本発明に係る差動増幅器及びＤＡＣを用いたデータドライバは、図２６に示す液晶表示装置のデータドライバ９８０として用いることができる。本発明に係る差動増幅器及びＤＡＣを備えたデータドライバ９８０は、デコーダ面積を小さくすることで低コスト化が可能となり、それを用いた液晶表示装置の低コスト化も実現することができる。なお、図２６に示した液晶表示装置は、データドライバ９８０を、シリコンＬＳＩとして個別に形成して表示部９６０に接続する構成としてもよく、あるいは、ガラス基板等の絶縁性基板にポリシリコンＴＦＴ（薄膜トランジスタ）等を用いて、回路を形成することにより表示部９６０と一体で形成することも可能である。特にデータドライバと表示部を一体で形成する場合には、本発明によりデータドライバの面積が小さくなることで、狭額縁化（表示部９６０の外周と基板外周との幅の短縮）も可能となる。
その他の方式も含め、このような表示装置のデータドライバのいずれに対しても、本発明に係る差動増幅器及びＤＡＣを適用することにより、表示装置の低コスト化や額縁化を促進することができる。例えば、液晶表示装置と同様に、データ線に多値レベルの電圧信号を出力して表示を行うアクティブマトリクス駆動方式の有機ＥＬディスプレイなどの表示装置に対しても、本発明に係る差動増幅器を適用できることは勿論である。
上記実施例で説明した差動増幅器は、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。
以下では、本明細書の段落番号［００６８］、［００６９］、および、［０１６０］乃至［０１６６］の説明をさらに補足しておく。本発明に係るデジタルアナログ変換回路において、入力電圧数ｍが２の累乗個（ｍ＝２Ｋ、但しＫは正数）で、出力電圧数が４Ｋ個の場合、出力電圧を選択するためのデジタルデータ信号は、最小で、２Ｋビットとなる。これは、２進数であるデジタルデータによって選択できる数が、２のビット数乗で規定されるためであり、すなわち、２の２Ｋ乗は４Ｋ（４のＫ乗）となり、上記出力電圧数に対応していることからも容易に理解できる。なお、上記実施例では、デジタルデータ信号が２、４、６ビットのときのデコーダ構成例を、図８、図１２〜図１４、図１７に説明した、以下では、デジタルデータ信号が２Ｋビット(但し、Ｋは正数とする)に拡張した場合について説明する。図４５は、デジタルデータ信号が２Ｋビットの本実施例のデコーダ（選択回路）の構成を示す図である。
図４５を参照すると、このデコーダは、２のＫ乗（２Ｋ）個の入力電圧Ｖ（１）、Ｖ（２）、Ｖ（３）、‥、Ｖ（２Ｋ）を２Ｋビットのデジタルデータ信号によって選択し、端子Ｔ１、Ｔ２に出力するデコーダ構成である。図４５のデコーダは、第１列から第Ｋ列までの回路ブロック群よりなり、各回路ブロック群は、単数または複数個の回路ブロック６１で構成される。回路ブロック６１は、４つの入力端子Ｉ１〜Ｉ４に電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を、２つの出力端子Ｏ１、Ｏ２より出力する構成とされる。
第１列の回路ブロック群は、２の（Ｋ−１）乗個の回路ブロック６１で構成される。このとき各回路ブロック６１は、それぞれ、４つの入力端子のＩ１とＩ２及びＩ３とＩ４がそれぞれ共通接続され、その２つの入力端に、第１乃至第２Ｋの参照電圧（Ｖ（１）〜Ｖ（２Ｋ））の各２つが入力される。そして、各回路ブロック６１において、入力された２つの参照電圧が、デジタルデータ信号の第１、第２ビット信号（Ｄ０，Ｄ１）に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２に出力される。
第２列の回路ブロック群は、２の（Ｋ−２）乗個の回路ブロック６１で構成される。このとき各回路ブロック６１はそれぞれ、４つの入力端子のＩ１〜Ｉ４に第１列の回路ブロック群の各２個の回路ブロック６１の出力電圧信号（計４個）が入力される。そして各回路ブロック６１において、入力された４つの電圧信号が、デジタルデータ信号の第３、第４ビット信号（Ｄ２，Ｄ３）に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２に出力される。
以下同様に、第３列以降の回路ブロック群も構成される。なお、変数Ｆを用いて説明すると、第Ｆ列（Ｆは、３からＫ−１までの正数）の回路ブロック群は、２の（Ｋ−Ｆ）乗個の回路ブロック６１で構成される。このとき、各回路ブロック６１は、それぞれ、４つの入力端子のＩ１〜Ｉ４に第（Ｆ−１）列の回路ブロック群の各２個の回路ブロック６１の出力電圧信号（計４個）が入力される。そして、各回路ブロック６１において、入力された４つの電圧信号が、デジタルデータ信号の第（２Ｆ−１）、第（２Ｆ）ビット信号（Ｄ（２Ｆ−２），Ｄ（２Ｆ−１））に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２に出力される。
第Ｋ列の回路ブロック群は、１個の回路ブロック６１で構成される。このとき回路ブロック６１は、４つの入力端子のＩ１〜Ｉ４に第（Ｋ−１）列の回路ブロック群の２個の回路ブロック６１の出力電圧信号（計４個）が入力される。そして回路ブロック６１において、入力された４つの電圧信号が、デジタルデータ信号の第（２Ｋ−１）、第（２Ｋ）ビット信号（Ｄ（２Ｋ−２），Ｄ（２Ｋ−１））に基づいて選択され、２つの出力電圧信号として端子Ｏ１、Ｏ２を介して端子Ｔ１、Ｔ２にそれぞれ出力される。
特に、Ｋ＝１の場合は、上記第１列の回路ブロック群のみの構成となり、１個の回路ブロック６１で構成される。このとき、回路ブロック６１は、第１、第２の参照電圧Ｖ（１）、Ｖ（２）が入力されて、第１、第２のビット信号（Ｄ０，Ｄ１）に基づいて選択され、２つの出力電圧信号として、端子Ｏ１、Ｏ２を介して、端子Ｔ１、Ｔ２にそれぞれ出力される構成となる。なお、回路ブロック６１は、図４６の構成を用いることができる。
図４６の回路ブロック６１は、２ビットデコーダ（Ｎｃｈ）の構成例である。図４６を参照すると、このデコーダは、端子Ｉ３、Ｉ１と端子Ｏ１との間に接続され、データビット信号ＤＹ及びその反転信号ＤＹＢを制御端子にそれぞれ入力するトランジスタスイッチ７０３、７０１と、端子Ｉ２、Ｉ４と端子Ｏ２との間に接続され、データビット信号ＤＸ及びその反転信号ＤＸＢを制御端子にそれぞれ入力するトランジスタスイッチ７０２、７０４とで構成される。なお信号ＤＸ、ＤＹは、ＤＹがＤＸよりも高位ビットとする。
図４５のデコーダにおいて回路ブロック６１として、図４６の構成を用いることで、Ｋ＝１の場合、図８と同等の構成となり、Ｋ＝２の場合、図１４と同等の構成となる。すなわち、図４５に示す構成は、本発明のデコーダを、省素子数で実現するデコーダ構成の一つである。
また上記実施例では、デコーダの構成例として、図８、図１２、図１３、図１４、図１７、図２３を示し、同じ機能を有するデコーダでも、その構成により、トランジスタ数が異なる場合があることを説明した。また、上記で説明した入力電圧数ｍが２、４、８などの２の累乗個で、ｍの値が同じデコーダや、ｍの値が異なるデコーダをそれぞれ複数組み合わせて用いることができることも説明した。特に、出力電圧数が非常に多くなると、デコーダの構成如何によってトランジスタ数も大きく異なり、デコーダの面積を大きく左右する。そこで以下では、出力電圧数が非常に多い場合のデコーダ構成と、トランジスタ数の関係について説明する。
図４０及び図４１は、本発明に好適な２つの異なるデコーダの構成を説明するための図であり、図２５に示すデータドライバの階調電圧発生回路１４及び１出力分のデコーダ１２と増幅器１３の構成を示す図である。
デコーダ１２は、１出力分のデコーダ全体またはその一部として、入力電圧数ｍとそれに対応するｍ２個の出力電圧レベルを有する区間（ｍ２出力区間）をＳ個備えているものとする。このＳ個の区間を、デコーダブロック１２Ａ（図４０）、デコーダブロック１２Ｂ（図４１）とする。なお、説明を容易にするため、Ｓ個の各区間で、図２２のような出力電圧レベルの重複はないものとする。すなわち、図４０のデコーダブロック１２Ａの入力電圧は（ｍ×Ｓ）個、それに対応する出力電圧レベルは、（ｍ２×Ｓ）個とする。図４１のデコーダブロック１２Ｂの入力電圧も、（ｍ×Ｓ）個、それに対応する出力電圧レベルは（ｍ２×Ｓ）個とする。
また、デコーダブロック１２Ａには、ビットグループＬ、Ｍ、Ｎが入力される。デコーダブロック１２Ｂにも、ビットグループＬ、Ｍ、Ｎが入力される。
ビットグループＬ、Ｍ、Ｎは、デコーダ１２に入力されたデジタルデータの中から、選択に必要なビットが重複も含めて割り当てられる。また、図４０を参照すると、（ｍ×Ｓ）個の入力電圧は、階調電圧発生回路１４で生成され、デコーダブロック１２Ａに入力される。図４１を参照すると、（ｍ×Ｓ）個の入力電圧は、階調電圧発生回路１４で生成され、デコーダブロック１２Ｂに入力される。
図４０、図４１において、増幅器１３は、端子Ｔ１、Ｔ２に出力された電圧を、１対２の外分比で外分した電圧を増幅して出力する。増幅器１３は、例えば図３、図５、図６に示した構成とされる。
はじめに、図４０のデコーダブロック１２Ａの構成について説明する。デコーダブロック１２Ａは、ビットグループＬが入力される第１〜第Ｓの回路ブロック４１、ビットグループＭが入力される第１及び第２の回路ブロック４２、ビットグループＮが入力される回路ブロック４３で構成される。デコーダブロック１２Ａにおいて、第１〜第Ｓの回路ブロック４１は、ビットグループＬにより、各々区間内のｍ個の入力電圧の中から重複も含む２個の電圧を選択する。
第１の回路ブロック４２は、第１〜第Ｓの回路ブロック４１の各々で選択された２個の電圧の一方の電圧（計Ｓ個）を入力とし、第２の回路ブロック４２は、第１〜第Ｓの回路ブロック４１の各々で選択された２個の電圧の他方の電圧（計Ｓ個）を入力し、第１及び第２の回路ブロック４２は、ビットグループＭにより、Ｓ個の入力電圧の中からある区間の１個の電圧をそれぞれ選択する。このとき、ビットグループＭは、デコーダブロック１２ＡのＳ個の区間から、上記ある一つの区間を選別するビットとなる。
回路ブロック４３は、第１及び第２の回路ブロック４２の各々で選択された電圧（計２個）を入力し、ビットグループＮにより、デコーダブロック１２ＡのＳ個の区間とそれ以外を選別し、ビットグループＮが、Ｓ個の区間を選択するときに、２個の入力電圧をそれぞれ、端子Ｔ１、Ｔ２に出力する。
なお、回路ブロック４１としては、入力電圧数ｍに応じて、上記実施例として説明した図８、図１２乃至図１４、図１７、図４５などの構成を用いることができる。また、回路ブロック４２としては、図３６のトーナメント型デコーダなどを用いることができ、入力電圧数に応じて最適化してもよい。
図４０のデコーダ１２の構成と、トランジスタ数との関係は、１区間の入力電圧数ｍが大きく、区間数Ｓが小さいときに、トランジスタ数の比較的少ないデコーダ構成となる。これは回路ブロック４１の入力電圧数ｍが大きいほど、回路ブロック４１の素子効率（従来同等回路に対する素子削減率）が高くなるためである。
次に、図４１のデコーダブロック１２Ｂの構成について説明する。デコーダブロック１２Ｂは、ビットグループＭが入力される第１〜第ｍの回路ブロック５２、ビットグループＬが入力される回路ブロック５１、ビットグループＮが入力される回路ブロック５３で構成される。デコーダブロック１２Ｂにおいて、第１〜第ｍの回路ブロック５２は、まずＳ個の各区間から、区間内同一順位の入力電圧（計Ｓ個）を入力し、ビットグループＭにより、Ｓ個の入力電圧の中から、ある区間の１個の電圧をそれぞれ選択する。このとき、ビットグループＭは、デコーダブロック１２ＡのＳ個の区間のうち、前記ある区間を選択するビットとなる。
回路ブロック５１は、第１〜第ｍの回路ブロック５２の各々で選択された電圧（計ｍ個）を入力し、ビットグループＬにより、ｍ個の入力電圧から、重複も含む２個の電圧を選択する。
さらに、回路ブロック５３は、回路ブロック５１で選択された電圧（計２個）を入力し、ビットグループＮにより、デコーダブロック１２ＢのＳ個の区間とそれ以外を選別し、ビットグループＮがＳ個の区間を選択するときに、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力する。
なお、回路ブロック５１は、入力電圧数ｍに応じて、図８、図１２〜図１４、図１７、図４５などの構成を用いることができる。また、回路ブロック５２は、図３６のトーナメント型デコーダなどを用いることができ、入力電圧数に応じて最適化してもよい。
図４１のデコーダ１２の構成とトランジスタ数の関係も、１区間の入力電圧数ｍが大きく、区間数Ｓが小さいときにトランジスタ数の比較的少ないデコーダ構成となる。これは回路ブロック５１の入力電圧数ｍが大きいほど、回路ブロック５１の素子効率が高くなるためである。
以上、図４０及び図４１にデコーダブロック１２Ａ及び１２Ｂの２つの構成例を説明したが、各構成とも、デコーダブロック内の（ｍ２×Ｓ）個の出力電圧レベルは連続する出力電圧レベルであることが望ましい。
もし、出力電圧レベルが区間と区間との間で非連続となる場合には、連続する区間ごとに分けて、デコーダブロックを構成してもよい。
また、デコーダブロック内の各区間は、区間ごとに隣接電圧レベル間の電圧差（区間内では等間隔）を個別に設定することができる。
また、図４０及び図４１にそれぞれ示した例では、あるｍの値に対応したデコーダブロック１２Ａ及びデコーダブロック１２Ｂの構成について説明したが、デコーダ１２が、ｍの値の異なる区間を有する場合には、ｍの値ごとに、デコーダブロックを構成することが望ましい。
また、図４０のデコーダブロック１２Ａでは、ビットグループＮの各々のビットがビットグループＬ及びＭに全て含まれる場合には、回路ブロック４３を省略してもよい。これは、ビットグループＬ及びＭにおいて、既にデコーダブロック間の選別がなされているためである。
また、図４１のデコーダブロック１２Ｂにおいて、デコーダ１２全体が、ｍの値の異なるデコーダブロックを複数有する場合、ｍが最も大となるデコーダブロックにおいて、そのビットグループＮの各々のビットがビットグループＬ及びＭに全て含まれる場合には、回路ブロック５３を省略してもよい。
ｍが最も大となるデコーダブロック以外で回路ブロック５３を省略できない理由は、ｍが小さいデコーダブロックにおいて、回路ブロック５３が省略された場合、回路ブロック５１において、意図しない端子Ｔ１、Ｔ２間の短絡が発生し、誤出力を生じる可能性があるためである。
次に、図４０及び図４１のデコーダ１２の構成について、具体例を示して更に詳しく説明する。
図４２は、本発明の実施例のＤＡＣにおける入出力対応を示す図である。特に制限されないが、図４２に示す例では、８ビットデータ（Ｄ７〜Ｄ０）を入力し、データに応じて２５６個の電圧レベルを出力する８ビットＤＡＣの入出力対応関係を示している。レベル１〜２５６は、本発明に係る増幅器１３から出力される出力電圧レベルを表し、入力電圧は、階調電圧発生回路１４で生成され、デコーダ１２に入力される電圧を表す。また、入力電圧は、所定の出力電圧レベルに対応しており、対応する出力電圧レベルの番号の前に記号Ｖをつけて表す。またV(T1)、V(T2)は、本実施例のデコーダ（選択回路）で８ビットデータ（Ｄ７〜Ｄ０）に応じて端子Ｔ１、Ｔ２にそれぞれ選択出力される電圧を表す。そして、出力電圧レベルは、増幅器１３により、端子Ｔ１、Ｔ２にそれぞれ出力された電圧V(T1)、V(T2)を１対２の外分比で外分された電圧を表す。
本実施例では、２５６個の出力レベル（階調レベル）を、入力電圧数２、出力電圧レベル数４の区間（４出力区間；ｍ＝２）と、入力電圧数４、出力電圧レベル数１６の区間（１６出力区間；ｍ＝４）の２種類で構成している。
１〜３２番目の電圧レベルは、４出力区間×８個で構成し、
３３〜２２４番目の電圧レベルは、１６出力区間×１２個で構成し、
２２５〜２５６番目の電圧レベルは、４出力区間×８個で構成している。
デコーダ１２に入力される入力電圧は、
４出力区間では、各区間の２番目と３番目の電圧レベル、
１６出力区間では、各区間の６番目、７番目、１０番目、１１番目の電圧レベル
とされる。２５６個の出力レベルに対して、入力電圧は、合計８０個である。
なお、図４２において、９７番目から１７６番目については図面作成の都合で省略したが、規則性により、容易に理解されるであろう。
図４３は、図４２の入出力対応関係を実現するデコーダ１２を、図４０に基づいて構成した例である。図４３においても、図４０と同様に、図２５に示すデータドライバの階調電圧発生回路１４と、１出力分のデコーダ１２と増幅器１３の構成を示す。
図４３において、デコーダ１２は、デコーダブロック１２Ａ１、１２Ａ２、１２Ａ３の３つのデコーダブロックで構成される。
デコーダブロック１２Ａ１は、１〜３２番目の電圧レベルに対応した４出力区間８個分、デコーダブロック１２Ａ２は、２２５〜２５６番目の電圧レベルに対応した４出力区間８個分、デコーダブロック１２Ａ３は、３３〜２２４番目の電圧レベルに対応した１６出力区間１２個分をそれぞれ受け持つデコーダブロックである。
なお、４出力区間は連続する区間が２つに分かれているため、連続する区間ごとに分けてデコーダブロックを構成した。
また、ビットグループＬ、Ｍ、Ｎは、デコーダ１２に入力された１出力分の８ビットデータ信号（Ｄ７〜Ｄ０）の中から、選択に必要なビットが重複も含めて割り当てられる。なお、８ビットデータ信号（Ｄ７〜Ｄ０）の各々のビットは、その反転信号（Ｄ７Ｂ〜Ｄ０Ｂ）と対となるが、反転信号は図中省略している。
次に、図４３の各デコーダブロックについて説明する。デコーダブロック１２Ａ１は、１〜３２番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックであり、図４０のデコーダブロック１２Ａにおいて、ｍ＝２、Ｓ＝８の構成となる。したがって、デコーダブロック１２Ａ１は、第１〜第８の回路ブロック４１ａ、第１及び第２の回路ブロック４２ａ、回路ブロック４３ａで構成される。
デコーダブロック１２Ａ１において、第１〜第８の回路ブロック４１ａについて、第１の回路ブロック４１ａには、１〜４番目の電圧レベルに対応した区間の入力電圧V002及びV003が入力され、第２の回路ブロック４１ａには、５〜８番目の電圧レベルに対応した区間の入力電圧V006及びV007が入力され、以下、第８の回路ブロック４１ａまで同様とされる。
そして、各回路ブロック４１ａにおいて、ビットグループＬにより、各区間の２個の入力電圧から、重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは、２ビットでよく、８ビットデータのうちの２ビットデータ（Ｄ１，Ｄ０）とすることができる。なお、各回路ブロック４１ａは、図７と同様の入出力対応関係となっており、図８の構成などを用いることができる。
また、第１及び第２の回路ブロック４２ａについて、第１の回路ブロック４２ａには、第１〜第８の回路ブロック４１ａの各々で選択された２個の電圧の一方の電圧（計８個）が入力され、第２の回路ブロック４２ａには、第１〜第８の回路ブロック４１ａの各々で選択された２個の電圧の他方の電圧（計８個）が入力される。
そして、第１及び第２の回路ブロック４２ａにおいて、ビットグループＭにより、８個の入力電圧中から、ある区間の１個の電圧がそれぞれ選択出力される。このとき、ビットグループＭは、デコーダブロック１２Ａ１の８個の区間から前記ある区間を選別するビットとなる。したがって、ビットグループＭは、３ビットでよく、８ビットデータのうちの３ビットデータ（Ｄ４，Ｄ３，Ｄ２）とすることができる。なお、各回路ブロック４２ａは、図３６のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック４３ａは、第１及び第２の回路ブロック４２ａの各々で選択された電圧（計２個）が入力される。そして、回路ブロック４３ａにおいて、ビットグループＮにより、デコーダブロック１２Ａ１（１〜３２番目の電圧レベルに対応した区間）と、それ以外が選別され、ビットグループＮがデコーダブロック１２Ａ１を選択するときに、２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
図４２では、デコーダブロック１２Ａ１の区間とそれ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。
そして、（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）のとき、回路ブロック４３ａは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（０，０，０）以外のときは、端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ａ２について説明する。デコーダブロック１２Ａ２は、２２５〜２５６番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックであり、デコーダブロック１２Ａ１と同様の構成とすることができる。
入力されるビットグループＬ、Ｍ、Ｎについても、デコーダブロック１２Ａ１と同様の割り当てとされる。
デコーダブロック１２Ａ２と、デコーダブロック１２Ａ１との相違点は、デコーダブロックへの入力電圧と、回路ブロック４３ａでのビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容だけである。相違点を具体的に述べると、入力電圧については、デコーダブロック１２Ａ２における第１の回路ブロック４１ａには、２２５〜２２８番目の電圧レベルに対応した区間の入力電圧V226及びV227が入力され、第２の回路ブロック４１ａには、２２９〜２３２番目の電圧レベルに対応した区間の入力電圧V230及びV231が入力され、以下、第８の回路ブロック４１ａまで同様とされる。また、回路ブロック４３ａでのビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容は、図４２より、（Ｄ７，Ｄ６，Ｄ５）＝（１，１，１）のとき、回路ブロック４３ａは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（１，１，１）以外のときは、端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ａ３について説明する。デコーダブロック１２Ａ３は、３３〜２２４番目の電圧レベルに対応した１６出力区間の１２個分のデコーダブロックであり、図４０のデコーダブロック１２Ｂにおいて、ｍ＝４、Ｓ＝１２の構成となる。
したがって、デコーダブロック１２Ａ３は、第１〜第１２の回路ブロック４１ｂ、第１及び第２の回路ブロック４２ｂ、回路ブロック４３ｂから構成される。
デコーダブロック１２Ａ３において、第１〜第１２の回路ブロック４１ｂについて、第１の回路ブロック４１ｂには、３３〜４８番目の電圧レベルに対応した区間の４つの入力電圧V038、V039、V042、及びV043が入力され、第２の回路ブロック４１ｂには、４９〜６４番目の電圧レベルに対応した区間の４つの入力電圧V054、V055、V058、及びV059が入力され、以下同様にして、第１２の回路ブロック４１には、２０９〜２２４番目の電圧レベルに対応した区間の４つの入力電圧V214、V215、V218、及びV219が入力される。
そして、各回路ブロック４１ｂにおいて、ビットグループＬにより、各区間の４個の入力電圧から重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは４ビットでよく、８ビットデータのうちの４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）とすることができる。なお、各回路ブロック４１ｂは、図１１と同様の入出力対応関係となっており、図１２〜図１４の構成などを用いることができる。
また、第１及び第２の回路ブロック４２ｂについて、第１の回路ブロック４２ｂには、第１〜第１２の回路ブロック４１ｂの各々で選択された２個の電圧の一方の電圧（計１２個）が入力され、第２の回路ブロック４２ｂには、第１〜第１２の回路ブロック４１ｂの各々で選択された２個の電圧の他方の電圧（計１２個）が入力される。
そして、各回路ブロック４２ｂにおいて、ビットグループＭにより、１２個の入力電圧の中からある区間の１個の電圧がそれぞれ選択出力される。このとき、ビットグループＭは、デコーダブロック１２Ａ３の１２個の区間から、前記ある区間を選別するビットとなる。したがってビットグループＭは４ビットが必要で、８ビットデータのうちの４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）とされる。なお、各回路ブロック４２ｂは、図３６のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック４３ｂは、２個の回路ブロック４２ｂの各々で選択された電圧（計２個）が入力される。そして、回路ブロック４３ｂにおいて、ビットグループＮにより、デコーダブロック１２Ａ３（３３〜２２４番目の電圧レベルに対応した区間）とそれ以外が選別され、ビットグループＮがデコーダブロック１２Ａ３を選択するときに、２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
図４３に示す例では、デコーダブロック１２Ａ３とそれ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。
そして、３ビットデータ（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）、（１，１，１）以外のとき、デコーダブロック１２Ａ３が選択され、回路ブロック４３ｂは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力する。
なお、図４３においては、回路ブロック４３ｂは省略することができ、２個の回路ブロック４２ｂの各々で選択された電圧（計２個）を、それぞれ端子Ｔ１、Ｔ２に出力する構成としてもよい。これは、回路ブロック４３ｂに入力される３ビットデータ（Ｄ７，Ｄ６，Ｄ５）が、回路ブロック４２ｂに入力される４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）に含まれており、回路ブロック４２ｂにおいて、既にデコーダブロック１２Ａ３とそれ以外の選別がなされているためである。
図４４は、図４２の入出力対応関係を実現する別のデコーダ１２を、図４１に基づいて構成した例である。
図４４においても、図４１と同様に、図２５に示すデータドライバの階調電圧発生回路１４、及び１出力分のデコーダ１２と、増幅器１３の構成を示す。
図４４において、デコーダ１２は、１〜３２番目の電圧レベルに対応した４出力区間８個分のデコーダブロック１２Ｂ１と、２２５〜２５６番目の電圧レベルに対応した４出力区間８個分のデコーダブロック１２Ｂ２と、３３〜２２４番目の電圧レベルに対応した１６出力区間１２個分のデコーダブロック１２Ｂ３の３つのデコーダブロックで構成される。なお、４出力区間は、図４３と同様に、連続する区間を、ひとまとまりとして２つのデコーダブロック１２Ｂ１、１２Ｂ２で構成した。
また、ビットグループＬ、Ｍ、Ｎは、デコーダ１２に入力された１出力分の８ビットデータ信号（Ｄ７〜Ｄ０）の中から、選択に必要なビットが重複も含めて割り当てられる。
なお、８ビットデータ信号（Ｄ７〜Ｄ０）の各々のビットはその反転信号（Ｄ７Ｂ〜Ｄ０Ｂ）と対となるが、反転信号は図中省略している。
次に、図４４の各デコーダブロックについて説明する。デコーダブロック１２Ｂ１は、１〜３２番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックで、図４１のデコーダブロック１２Ｂにおいてｍ＝２、Ｓ＝８の構成となる。したがって、デコーダブロック１２Ｂ１は、第１及び第２の回路ブロック５２ａ、回路ブロック５１ａ、回路ブロック５３ａで構成される。
デコーダブロック１２Ｂ１において、第１及び第２の回路ブロック５２ａについて、第１の回路ブロック５２ａには、８個の各区間の区間内２番目の電圧レベルの入力電圧V002、V006、‥、V030（計８個）が入力され、第２の回路ブロック５２ａには、８個の各区間の区間内３番目の電圧レベルの入力電圧V003、V007、‥、V031（計８個）が入力される。
そして、各回路ブロック５２ａにおいて、ビットグループＭにより、８個の入力電圧の中からある区間の１個の電圧がそれぞれ選択出力される。このとき、ビットグループＭは、デコーダブロック１２Ｂの８個の区間から前記ある区間を選別するビットとなる。したがって、ビットグループＭは、３ビットでよく、８ビットデータのうちの３ビットデータ（Ｄ４，Ｄ３，Ｄ２）とすることができる。なお、各回路ブロック５２ａは、図３６のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック５１ａは、第１及び第２の回路ブロック５２ａの各々で選択された電圧（計２個）が入力される。そして、回路ブロック５１ａにおいて、ビットグループＬにより、２個の入力電圧から重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは２ビットでよく、８ビットデータのうちの２ビットデータ（Ｄ１，Ｄ０）とすることができる。なお、回路ブロック５１ａは、図７と同様の入出力対応関係となっており、図８の構成などを用いることができる。
また、回路ブロック５３ａは、回路ブロック５１ａで選択された２つの電圧が入力される。そして、回路ブロック５３ａにおいて、ビットグループＮにより、デコーダブロック１２Ｂ１（１〜３２番目の電圧レベルに対応した区間）とそれ以外が選別され、ビットグループＮが、デコーダブロック１２Ｂ１を選択するときに、２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
図４２では、デコーダブロック１２Ｂ１の区間と、それ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。そして（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）のとき、回路ブロック５３ａは、２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（０，０，０）以外のときは、回路ブロック５３ａは端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ｂ２について説明する。デコーダブロック１２Ｂ２は、２２５〜２５６番目の電圧レベルに対応した４出力区間の８個分のデコーダブロックであり、デコーダブロック１２Ｂ１と同様の構成とすることができる。入力されるビットグループＬ、Ｍ、Ｎについても、デコーダブロック１２Ｂ１と同様の割り当てとされる。
デコーダブロック１２Ｂ２と、デコーダブロック１２Ｂ１とは、デコーダブロックへの入力電圧と、回路ブロック５３ａでの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容が相違しているだけである。この相違点を具体的に述べると、デコーダブロック１２Ｂ２における入力電圧について、第１の回路ブロック５２ａには、デコーダブロック１２Ｂ２の各区間の区間内２番目の電圧レベルの入力電圧V226、V230、‥、V254の計８個が入力され、第２の回路ブロック５２ａには、デコーダブロック１２Ｂ２の各区間の区間内３番目の電圧レベルの入力電圧V227、V231、‥、V255の計８個が入力される。
また、回路ブロック５３ａでの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）による選別内容は、図４２より、（Ｄ７，Ｄ６，Ｄ５）＝（１，１，１）のとき、回路ブロック５３ａは２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力し、（１，１，１）以外のときは端子Ｔ１、Ｔ２に出力しない。
次に、デコーダブロック１２Ｂ３について説明する。デコーダブロック１２Ｂ３は、３３〜２２４番目の電圧レベルに対応した１６出力区間の１２個分のデコーダブロックで、図４１のデコーダブロック１２Ｂにおいてｍ＝４、Ｓ＝１２の構成となる。したがって、デコーダブロック１２Ｂ３は、第１〜第４の回路ブロック５２ｂ、回路ブロック５１ｂ、回路ブロック５３ｂから構成される。
デコーダブロック１２Ｂ３の第１〜第４の回路ブロック５２ｂについて、第１の回路ブロック５２ｂには、１２個の各区間の区間内６番目の電圧レベルの入力電圧V038、V054、‥、V214（計１２個）が入力され、第２の回路ブロック５２ｂには、１２個の各区間の区間内７番目の電圧レベルの入力電圧V039、V055、‥、V215（計１２個）が入力され、第３の回路ブロック５２ｂには、１２個の各区間の区間内１０番目の電圧レベルの入力電圧V042、V058、‥、V218（計１２個）が入力され、第４の回路ブロック５２ｂには、１２個の各区間の区間内１１番目の電圧レベルの入力電圧V043、V059、‥、V219（計１２個）が入力される。そして、各回路ブロック５２ｂにおいて、ビットグループＭにより、１２個の入力電圧の中のある区間の電圧（１個）がそれぞれ選択出力される。
このとき、ビットグループＭは、デコーダブロック１２Ｂ３の１２個の区間から前記ある区間を選別するビットとなる。したがって、ビットグループＭは４ビットが必要とされ、８ビットデータのうちの４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）とされる。なお、各回路ブロック５２ｂは、図３６のようなトーナメント型の構成などを最適化して用いることができる。
また、回路ブロック５１ｂは、第１〜第４の回路ブロック５２ｂで選択された電圧（計４個）が入力される。
そして、回路ブロック５１ｂにおいて、ビットグループＬにより、４個の入力電圧から重複も含む２個の電圧が選択出力される。したがって、ビットグループＬは４ビットでよく、８ビットデータのうちの４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）とすることができる。なお、回路ブロック５１ｂは、図１１と同様の入出力対応関係となっており、図１２乃至図１４の構成等を用いることができる。
また、回路ブロック５３ｂは、回路ブロック５１ｂで選択された２つの電圧が入力される。そして、回路ブロック５３ｂにおいて、ビットグループＮによりデコーダブロック１２Ｂ３（３３〜２２４番目の電圧レベルに対応した区間）とそれ以外が選別され、ビットグループＮがデコーダブロック１２Ｂ３を選択するときに２個の入力電圧は、それぞれ端子Ｔ１、Ｔ２に出力される。
本実施例では、図４２より、デコーダブロック１２Ｂ３の区間とそれ以外の選別は、（Ｄ７，Ｄ６，Ｄ５）の３ビットで選別することができ、ビットグループＮは、８ビットデータのうちの３ビットデータ（Ｄ７，Ｄ６，Ｄ５）となる。そして、（Ｄ７，Ｄ６，Ｄ５）＝（０，０，０）、（１，１，１）以外のとき、回路ブロック５３ｂは２個の入力電圧をそれぞれ端子Ｔ１、Ｔ２に出力する。
なお、図４４に示した構成において、回路ブロック５３ｂを省略することができる。すなわち、回路ブロック５１ｂの各々で選択された２個の電圧をそれぞれ端子Ｔ１、Ｔ２に出力する構成としてもよい。これは、デコーダブロック１２Ｂ１、１２Ｂ２、１２Ｂ３が、それぞれｍ＝２、２、４に対応しており、ｍが最も大となるデコーダブロック１２Ｂ３において、回路ブロック５３ｂに入力される３ビットデータ（Ｄ７，Ｄ６，Ｄ５）が、回路ブロック５２ｂに入力される４ビットデータ（Ｄ７，Ｄ６，Ｄ５，Ｄ４）に含まれているためである。これにより、回路ブロック５３ｂが省略されても、回路ブロック５２ｂにおいて既にデコーダブロック１２Ｂ３とそれ以外の選別がなされるとともに、ｍが小さいデコーダブロック１２Ｂ１またはデコーダブロック１２Ｂ２の回路ブロック５１ａにおいて、意図しない端子Ｔ１、Ｔ２間の短絡を防ぐことができる。
デコーダブロック１２Ｂ１またはデコーダブロック１２Ｂ２の回路ブロック５１ａにおける意図しない端子Ｔ１、Ｔ２間の短絡について、以下に説明する。なお、説明を容易にするため、図４４において、ビットグループＮが入力される回路ブロック５３ａ、５３ｂは省略可能であると仮定する。
このとき、回路ブロック５１ａ、５１ｂの２つの出力端子は、それぞれ端子Ｔ１、Ｔ２に直接接続される。ここで、回路ブロック５１ａとして、図８の構成を用いることができ、回路ブロック５１ｂは、図１２〜図１４をそれぞれ用いることができる。図８では、２ビットデータ（Ｄ１，Ｄ０）、図１２〜図１５では４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）の値によって端子Ｔ１、Ｔ２が短絡する場合がある。
図４２を参照すると、デコーダブロック１２Ｂ１または１２Ｂ２では、２ビットデータ（Ｄ１，Ｄ０）＝（０，１）、（１，０）のときに、回路ブロック５１ａにおいてＴ１とＴ２が短絡する。
一方、デコーダブロック１２Ｂ３では、４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１）、（０，１，１，０）、（１，０，０，１）、（１，０，１，０）のときに、回路ブロック５１ｂにおいて、Ｔ１とＴ２が短絡する。
このため、デコーダブロック１２Ｂ３では、上記以外の４ビットデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）の値の時でも、デコーダブロック１２Ｂ１またはデコーダブロック１２Ｂ２による端子Ｔ１とＴ２の短絡が生じ、誤出力が発生する場合がある。
一方、デコーダブロック１２Ｂ１またはデコーダブロック１２Ｂ２では、デコーダブロック１２Ｂ３による端子Ｔ１とＴ２の短絡による誤出力は生じない。これは、回路ブロック５１ｂにおいて、端子Ｔ１とＴ２が短絡するときは、回路ブロック５１ａでも、端子Ｔ１とＴ２が短絡する条件になっているためである。
したがって、ｍの値の異なるデコーダブロックを複数有する場合、端子Ｔ１とＴ２の短絡による誤出力を防ぐためには、ｍが最も大となるデコーダブロックのビットグループＮが入力される回路ブロックは省略可能であるが、それ以外のデコーダブロックのビットグループＮが入力される回路ブロックは設けておく必要がある。
次に、図４３、図４４に示した構成における素子数について説明する。
図４３、図４４において、
回路ブロック４１ａ、５１ａとして、図８の構成（トランジスタ数：４）を用い、
回路ブロック４１ｂ、５１ｂとして、図１３または図１４の構成（トランジスタ数：１２）を用い、
回路ブロック４２ａ、５２ａとして、８入力のトーナメント型デコーダ（トランジスタ数：１４）を用い、
回路ブロック４２ｂ、５２ｂとして、１２入力の最適化したトーナメント型デコーダ（トランジスタ数：２４）を用いた場合、
図４３のデコーダ１２のトランジスタ数は２７６となり、図４４のデコーダ１２のトランジスタ数は１８４となる。
区間の設定により、デコーダの素子数は異なるが、上記素子数の比較からもわかるように、概して図４４のデコーダの構成の方が、図４３のデコーダの構成に比べて、トランジスタ数が少なく、省面積となる。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例の出力回路の構成を示す図である。 本発明の一実施例の増幅器の外挿動作を説明する図である。 本発明の一実施例の増幅器の構成の一例を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例の増幅器の動作原理を説明するための図である。 （Ａ）は本発明の一実施例の増幅器の構成の他の例を示す図であり、（Ｂ）はスイッチのオン・オフ制御を示す図である。 （Ａ）は本発明の一実施例の増幅器の構成の他の例を示す図であり、（Ｂ）はスイッチのオン・オフ制御を示す図である。 本発明の一実施例の２ビットＤＡＣの入出力レベルの対応を示す図である。 図７の対応関係を実現する２ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 本発明の一実施例のＤＡＣの出力電圧波形を示す図である。 図１の増幅回路１３へ入力可能な入力電圧数ｍが４個（ｍ＝４）の場合の入出力レベル対応図の一例である。 本発明の他の実施例の４ビットＤＡＣの入出力レベルの対応を示す図である。 図１１の対応関係を実現する４ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 図１２の変形例を示す図である。 図１２の他の変形例を示す図である。 図１２〜図１４のデコーダと、図３の差動増幅器を用いた４ビットＤＡＣの出力波形を示す図である。 本発明の他の実施例の６ビットＤＡＣの入出力レベルの対応を示す図である。 図１６の対応関係を実現する６ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 図１７のデコーダと図３の差動増幅器を用いた６ビットＤＡＣの出力波形を示す図である。 入力電圧数ｍ＝３の場合の入出力レベルの対応の一例を示す図である。 入力電圧数ｍ＝３の場合の入出力レベルの対応の他の例を示す図である。 本発明の他の実施例の５ビットＤＡＣの入出力レベルの対応の一例を示す図である。 本発明の他の実施例の５ビットＤＡＣの入出力レベルの対応の他の例を示す図である。 図２２の対応関係を実現する５ビットデコーダ（Ｎｃｈ）の構成例を示す図である。 図２２のデコーダと図３の差動増幅器を用いた５ビットＤＡＣの出力波形を示す図である。 本発明の一実施例のデータドライバの構成を示す図である。 アクティブマトリクス型液晶表示装置の構成を示す図である。 従来のデータドライバの構成を示す図である。 前記特許文献１記載のデータドライバの構成を示す図である。 前記特許文献１記載の差動増幅器の構成（本発明者による推量に基づく）を示す図である。 データドライバの出力電圧特性を示す図である。 前記特許文献１記載のデータドライバの他の構成を示す図である。 図２９の差動増幅器の動作原理を説明するための図である。 図３２の差動増幅器の入出力特性（ＤＣ特性）を示す図である。 図２８のデコーダ９８７、バッファ回路９８８の入出力対応を示す図である。 図２８のデコーダ９８７の構成を示す図である。 図２７のデコーダ９８４の構成を示す図である。 本実施例において用いられる階調電圧発生回路の構成の一例を示す図である。 階調データと増幅器からの階調電圧の関係を示す図である。 本実施例において用いられる階調電圧発生回路の他の構成例を示す図である。 本発明の他の実施例におけるデータドライバの構成を示す図である。 本発明のさらに別の実施例におけるデータドライバの構成を示す図である。 本発明の別の実施例のＤＡＣにおける入出力対応を示す図である。 図４２の入出力対応関係を実現するデコーダの構成の一例を示す図である。 図４２の入出力対応関係を実現するデコーダの構成の他の例を示す図である。 本発明のさらに別の実施例の選択回路（デコーダ）の構成を示す図である。 図４５の回路ブロックの構成を示す図である。
符号の説明
３ 出力端子
５ カレントミラー
６ 増幅段
７ 電流制御回路
１１ 出力回路
１２ 選択回路（デコーダ）
１２Ａ、１２Ａ１、１２Ａ２、１２Ａ３、１２Ｂ、１２Ｂ１、１２Ｂ２、１２Ｂ３ デコーダブロック
１３ 増幅器（アンプ）
１４ 階調電圧発生回路
２０ 差動増幅器
３０ 差動増幅器
４１、４２、４３ 回路ブロック
５１、５２、５３ 回路ブロック
１０１〜１０４ ｎチャネルトランジスタ
１１１、１１２ ｐチャネルトランジスタ
１２６、１２７ 電流源
３０１〜３０４ ｎチャネルトランジスタ
４０１〜４３０ ｎチャネルトランジスタ
５０１〜５３２ ｎチャネルトランジスタ
６０１〜６５６ ｎチャネルトランジスタ
９０１〜９０４ ｎチャネルトランジスタ
９０５、９０６、９０８ ｐチャネルトランジスタ
９０７、９０９ 定電流源
９６０ 表示部
９６１ 走査線
９６２ データ線
９６２ 薄膜トランジスタ
９６４ 画素電極
９６６ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
９８１ ラッチアドレスセレクタ
９８２ ラッチ
９８３、９８６ 階調電圧発生回路
９８４、９８７ デコーダ
９８５、９８８ データドライバ
Ｔ１、Ｔ２ 入力端子
ＳＷ１〜ＳＷ６ スイッチ

Claims (75)

  1. 互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、入力された選択信号に基づき、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して第１、第２の端子に供給する選択回路と、
    前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた所定の外分比で外分してなる電圧を、出力端子から出力する増幅回路と、
    を備え、入力された前記選択信号に応じて、最大でｍの２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする出力回路。
  2. 互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して第１、第２の端子に出力する選択回路と、
    前記第１、第２の端子に供給される電圧を入力し、前記第１、第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を出力端子から出力する増幅回路と、
    を備え、前記デジタルデータ信号の値に応じて、最大でｍの２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とするデジタルアナログ変換回路。
  3. 前記選択回路は、互いに電圧値の異なる第１の参照電圧（Ａ）と第２の参照電圧（Ｂ）とを入力し、前記選択信号に基づいて、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第１、第１の参照電圧（Ａ、Ａ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    第２、第１の参照電圧（Ｂ、Ａ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、
    ことを特徴とする請求項１記載の出力回路。
  4. 前記選択回路は、前記第１、第２の参照電圧を、前記選択信号をなす第１及び第２の信号の計２ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧と前記第２の端子との間に接続され、制御端子に前記第１信号が入力される第１のスイッチと、
    前記第１の参照電圧と前記第１の端子との間に接続され、制御端子に前記第２信号の相補信号が入力される第２のスイッチと、
    前記第２の参照電圧と前記第１の端子との間に接続され、制御端子に前記第２信号が入力される第３のスイッチと、
    第２の参照電圧と前記第２の端子との間に接続され、制御端子に前記第１信号の相補信号が入力される第４のスイッチと、
    を有する、ことを特徴とする請求項３記載の出力回路。
  5. 前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となる関係とされ、
    前記第１、第２の参照電圧は、等間隔の第１乃至第４レベルまでの電圧のうち、それぞれ、第２、第３のレベルとされ、
    前記選択回路における、前記第１、第２の参照電圧（Ａ、Ｂ）の対の選択による、第１レベルの出力電圧から、前記第２、第１の参照電圧（Ｂ、Ａ）の対の選択による、第４レベルの出力電圧までの計４レベルの電圧が出力される、ことを特徴とする請求項３記載の出力回路。
  6. 前記選択回路は、互いに電圧値が異なる第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）を入力し、前記選択信号に基づいて、
    第１、第４の参照電圧（Ａ、Ｄ）、
    第１、第３の参照電圧（Ａ、Ｃ）、
    第２、第４の参照電圧（Ｂ、Ｄ）、
    第２、第３の参照電圧（Ｂ、Ｃ）、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第１、第１の参照電圧（Ａ、Ａ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    第２、第１の参照電圧（Ｂ、Ａ）、
    第３、第４の参照電圧（Ｃ、Ｄ）、
    第３、第３の参照電圧（Ｃ、Ｃ）、
    第４、第４の参照電圧（Ｄ、Ｄ）、
    第４、第３の参照電圧（Ｄ、Ｃ）、
    第３、第２の参照電圧（Ｃ、Ｂ）、
    第３、第１の参照電圧（Ｃ、Ａ）、
    第４、第２の参照電圧（Ｄ、Ｂ）、
    第４、第１の参照電圧（Ｄ、Ａ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で４の２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１記載の出力回路。
  7. 前記選択回路は、前記第１乃至第４の参照電圧を、前記選択信号をなす第１乃至第４の信号の計４ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１乃至第４の参照電圧の供給端子のそれぞれと前記第１、第２の端子のそれぞれの間の接続を制御する複数のスイッチを有し、
    前記第１の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第１の端子と接続され、
    前記第１の参照電圧の供給端子は、前記第１の信号と前記第３の信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第２の信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第１の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第１の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第２の信号と前記第４の信号をそれぞれ制御端子に入力する２つのスイッチを介して前記第１の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する２つのスイッチを介して、前記第２の端子と接続されている、ことを特徴とする請求項６記載の出力回路。
  8. 前記選択回路は、前記第１乃至第４の参照電圧を、前記選択信号をなす第１乃至第４の信号の計４ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の端子と前記第１の参照電圧の供給端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第１及び第２のスイッチと、
    前記第２の端子と前記第１の参照電圧の供給端子との間に接続され、前記第１の信号と前記第３の信号をそれぞれ制御端子に入力する第３及び第４のスイッチと、
    前記第１の端子と前記第２の参照電圧の供給端子との間に接続され、前記第２の信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第５及び第６のスイッチと、
    前記第２の端子と前記第２の参照電圧の供給端子との間に接続され、前記第１の信号の相補信号と前記第３の信号をそれぞれ制御端子に入力する第７及び第８のスイッチと、
    前記第１の端子と前記第３の参照電圧の供給端子との間に接続され、前記第２の信号の相補信号と前記第４の信号をそれぞれ制御端子に入力する第９及び第１０のスイッチと、
    前記第２の端子と前記第３の参照電圧の供給端子との間に接続され、前記第１の信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する第１１及び第１２のスイッチと、
    前記第１の端子と前記第４の参照電圧の供給端子との間に接続され、前記第２の信号と前記第４の信号をそれぞれ制御端子に入力する第１３及び第１４のスイッチと、
    前記第２の端子と前記第４の参照電圧の供給端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する第１５及び第１６のスイッチと、
    を有し、
    前記第１の信号を制御端子に共通に入力する前記第３及び第１１のスイッチは、一のスイッチを共用するか、又は２つのスイッチで構成され、
    前記第１の信号の相補信号を制御端子に共通に入力する前記第７及び第１５のスイッチは、一のスイッチを共用するか、又は２つのスイッチで構成され、
    前記第２の信号を制御端子に共通に入力する前記第５及び第１３のスイッチは、一のスイッチを共用するか、又は２つのスイッチで構成され、
    前記第２の信号の相補信号を制御端子に共通に入力する前記第１及び第９のスイッチは、一のスイッチを共用するか、又は２つのスイッチで構成される、ことを特徴とする請求項６記載の出力回路。
  9. 前記選択回路は、前記第１乃至第４の参照電圧を、前記選択信号をなす第１乃至第４の信号の計４ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の端子と前記第１の参照電圧の供給端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第１及び第２のスイッチと、
    前記第２の端子と前記第１の参照電圧の供給端子との間に接続され、前記第１の信号と前記第３の信号をそれぞれ制御端子に入力する第３及び第４のスイッチと、
    前記第１の端子と前記第２の参照電圧の供給端子との間に接続され、前記第２の信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第５及び第６のスイッチと、
    前記第２の端子と前記第２の参照電圧の供給端子との間に接続され、前記第１の信号の相補信号と前記第３の信号をそれぞれ制御端子に入力する第７及び第８のスイッチと、
    前記第１及び第２のスイッチの接続点と、前記第３の参照電圧の供給端子との間に接続され、前記第４の信号を制御端子に入力する第９のスイッチと、
    前記第３及び第４のスイッチの接続点と、前記第３の参照電圧の供給端子との間に接続され、前記第３の信号の相補信号を制御端子に入力する第１０のスイッチと、
    前記第５及び第６のスイッチの接続点と、前記第４の参照電圧の供給端子との間に接続され、前記第４の信号を制御端子に入力する第１１のスイッチと、
    前記第７及び第８のスイッチの接続点と、前記第４の参照電圧の供給端子との間に接続され、前記第３の信号の相補信号を制御端子に入力する第１２のスイッチと、
    を備えている、ことを特徴とする請求項６記載の出力回路。
  10. 前記選択回路は、前記第１乃至第４の参照電圧を、前記選択信号をなす第１乃至第４の信号の計４ビットに基づき選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号をそれぞれ制御端子に入力する第１及び第２のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号をそれぞれ制御端子に入力する第３及び第４のスイッチと、
    前記第２の参照電圧の供給端子と、前記第１及び第２のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第５のスイッチと、
    前記第２の参照電圧の供給端子と、前記第３及び第４のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第６のスイッチと、
    前記第３の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号をそれぞれ制御端子に入力する第７及び第８のスイッチと、
    前記第３の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号をそれぞれ制御端子に入力する第９及び第１０のスイッチと、
    前記第４の参照電圧の供給端子と、前記第７及び第８のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第１１のスイッチと、
    前記第４の参照電圧の供給端子と、前記第９及び第１０のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第１２のスイッチと、
    を備えている、ことを特徴とする請求項６記載の出力回路。
  11. 前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となり、
    前記第１乃至第４の参照電圧は、等間隔の第１乃至第１６レベルの電圧のうち、それぞれ、第６、第７、第１０、第１１のレベルとされ、
    前記選択回路における、前記第１、第４の参照電圧（Ａ、Ｄ）の対の選択による、第１レベルの出力電圧から、前記第４、第１の参照電圧（Ｄ、Ａ）の対の選択による、第１６レベルの出力電圧までの計１６レベルの電圧が出力される、ことを特徴とする請求項６記載の出力回路。
  12. 前記選択回路が、互いに電圧値が異なる第１乃至第８の参照電圧（Ａ、Ｂ、Ｃ、Ｄ、Ｅ，Ｆ、Ｇ、Ｈ）を入力し、前記選択信号に基づいて、
    第１、第８の参照電圧（Ａ、Ｈ）、
    第１、第７の参照電圧（Ａ、Ｇ）、
    第２、第８の参照電圧（Ｂ、Ｈ）、
    第２、第７の参照電圧（Ｂ、Ｇ）、
    第１、第６の参照電圧（Ａ、Ｆ）、
    第１、第５の参照電圧（Ａ、Ｅ）、
    第２、第６の参照電圧（Ｂ、Ｆ）、
    第２、第５の参照電圧（Ｂ、Ｅ）、
    第３、第８の参照電圧（Ｃ、Ｈ）、
    第３、第７の参照電圧（Ｃ、Ｇ）、
    第４、第８の参照電圧（Ｄ、Ｈ）、
    第４、第７の参照電圧（Ｄ、Ｇ）、
    第３、第６の参照電圧（Ｃ、Ｆ）、
    第３、第５の参照電圧（Ｃ、Ｅ）、
    第４、第６の参照電圧（Ｄ、Ｆ）、
    第４、第５の参照電圧（Ｄ、Ｅ）、
    第１、第４の参照電圧（Ａ、Ｄ）、
    第１、第３の参照電圧（Ａ、Ｃ）、
    第２、第４の参照電圧（Ｂ、Ｄ）、
    第２、第３の参照電圧（Ｂ、Ｃ）、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第１、第１の参照電圧（Ａ、Ａ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    第２、第１の参照電圧（Ｂ、Ａ）、
    第３、第４の参照電圧（Ｃ、Ｄ）、
    第３、第３の参照電圧（Ｃ、Ｃ）、
    第４、第４の参照電圧（Ｄ、Ｄ）、
    第４、第３の参照電圧（Ｄ、Ｃ）、
    第３、第２の参照電圧（Ｃ、Ｂ）、
    第３、第１の参照電圧（Ｃ、Ａ）、
    第４、第２の参照電圧（Ｄ、Ｂ）、
    第４、第１の参照電圧（Ｄ、Ａ）、
    第５、第８の参照電圧（Ｅ、Ｈ）、
    第５、第７の参照電圧（Ｅ、Ｇ）、
    第６、第８の参照電圧（Ｆ、Ｈ）、
    第６、第７の参照電圧（Ｆ、Ｇ）、
    第５、第６の参照電圧（Ｅ、Ｆ）、
    第５、第５の参照電圧（Ｅ、Ｅ）、
    第６、第６の参照電圧（Ｆ、Ｆ）、
    第６、第５の参照電圧（Ｆ、Ｅ）、
    第７、第８の参照電圧（Ｇ、Ｈ）、
    第７、第７の参照電圧（Ｇ、Ｇ）、
    第８、第８の参照電圧（Ｈ、Ｈ）、
    第８、第７の参照電圧（Ｈ、Ｇ）、
    第７、第６の参照電圧（Ｇ、Ｆ）、
    第７、第５の参照電圧（Ｇ、Ｅ）、
    第８、第６の参照電圧（Ｈ、Ｆ）、
    第８、第５の参照電圧（Ｈ、Ｅ）、
    第５、第４の参照電圧（Ｅ、Ｄ）、
    第５、第３の参照電圧（Ｅ、Ｃ）、
    第６、第４の参照電圧（Ｆ、Ｄ）、
    第６、第３の参照電圧（Ｆ、Ｃ）、
    第５、第２の参照電圧（Ｅ、Ｂ）、
    第５、第１の参照電圧（Ｅ、Ａ）、
    第６、第２の参照電圧（Ｆ、Ｂ）、
    第６、第１の参照電圧（Ｆ、Ａ）、
    第７、第４の参照電圧（Ｇ、Ｄ）、
    第７、第３の参照電圧（Ｇ、Ｃ）、
    第８、第４の参照電圧（Ｈ、Ｄ）、
    第８、第３の参照電圧（Ｈ、Ｃ）、
    第７、第２の参照電圧（Ｇ、Ｂ）、
    第７、第１の参照電圧（Ｇ、Ａ）、
    第８、第２の参照電圧（Ｈ、Ｂ）、
    第８、第１の参照電圧（Ｈ、Ａ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で８の２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１記載の出力回路。
  13. 前記選択回路は、前記第１乃至第８の参照電圧を、前記選択信号をなす第１乃至第６の信号の計６ビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    前記第１乃至第８の参照電圧の供給端子のそれぞれと前記第１、第２の端子のそれぞれの間の接続を制御する複数のスイッチを有し、
    前記第１の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第１の参照電圧の供給端子は、前記第１の信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第２の信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第２の信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第５の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して前記第１の端子と接続され、
    前記第５の参照電圧の供給端子は、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第６の参照電圧の供給端子は、前記第２の信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して前記第１の端子と接続され、
    前記第６の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第７の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第１の端子と接続され、
    前記第７の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続され、
    前記第８の参照電圧の供給端子は、前記第２の信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する３個のスイッチを介して前記第１の端子と接続され、
    前記第８の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する３個のスイッチを介して、前記第２の端子と接続されている、ことを特徴とする請求項１２記載の出力回路。
  14. 前記選択回路は、前記第１乃至第８の参照電圧を、前記選択信号をなす第１乃至第６の信号の計６ビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１乃至第３のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する第４乃至第６のスイッチと、
    前記第２の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第７乃至第９のスイッチと、
    前記第２の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する第１０乃至第１２のスイッチと、
    前記第３の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１３乃至第１５のスイッチと、
    前記第３の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第１６乃至第１８のスイッチと、
    前記第４の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１９乃至第２１のスイッチと、
    前記第４の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第２２乃至第２４のスイッチと、
    前記第５の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する第２５乃至第２７のスイッチと、
    前記第５の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２８乃至第３０のスイッチと、
    前記第６の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する第３１乃至第３３のスイッチと、
    前記第６の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第３４乃至第３６のスイッチと、
    前記第７の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する第３７乃至第３９のスイッチと、
    前記第７の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第４０乃至第４２のスイッチと、
    前記第８の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する第４３乃至第４５のスイッチと、
    前記第８の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第４６乃至第４８のスイッチと、
    を有し、
    前記第３の信号を制御端子に共通に入力とするスイッチについて、
    （ａ１）前記第５及び第１１のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２）前記第２９及び第３５のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第３の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ３）前記第１７及び第２３のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ４）前記第４１及び第４７のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ５）前記第４の信号を制御端子に共通に入力とするスイッチについて 前記第１４及び第２０のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ６）前記第３８及び第４４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第４の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ７）前記第２及び第８のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ８）前記第２６及び第３２のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第５の信号を制御端子に共通に入力とするスイッチについて、
    （ａ９）前記第６及び第１２のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１０）前記第１８及び第２４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第５の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ１１）前記第３０及び第３６のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１２）前記第４２及び第４８のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第６の信号を制御端子に共通に入力とするスイッチについて、
    （ａ１３）前記第２７及び第３３のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１４）前記第３９及び第４５のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第６の信号の相補信号を制御端子に共通に入力とするスイッチについて、
    （ａ１５）前記第３及び第９のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１６）前記第１５及び第２１のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成される、ことを特徴とする請求項１２記載の出力回路。
  15. 前記選択回路は、前記第１乃至第８の参照電圧を、前記選択信号をなす第１乃至第６の信号の計６ビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第１乃至第３のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号をそれぞれ制御端子に入力する第４乃至第６のスイッチと、
    前記第２の参照電圧の供給端子と、前記第１及び第２のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第７のスイッチと、
    前記第２の参照電圧の供給端子と、前記第４及び第５のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第８のスイッチと、
    前記第３の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第６の信号の相補信号をそれぞれ制御端子に入力する第９乃至第１１のスイッチと、
    前記第３の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第１２乃至第１４のスイッチと、
    前記第４の参照電圧の供給端子と、前記第９及び第１０のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第１５のスイッチと、
    前記第４の参照電圧の供給端子と、前記第１２及び第１３のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第１６のスイッチと、
    前記第５の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第６の信号をそれぞれ制御端子に入力する第１７乃至第１９のスイッチと、
    前記第５の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２０乃至第２２のスイッチと、
    前記第６の参照電圧の供給端子と、前記第１７及び第１８のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第２３のスイッチと、
    前記第６の参照電圧の供給端子と、前記第２０及び第２１のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第２４のスイッチと、
    前記第７の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第６の信号をそれぞれ制御端子に入力する第２５乃至第２７のスイッチと、
    前記第７の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２８乃至第３０のスイッチと、
    前記第８の参照電圧の供給端子と、前記第２５及び第２６のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第３１のスイッチと、
    前記第８の参照電圧の供給端子と、前記第２８及び第２９のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第３２のスイッチと、
    を備えている、ことを特徴とする請求項１２記載の出力回路。
  16. 前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となり、
    前記第１乃至第８の参照電圧は、等間隔の第１乃至第６４レベルの電圧のうち、それぞれ、第２２、第２３、第２６、第２７、第３８、第３９、第４２、第４３レベルとされ、
    前記選択回路における、前記第１、第８の参照電圧（Ａ、Ｈ）の対の選択による、第１レベルの出力電圧から、前記第８、第１の参照電圧（Ｈ、Ａ）の対の選択による、第６４レベルの出力電圧まで計６４レベルの電圧が出力される、ことを特徴とする請求項１２記載の出力回路。
  17. 前記選択回路は、互いに電圧値が異なる第１乃至第３の参照電圧（Ａ、Ｂ、Ｃ）を入力し、前記選択信号に基づいて、
    第１、第３の参照電圧（Ａ、Ｃ）、
    第２、第３の参照電圧（Ｂ、Ｃ）、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第１、第１の参照電圧（Ａ、Ａ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    第２、第１の参照電圧（Ｂ、Ａ）、
    第３、第３の参照電圧（Ｃ、Ｃ）、
    第３、第２の参照電圧（Ｃ、Ｂ）、
    第３、第１の参照電圧（Ｃ、Ａ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で３の２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１記載の出力回路。
  18. 前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となり、
    前記第１乃至第３の参照電圧が、等間隔の第１乃至第１３レベルまでの電圧レベルのうち、第５、第６、第９レベルとされ、
    前記選択回路における、前記第１、第３の参照電圧（Ａ、Ｃ）の対の選択による、第１レベルの出力電圧から前記第３、第１の参照電圧（Ｃ、Ａ）の対の選択による第１３レベルまで、第１、第３乃至第７、第９、第１２、第１３レベルの出力電圧の計９個のレベルの電圧が出力される、ことを特徴とする請求項１７記載の出力回路。
  19. 前記選択回路は、互いに電圧値が異なる第１乃至第３の参照電圧（Ａ、Ｂ、Ｃ）を入力し、前記選択信号に基づいて、
    第１、第３の参照電圧（Ａ、Ｃ）、
    第１、第２の参照電圧（Ａ、Ｂ）、
    第１、第１の参照電圧（Ａ、Ａ）又は第２、第３の参照電圧（Ｂ、Ｃ）、
    第２、第２の参照電圧（Ｂ、Ｂ）、
    第３、第３の参照電圧（Ｃ、Ｃ）又は第２、第１の参照電圧（Ｂ、Ａ）、
    第３、第２の参照電圧（Ｃ、Ｂ）、
    第３、第１の参照電圧（Ｃ、Ａ）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で７個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、
    ことを特徴とする請求項１記載の出力回路。
  20. 出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、
    前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、
    前記区間では、前記複数（ｎ個）の参照電圧により、最大でｎの２乗のレベルの出力電圧が出力される、ことを特徴とする請求項１記載の出力回路。
  21. 最大でｍの２乗個以下の出力可能な電圧レベルについて相隣る少なくとも１組の電圧レベルの間隔が、他の相隣る１組の電圧レベルの間隔と異なる、ことを特徴とする請求項１記載の出力回路。
  22. 他の区間との間で、出力可能な電圧レベルの一部に互いに重なるものを含む区間が設けられている、ことを特徴とする請求項２０記載の出力回路。
  23. 最大２の５乗個のレベルの出力電圧が、第１乃至第５の区間に分割され、
    前記選択回路には、第１乃至第１２の参照電圧が供給され、
    前記第１の区間は、第１乃至第４のレベルよりなり、前記第１、第２の参照電圧の選択によって前記増幅回路より出力され、
    前記第２の区間は、第５乃至第８のレベルよりなり、前記第３、第４の参照電圧の選択によって前記増幅回路より出力され、
    前記第３の区間は、第９乃至第２４のレベルよりなり、第５乃至第８の参照電圧の選択によって前記増幅回路より出力され、
    前記第４の区間は、第２５乃至第２８のレベルよりなり、前記第９、第１０の参照電圧の選択によって前記増幅回路より出力され、
    前記第５の区間は、第２９乃至第３２のレベルよりなり、前記第１１、第１２の参照電圧の選択によって前記増幅回路より出力される、ことを特徴とする請求項１記載の出力回路。
  24. 前記選択回路は、互いに電圧値が異なる第１乃至第１２の参照電圧（Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、Ｃ３、Ｄ３、Ａ４、Ｂ４、Ａ５、Ｂ５）を入力し、前記選択信号に基づいて、
    第１、第２の参照電圧（Ａ１、Ｂ１）、
    第１、第１の参照電圧（Ａ１、Ａ１）、
    第２、第２の参照電圧（Ｂ１、Ｂ１）、
    第２、第１の参照電圧（Ｂ１、Ａ１）、
    第３、第４の参照電圧（Ａ２、Ｂ２）、
    第３、第３の参照電圧（Ａ２、Ａ２）、
    第４、第４の参照電圧（Ｂ２、Ｂ２）、
    第４、第３の参照電圧（Ｂ２、Ａ２）、
    第５、第８の参照電圧（Ａ３、Ｄ３）、
    第５、第７の参照電圧（Ａ３、Ｃ３）、
    第６、第８の参照電圧（Ｂ３、Ｄ３）、
    第６、第７の参照電圧（Ｂ３、Ｃ３）、
    第５、第６の参照電圧（Ａ３、Ｂ３）、
    第５、第５の参照電圧（Ａ３、Ａ３）、
    第６、第６の参照電圧（Ｂ３、Ｂ３）、
    第６、第５の参照電圧（Ｂ３、Ａ３）、
    第７、第８の参照電圧（Ｃ３、Ｄ３）、
    第７、第７の参照電圧（Ｃ３、Ｃ３）、
    第８、第８の参照電圧（Ｄ３、Ｄ３）、
    第８、第７の参照電圧（Ｄ３、Ｃ３）、
    第７、第６の参照電圧（Ｃ３、Ｂ３）、
    第７、第５の参照電圧（Ｃ３、Ａ３）、
    第８、第６の参照電圧（Ｄ３、Ｂ３）、
    第８、第５の参照電圧（Ｄ３、Ａ３）、
    第９、第１０の参照電圧（Ａ４、Ｂ４）、
    第９、第９の参照電圧（Ａ４、Ａ４）、
    第１０、第１０の参照電圧（Ｂ４、Ｂ４）、
    第１０、第９の参照電圧（Ｂ４、Ａ４）、
    第１１、第１２の参照電圧（Ａ５、Ｂ５）、
    第１１、第１１の参照電圧（Ａ５、Ａ５）、
    第１２、第１２の参照電圧（Ｂ５、Ｂ５）、
    第１２、第１１の参照電圧（Ｂ５、Ａ５）、
    のうちのいずれかの対を前記第１、第２の端子に供給し、最大で３２個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１記載の出力回路。
  25. 前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となり、
    前記第１乃至第１２の参照電圧が、互いに異なる第１乃至第３２レベルの電圧うち、それぞれ、第２、第３、第６、第７、第１４、第１５、第１８、第１９、第２６、第２７、第３０、第３１レベルとされる、ことを特徴とする請求項２４記載の出力回路。
  26. 最大２の５乗個のレベルの出力電圧が、第１乃至第４の区間に分割され、
    前記選択回路には第１乃至第１２の参照電圧が供給され、
    前記第１の区間は第１乃至第４のレベルよりなり、前記第１、第２の参照電圧の選択によって前記増幅回路より出力され、
    前記第２の区間は第５乃至第１６のレベルよりなり、前記第３乃至第６の参照電圧の選択によって前記増幅回路より出力され、
    前記第３の区間は第１７乃至第２８のレベルよりなり、第７乃至第１０の参照電圧の選択によって前記増幅回路より出力され、
    前記第４の区間は第２９乃至第３２のレベルよりなり、前記第１１、第１２の参照電圧の選択によって前記増幅回路より出力される、ことを特徴とする請求項１記載の出力回路。
  27. 前記選択回路は、互いに電圧値が異なる第１乃至第１２の参照電圧（Ａ１、Ｂ１、Ａ２、Ｂ２、Ｃ２、Ｄ２、Ａ３、Ｂ３、Ｃ３、Ｄ３、Ａ４、Ｂ４）を入力し、前記選択信号に基づいて、
    第１、第２の参照電圧（Ａ１、Ｂ１）、
    第１、第１の参照電圧（Ａ１、Ａ１）、
    第２、第２の参照電圧（Ｂ１、Ｂ１）、
    第２、第１の参照電圧（Ｂ１、Ａ１）、
    第３、第４の参照電圧（Ａ２、Ｂ２）、
    第３、第３の参照電圧（Ａ２、Ａ２）、
    第４、第４の参照電圧（Ｂ２、Ｂ２）、
    第４、第３の参照電圧（Ｂ２、Ａ２）、
    第５、第６の参照電圧（Ｃ２、Ｄ２）、
    第５、第５の参照電圧（Ｃ２、Ｃ２）、
    第６、第６の参照電圧（Ｄ２、Ｄ２）、
    第６、第５の参照電圧（Ｄ２、Ｃ２）、
    第５、第４の参照電圧（Ｃ２、Ｂ２）、
    第５、第３の参照電圧（Ｃ２、Ａ２）、
    第６、第４の参照電圧（Ｄ２、Ｂ２）、
    第６、第３の参照電圧（Ｄ２、Ａ２）、
    第７、第１０の参照電圧（Ａ３、Ｄ３）、
    第７、第９の参照電圧（Ａ３、Ｃ３）、
    第８、第１０の参照電圧（Ｂ３、Ｄ３）、
    第８、第９の参照電圧（Ｂ３、Ｃ３）、
    第７、第８の参照電圧（Ａ３、Ｂ３）、
    第７、第７の参照電圧（Ａ３、Ａ３）、
    第８、第８の参照電圧（Ｂ３、Ｂ３）、
    第８、第７の参照電圧（Ｂ３、Ａ３）、
    第９、第１０の参照電圧（Ｃ３、Ｄ３）、
    第９、第９の参照電圧（Ｃ３、Ｃ３）、
    第１０、第１０の参照電圧（Ｄ３、Ｄ３）、
    第１０、第９の参照電圧（Ｄ３、Ｃ３）、
    第１１、第１２の参照電圧（Ａ４、Ｂ４）、
    第１１、第１１の参照電圧（Ａ４、Ａ４）、
    第１２、第１２の参照電圧（Ｂ４、Ｂ４）、
    第１２、第１１の参照電圧（Ｂ４、Ａ４）、
    のうちのいずれかの対を、前記第１、第２の端子に供給し、最大で３２個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項１記載の出力回路。
  28. 前記外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧との和が前記第１の端子の入力電圧の２倍となり、
    前記第１乃至第１２の参照電圧が、互いに異なる第１乃至第３２レベルの電圧うち、それぞれ第２、第３、第６、第７、第１０、第１１、第２２、第２３、第２６、第２７、第３０、第３１レベルとされる、ことを特徴とする請求項２７記載の出力回路。
  29. 前記選択回路が、前記第１乃至第１２の参照電圧を入力し、前記選択信号として第１乃至第５の信号よりなる５ビットの信号を入力し、
    前記第１乃至第１２の参照電圧の供給端子のそれぞれと前記第１、第２の端子のそれぞれの間の接続を制御する複数のスイッチを有し、
    前記第１の参照電圧の供給端子は、前記第２の信号の相補信号と前記第３の信号の相補信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第１の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号と前記第４の信号の相補信号と第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第２の信号と前記第３の信号の相補信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第２の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第４の信号の相補信号と第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第２の信号の相補信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第３の参照電圧の供給端子は、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第２の信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第４の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第５の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第５の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第６の参照電圧の供給端子は、前記第２の信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第６の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第７の参照電圧の供給端子は、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第７の参照電圧の供給端子は、前記第１の信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第８の参照電圧の供給端子は、前記第２の信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第８の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第９の参照電圧の供給端子は、前記第２の信号の相補信号と前記第３の信号の相補信号と第４の信号と第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第９の参照電圧の供給端子は、前記第１の信号と前記第３の信号の相補信号と前記第５の信号とをそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第１０の参照電圧の供給端子は、前記第２の信号と前記第３の信号の相補信号と第４の信号と第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第１０の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号とをそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第１１の参照電圧の供給端子は、前記第２の信号の相補信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第１１の参照電圧の供給端子は、前記第１の信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続され、
    前記第１２の参照電圧の供給端子は、前記第２の信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第１の端子と接続され、
    前記第１２の参照電圧の供給端子は、前記第１の信号の相補信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する４つのスイッチを介して前記第２の端子と接続される、ことを特徴とする請求項２７記載の出力回路。
  30. 前記選択回路が、前記第１乃至第１２の参照電圧を入力し、前記選択信号として第１乃至第５の信号よりなる５ビットの信号を入力し、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号の相補信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第１乃至第４のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第４の信号の相補信号と第５の信号の相補信号をそれぞれ制御端子に入力する第５乃至第８のスイッチと、
    前記第２の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第３の信号の相補信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第９乃至第１２のスイッチと、
    前記第２の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第４の信号の相補信号と第５の信号の相補信号をそれぞれ制御端子に入力する第１３乃至第１６のスイッチと、
    前記第３の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第１７乃至第２０のスイッチと、
    前記第３の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２１乃至第２３のスイッチと、
    前記第４の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２４乃至第２７のスイッチと、
    前記第４の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２８乃至第３０のスイッチと、
    前記第５の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第３１乃至第３３のスイッチと、
    前記第５の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第３４乃至第３７のスイッチと、
    前記第６の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第３８乃至第４０のスイッチと、
    前記第６の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第４１乃至第４４のスイッチと、
    前記第７の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第４５乃至第４７のスイッチと、
    前記第７の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第４８乃至第５１のスイッチと、
    前記第８の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第５２乃至第５４のスイッチと、
    前記第８の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第５５乃至第５８のスイッチと、
    前記第９の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号の相補信号と第４の信号と第５の信号をそれぞれ制御端子に入力する第５９乃至第６２のスイッチと、
    前記第９の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号とをそれぞれ制御端子に入力する第６３乃至第６５のスイッチと、
    前記第１０の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第３の信号の相補信号と第４の信号と第５の信号をそれぞれ制御端子に入力する第６６乃至第６９のスイッチと、
    前記第１０の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号の相補信号と前記第５の信号とをそれぞれ制御端子に入力する第７０乃至第７２のスイッチと、
    前記第１１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する第７３乃至第７６のスイッチと、
    前記第１１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する第７７乃至第８０のスイッチと、
    前記第１２の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する第８１乃至第８４のスイッチと、
    前記第１２の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号の相補信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する第８５乃至第８８のスイッチと、
    を有し、
    前記第３の信号を制御端子に入力とするスイッチについて、
    （ａ１）前記第１８及び第２５のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２）前記第２２及び第２９のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ３）前記第４９及び第５６のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ４）前記第７４及び第８２のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ５）前記第７８及び第８６のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第３の信号の相補信号を制御端子に入力とするスイッチについて、
    （ａ６）前記第２及び第１０のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ７）前記第６及び第１４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ８）前記第３５及び第４２のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ９）前記第６０及び第６７のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１０）前記第６４及び第７１のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第４の信号を制御端子に入力とするスイッチについて、
    （ａ１１）前記第３２及び第３９のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１２）前記第３６及び第４３のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１３）前記第６１及び第６８のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１４）前記第７５及び第８３のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１５）前記第７９及び第８７のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第４の信号の相補信号を制御端子に入力とするスイッチについて、
    （ａ１６）前記第３及び第１１のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１７）前記第７及び第１５のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１８）前記第１９及び第２６のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ１９）前記第４６及び第５３のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２０）前記第５０及び第５７のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第５の信号を制御端子に入力とするスイッチについて、
    （ａ２１）前記第４７及び第５４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２２）前記第５１及び第５８のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２３）前記第６２及び第６９のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２４）前記第６５及び第７２のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２５）前記第７６及び第８４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２６）前記第８０及び第８８のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    前記第５の信号の相補信号を制御端子に入力とするスイッチについて、
    （ａ２７）前記第４及び第１２のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２８）前記第８及び第１６のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ２９）前記第２０及び第２７のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ３０）前記第２３及び第３０のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ３１）前記第３３及び第４０のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成され、
    （ａ３２）前記第３７及び第４４のスイッチは、一のスイッチを共有するか、又は、２つのスイッチで構成される、ことを特徴とする請求項２７記載の出力回路。
  31. 前記選択回路が、前記第１乃至第１２の参照電圧を入力し、前記選択信号として第１乃至第５の信号よりなる５ビットの信号を入力し、
    前記第１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号の相補信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第１乃至第４のスイッチと、
    前記第１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第４の信号の相補信号と第５の信号の相補信号をそれぞれ制御端子に入力する第５乃至第８のスイッチと、
    前記第２の参照電圧の供給端子と、前記第１及び第２のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第９のスイッチと、
    前記第２の参照電圧の供給端子と、前記第５及び第６のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第１０のスイッチと、
    前記第３の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第１１乃至第１５のスイッチと、
    前記第３の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第１５乃至第１７のスイッチと、
    前記第４の参照電圧の供給端子と、前記第１１及び第１２のスイッチの接続点との間に接続され、前記第２信号を制御端子に入力する第１８のスイッチと、
    前記第４の参照電圧の供給端子と、前記第１５及び第１６のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第１９のスイッチと、
    前記第５の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２０乃至第２２のスイッチと、
    前記第５の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第４の信号と前記第５の信号の相補信号をそれぞれ制御端子に入力する第２３乃至第２６のスイッチと、
    前記第６の参照電圧の供給端子と、前記第２０及び第２１のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第２７のスイッチと、
    前記第６の参照電圧の供給端子と、前記第２３及び第２４のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第２８のスイッチと、
    前記第７の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第２９乃至第３１のスイッチと、
    前記第７の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第４の信号の相補信号と前記第５の信号をそれぞれ制御端子に入力する第３２乃至第３５のスイッチと、
    前記第８の参照電圧の供給端子と、前記第２９及び第３０のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第３６のスイッチと、
    前記第８の参照電圧の供給端子と、前記第３２及び第３３のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第３７のスイッチと、
    前記第９の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号の相補信号と第４の信号と第５の信号をそれぞれ制御端子に入力する第３８乃至第４１のスイッチと、
    前記第９の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号の相補信号と前記第５の信号とをそれぞれ制御端子に入力する第４２乃至第４４のスイッチと、
    前記第１０の参照電圧の供給端子と、前記第３８及び第３９のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第４５のスイッチと、
    前記第１０の参照電圧の供給端子と、前記第４２及び第４３のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第４６のスイッチと、
    前記第１１の参照電圧の供給端子と前記第１の端子との間に接続され、前記第２の信号の相補信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する第４７乃至第５０のスイッチと、
    前記第１１の参照電圧の供給端子と前記第２の端子との間に接続され、前記第１の信号と前記第３の信号と前記第４の信号と前記第５の信号をそれぞれ制御端子に入力する第５１乃至第５４のスイッチと、
    前記第１２の参照電圧の供給端子と、前記第４７及び第４８のスイッチの接続点との間に接続され、前記第２の信号を制御端子に入力する第５５のスイッチと、
    前記第１２の参照電圧の供給端子と、前記第５１及び第５２のスイッチの接続点との間に接続され、前記第１の信号の相補信号を制御端子に入力する第５６のスイッチと、
    を備えている、ことを特徴とする請求項２７記載の出力回路。
  32. 前記増幅回路が、容量と、差動増幅器と、を有し、
    前記第１及び第２の端子に与えられる入力電圧の差電圧を前記容量の端子間電圧として与え、前記第１の端子又は第２の端子の電圧の一方に又は一方から、前記容量の端子間電圧を、加算又は減算することで、前記第１の端子と前記第２の端子に与えられた入力電圧を外分した電圧を出力するように制御する手段を備えている、ことを特徴とする請求項１記載の出力回路。
  33. 前記増幅回路が、容量と、差動増幅器と、第１乃至第３のスイッチ素子と、
    を備え、
    前記第１の端子に前記差動増幅器の非反転入力端子が接続され、
    前記第２の端子と前記容量の一端との間に前記第１のスイッチ素子が接続され、
    前記容量の他端は前記差動増幅器の出力端子に接続され、
    前記容量の一端と前記差動増幅器の反転入力端子との間に前記第２のスイッチ素子が接続され、
    前記差動増幅器の反転入力端子と前記出力端子間には前記第３のスイッチ素子が接続され、
    前記第２のスイッチ素子がオフ、且つ、前記第１及び第３のスイッチ素子がオンの期間に、前記容量の端子間に、前記第１の端子と前記第２の端子の電圧の差電圧が印加され、
    前記第２のスイッチ素子がオン、且つ、前記第１及び第３のスイッチ素子がオフの期間に、前記出力端子から、前記第１の端子と前記第２の端子に与えられた入力電圧を外分した電圧が出力される、ことを特徴とする請求項１記載の出力回路。
  34. 前記増幅回路が、容量と、差動増幅器と、第１乃至第３のスイッチ素子を備え、
    前記差動増幅器の出力端子は反転入力端子に帰還接続され、
    前記第１のスイッチ素子の一端は、前記第２の端子に接続され、
    前記第２及び第３のスイッチ素子の一端は、前記第１の端子に共通接続され、
    前記第１及び第２のスイッチ素子の他端は、前記容量の一端に共通に接続され、
    前記容量の他端、及び前記第３のスイッチ素子の他端は、前記差動増幅器の非反転入力端子に共通に接続され、
    前記第２のスイッチ素子がオフ、且つ、前記第１及び第３のスイッチ素子がオンの期間に、前記容量の端子間に、前記第１の端子と前記第２の端子の電圧の差電圧が印加され、
    前記第２のスイッチ素子がオン、且つ、前記第１及び第３のスイッチ素子がオフの期間に、前記出力端子から、前記第１の端子と前記第２の端子に与えられた入力電圧を外分した電圧が出力される、ことを特徴とする請求項１記載の出力回路。
  35. 前記増幅回路が、少なくとも一の差動対を備え、前記一の差動対の入力対の一方が入力端子に接続され、他方が出力端子に帰還接続されている差動増幅回路を有し、前記入力端子とは別の入力端子が設けられ、出力対が前記一の差動対の出力対と共通接続され、入力対の一方が前記入力端子に接続され、他方が前記別の入力端子に接続されてなる他の差動対をさらに含む、ことを特徴とする請求項１記載の出力回路。
  36. 前記増幅回路が、第１及び第２の入力端子と、
    出力端子と、
    入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１の差動対と、
    入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２の差動対と、
    前記第１の差動対に電流を供給する第１の電流源と、
    前記第２の差動対に電流を供給する第２の電流源と、
    前記第１及び第２の差動対の出力対に接続されている負荷回路と、
    を少なくとも有し、
    少なくとも前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方が共通接続され、
    前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力端が接続されている増幅段を有する、ことを特徴とする請求項１記載の出力回路。
  37. 前記増幅段が、前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点と、前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方の共通接続点に第１、第２の入力端が接続され、前記出力端子に出力端が接続されている差動増幅段よりなる、
    ことを特徴とする請求項３６記載の出力回路。
  38. 前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記選択信号に基づいて、前記第１乃至第２Ｋの参照電圧に関する４Ｋ（４のＫ乗）個の組み合わせの電圧対のうちのいずれかの対を選択して前記第１、第２の端子に供給し、最大で４Ｋ個の異なる電圧レベルが、前記出力端子から出力可能とされてなる、ことを特徴とする請求項１記載の出力回路。
  39. 外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧の和が、前記第１の端子の入力電圧の２倍となり、
    前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記第１乃至第２Ｋの参照電圧は、等間隔の第１乃至第４Ｋ（４のＫ乗）のレベルの電圧のうち、それぞれ、
    ｛１＋ａ×４（Ｋ−１）＋ｂ×４（Ｋ−２）＋ｃ×４（Ｋ−３）＋…｝
    （ただし、ａ，ｂ，ｃ，…，は１、２をとり、４の累乗の項は値が１未満（すなわち、４（Ｋ−Ｘ）＜１、Ｘは正数）のとき、０とする）
    番目のレベルとされ、
    前記選択信号に応じて、第１のレベルから第４Ｋのレベルまでの計４Ｋ個の互いに異なるレベルの電圧が前記出力端子より出力される、ことを特徴とする請求項１記載の出力回路。
  40. 入力されたデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    請求項１、３乃至３９のいずれか一に記載の前記出力回路を備え、
    前記データ信号は、前記選択回路に入力される前記選択信号に用いられる、ことを特徴とするデータドライバ。
  41. 複数の電圧レベルを生成する階調電圧発生回路と、
    映像データに基づき、前記複数の電圧レベルから選択された少なくとも２つの電圧を出力するデコーダ回路と、
    前記デコーダ回路から出力された電圧を入力し、前記映像データに対応した電圧を出力端子より出力する増幅器を備えたデータドライバにおいて、
    請求項１、３乃至３９のいずれか一に記載の出力回路を備え、
    前記デコーダは、前記出力回路の前記選択回路からなり、前記選択回路は、前記階調電圧発生回路からの複数の電圧レベルを前記複数の参照電圧として受け、前記映像データを前記選択信号として入力し、
    前記映像データに対応した電圧を出力端子より出力する増幅器は、前記出力回路の増幅回路よりなる、ことを特徴とする表示装置用のデータドライバ。
  42. 前記階調電圧発生回路が、第１、第２の電圧供給端子との間に接続されている抵抗ストリングを含み、前記抵抗ストリングの抵抗の接続点のうち、前記複数の参照電圧とは異なる電圧が外部より供給される端子を含む、ことを特徴とする請求項４１記載の表示装置用のデータドライバ。
  43. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項４１又は４２記載の前記表示装置用のデータドライバよりなる、ことを特徴とする表示装置。
  44. 出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、
    前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも２つの参照電圧が設けられ、
    前記区間では、前記複数（ｎ個）の参照電圧により、最大でｎの２乗のレベルの出力電圧が出力される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  45. 他の区間との間で、出力可能な電圧レベルの一部に互いに重なるものを含む区間が設けられている、ことを特徴とする請求項４４記載のデジタルアナログ変換回路。
  46. 最大でｍの２乗個以下の出力可能な電圧レベルについて、相隣る少なくとも１組の電圧レベルの間隔が、他の相隣る１組の電圧レベルの間隔と異なり、所定の入出力特性を有する、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  47. 前記増幅回路が、少なくとも一の差動対を備え、前記一の差動対の入力対の一方が入力端子に接続され他方が出力端子に帰還接続されている差動増幅回路を有し、前記入力端子とは別の入力端子が設けられ、出力対が前記一の差動対の出力対と共通接続され、入力対の一方が前記入力端子に接続され他方が前記別の入力端子に接続されてなる他の差動対をさらに含む、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  48. 前記増幅回路が、第１及び第２の入力端子と、
    出力端子と、
    入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１の差動対と、
    入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２の差動対と、
    前記第１の差動対に電流を供給する第１の電流源と、
    前記第２の差動対に電流を供給する第２の電流源と、
    前記第１及び第２の差動対の出力対に接続されている負荷回路と、
    を少なくとも有し、
    少なくとも前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方が共通接続され、
    前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力端が接続されている増幅段を有する、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  49. 請求項３乃至３９のいずれか一に記載の出力回路を備え、
    データ入力端子より入力されるデジタル入力信号を、前記選択信号として前記選択回路に入力し、最大でｍの２乗個の互いに異なる電圧レベルの中から、入力された前記デジタル入力信号に対応する出力電圧が、前記増幅回路から出力される、ことを特徴とするデジタルアナログ変換回路。
  50. 前記複数の参照電圧が、互いに異なる電圧レベルの第１、第２の電圧供給端子との間に接続されている抵抗ストリングより生成される、ことを特徴とする請求項４９記載のデジタルアナログ変換回路。
  51. 前記抵抗ストリングの抵抗の接続点のうち、前記複数の参照電圧とは異なる電圧が外部より供給される端子を含む、ことを特徴とする請求項５０記載のデジタルアナログ変換回路。
  52. 前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    入力された前記デジタルデータ信号に応じて、前記第１乃至第２Ｋの参照電圧に関する４Ｋ（４のＫ乗）の組み合わせの電圧対のうちいずれかの対を選択して前記第１、第２の端子に供給し、最大で４Ｋ個の異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  53. 外分比が１：２とされ、前記出力電圧と前記第２の端子の入力電圧の和が、前記第１の端子の入力電圧の２倍となり、
    前記選択回路は、互いに電圧値が異なる第１乃至第ｍ（＝２Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記第１乃至第２Ｋの参照電圧は、等間隔の第１乃至第４Ｋ（４のＫ乗）のレベルの電圧のうち、それぞれ、
    ｛１＋ａ×４（Ｋ−１）＋ｂ×４（Ｋ−２）＋ｃ×４（Ｋ−３）＋…｝
    （ただし、ａ，ｂ，ｃ，…，は１、２をとり、４の累乗の項は値が１未満（すなわち、４（Ｋ−Ｘ）＜１、Ｘは正数）のとき、０とする）
    番目のレベルとされ、
    入力された前記デジタルデータ信号に応じて、前記第１のレベルから第４Ｋのレベルまでの計４Ｋ個の互いに異なるレベルの電圧が、前記出力端子より出力される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  54. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を生成する回路と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号とを入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記デコーダブロックは、３段構成の回路ブロックを有し、
    前記１段目は、入力される前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、ｍ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記ｍ個の参照電圧の中から、重複を含めた２つの電圧を選択して出力する回路ブロックをＳ個備え、
    前記２段目は、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の一方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックと、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の他方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックを備え、
    前記３段目は、前記２段目の２つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ、前記第１及び第２の端子に供給するか、または、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とするデジタルアナログ変換回路。
  55. 前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は前記第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記２段目の２つの回路ブロックの出力を前記第１及び第２の端子にそれぞれ供給する構成としてなる、ことを特徴とする請求項５４に記載のデジタルアナログ変換回路。
  56. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を生成する回路と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号とを入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する少なくとも１つのデコーダブロックと、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記デコーダブロックは、３段構成の回路ブロックを有し、
    前記１段目は、入力された前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、Ｓ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記Ｓ個の参照電圧の中から１つの電圧を選択して出力する回路ブロックをｍ個備え、
    前記２段目は、前記１段目のｍ個の回路ブロックで選択されたｍ個の電圧を入力とし、前記第２のビットグループの値に応じて、入力されたｍ個の電圧の中から２つの電圧を選択して出力する１つの回路ブロックを備え、
    前記３段目は、前記２段目の回路ブロックで選択出力された２つの電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ前記第１及び第２の端子に供給するか、または、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とするデジタルアナログ変換回路。
  57. 前記ｍの値が共通または異なるデコーダブロックを更に備え、
    前記ｍの値が最大となるデコーダブロックにおいて、前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は前記第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記第２の回路ブロックの出力を前記第１及び第２の端子に供給してなる、ことを特徴とする請求項５６に記載のデジタルアナログ変換回路。
  58. それぞれが、請求項５４記載のデコーダブロックよりなる第１乃至第３のデコーダブロックを備え、
    前記デジタルデータ信号は、８ビットデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）よりなり、
    前記第１及び第２のデコーダブロックは、前記ｍを２、前記Ｓを８として共通とし、それぞれ、１６個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ１、Ｄ０）、（Ｄ４、Ｄ３、Ｄ２）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第３のデコーダブロックは、前記ｍを４、前記Ｓを１２とし、４８個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ３、Ｄ２、Ｄ１、Ｄ０）、（Ｄ７、Ｄ６、Ｄ５、Ｄ４）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の一方が前記第１の端子に共通に接続され、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の他方が前記第２の端子に共通に接続され、
    前記８ビットデジタルデータ信号に基づき、前記出力端子から２５６の互いに異なる電圧レベルのうち任意の１つを出力可能としてなる、ことを特徴とするデジタルアナログ変換回路。
  59. 前記第３のデコーダブロックの前記３段目の回路ブロックを省略し、前記２つの２段目の回路ブロックの出力をそれぞれ前記第１及び第２の端子に接続してなる、ことを特徴とする請求項５８記載のデジタルアナログ変換回路。
  60. それぞれが、請求項５６記載のデコーダブロックよりなる第１乃至第３のデコーダブロックを備え、
    前記デジタルデータ信号は、８ビットデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）よりなり、
    前記第１及び第２のデコーダブロックは、前記ｍを２、前記Ｓを８として共通とし、それぞれ、１６個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ４、Ｄ３、Ｄ２）、（Ｄ１、Ｄ０）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第３のデコーダブロックは、前記ｍを４、前記Ｓを１２とし、４８個の参照電圧を入力し、前記第１、第２、第３のビットグループを、前記８ビットのデジタルデータ信号（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、それぞれ、（Ｄ７、Ｄ６、Ｄ５、Ｄ４）、（Ｄ３、Ｄ２、Ｄ１、Ｄ０）、（Ｄ７、Ｄ６、Ｄ５）とし、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の一方が前記第１の端子に共通に接続され、
    前記第１乃至第３のデコーダブロックのそれぞれの２つの出力の他方が前記第２の端子に共通に接続され、
    前記８ビットデジタルデータ信号に基づき、前記出力端子から２５６の互いに異なる電圧レベルのうち任意の１つを出力可能としてなる、ことを特徴とするデジタルアナログ変換回路。
  61. 前記第３のデコーダブロックの前記３段目の回路ブロックを省略し、前記２段目の回路ブロックの２つの出力をそれぞれ前記第１及び第２の端子に接続してなる、ことを特徴とする請求項６０記載のデジタルアナログ変換回路。
  62. 前記外分比が１：２とされる、ことを特徴とする請求項５４乃至６１のいずれか一に記載のデジタルアナログ変換回路。
  63. 請求項５４乃至６２のいずれか一に記載の前記デジタルアナログ変換回路を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。
  64. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を入力する複数の端子と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号を入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する選択回路と、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記選択回路は、３段構成の回路ブロックを有し、
    前記１段目は、入力される前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、ｍ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記ｍ個の参照電圧の中から、重複を含めた２つの電圧を選択して出力する回路ブロックをＳ個備え、
    前記２段目は、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の一方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックと、前記１段目のＳ個の回路ブロックでそれぞれ選択された２つの電圧の他方を入力とし、前記第２のビットグループの値に応じて、入力されたＳ個の電圧の中から１つの電圧を選択して出力する回路ブロックを備え、
    前記３段目は、前記２段目の２つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ、前記第１及び第２の端子に供給するか、または、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３のビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とする出力回路。
  65. 前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記２段目の２つの回路ブロックの出力を前記第１及び第２の端子にそれぞれ供給する構成としてなる、ことを特徴とする請求項６４に記載の出力回路。
  66. 互いに電圧値が異なる（ｍ×Ｓ）個の参照電圧（ただし、ｍ、Ｓは所定の正整数）を入力する複数の端子と、
    出力端子と、
    前記（ｍ×Ｓ）個の参照電圧と、複数ビットのデジタルデータ信号を入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第１、第２、第３のビットグループの値に基づき、前記（ｍ×Ｓ）個の参照電圧から、選択された電圧を第１及び第２の端子にそれぞれ出力する選択回路と、
    前記デコーダブロックより前記第１及び第２の端子に供給される電圧を入力し、前記第１及び第２の端子の電圧を、予め定められた所定の外分比で外分した電圧を前記出力端子から出力する増幅回路と、
    を備え、
    前記選択回路は、３段構成の回路ブロックを有し、
    前記１段目は、入力された前記（ｍ×Ｓ）個の参照電圧のうち、それぞれが、Ｓ個ごとの参照電圧を入力とし、前記第１のビットグループの値に応じて、前記Ｓ個の参照電圧の中から１つの電圧を選択して出力する回路ブロックをｍ個備え、
    前記２段目は、前記１段目のｍ個の回路ブロックで選択されたｍ個の電圧を入力とし、前記第２のビットグループの値に応じて、入力されたｍ個の電圧の中から２つの電圧を選択して出力する１つの回路ブロックを備え、
    前記３段目は、前記２段目の回路ブロックで選択出力された２つの電圧を入力し、前記第３のビットグループの値に応じて、入力された２つの電圧を、それぞれ前記第１及び第２の端子に供給するか、または、遮断するように制御する１つの回路ブロックを備え、
    前記第１乃至第３ビットグループの信号値に応じて、（ｍ２×Ｓ）個の互いに異なる電圧レベルのうち任意の１つが前記出力端子より出力される、ことを特徴とする出力回路。
  67. 前記ｍの値が共通または異なる前記選択回路を複数備え、
    前記ｍの値が最大となる選択回路において、前記第３のビットグループの各ビットが、前記第１のビットグループ及び／又は第２のビットグループに全て含まれるときに、前記３段目の回路ブロックを省き、前記第２の回路ブロックからの２つの出力を前記第１及び第２の端子に供給してなる、ことを特徴とする請求項６６に記載の出力回路。
  68. 前記外分比が１：２とされる、ことを特徴とする請求項６４乃至６７のいずれか一に記載の出力回路。
  69. 入力されたデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    互いに電圧値が異なる複数の参照電圧を生成する階調電圧生成回路と、
    請求項６４乃至６８のいずれか一に記載の前記出力回路を備え、
    前記データ信号は、前記選択回路に入力される前記デジタルデータ信号に用いられる、ことを特徴とするデータドライバ。
  70. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項６９記載のデータドライバよりなる、ことを特徴とする表示装置。
  71. 前記ｍを２Ｋ（ただし、Ｋは所定の正整数）とし、
    前記選択回路が、第１乃至第２Ｋの参照電圧を、前記選択信号をなす第１乃至第２Ｋの信号の計２Ｋビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    第１列から第Ｋ列までの回路ブロック群を備え、前記各回路ブロックは４つの入力端子と２つの出力端子を有し、前記４つの入力端子より電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を前記２つの出力端子より出力し、
    前記第１列は、２の（Ｋ−１）乗個の前記回路ブロックよりなり、２の（Ｋ−１）乗個の前記回路ブロックが、それぞれ、４つの入力端子の２つずつが共通接続された２つの入力端に、前記第１乃至第２Ｋの参照電圧の各２つが入力され、前記第１、第２の信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    第Ｆ列（ただし、Ｆは２からＫまでの正数）は、２の（Ｋ−Ｆ）乗個の前記回路ブロックよりなり、前記２の（Ｋ−Ｆ）乗個の回路ブロックが、それぞれ、４つの入力端子に第（Ｆ−１）列の各２つの回路ブロックの出力電圧信号が入力され、第（２Ｆ−１）、第２Ｆの信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    前記第Ｋ列の回路ブロック群の２つの出力電圧信号が前記第１、第２の端子に出力される、ことを特徴とする請求項１記載の出力回路。
  72. 前記回路ブロックは、前記４つの入力端子（「第１乃至第４の入力端子」という）と前記２つの出力端子（「第１及び第２の出力端子」という）について、
    前記第１及び第３の入力端子と前記第１の出力端子の間にそれぞれ挿入され、前記２つのビット信号の一方の信号に基づきオン・オフ制御される２つのスイッチと、
    前記第２及び第４の入力端子と前記第２の出力端子の間にそれぞれ挿入され、前記２つのビット信号の他方の信号に基づきそれぞれオン・オフ制御される２つスイッチと、
    を有する、ことを特徴とする請求項７１記載の出力回路。
  73. 前記ｍを２Ｋ（ただし、Ｋは所定の正整数）とし、
    前記選択回路が、第１乃至第２Ｋの参照電圧を、前記選択信号をなす第１乃至第２Ｋの信号の計２Ｋビットの信号に基づき、選択して前記第１、第２の端子に出力する構成とされ、
    第１列から第Ｋ列までの回路ブロック群を備え、前記各回路ブロックは４つの入力端子と２つの出力端子を有し、前記４つの入力端子より電圧信号を受け、２ビットの信号に基づいて選択された電圧信号を前記２つの出力端子より出力し、
    前記第１列は、２の（Ｋ−１）乗個の前記回路ブロックよりなり、２の（Ｋ−１）乗個の前記回路ブロックが、それぞれ、４つの入力端子の２つずつが共通接続された２つの入力端に、前記第１乃至第２Ｋの参照電圧の各２つが入力され、前記第１、第２の信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    第Ｆ列（ただし、Ｆは２からＫまでの正数）は、２の（Ｋ−Ｆ）乗個の前記回路ブロックよりなり、前記２の（Ｋ−Ｆ）乗個の回路ブロックが、それぞれ、４つの入力端子に第（Ｆ−１）列の各２つの回路ブロックの出力電圧信号が入力され、第（２Ｆ−１）、第２Ｆの信号に基づき、２つの電圧信号をそれぞれ選択して出力し、
    前記第Ｋ列の回路ブロック群の２つの出力電圧信号が前記第１、第２の端子に出力される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
  74. 前記回路ブロックは、前記４つの入力端子（「第１乃至第４の入力端子」という）と前記２つの出力端子（「第１及び第２の出力端子」という）について、
    前記第１及び第３の入力端子と前記第１の出力端子の間にそれぞれ挿入され、前記２つのビット信号の一方の信号に基づきオン・オフ制御される２つのスイッチと、
    前記第２及び第４の入力端子と前記第２の出力端子の間にそれぞれ挿入され、前記２つのビット信号の他方の信号に基づきそれぞれオン・オフ制御される２つスイッチと、
    を有する、ことを特徴とする請求項７３記載のデジタルアナログ変換回路。
  75. 請求項７３又は７４に記載の前記デジタルアナログ変換回路を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。
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