CN102882523A

CN102882523A - 一种用于动态电压调整型dc-dc变换器的数字可重构模数转换器

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Publication number: CN102882523A
Application number: CN2012103808891A
Authority: CN
Inventors: 王胜磊; 耿莉; 李海启; 薛仲明; 陆浩; 李凤霞
Original assignee: Xian Jiaotong University
Current assignee: Xian Jiaotong University
Priority date: 2012-10-09
Filing date: 2012-10-09
Publication date: 2013-01-16

Abstract

本发明涉及一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，包括相互连接的电阻型数模转换器和Flash型模数转换器；所述电阻型数模转换器包括带隙基准、电流镜、单位增益缓冲器、第一电阻串、开关阵列和3-8译码器；Flash型模数转换器包括分压电阻串、比较器阵列和温度码编码器；本发明在节约能源、提高稳定性、降低***复杂度等方面，都有着突出的表现：首先， ADC针对具有DVS功能的DC-DC变换器，DVS技术可以节省***的能源；另外，DAC避免了高频时钟的使用，也可以节省部分功耗，提高了***的稳定性；其次，无需PVT补偿及数字控制偏置电路等复杂模块，降低了设计复杂度，提高了可实现性。

Description

一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器

【技术领域】

本发明涉及数模转换（DAC）、模数转换（ADC）技术领域，特别涉及一种在数字量的控制下，调整模拟-数字转换范围，完成不同模拟区间的模数转换器。

【背景技术】

现有适用于具有DVS功能DC-DC变换器的ADC的基本结构如图1所示。该结构由DAC、ADC及基准产生模块构成。

1）Δ-∑DAC

现有的***结构中，其子DAC采用的是Δ-∑DAC。为了实现D-A转换的功能，需要一个振荡器、一个一位数字Δ-∑调制器、一个开关以及一组RC滤波器，当外部的n位数据Vref[n]输入到DAC中以后，Δ-∑调制器在振荡器所产生的高频时钟作用下控制开关的开启和关断，从而控制外部电源对电容的充电与放电过程，以调节电容上的模拟电压信号，实现数字-模拟的转换功能。

2）Delay-line Window ADC

现有结构中的ADC采用的是Delay-line型Window ADC，为了补偿Delay-line ADC的PVT（工艺、电压、温度）特性不好的缺陷，现有结构中采用的是双Delay-line结构进行，如图1所示，一条Delay-line为基准，另一条Delay-line为模拟电压对应延时产生。另外，该结构需要为Delay-line提供可控的偏置，现有结构采用的是图2所示的Digitalprogrammable bias（可编程偏置），产生数字可控的偏置电压，供给delay cell，产生不同基准下的延时信号。该ADC的模数转换过程为：数字信号k[n]控制数字可编程偏置电路，产生与目标转换区间对应的偏置电压，不同的偏置电压结合DAC产生的电压基准使得delay-line的延时不同，当外部模拟电压被采样进入ADC中后，其在delay-line上作用产生的延迟时间将被采样产生一系列温度码。温度码经过编码器以后即可转换为对应的数字码。

从现有电路可以看出，其结构中存在以下问题：

第一，***时钟频率较高，功耗及面积均较大。该结构中DAC采用Δ-∑结构，虽然可以获得较为精细的分辨率，但是其代价是多个循环周期的比较。而循环的次数取决于内部振荡器所产生的时钟频率，为了获得更为精细的性能，时钟频率较高，一般为几十MHz，而这一高频振荡器将消耗较大的功耗，同时内部高频时钟容易产生高频干扰信号，影响***环路稳定性；另外，DAC中采用的是RC结构，而片上电容会消耗掉较大的芯片面积。

第二，Window型Delay-line ADC的PVT补偿使得电路结构较为复杂。

【发明内容】

本发明的目的在于提供一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，以解决上述技术问题。

为了实现上述目的，本发明采用如下技术方案：

一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，包括相互连接的电阻型数模转换器和Flash型模数转换器；所述电阻型数模转换器包括带隙基准、电流镜、单位增益缓冲器、第一电阻串、开关阵列和3-8译码器；第一电阻串包括依次串联的八个电阻R11、R12、R13、R14、R15、R16、R17、R18；开关阵列包括八个开关T1、T2、T3、T4、T5、T6、T7、T8；带隙基准连接比较器的反向输入端，电流镜连接PMOS管的源极，PMOS管的栅极连接比较器的输出端，开关T8一端连接PMOS管的漏极和R11，另一端连接单位增益缓冲器的输入端；开关T1、T2、T3、T4、T5、T6和T7的一端分别连接R18与R17之间的节点、R17与R16之间的节点、R16与R15之间的节点、R15与R14之间的节点、R14与R13之间的节点、R13与R12之间的节点和R12与R11之间的节点，开关T1、T2、T3、T4、T5、T6和T7的另一端均连接单位增益缓冲器的输入端；比较器的同向输入端连接R18与R17之间的节点；3-8译码器包括三个输入接口和八个输出接口，3-8译码器的八个输出接口分别连接开关T1、T2、T3、T4、T5、T6、T7、T8；Flash型模数转换器包括分压电阻串、比较器阵列和温度码编码器；分压电阻串包括依次串联的十个电阻R1、R2、R3、R4、R5、R6、R7、R8、R9和R10，电阻R1连接电流镜；比较器阵列包括九个比较器；九个比较器均连接输入时钟sample，输入端口V_FB均连接至九个比较器的同相输入端，九个比较器的反相输入端分别连接至R1与R2之间的节点、R2与R3之间的节点、R3与R4之间的节点、R4与R5之间的节点、R5与R6之间的节点、R6与R7之间的节点、R7与R8之间的节点、R8与R9之间的节点、R9与R10之间的节点；九个比较器的输出端均连接至温度码编码器。

本发明进一步的改进在于：电阻R18串联有至少一个接地的电阻。

本发明进一步的改进在于：电阻R10接地。

本发明进一步的改进在于：带隙基准产生的模拟电压信号控制第一电阻串的电流，使得每一电阻上产生固定的分压ΔV，这一电压为不同基准之间的差值；这一差值直接反应DC-DC变换器的DVS功能中每个步长的大小；3-8译码器控制开关T1、T2、T3、T4、T5、T6、T7的闭合以将对应一路导通，并将该路电压将通过单位增益缓冲器输出到Flash型模数转换器，完成D-A转换。

本发明进一步的改进在于：所述九个比较器均包括预放大级与动态比较级；所述预放大级为一个运算放大器；所述动态比较级为一个动态比较器。

与现有技术相比，本发明具有以下优点：本发明在节约能源、提高稳定性、降低***复杂度等方面，都有着突出的表现：首先，本发明的ADC针对具有DVS功能的DC-DC变换器，DVS技术可以节省***的能源；另外，本结构中DAC避免了高频时钟的使用，也可以节省部分功耗，提高了***的稳定性；其次，该结构中无需PVT补偿及数字控制偏置电路等复杂模块，降低了设计复杂度，提高了可实现性。

【附图说明】

图1是现有数字可重构ADC结构框图；

图2是数字编程偏置电路图；

图3是本发明数字可重构ADC结构图；

图4是动态比较器结构图；其中图4（a）为预放大级，图4（b）为动态比较级；

图5是ADC功能验证仿真结果图。

【具体实施方式】

下面结合附图对本发明做进一步详细描述。

请参阅图3所示，为本发明一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器的结构示意图，其采用DAC-ADC结构，主要包括数模转换器（DAC）和模数转换器（ADC）两部分。其中DAC采用电阻型DAC结构，其端口主要为输入d[n]（3位），输出端口dout，其结构包括带隙基准、电流镜、单位增益缓冲器1、第一电阻串、开关阵列、3-8译码器。第一电阻串包括依次串联的十个电阻R11、R12、R13、R14、R15、R16、R17、R18、R19、R20，R20接地；开关阵列包括8个开关T1、T2、T3、T4、T5、T6、T7、T8；带隙基准连接比较器2的反向输入端，电流镜连接PMOS管M1的源极，PMOS管M1的栅极连接比较器2的输出端，开关T8一端连接PMOS管M1的漏极和R11，另一端连接单位增益缓冲器1的输入端；开关T1、T2、T3、T4、T5、T6和T7的一端分别连接R18与R17之间的节点、R17与R16之间的节点、R16与R15之间的节点、R15与R14之间的节点、R14与R13之间的节点、R13与R12之间的节点和R12与R11之间的节点，开关T1、T2、T3、T4、T5、T6和T7的另一端均连接单位增益缓冲器1的输入端；比较器2的同向输入端连接R18与R17之间的节点。3-8译码器包括3个输入接口和8个输出接口，3-8译码器的8个输出接口分别连接开关T1、T2、T3、T4、T5、T6、T7、T8。

ADC为Flash型结构，其端口主要包括四个，为输入端口V_FB，输入时钟sample，输入基准端口ref和输出端口e[n](5位)，其结构主要包括分压电阻串、比较器阵列、温度码编码器；二者的连接关系为dout与ref在A点相连。分压电阻串包括依次串联的10个电阻R1、R2、R3、R4、R5、R6、R7、R8、R9、R10，电阻R1连接电流镜；比较器阵列包括9个比较器（3、4、5、6、7、8、9、10、11）；9个比较器（3、4、5、6、7、8、9、10、11）均连接输入时钟sample，输入端口V_FB均连接至9个比较器（3、4、5、6、7、8、9、10、11）的同相输入端，9个比较器（3、4、5、6、7、8、9、10、11）的反相输入端分别连接至R1与R2之间的节点、R2与R3之间的节点、R3与R4之间的节点、R4与R5之间的节点、R5与R6之间的节点、R6与R7之间的节点、R7与R8之间的节点、R8与R9之间的节点、R9与R10之间的节点，R10接地。9个比较器（3、4、5、6、7、8、9、10、11）的输出端均连接至温度码编码器。

DAC将输入数字信号转换为下一级ADC的模拟参考量，此DAC通过改变模拟参考值，确定ADC电压转换范围，其具体数字与模拟对应关系如表1所示。

表1DAC结构转换关系表

Digital	Conversion range	Aimed output
			000	1.04-1.36 V	1.2 V
001	1.24-1.56 V	1.4 V
			010	1.44-1.76 V	1.6 V
011	1.64-1.96 V	1.8 V
			100	1.84-2.16 V	2.0 V
101	2.04-2.36 V	2.2 V
			110	2.24-2.56 V	2.4 V
111	2.44-2.86 V	2.6 V

本发明选用电阻型DAC结构，如图3中左半部分所示，由带隙基准产生的模拟电压信号可以控制电阻串的电流，使得每一电阻上产生固定的分压ΔV，这一电压即为本发明中不同电压区间的区间长度，或者也可以叫做不同基准之间的差值。这一差值将直接反应DC-DC变换器的DVS功能中每个步长的大小。每一路电压信号通过一个由3-8译码器控制的开关控制这一路信号是否应该被输出到外界，当数字量控制3-8译码器决定某一路导通的时候，该路电压将通过单位增益缓冲器1输出到外界，从而完成D-A转换。这一结构不需要内部时钟，也不需要电容。而本发明中ADC采用的是Window Flash ADC，如图3的右侧虚线框中所示，这种ADC的好处是PVT特性较好，当DAC的输出作为基准提供给Flash ADC的时候，只要比较器工作正常，其工作将不受任何外界条件的影响。在本发明中，为了节省功耗，设计了带有预放大功能的动态比较器，具体结构如图4所示，包括预放大级与动态比较级。预放大级为一运算放大器，其输出XOP和XON分别接动态比较级输入XON和XOP，输入端XN接VFB，XP接sample动态比较级为一clock控制的比较器，其输出为ADC的输出。预放大级可以防止因动态时钟的引入而产生的回踢噪声，减小第二级动态比较器输入对管的失配；动态比较级通过时钟的控制，减小功耗损失。

图5为本发明中所设计的ADC的功能验证图，在外部数字信号输入为011时候，扫描电压输入引起了ADC在这一电压转换区间A-D转换，产生了对应的error信号数字量。

Claims

1.一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，其特征在于，包括相互连接的电阻型数模转换器和Flash型模数转换器；

所述电阻型数模转换器包括带隙基准、电流镜、单位增益缓冲器（1）、第一电阻串、开关阵列和3-8译码器；第一电阻串包括依次串联的八个电阻R11、R12、R13、R14、R15、R16、R17、R18；开关阵列包括八个开关T1、T2、T3、T4、T5、T6、T7、T8；带隙基准连接比较器（2）的反向输入端，电流镜连接PMOS管（M1）的源极，PMOS管（M1）的栅极连接比较器（2）的输出端，开关T8一端连接PMOS管（M1）的漏极和R11，另一端连接单位增益缓冲器（1）的输入端；开关T1、T2、T3、T4、T5、T6和T7的一端分别连接R18与R17之间的节点、R17与R16之间的节点、R16与R15之间的节点、R15与R14之间的节点、R14与R13之间的节点、R13与R12之间的节点和R12与R11之间的节点，开关T1、T2、T3、T4、T5、T6和T7的另一端均连接单位增益缓冲器（1）的输入端；比较器（2）的同向输入端连接R18与R17之间的节点；3-8译码器包括三个输入接口和八个输出接口，3-8译码器的八个输出接口分别连接开关T1、T2、T3、T4、T5、T6、T7、T8；

Flash型模数转换器包括分压电阻串、比较器阵列和温度码编码器；分压电阻串包括依次串联的十个电阻R1、R2、R3、R4、R5、R6、R7、R8、R9和R10，电阻R1连接电流镜；比较器阵列包括九个比较器（3、4、5、6、7、8、9、10、11）；九个比较器（3、4、5、6、7、8、9、10、11）均连接输入时钟sample，输入端口V_FB均连接至九个比较器（3、4、5、6、7、8、9、10、11）的同相输入端，九个比较器（3、4、5、6、7、8、9、10、11）的反相输入端分别连接至R1与R2之间的节点、R2与R3之间的节点、R3与R4之间的节点、R4与R5之间的节点、R5与R6之间的节点、R6与R7之间的节点、R7与R8之间的节点、R8与R9之间的节点、R9与R10之间的节点；九个比较器（3、4、5、6、7、8、9、10、11）的输出端均连接至温度码编码器。

2.根据权利要求1所述的一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，其特征在于，电阻R18串联有至少一个接地的电阻。

3.根据权利要求1所述的一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，其特征在于，电阻R10接地。

4.根据权利要求1所述的一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，其特征在于，带隙基准产生的模拟电压信号控制第一电阻串的电流，使得每一电阻上产生固定的分压ΔV，这一电压为不同基准之间的差值；这一差值直接反应DC-DC变换器的DVS功能中每个步长的大小；3-8译码器控制开关T1、T2、T3、T4、T5、T6、T7的闭合以将对应一路导通，并将该路电压将通过单位增益缓冲器（1）输出到Flash型模数转换器，完成D-A转换。

5.根据权利要求1所述的一种用于动态电压调整型DC-DC变换器的数字可重构模数转换器，其特征在于，所述九个比较器（3、4、5、6、7、8、9、10、11）均包括预放大级与动态比较级；所述预放大级为一运算放大器；所述动态比较级为一动态比较器。