JP2001352070A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＥＳＤサージ耐量を向上できるようにする。
【解決手段】 ＬＤＭＯＳにおいて、ｎ+型ドレイン領
域５を囲むように、ｎ型基板１よりも高濃度に形成さ
れ、ｎ+型ドレイン領域５に近づくほど高濃度となるｎ
型領域６を配置する。さらに、ｎ+型ソース領域８に隣
接配置されるｐ+型コンタクト領域９がｎ+型ソース領域
８の下部まで入り込むようにし、ｎ+型ソース領域８、
ｐ型ベース領域７及びｎ型基板１によって形成される寄
生トランジスタがオンし難くなるようにする。
域５を囲むように、ｎ型基板１よりも高濃度に形成さ
れ、ｎ+型ドレイン領域５に近づくほど高濃度となるｎ
型領域６を配置する。さらに、ｎ+型ソース領域８に隣
接配置されるｐ+型コンタクト領域９がｎ+型ソース領域
８の下部まで入り込むようにし、ｎ+型ソース領域８、
ｐ型ベース領域７及びｎ型基板１によって形成される寄
生トランジスタがオンし難くなるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース領域とドレ
イン領域とが半導体基板の横方向に並べられた横型ＭＯ
ＳＦＥＴ（ＬＤＭＯＳ）に関する。
イン領域とが半導体基板の横方向に並べられた横型ＭＯ
ＳＦＥＴ（ＬＤＭＯＳ）に関する。
【０００２】
【従来の技術】一般的にパワー素子は数万〜数十万の小
さなＬＤＭＯＳが並列に接続された構成となっており、
これらのＬＤＭＯＳを同時に動作させることで、出力を
得ている。
さなＬＤＭＯＳが並列に接続された構成となっており、
これらのＬＤＭＯＳを同時に動作させることで、出力を
得ている。
【０００３】しかしながら、ＥＳＤ（エレクトロ スタ
ティック ディスチャージ；静電気）サージのように瞬
間的に大電流が流れようとする場合、すべてのＬＤＭＯ
Ｓが均一の電流を流すわけではないため、一部のＬＤＭ
ＯＳに局所的に大電流が流れ、素子破壊が生じたり、素
子に接続された配線が溶断されたりするという問題があ
る。
ティック ディスチャージ；静電気）サージのように瞬
間的に大電流が流れようとする場合、すべてのＬＤＭＯ
Ｓが均一の電流を流すわけではないため、一部のＬＤＭ
ＯＳに局所的に大電流が流れ、素子破壊が生じたり、素
子に接続された配線が溶断されたりするという問題があ
る。
【０００４】このため、ＥＳＤサージ耐量の向上が要望
され、特に、自動車用の応用分野では１０ｋＶ／ｍｍ2
程度という高いＥＳＤサージ耐量が要望されている。こ
のＥＳＤサージ耐量を向上するため、従来ではＩＣチッ
プの外部にコンデンサ等の外付け素子を付加する方法を
採用しているが、このような方法ではコストアップが避
けられない。
され、特に、自動車用の応用分野では１０ｋＶ／ｍｍ2
程度という高いＥＳＤサージ耐量が要望されている。こ
のＥＳＤサージ耐量を向上するため、従来ではＩＣチッ
プの外部にコンデンサ等の外付け素子を付加する方法を
採用しているが、このような方法ではコストアップが避
けられない。
【０００５】
【発明が解決しようとする課題】本発明は上記点に鑑み
て、ＥＳＤサージ耐量を向上できる半導体装置を提供す
ることを目的とする。
て、ＥＳＤサージ耐量を向上できる半導体装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するべ
く、本発明者らは以下の検討を行った。
く、本発明者らは以下の検討を行った。
【０００７】ＥＳＤサージ時の電流の不均一は、例え
ば、チップ上の電極抵抗のバラツキ等が要因となって発
生する。すなわち、ワイヤボンド部から近いほど配線抵
抗が小さく電流が流れ易くなるのに対して、遠いほど配
線抵抗が大きく電流が流れ難くなるため、電流の不均一
を発生させるのである。
ば、チップ上の電極抵抗のバラツキ等が要因となって発
生する。すなわち、ワイヤボンド部から近いほど配線抵
抗が小さく電流が流れ易くなるのに対して、遠いほど配
線抵抗が大きく電流が流れ難くなるため、電流の不均一
を発生させるのである。
【０００８】このような要因を考慮に入れ、図１３に示
すＥＳＤサージ発生回路５０ａを３セルのＬＤＭＯＳ５
１ａ、５１ｂ、５１ｃが備えられたＬＤＭＯＳチップ５
０ｂに接続した回路、すなわち、高電圧発生回路に３セ
ルのＬＤＭＯＳ５１ａ〜５１ｃを接続し、各ＬＤＭＯＳ
５１ａ〜５１ｃのドレイン端子間に、ワイヤボンド部か
らの距離に応じた配線抵抗に相当する抵抗５２、５３を
配置した回路を想定した。
すＥＳＤサージ発生回路５０ａを３セルのＬＤＭＯＳ５
１ａ、５１ｂ、５１ｃが備えられたＬＤＭＯＳチップ５
０ｂに接続した回路、すなわち、高電圧発生回路に３セ
ルのＬＤＭＯＳ５１ａ〜５１ｃを接続し、各ＬＤＭＯＳ
５１ａ〜５１ｃのドレイン端子間に、ワイヤボンド部か
らの距離に応じた配線抵抗に相当する抵抗５２、５３を
配置した回路を想定した。
【０００９】このサージ発生回路５０ａでは、スイッチ
５４をオンさせると、高圧電源５５から電力が供給さ
れ、コンデンサ５６が充電される。そして、スイッチ５
４をオフした後、スイッチ５７をオンさせると、３セル
のＬＤＭＯＳ５１ａ〜５１ｃそれぞれに電流が流れる。
このとき、回路内にＬ負荷５８が含まれているため、３
セルのＬＤＭＯＳ５１ａ〜５１ｃに大電流が流れること
になる。
５４をオンさせると、高圧電源５５から電力が供給さ
れ、コンデンサ５６が充電される。そして、スイッチ５
４をオフした後、スイッチ５７をオンさせると、３セル
のＬＤＭＯＳ５１ａ〜５１ｃそれぞれに電流が流れる。
このとき、回路内にＬ負荷５８が含まれているため、３
セルのＬＤＭＯＳ５１ａ〜５１ｃに大電流が流れること
になる。
【００１０】そして、このような回路を用いてシミュレ
ーション解析を行ったところ、各ＭＯＳＦＥＴ５１ａ〜
５１ｃのドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ３、及び各
ＭＯＳＦＥＴ５１ａ〜５１ｃのドレイン電圧Ｖｄ１、Ｖ
ｄ２、Ｖｄ３は、図１４のように表された。
ーション解析を行ったところ、各ＭＯＳＦＥＴ５１ａ〜
５１ｃのドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ３、及び各
ＭＯＳＦＥＴ５１ａ〜５１ｃのドレイン電圧Ｖｄ１、Ｖ
ｄ２、Ｖｄ３は、図１４のように表された。
【００１１】この図から判るように、電流集中が開始し
たときから、電源供給ラインに直接接続されたＬＤＭＯ
Ｓ５１ａに流れるドレイン電流Ｉｄ１が急激に増大して
いるのに対し、抵抗５２、５３を介して電源供給ライン
に接続されたＬＤＭＯＳ５１ｂ、５１ｃに流れるドレイ
ン電流Ｉｄ２、Ｉｄ３は減少している。
たときから、電源供給ラインに直接接続されたＬＤＭＯ
Ｓ５１ａに流れるドレイン電流Ｉｄ１が急激に増大して
いるのに対し、抵抗５２、５３を介して電源供給ライン
に接続されたＬＤＭＯＳ５１ｂ、５１ｃに流れるドレイ
ン電流Ｉｄ２、Ｉｄ３は減少している。
【００１２】これは、図１５に示すように、ＬＤＭＯＳ
の電流電圧特性が負性抵抗特性を有しており、電流集中
開始時点において、図の上向き矢印で示すように電流の
大きなＬＤＭＯＳ５１ａが負性抵抗領域に入り正帰還が
かかってドレイン電圧を低下させる反面、図の下向き矢
印で示すようにＬＤＭＯＳ５１ｂ、５１ｃが負性抵抗領
域に入っていないためドレイン電圧の低下に伴ってドレ
イン電流を低下させるからである。
の電流電圧特性が負性抵抗特性を有しており、電流集中
開始時点において、図の上向き矢印で示すように電流の
大きなＬＤＭＯＳ５１ａが負性抵抗領域に入り正帰還が
かかってドレイン電圧を低下させる反面、図の下向き矢
印で示すようにＬＤＭＯＳ５１ｂ、５１ｃが負性抵抗領
域に入っていないためドレイン電圧の低下に伴ってドレ
イン電流を低下させるからである。
【００１３】この負性抵抗特性は、ＰＮジャンクション
に形成される空乏層幅が変わらないのにも関わらず、ド
レイン電流を増大させようとし、ソース−ドレイン間電
圧が減少するために発生する。すなわち、ソース−ドレ
イン間電圧はソース−ドレイン間における電界強度の積
分値に相当するが、ドレイン電流が大電流になる時には
電界強度が低下するため、ソース−ドレイン間電圧が減
少し、負性抵抗特性となる。シミュレーションにより、
ドレイン電流が２０Ａの場合と２００Ａの場合とについ
て、電界強度分布の変化を調べたところ、図１６
（ａ）、（ｂ）に示す結果が得られた。また、図１６
（ａ）、（ｂ）のＡ−Ａ′部での電界強度を示すと図１
７のようになった。この結果からも、ドレイン電流が増
大すると、ソース−ドレイン間における電界強度の積分
値（面積）に相当するソース−ドレイン間電圧が減少
し、負性抵抗特性を発生させることが判る。
に形成される空乏層幅が変わらないのにも関わらず、ド
レイン電流を増大させようとし、ソース−ドレイン間電
圧が減少するために発生する。すなわち、ソース−ドレ
イン間電圧はソース−ドレイン間における電界強度の積
分値に相当するが、ドレイン電流が大電流になる時には
電界強度が低下するため、ソース−ドレイン間電圧が減
少し、負性抵抗特性となる。シミュレーションにより、
ドレイン電流が２０Ａの場合と２００Ａの場合とについ
て、電界強度分布の変化を調べたところ、図１６
（ａ）、（ｂ）に示す結果が得られた。また、図１６
（ａ）、（ｂ）のＡ−Ａ′部での電界強度を示すと図１
７のようになった。この結果からも、ドレイン電流が増
大すると、ソース−ドレイン間における電界強度の積分
値（面積）に相当するソース−ドレイン間電圧が減少
し、負性抵抗特性を発生させることが判る。
【００１４】このようにＬＤＭＯＳの電流電圧特性が図
７に示す負性抵抗特性を有していることから、ＬＤＭＯ
Ｓ５１ａに関しては抵抗が負の状態にあるので、電流が
流れるほど電圧が小さくなり、ますます電流が流れるよ
うになるのに対し、負性抵抗に入っていないＬＤＭＯＳ
５１ｂ、５１ｃに関しては抵抗が正の状態にあるので、
電流が減少する。
７に示す負性抵抗特性を有していることから、ＬＤＭＯ
Ｓ５１ａに関しては抵抗が負の状態にあるので、電流が
流れるほど電圧が小さくなり、ますます電流が流れるよ
うになるのに対し、負性抵抗に入っていないＬＤＭＯＳ
５１ｂ、５１ｃに関しては抵抗が正の状態にあるので、
電流が減少する。
【００１５】このため、ＬＤＭＯＳ５１ａに電流集中が
生じ、ＬＤＭＯＳ５１ａが素子破壊されたり、ＬＤＭＯ
Ｓ５１ａが接続される配線が溶断されたりするのであ
る。
生じ、ＬＤＭＯＳ５１ａが素子破壊されたり、ＬＤＭＯ
Ｓ５１ａが接続される配線が溶断されたりするのであ
る。
【００１６】そこで、本発明者らは、上記負性抵抗特性
を改善すれば、局所的な電流集中を防止でき、ＥＳＤサ
ージ耐量の向上が図れると考え、負性抵抗特性改善につ
いての検討を行った。
を改善すれば、局所的な電流集中を防止でき、ＥＳＤサ
ージ耐量の向上が図れると考え、負性抵抗特性改善につ
いての検討を行った。
【００１７】上述したように、負性抵抗特性は、ＰＮジ
ャンクションに形成される空乏層幅が変わらないのにも
関わらず、ドレイン電流を増大させようとするために発
生する。従って、ＰＮジャンクションに形成される空乏
層幅が稼げる構造、つまりドレイン領域近傍において空
乏層が延びにくくなる構造とすることにより、負性抵抗
特性を改善できると考えられる。
ャンクションに形成される空乏層幅が変わらないのにも
関わらず、ドレイン電流を増大させようとするために発
生する。従って、ＰＮジャンクションに形成される空乏
層幅が稼げる構造、つまりドレイン領域近傍において空
乏層が延びにくくなる構造とすることにより、負性抵抗
特性を改善できると考えられる。
【００１８】そして、試行錯誤の結果、上記条件を満た
す構造として図１８に示すＬＤＭＯＳを考え出すに至っ
た。
す構造として図１８に示すＬＤＭＯＳを考え出すに至っ
た。
【００１９】このＬＤＭＯＳは、ドレイン領域がｎ型領
域６で囲まれた構成となっており、ドレイン領域５を中
心として、ドレイン領域５に近づくに連れてｎ型領域６
のｎ型不純物濃度が濃くなる構造となっている。
域６で囲まれた構成となっており、ドレイン領域５を中
心として、ドレイン領域５に近づくに連れてｎ型領域６
のｎ型不純物濃度が濃くなる構造となっている。
【００２０】このような構造のＬＤＭＯＳについて、ｎ
型領域６の濃度、具体的にはｎ型領域６の表面部におけ
る不純物濃度（以下、表面濃度という）を変化させ、負
性抵抗特性がどのように変化するかをシミュレーション
解析により調べた。その結果を図１９に示す。但し、こ
のシミュレーションでは、ｎ型領域６の表面濃度を図２
０の斜線部で示す範囲内、具体的にはｎ型領域６を設け
ていない場合と同等の表面濃度から表面濃度が２×１０
17ｃｍ-3程度までの範囲内で変化させ、基板表面から２
μｍの深さのところが表面濃度の１／１０の濃度となる
ような拡散条件として上記解析を行っている。
型領域６の濃度、具体的にはｎ型領域６の表面部におけ
る不純物濃度（以下、表面濃度という）を変化させ、負
性抵抗特性がどのように変化するかをシミュレーション
解析により調べた。その結果を図１９に示す。但し、こ
のシミュレーションでは、ｎ型領域６の表面濃度を図２
０の斜線部で示す範囲内、具体的にはｎ型領域６を設け
ていない場合と同等の表面濃度から表面濃度が２×１０
17ｃｍ-3程度までの範囲内で変化させ、基板表面から２
μｍの深さのところが表面濃度の１／１０の濃度となる
ような拡散条件として上記解析を行っている。
【００２１】この結果を見てみると、負性抵抗特性に２
つの変曲点１、２が存在していることが分かる。これら
２つの変曲点１、２の一方は、ソース領域８とベース領
域７及びドリフト領域（ｎ型基板１）によって形成され
る寄生トランジスタがオンしてしまうために生じている
と考えられ、他方は高電界領域の広がりがドレイン領域
５に達するために生じていると考えられる。
つの変曲点１、２が存在していることが分かる。これら
２つの変曲点１、２の一方は、ソース領域８とベース領
域７及びドリフト領域（ｎ型基板１）によって形成され
る寄生トランジスタがオンしてしまうために生じている
と考えられ、他方は高電界領域の広がりがドレイン領域
５に達するために生じていると考えられる。
【００２２】そこで、２つの変曲点１、２の要因を分析
するため、図２１に示すように、図１８に示したＬＤＭ
ＯＳのソース領域８を削除してダイオード構造とし、こ
のダイオード構造の負性抵抗特性を調べたところ、図２
２に示す結果が得られた。
するため、図２１に示すように、図１８に示したＬＤＭ
ＯＳのソース領域８を削除してダイオード構造とし、こ
のダイオード構造の負性抵抗特性を調べたところ、図２
２に示す結果が得られた。
【００２３】この結果から明らかなように、ダイオード
構造においては負性抵抗特性の変曲点２しか存在してい
ない。このことから、２つの変曲点１、２のうち変曲点
１が寄生トランジスタに起因して発生していたことが判
る。
構造においては負性抵抗特性の変曲点２しか存在してい
ない。このことから、２つの変曲点１、２のうち変曲点
１が寄生トランジスタに起因して発生していたことが判
る。
【００２４】そして、残る一方の変曲点２の変化を見て
みると、ｎ型領域の表面濃度が濃くなるほど変曲点２が
上昇していることが判る。すなわち、表面濃度を濃くす
るほど負性抵抗領域に入る電流値が増加し、負性抵抗領
域に入りにくくなるようにできるのである。
みると、ｎ型領域の表面濃度が濃くなるほど変曲点２が
上昇していることが判る。すなわち、表面濃度を濃くす
るほど負性抵抗領域に入る電流値が増加し、負性抵抗領
域に入りにくくなるようにできるのである。
【００２５】従って、ｎ型領域６の表面濃度を濃くする
ことにより、一部のＬＤＭＯＳが負性抵抗領域に入り局
所的に高電流が流れてしまうことを防止でき、ＥＳＤサ
ージ耐量を向上することが可能となる。
ことにより、一部のＬＤＭＯＳが負性抵抗領域に入り局
所的に高電流が流れてしまうことを防止でき、ＥＳＤサ
ージ耐量を向上することが可能となる。
【００２６】一方、残る一方の変曲点１は、高電界領域
の広がりがドレイン領域５に達するために生じていると
考えられる。この高電界領域の広がり方について調べる
ため、図２３（ａ）に示すように、ｎ型領域６の表面濃
度を所定値（ここでは、５×１０16ｃｍ-3）とし、ドレ
イン電流値を変化させて電界強度分布を調べた。その結
果、図２３（ｂ）に示す結果が得られた。なお、図２３
（ｂ）の電界強度分布の横軸は、図２３（ｃ）に示すダ
イオード構造の横方向に相当する。
の広がりがドレイン領域５に達するために生じていると
考えられる。この高電界領域の広がり方について調べる
ため、図２３（ａ）に示すように、ｎ型領域６の表面濃
度を所定値（ここでは、５×１０16ｃｍ-3）とし、ドレ
イン電流値を変化させて電界強度分布を調べた。その結
果、図２３（ｂ）に示す結果が得られた。なお、図２３
（ｂ）の電界強度分布の横軸は、図２３（ｃ）に示すダ
イオード構造の横方向に相当する。
【００２７】この図から判るように、高電界領域はドレ
イン電流が増加するに連れて広がりを増す。このため、
ＥＳＤサージ時に発生しうるドレイン電流を見込んで、
ドレイン電流がＥＳＤサージ時と同等若しくはそれより
大きくなる際（例えば、２００Ａ）に高電界領域がドレ
イン領域に達するようにすれば、ＥＳＤサージ時におい
ても一部のＬＤＭＯＳが負性抵抗領域に入ることを防止
できる。
イン電流が増加するに連れて広がりを増す。このため、
ＥＳＤサージ時に発生しうるドレイン電流を見込んで、
ドレイン電流がＥＳＤサージ時と同等若しくはそれより
大きくなる際（例えば、２００Ａ）に高電界領域がドレ
イン領域に達するようにすれば、ＥＳＤサージ時におい
ても一部のＬＤＭＯＳが負性抵抗領域に入ることを防止
できる。
【００２８】以上説明したように、ｎ型領域の表面濃度
が濃くなるようにすることで、ＬＤＭＯＳが負性抵抗領
域に入るときの電流値を増加させることができ、さら
に、ドレイン電流がＥＳＤサージ時と同等若しくはそれ
より大きくなる際に高電界領域がドレイン領域に達する
ようにｎ型領域の表面濃度を設定すれば、よりＬＤＭＯ
Ｓが負性抵抗領域に入ることを防止できる。
が濃くなるようにすることで、ＬＤＭＯＳが負性抵抗領
域に入るときの電流値を増加させることができ、さら
に、ドレイン電流がＥＳＤサージ時と同等若しくはそれ
より大きくなる際に高電界領域がドレイン領域に達する
ようにｎ型領域の表面濃度を設定すれば、よりＬＤＭＯ
Ｓが負性抵抗領域に入ることを防止できる。
【００２９】そして、さらに、寄生トランジスタがオン
し難い構造のＬＤＭＯＳとすれば、寄生トランジスタに
起因して発生する変曲点１も改善することができ、より
ＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
し難い構造のＬＤＭＯＳとすれば、寄生トランジスタに
起因して発生する変曲点１も改善することができ、より
ＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
【００３０】そこで、請求項１に記載の発明では、第１
導電型の半導体層（１）を有した基板と、半導体層の表
層部に形成された第２導電型のベース領域（７）と、ベ
ース領域の表層部に形成された第１導電型のソース領域
（８）と、半導体層の表層部において、ベース領域から
離間するように配置された第１導電型のドレイン領域
（５）と、ソース領域とドレイン領域との間に位置する
ベース領域をチャネル領域とし、該チャネル領域上に形
成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形
成されたゲート電極（１１）と、ソース領域に接続され
たソース電極（１３）と、ドレイン領域に接続されたド
レイン電極（１４）とを備えてなり、さらに、半導体層
の表層部には、ドレイン領域とベース領域との間に配置
された第１導電型領域（６）が備えられ、第１導電型領
域は、半導体層よりも高濃度で形成され、ドレイン領域
に近づくほど高濃度となるように構成されていることを
特徴としている。
導電型の半導体層（１）を有した基板と、半導体層の表
層部に形成された第２導電型のベース領域（７）と、ベ
ース領域の表層部に形成された第１導電型のソース領域
（８）と、半導体層の表層部において、ベース領域から
離間するように配置された第１導電型のドレイン領域
（５）と、ソース領域とドレイン領域との間に位置する
ベース領域をチャネル領域とし、該チャネル領域上に形
成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形
成されたゲート電極（１１）と、ソース領域に接続され
たソース電極（１３）と、ドレイン領域に接続されたド
レイン電極（１４）とを備えてなり、さらに、半導体層
の表層部には、ドレイン領域とベース領域との間に配置
された第１導電型領域（６）が備えられ、第１導電型領
域は、半導体層よりも高濃度で形成され、ドレイン領域
に近づくほど高濃度となるように構成されていることを
特徴としている。
【００３１】このように、ドレイン領域とベース領域と
の間に、半導体層よりも高濃度で形成され、ドレイン領
域に近づくほど高濃度となる第１導電型領域を配置すれ
ば、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増
加させることができ、ＥＳＤサージ耐量を向上させるこ
とができる。
の間に、半導体層よりも高濃度で形成され、ドレイン領
域に近づくほど高濃度となる第１導電型領域を配置すれ
ば、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増
加させることができ、ＥＳＤサージ耐量を向上させるこ
とができる。
【００３２】例えば、請求項２に示すように、ドレイン
領域を囲むように第１導電型領域（６）を形成すればよ
い。
領域を囲むように第１導電型領域（６）を形成すればよ
い。
【００３３】具体的には、請求項３に示すように、第１
導電型領域の表面部分のうちドレイン領域近傍における
不純物濃度が５×１０16〜２×１０17ｃｍ-3程度になっ
ているのが好ましい。
導電型領域の表面部分のうちドレイン領域近傍における
不純物濃度が５×１０16〜２×１０17ｃｍ-3程度になっ
ているのが好ましい。
【００３４】なお、第１導電型領域とベース領域とが接
触していても良いが、請求項４に示すように第１導電型
領域とベース領域の間に第１導電型領域よりも低濃度と
された領域が存在していても良い。この場合、請求項５
に示すように第１導電型領域よりも低濃度とされた領域
の不純物濃度は１×１０15〜１×１０16ｃｍ-3となる。
触していても良いが、請求項４に示すように第１導電型
領域とベース領域の間に第１導電型領域よりも低濃度と
された領域が存在していても良い。この場合、請求項５
に示すように第１導電型領域よりも低濃度とされた領域
の不純物濃度は１×１０15〜１×１０16ｃｍ-3となる。
【００３５】請求項６又は１０に記載の発明において
は、ソース領域の下部に接するように第２導電型領域
（９）が備えられており、該第２導電型領域はベース領
域よりも高濃度に構成されていることを特徴としてい
る。
は、ソース領域の下部に接するように第２導電型領域
（９）が備えられており、該第２導電型領域はベース領
域よりも高濃度に構成されていることを特徴としてい
る。
【００３６】このような構成の第２導電型領域を備える
ことにより、寄生トランジスタがオンし難くなるように
できる。これにより、よりＬＤＭＯＳが負性抵抗領域に
入ることを防止でき、さらにＥＳＤサージ耐量を向上さ
せることができる。
ことにより、寄生トランジスタがオンし難くなるように
できる。これにより、よりＬＤＭＯＳが負性抵抗領域に
入ることを防止でき、さらにＥＳＤサージ耐量を向上さ
せることができる。
【００３７】この場合、請求項５に示すように、チャネ
ル領域を避けるように第２導電型領域を配置するのが好
ましい。
ル領域を避けるように第２導電型領域を配置するのが好
ましい。
【００３８】請求項８又は１１に記載の発明において
は、ベース領域の表層部には、ソース領域に隣接配置さ
れ、ソース領域と共にソース電極に接続される第２導電
型のコンタクト領域（９）が備えられており、コンタク
ト領域は、ベース領域よりも高濃度で形成され、かつ、
ソース領域の下部まで入り込むように構成されているこ
とを特徴としている。このように、請求項６に示した第
２導電型領域をベースコンタクト用のコンタクト領域で
構成することも可能である。
は、ベース領域の表層部には、ソース領域に隣接配置さ
れ、ソース領域と共にソース電極に接続される第２導電
型のコンタクト領域（９）が備えられており、コンタク
ト領域は、ベース領域よりも高濃度で形成され、かつ、
ソース領域の下部まで入り込むように構成されているこ
とを特徴としている。このように、請求項６に示した第
２導電型領域をベースコンタクト用のコンタクト領域で
構成することも可能である。
【００３９】請求項１２に記載の発明においては、第１
導電型の半導体層（１）を有した基板のうち、半導体層
の表層部に第１導電型領域（６）を形成する工程と、第
１導電型領域を含む半導体層の上に、第１導電型領域上
の一部と半導体層上の一部において部分的に開口するＬ
ＯＣＯＳ酸化膜（４）を形成する工程と、半導体層のう
ちＬＯＣＯＳ酸化膜（４）が開口した部分にゲート絶縁
膜（１０）を形成する工程と、ＬＯＣＯＳ酸化膜上を含
み、ゲート絶縁膜上にゲート電極（１１）を形成する工
程と、ゲート電極をマスクとして、半導体層の表層部に
第２導電型のベース領域（７）を形成する工程と、ベー
ス領域内に、ベース領域よりも高濃度の第２導電型のコ
ンタクト領域（９）を形成する工程と、ベース領域内
に、第１導電型のソース領域（８）を形成すると共に、
第１導電型領域内に、該第１導電型領域よりも高濃度な
第１導電型のドレイン領域（５）を形成する工程と、ゲ
ート電極上を含み、基板の上部に層間絶縁膜（１２）を
形成する工程と、層間絶縁膜を介して、ソース領域およ
びコンタクト領域に電気的に接続されるソース電極（１
３）を形成すると共に、ドレイン領域に電気的に接続さ
れるドレイン電極（１４）を形成する工程と、を含んで
いることを特徴としている。このような工程により、請
求項８や請求項９に示す半導体装置を製造することがで
きる。
導電型の半導体層（１）を有した基板のうち、半導体層
の表層部に第１導電型領域（６）を形成する工程と、第
１導電型領域を含む半導体層の上に、第１導電型領域上
の一部と半導体層上の一部において部分的に開口するＬ
ＯＣＯＳ酸化膜（４）を形成する工程と、半導体層のう
ちＬＯＣＯＳ酸化膜（４）が開口した部分にゲート絶縁
膜（１０）を形成する工程と、ＬＯＣＯＳ酸化膜上を含
み、ゲート絶縁膜上にゲート電極（１１）を形成する工
程と、ゲート電極をマスクとして、半導体層の表層部に
第２導電型のベース領域（７）を形成する工程と、ベー
ス領域内に、ベース領域よりも高濃度の第２導電型のコ
ンタクト領域（９）を形成する工程と、ベース領域内
に、第１導電型のソース領域（８）を形成すると共に、
第１導電型領域内に、該第１導電型領域よりも高濃度な
第１導電型のドレイン領域（５）を形成する工程と、ゲ
ート電極上を含み、基板の上部に層間絶縁膜（１２）を
形成する工程と、層間絶縁膜を介して、ソース領域およ
びコンタクト領域に電気的に接続されるソース電極（１
３）を形成すると共に、ドレイン領域に電気的に接続さ
れるドレイン電極（１４）を形成する工程と、を含んで
いることを特徴としている。このような工程により、請
求項８や請求項９に示す半導体装置を製造することがで
きる。
【００４０】請求項１３に記載の発明では、第１導電型
領域を形成する工程を第１導電型不純物のイオン注入に
よって行い、該第１導電型不純物のドーズ量を１×１０
14ｃｍ-2以下に設定することを特徴としている。このよ
うなドーズ量とすることで、第１導電型領域の濃度をサ
ステイン特性が確実に正になる程度にすることができ
る。
領域を形成する工程を第１導電型不純物のイオン注入に
よって行い、該第１導電型不純物のドーズ量を１×１０
14ｃｍ-2以下に設定することを特徴としている。このよ
うなドーズ量とすることで、第１導電型領域の濃度をサ
ステイン特性が確実に正になる程度にすることができ
る。
【００４１】請求項１４に記載の発明では、第１導電型
不純物のドーズ量を２×１０13ｃｍ -2以上に設定するこ
とを特徴としている。このようなドーズ量とすること
で、第１導電型領域の濃度を第１導電型領域内で広がる
空乏層がドレイン領域に達してしまわない程度にでき
る。
不純物のドーズ量を２×１０13ｃｍ -2以上に設定するこ
とを特徴としている。このようなドーズ量とすること
で、第１導電型領域の濃度を第１導電型領域内で広がる
空乏層がドレイン領域に達してしまわない程度にでき
る。
【００４２】請求項１５に記載の発明では、第１導電型
領域の深さを２〜４μｍとすることを特徴としている。
このように、第１導電型領域を２μｍ以上とすること
で、ＬＯＣＯＳ酸化膜への不純物の吸い上げによるＬＯ
ＣＯＳ酸化膜界面の不安定を防止できる。また、第１導
電型領域を４μｍ以下とすることで、ソース・ドレイン
間隔の増大によるオン抵抗の増大を防止できる。
領域の深さを２〜４μｍとすることを特徴としている。
このように、第１導電型領域を２μｍ以上とすること
で、ＬＯＣＯＳ酸化膜への不純物の吸い上げによるＬＯ
ＣＯＳ酸化膜界面の不安定を防止できる。また、第１導
電型領域を４μｍ以下とすることで、ソース・ドレイン
間隔の増大によるオン抵抗の増大を防止できる。
【００４３】請求項１６に記載の発明では、ＬＯＣＯＳ
酸化膜を形成する工程よりも前に、第１導電型領域を形
成する工程を行うことを特徴としている。このように、
ＬＯＣＯＳ酸化膜形成を第１導電型領域の形成後に行う
ことで、ＬＯＣＯＳ酸化膜形成時の熱も第１導電型領域
の拡散に利用することができる。
酸化膜を形成する工程よりも前に、第１導電型領域を形
成する工程を行うことを特徴としている。このように、
ＬＯＣＯＳ酸化膜形成を第１導電型領域の形成後に行う
ことで、ＬＯＣＯＳ酸化膜形成時の熱も第１導電型領域
の拡散に利用することができる。
【００４４】請求項１７に記載の発明では、ベース領域
を形成する工程よりも後に、コンタクト領域を形成する
工程を行うことを特徴としている。このようにすること
で、ベース領域の形成時の熱によって、コンタクト領域
が拡散し過ぎることを防止することができる。なお、こ
のコンタクト領域を形成する工程では、例えば請求項１
８に示されるように、第２導電型不純物のドーズ量が２
×１０15ｃｍ-2以上に設定される。また、請求項２０に
示されるように、例えばコンタクト領域の深さが１μｍ
以下に設定される。
を形成する工程よりも後に、コンタクト領域を形成する
工程を行うことを特徴としている。このようにすること
で、ベース領域の形成時の熱によって、コンタクト領域
が拡散し過ぎることを防止することができる。なお、こ
のコンタクト領域を形成する工程では、例えば請求項１
８に示されるように、第２導電型不純物のドーズ量が２
×１０15ｃｍ-2以上に設定される。また、請求項２０に
示されるように、例えばコンタクト領域の深さが１μｍ
以下に設定される。
【００４５】請求項１９に記載の発明では、コンタクト
領域を形成する工程を高加速度イオン注入によって行う
ことを特徴としている。このようにすれば、半導体層の
表面よりも深い位置にコンタクト領域が形成され、第１
導電型領域の濃度を高くしてもチャネル部分の濃度を低
く抑えることができるという効果が得られる。
領域を形成する工程を高加速度イオン注入によって行う
ことを特徴としている。このようにすれば、半導体層の
表面よりも深い位置にコンタクト領域が形成され、第１
導電型領域の濃度を高くしてもチャネル部分の濃度を低
く抑えることができるという効果が得られる。
【００４６】請求項２１に記載の発明では、基板の半導
体層にＣＭＯＳを形成する場合において、ＣＭＯＳの隣
接し合うセル間に配置される第１導電型のウェル領域の
形成工程と、第１導電型領域の形成工程とを共用するこ
とを特徴としている。このように、ＣＭＯＳの形成工程
と共用することで、製造工程の簡略化を図ることができ
る。
体層にＣＭＯＳを形成する場合において、ＣＭＯＳの隣
接し合うセル間に配置される第１導電型のウェル領域の
形成工程と、第１導電型領域の形成工程とを共用するこ
とを特徴としている。このように、ＣＭＯＳの形成工程
と共用することで、製造工程の簡略化を図ることができ
る。
【００４７】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００４８】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用したＬＤＭＯＳの断面構造を示す。
以下、図１に基づいて本実施形態におけるＬＤＭＯＳの
構成について説明する。
の一実施形態を適用したＬＤＭＯＳの断面構造を示す。
以下、図１に基づいて本実施形態におけるＬＤＭＯＳの
構成について説明する。
【００４９】ＬＤＭＯＳは、シリコンからなるｎ型基板
（半導体層）１とｐ型基板２とがシリコン酸化膜からな
る絶縁膜３を介して貼り合わされたＳＯＩ基板上に形成
されている。
（半導体層）１とｐ型基板２とがシリコン酸化膜からな
る絶縁膜３を介して貼り合わされたＳＯＩ基板上に形成
されている。
【００５０】ｎ型基板１は不純物濃度が１×１０15〜１
×１０16ｃｍ-3程度で構成されており、ｎ型基板１の表
面には絶縁膜４が形成されている。ｎ型基板１の表層部
には、この絶縁膜４と接するように、高濃度とされたｎ
+型ドレイン領域５が形成されている。そして、このｎ+
型ドレイン領域５を囲むようにｎ型領域６が形成されて
いる。このｎ型領域６は絶縁膜４の下部にまで入り込ん
でおり、ｎ+型ドレイン領域５を中心としてｎ+型ドレイ
ン領域５に近づくほど濃度が濃くなるように構成されて
いる。
×１０16ｃｍ-3程度で構成されており、ｎ型基板１の表
面には絶縁膜４が形成されている。ｎ型基板１の表層部
には、この絶縁膜４と接するように、高濃度とされたｎ
+型ドレイン領域５が形成されている。そして、このｎ+
型ドレイン領域５を囲むようにｎ型領域６が形成されて
いる。このｎ型領域６は絶縁膜４の下部にまで入り込ん
でおり、ｎ+型ドレイン領域５を中心としてｎ+型ドレイ
ン領域５に近づくほど濃度が濃くなるように構成されて
いる。
【００５１】また、ｎ型基板１の表層部には、ｐ型ベー
ス領域７が形成されている。このｐ型領域は、絶縁膜の
端部近傍で終端している。なお、ｐ型ベース領域７は部
分的に深さが深くされており、この深くされた領域がデ
ィープベース層として働くようになっている。
ス領域７が形成されている。このｐ型領域は、絶縁膜の
端部近傍で終端している。なお、ｐ型ベース領域７は部
分的に深さが深くされており、この深くされた領域がデ
ィープベース層として働くようになっている。
【００５２】このｐ型ベース領域７の表層部には、絶縁
膜４から離間するようにｎ+型ソース領域８が形成され
ている。さらに、ｐ型ベース領域７の表層部には、ｎ+
型ソース領域８と接するようにｐ+型コンタクト領域９
が形成されている。このｐ+型コンタクト領域９は、ｎ+
型ソース領域８を挟んでｎ+型ドレイン領域５の反対側
に配置され、ｎ+型ソース領域８の下層部にまで入り込
んだ構成となっている。
膜４から離間するようにｎ+型ソース領域８が形成され
ている。さらに、ｐ型ベース領域７の表層部には、ｎ+
型ソース領域８と接するようにｐ+型コンタクト領域９
が形成されている。このｐ+型コンタクト領域９は、ｎ+
型ソース領域８を挟んでｎ+型ドレイン領域５の反対側
に配置され、ｎ+型ソース領域８の下層部にまで入り込
んだ構成となっている。
【００５３】ｎ+型ソース領域８とｎ+型ドレイン領域５
（絶縁膜）の間に挟まれたｐ型ベース領域７の表面上に
はゲート絶縁膜１０が配置されており、このゲート絶縁
膜１０上にゲート電極１１が備えられている。このよう
な構成により、ゲート電極１１の下部に位置するｐ+型
ベース領域７の表層部をチャネル領域にすると共に、ｎ
型基板１をｎ型ドリフト領域として、ＭＯＳ動作を行う
ようになっている。
（絶縁膜）の間に挟まれたｐ型ベース領域７の表面上に
はゲート絶縁膜１０が配置されており、このゲート絶縁
膜１０上にゲート電極１１が備えられている。このよう
な構成により、ゲート電極１１の下部に位置するｐ+型
ベース領域７の表層部をチャネル領域にすると共に、ｎ
型基板１をｎ型ドリフト領域として、ＭＯＳ動作を行う
ようになっている。
【００５４】また、ゲート電極１１を覆うように層間絶
縁膜１２が配置され、この層間絶縁膜１２上にソース電
極１３及びドレイン電極１４がパターニングされてい
る。そして、層間絶縁膜１２に形成されたコンタクトホ
ールを介して、ソース電極１３はｎ+型ソース領域８及
びｐ+型コンタクト領域９と接続され、ドレイン電極１
４はｎ+型ドレイン領域５と接続されている。
縁膜１２が配置され、この層間絶縁膜１２上にソース電
極１３及びドレイン電極１４がパターニングされてい
る。そして、層間絶縁膜１２に形成されたコンタクトホ
ールを介して、ソース電極１３はｎ+型ソース領域８及
びｐ+型コンタクト領域９と接続され、ドレイン電極１
４はｎ+型ドレイン領域５と接続されている。
【００５５】なお、図示しないが、ソース電極１３及び
ドレイン電極１４等を覆うように、ＳＯＩ基板表面は保
護膜等で覆われている。
ドレイン電極１４等を覆うように、ＳＯＩ基板表面は保
護膜等で覆われている。
【００５６】続いて、図２に、図１のＡ−Ａ′部分にお
ける濃度プロファイルを示し、ＬＤＭＯＳの各構成要素
の濃度関係について説明する。
ける濃度プロファイルを示し、ＬＤＭＯＳの各構成要素
の濃度関係について説明する。
【００５７】図２に示すように、ｎ+型ソース領域８及
びｎ+型ドレイン領域５では、ｎ型不純物濃度が非常に
高くなっている。これに対し、ｎ型領域６では、ｎ+型
ソース領域８やｎ+型ドレイン領域５ほど濃度が高くな
ってはいないが、ｎ型基板１の濃度より高くされ、ｎ+
型ドレイン領域５に近づくに連れて順にｎ型不純物濃度
が高くなるように構成されている。具体的には、ｎ型領
域６のうちｎ+型ドレイン領域５に接する部分における
表面濃度が例えば５×１０16〜２×１０17ｃｍ-3となる
ように、ｎ型領域６に濃度勾配を持たせた構成としてい
る。
びｎ+型ドレイン領域５では、ｎ型不純物濃度が非常に
高くなっている。これに対し、ｎ型領域６では、ｎ+型
ソース領域８やｎ+型ドレイン領域５ほど濃度が高くな
ってはいないが、ｎ型基板１の濃度より高くされ、ｎ+
型ドレイン領域５に近づくに連れて順にｎ型不純物濃度
が高くなるように構成されている。具体的には、ｎ型領
域６のうちｎ+型ドレイン領域５に接する部分における
表面濃度が例えば５×１０16〜２×１０17ｃｍ-3となる
ように、ｎ型領域６に濃度勾配を持たせた構成としてい
る。
【００５８】つまり、本実施形態のＬＤＭＯＳでは、ｎ
+型ドレイン領域５を囲むようにｎ型基板１より高濃度
なｎ型領域６を形成しており、さらに、ドレイン電流が
ＥＳＤサージ時と同等若しくはそれより大きくなる際に
高電界領域がｎ+型ドレイン領域５に達するような構成
としている。
+型ドレイン領域５を囲むようにｎ型基板１より高濃度
なｎ型領域６を形成しており、さらに、ドレイン電流が
ＥＳＤサージ時と同等若しくはそれより大きくなる際に
高電界領域がｎ+型ドレイン領域５に達するような構成
としている。
【００５９】このように、ｎ型基板１より高濃度なｎ型
領域６をｎ+型ドレイン領域５を囲むように形成するこ
とにより、大電流なドレイン電流が流れようとしても高
電界領域が広がり難くなるようにでき、ソース−ドレイ
ン間における電界強度の積分値に相当するソース−ドレ
イン間電圧を高いまま維持することが可能になる。
領域６をｎ+型ドレイン領域５を囲むように形成するこ
とにより、大電流なドレイン電流が流れようとしても高
電界領域が広がり難くなるようにでき、ソース−ドレイ
ン間における電界強度の積分値に相当するソース−ドレ
イン間電圧を高いまま維持することが可能になる。
【００６０】このため、ＥＳＤサージ時に生じる高電界
領域の広がりがｎ+型ドレイン領域５に達するために生
じるソース−ドレイン間電圧の減少を防止することがで
き、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増
加させることができる。これにより、上記した２つの変
曲点の一方を改善することができ、ＥＳＤサージ時にお
いても一部のＬＤＭＯＳが負性抵抗領域に入ることを防
止できる。
領域の広がりがｎ+型ドレイン領域５に達するために生
じるソース−ドレイン間電圧の減少を防止することがで
き、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増
加させることができる。これにより、上記した２つの変
曲点の一方を改善することができ、ＥＳＤサージ時にお
いても一部のＬＤＭＯＳが負性抵抗領域に入ることを防
止できる。
【００６１】さらに、ドレイン電流がＥＳＤサージ時と
同等若しくはそれより大きくなる際に高電界領域がｎ+
型ドレイン領域５に達するようにｎ型領域６の不純物濃
度を調節することにより、ｎ型領域６を濃くし過ぎるこ
となく、ＬＤＭＯＳが負性抵抗領域に入るときの電流値
を増加させることができる。
同等若しくはそれより大きくなる際に高電界領域がｎ+
型ドレイン領域５に達するようにｎ型領域６の不純物濃
度を調節することにより、ｎ型領域６を濃くし過ぎるこ
となく、ＬＤＭＯＳが負性抵抗領域に入るときの電流値
を増加させることができる。
【００６２】一方、本実施形態におけるＬＤＭＯＳで
は、ｐ+型コンタクト領域９がｎ+型ソース領域８の下部
まで入り込むように形成している。より詳しくは、ｐ+
型コンタクト領域９がｎ+型ソース領域８の下部まで入
り込み、かつチャネル領域までは入り込まないようにし
ている。つまり、チャネル領域が形成される際に、ｐ+
型コンタクト領域９による影響が無い程度までｐ+型コ
ンタクト領域９がｎ+型ソース領域８の下部まで入り込
むようにしている。
は、ｐ+型コンタクト領域９がｎ+型ソース領域８の下部
まで入り込むように形成している。より詳しくは、ｐ+
型コンタクト領域９がｎ+型ソース領域８の下部まで入
り込み、かつチャネル領域までは入り込まないようにし
ている。つまり、チャネル領域が形成される際に、ｐ+
型コンタクト領域９による影響が無い程度までｐ+型コ
ンタクト領域９がｎ+型ソース領域８の下部まで入り込
むようにしている。
【００６３】このような構成とすることにより、ｎ+型
ソース領域８とｐ型ベース領域７の間に高濃度なｐ+型
領域が配置されることになり、ｎ+型ソース領域８とｐ
型ベース領域７及びｎ型基板１（ｎ型ドリフト領域）と
によって形成されるＰＮＰ寄生トランジスタがオンし難
くなるようにできる。
ソース領域８とｐ型ベース領域７の間に高濃度なｐ+型
領域が配置されることになり、ｎ+型ソース領域８とｐ
型ベース領域７及びｎ型基板１（ｎ型ドリフト領域）と
によって形成されるＰＮＰ寄生トランジスタがオンし難
くなるようにできる。
【００６４】これにより、寄生トランジスタがオンして
しまわない構造のＬＤＭＯＳとすれば、寄生トランジス
タに起因して発生する変曲点も改善することができ、よ
りＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
しまわない構造のＬＤＭＯＳとすれば、寄生トランジス
タに起因して発生する変曲点も改善することができ、よ
りＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
【００６５】このような構成のＬＤＭＯＳについてブレ
ークダウン時における電流電圧（Ｖｄ−Ｉｄ）特性を調
べたところ、図３に示されるように、ＥＳＤサージ時に
おいて発生しうるドレイン電流Ｉｄの最大値が２００Ａ
以下であると想定すると、この範囲内においてはドレイ
ン電流Ｉｄが高くなっても電圧Ｖｄが低くならない特性
が得られた。すなわち、負性抵抗領域に入る電流値が２
００Ａ程度若しくはそれ以上となる特性が得られた。
ークダウン時における電流電圧（Ｖｄ−Ｉｄ）特性を調
べたところ、図３に示されるように、ＥＳＤサージ時に
おいて発生しうるドレイン電流Ｉｄの最大値が２００Ａ
以下であると想定すると、この範囲内においてはドレイ
ン電流Ｉｄが高くなっても電圧Ｖｄが低くならない特性
が得られた。すなわち、負性抵抗領域に入る電流値が２
００Ａ程度若しくはそれ以上となる特性が得られた。
【００６６】そして、上記構成のＬＤＭＯＳについて、
上記図１３に示すように３セルのＬＤＭＯＳを構成し、
シミュレーション解析を行ったところ、各ＬＤＭＯＳ５
１ａ〜５１ｃのドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ３、
及び各ＬＤＭＯＳ５１ａ〜５１ｃのドレイン電圧Ｖｄ
１、Ｖｄ２、Ｖｄ３は、図４のように表された。
上記図１３に示すように３セルのＬＤＭＯＳを構成し、
シミュレーション解析を行ったところ、各ＬＤＭＯＳ５
１ａ〜５１ｃのドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ３、
及び各ＬＤＭＯＳ５１ａ〜５１ｃのドレイン電圧Ｖｄ
１、Ｖｄ２、Ｖｄ３は、図４のように表された。
【００６７】この図から判るように、電源供給ラインに
直接接続されたＬＤＭＯＳ５４ａに流れるドレイン電流
Ｉｄ１も、抵抗５５、５６を介して電源供給ラインに接
続されたＬＤＭＯＳ５４ｂ、５４ｃに流れるドレイン電
流Ｉｄ２、Ｉｄ３もほぼ同等の値を示しており、ドレイ
ン電流Ｉｄ１のみが急激に上昇しているということはな
い。また、ドレイン電圧を見てみても、ドレイン電流Ｉ
ｄ１〜Ｉｄ３が上昇しているのに反して落ち込んではい
ない。
直接接続されたＬＤＭＯＳ５４ａに流れるドレイン電流
Ｉｄ１も、抵抗５５、５６を介して電源供給ラインに接
続されたＬＤＭＯＳ５４ｂ、５４ｃに流れるドレイン電
流Ｉｄ２、Ｉｄ３もほぼ同等の値を示しており、ドレイ
ン電流Ｉｄ１のみが急激に上昇しているということはな
い。また、ドレイン電圧を見てみても、ドレイン電流Ｉ
ｄ１〜Ｉｄ３が上昇しているのに反して落ち込んではい
ない。
【００６８】このように、上記構成とすることにより、
ＬＤＭＯＳのＥＳＤサージ耐量を向上することができ
る。
ＬＤＭＯＳのＥＳＤサージ耐量を向上することができ
る。
【００６９】なお、本実施形態におけるＬＤＭＯＳは、
従来のＬＤＭＯＳに対してｎ型領域６とｐ+型コンタク
ト領域９を形成していることが異なるが、これらの領域
は、ｎ型基板１表面に不純物をイオン注入したり、固相
拡散させたりすることに形成される。これらｎ型領域６
とｐ+型コンタクト領域９をどのタイミングで形成して
もよいが、ｎ型領域６に関しては長時間熱拡散させる必
要があることから、好ましくはｎ型ドレイン領域５やｎ
型ソース領域８、ｐ+型コンタクト領域９よりも先に形
成するほうがよい。
従来のＬＤＭＯＳに対してｎ型領域６とｐ+型コンタク
ト領域９を形成していることが異なるが、これらの領域
は、ｎ型基板１表面に不純物をイオン注入したり、固相
拡散させたりすることに形成される。これらｎ型領域６
とｐ+型コンタクト領域９をどのタイミングで形成して
もよいが、ｎ型領域６に関しては長時間熱拡散させる必
要があることから、好ましくはｎ型ドレイン領域５やｎ
型ソース領域８、ｐ+型コンタクト領域９よりも先に形
成するほうがよい。
【００７０】図５〜図８に本実施形態に示すＬＤＭＯＳ
の製造工程の一例を示し、これらの図に基づいてＬＤＭ
ＯＳの製造方法を説明する。なお、ここでは、ＬＤＭＯ
Ｓと他の素子領域とを絶縁分離するトレンチ等について
も図示して説明する。
の製造工程の一例を示し、これらの図に基づいてＬＤＭ
ＯＳの製造方法を説明する。なお、ここでは、ＬＤＭＯ
Ｓと他の素子領域とを絶縁分離するトレンチ等について
も図示して説明する。
【００７１】〔図５（ａ）に示す工程〕まず、ｐ型基板
２上に酸化膜等の絶縁膜３とｎ-型エピ層（もしくはｎ
型基板）１が備えられたＳＯＩ基板を用意する。ここで
は、例えば、ｎ-型エピ層１のｎ型不純物濃度が１×１
０15ｃｍ-3、厚さが約１０μｍ、酸化膜３の厚さが約２
μｍのものを用いる。
２上に酸化膜等の絶縁膜３とｎ-型エピ層（もしくはｎ
型基板）１が備えられたＳＯＩ基板を用意する。ここで
は、例えば、ｎ-型エピ層１のｎ型不純物濃度が１×１
０15ｃｍ-3、厚さが約１０μｍ、酸化膜３の厚さが約２
μｍのものを用いる。
【００７２】〔図５（ｂ）に示す工程〕ｎ-型エピ層１
に対してフォトエッチングを行い、絶縁膜３に達するト
レンチ２０を形成する。そして、トレンチ２０の内壁面
を含みｎ-型エピ層１の表面を熱酸化し、トレンチ内壁
面を熱酸化膜２１で覆う。この後、トレンチ２０の内部
を埋め込むようにポリシリコン膜２２を堆積させること
で、トレンチ２０による素子分離領域を形成する。
に対してフォトエッチングを行い、絶縁膜３に達するト
レンチ２０を形成する。そして、トレンチ２０の内壁面
を含みｎ-型エピ層１の表面を熱酸化し、トレンチ内壁
面を熱酸化膜２１で覆う。この後、トレンチ２０の内部
を埋め込むようにポリシリコン膜２２を堆積させること
で、トレンチ２０による素子分離領域を形成する。
【００７３】〔図５（ｃ）に示す工程〕ＬＤＭＯＳの外
周部領域にｐ型不純物、例えばボロンを選択的にイオン
注入したのち、続いて、ｎ-型エピ層１の表層部に選択
的にｎ型不純物、例えばリンをドーズ量２×１０13〜１
×１０14ｃｍ-2の範囲でイオン注入する。これにより、
ｐ型不純物注入層２３およびｎ型不純物注入層２４が形
成される。
周部領域にｐ型不純物、例えばボロンを選択的にイオン
注入したのち、続いて、ｎ-型エピ層１の表層部に選択
的にｎ型不純物、例えばリンをドーズ量２×１０13〜１
×１０14ｃｍ-2の範囲でイオン注入する。これにより、
ｐ型不純物注入層２３およびｎ型不純物注入層２４が形
成される。
【００７４】このとき、ｎ型不純物のドーズ量を１×１
０14ｃｍ-2以下としているためサステイン特性が確実に
正になるようにすることができ、２×１０13ｃｍ-2以上
としているため図１に示すｎ型領域６内で広がる空乏層
がｎ+型ドレイン層５に達してしまわないようにするこ
とができる。
０14ｃｍ-2以下としているためサステイン特性が確実に
正になるようにすることができ、２×１０13ｃｍ-2以上
としているため図１に示すｎ型領域６内で広がる空乏層
がｎ+型ドレイン層５に達してしまわないようにするこ
とができる。
【００７５】なお、ＳＯＩ基板中にＬＤＭＯＳと共に複
合ＩＣを形成する際には、この工程におけるｐ型不純物
のイオン注入の際に、複合ＩＣのＣＭＯＳ部におけるＰ
ウェル領域形成のためのｐ型不純物のイオン注入も共用
する。
合ＩＣを形成する際には、この工程におけるｐ型不純物
のイオン注入の際に、複合ＩＣのＣＭＯＳ部におけるＰ
ウェル領域形成のためのｐ型不純物のイオン注入も共用
する。
【００７６】〔図６（ａ）に示す工程〕熱処理を行い、
図５（ｃ）に示す工程で注入されたｐ型不純物およびｎ
型不純物を共に熱拡散させる。これにより、各不純物注
入層２３、２４内の不純物が拡散し、ｐウェル領域２５
およびｎ型領域６が形成される。このとき、ｎ型不純物
の拡散深さを浅くすると後工程（図６（ｂ）参照）で形
成するＬＯＣＯＳ酸化膜４への不純物の吸い上げによっ
てＬＯＣＯＳ酸化膜界面が不安定になり、一方、深くす
ると横方向への広がり分を見込んだ広いソース・ドレイ
ン間隔に設定しなければならずオン抵抗を増大させるこ
とになるため、拡散深さが２〜４μｍ程度となるように
するのが好ましい。なお、素子の耐圧はｎ型領域６の幅
で調整されることから、要求される耐圧に合わせてｎ型
領域６の幅が調整される。
図５（ｃ）に示す工程で注入されたｐ型不純物およびｎ
型不純物を共に熱拡散させる。これにより、各不純物注
入層２３、２４内の不純物が拡散し、ｐウェル領域２５
およびｎ型領域６が形成される。このとき、ｎ型不純物
の拡散深さを浅くすると後工程（図６（ｂ）参照）で形
成するＬＯＣＯＳ酸化膜４への不純物の吸い上げによっ
てＬＯＣＯＳ酸化膜界面が不安定になり、一方、深くす
ると横方向への広がり分を見込んだ広いソース・ドレイ
ン間隔に設定しなければならずオン抵抗を増大させるこ
とになるため、拡散深さが２〜４μｍ程度となるように
するのが好ましい。なお、素子の耐圧はｎ型領域６の幅
で調整されることから、要求される耐圧に合わせてｎ型
領域６の幅が調整される。
【００７７】〔図６（ｂ）に示す工程〕酸化膜と窒化膜
とを順に成膜したのち、窒化膜のうち後工程（図７
（ｃ）、図８（ａ）参照）で形成するｎ+型ドレイン領
域５とｐ型ベース領域７との間およびｐ型ウェル領域２
５等の所望の領域を除去し、その後、熱酸化を行うとい
う周知のＬＯＣＯＳ酸化法によって、ｎ+型ドレイン領
域５とｐ型ベース領域７との間などにＬＯＣＯＳ酸化膜
４を形成する。その後、酸化膜と窒化膜を除去する。こ
のように、ＬＯＣＯＳ酸化膜形成をｎ型領域６の形成後
に行うことで、ＬＯＣＯＳ酸化膜形成時の熱もｎ型不純
物の拡散に利用することができる。
とを順に成膜したのち、窒化膜のうち後工程（図７
（ｃ）、図８（ａ）参照）で形成するｎ+型ドレイン領
域５とｐ型ベース領域７との間およびｐ型ウェル領域２
５等の所望の領域を除去し、その後、熱酸化を行うとい
う周知のＬＯＣＯＳ酸化法によって、ｎ+型ドレイン領
域５とｐ型ベース領域７との間などにＬＯＣＯＳ酸化膜
４を形成する。その後、酸化膜と窒化膜を除去する。こ
のように、ＬＯＣＯＳ酸化膜形成をｎ型領域６の形成後
に行うことで、ＬＯＣＯＳ酸化膜形成時の熱もｎ型不純
物の拡散に利用することができる。
【００７８】〔図６（ｃ）に示す工程〕熱酸化等によっ
てＬＯＣＯＳ酸化膜４の間にゲート酸化膜１０を形成す
る。
てＬＯＣＯＳ酸化膜４の間にゲート酸化膜１０を形成す
る。
【００７９】〔図７（ａ）に示す工程〕ゲート酸化膜１
０およびＬＯＣＯＳ酸化膜４の上にポリシリコン膜をデ
ポジションしたのち、ポリシリコン膜をパターニングす
ることで、ゲート電極１１を形成する。
０およびＬＯＣＯＳ酸化膜４の上にポリシリコン膜をデ
ポジションしたのち、ポリシリコン膜をパターニングす
ることで、ゲート電極１１を形成する。
【００８０】〔図７（ｂ）に示す工程〕ゲート電極１１
をマスクにし、ｐ型不純物として例えばボロンをイオン
注入する。そして、注入されたボロンを熱拡散させるこ
とでｐ型ベース領域７を形成する。このとき、拡散深さ
は２μｍ程度、拡散温度は１０００℃以上、拡散時間は
２時間以上とするのが好ましい。
をマスクにし、ｐ型不純物として例えばボロンをイオン
注入する。そして、注入されたボロンを熱拡散させるこ
とでｐ型ベース領域７を形成する。このとき、拡散深さ
は２μｍ程度、拡散温度は１０００℃以上、拡散時間は
２時間以上とするのが好ましい。
【００８１】〔図７（ｃ）に示す工程〕ゲート電極１１
をマスクにし、ソース形成領域にｐ型不純物として例え
ばボロンをイオン注入する。そして、注入されたボロン
を熱拡散させることでｐ+型コンタクト領域９を形成す
る。このとき、ボロンのドーズ量を２×１０15ｃｍ-2以
上かつ５×１０15ｃｍ-2以下、拡散深さを０．３μｍ以
上かつ１μｍ以下、表面濃度を１×１０18ｃｍ-3程度と
している。また、ｐ型ベース領域７の形成の際の拡散温
度よりも低い温度、又は拡散時間よりも短い時間にする
と共に、イオン注入する部分のマスク幅を選択すること
で、熱拡散後にｐ型不純物がゲート電極１１の下に到達
しないようにしている。なお、この工程をｐ型ベース領
域７の形成よりも後に行っているため、ｐ型ベース領域
７の形成時の熱によって、ｐ+型コンタクト領域９が拡
散し過ぎることを防止することができる。
をマスクにし、ソース形成領域にｐ型不純物として例え
ばボロンをイオン注入する。そして、注入されたボロン
を熱拡散させることでｐ+型コンタクト領域９を形成す
る。このとき、ボロンのドーズ量を２×１０15ｃｍ-2以
上かつ５×１０15ｃｍ-2以下、拡散深さを０．３μｍ以
上かつ１μｍ以下、表面濃度を１×１０18ｃｍ-3程度と
している。また、ｐ型ベース領域７の形成の際の拡散温
度よりも低い温度、又は拡散時間よりも短い時間にする
と共に、イオン注入する部分のマスク幅を選択すること
で、熱拡散後にｐ型不純物がゲート電極１１の下に到達
しないようにしている。なお、この工程をｐ型ベース領
域７の形成よりも後に行っているため、ｐ型ベース領域
７の形成時の熱によって、ｐ+型コンタクト領域９が拡
散し過ぎることを防止することができる。
【００８２】〔図８（ａ）に示す工程〕ｐ+型コンタク
ト領域９の表層部にｐ型不純物としてのボロンをイオン
注入することで更に高濃度のｐ+型領域９ａを形成する
と共に、ｐ+型コンタクト領域９のうちのｐ+型領域９ａ
を囲む部分やｎ型領域６にｎ型不純物としてのヒ素をイ
オン注入することでｎ+型ソース領域８およびｎ+型ドレ
イン領域５を形成する。このとき、ｎ+型ドレイン領域
５に関してはＬＯＣＯＳ酸化膜４がマスクとされ、ｎ+
型ドレイン領域５がＬＯＣＯＳ酸化膜４に対して自己整
合的に形成される。
ト領域９の表層部にｐ型不純物としてのボロンをイオン
注入することで更に高濃度のｐ+型領域９ａを形成する
と共に、ｐ+型コンタクト領域９のうちのｐ+型領域９ａ
を囲む部分やｎ型領域６にｎ型不純物としてのヒ素をイ
オン注入することでｎ+型ソース領域８およびｎ+型ドレ
イン領域５を形成する。このとき、ｎ+型ドレイン領域
５に関してはＬＯＣＯＳ酸化膜４がマスクとされ、ｎ+
型ドレイン領域５がＬＯＣＯＳ酸化膜４に対して自己整
合的に形成される。
【００８３】〔図８（ｂ）に示す工程〕ゲート電極１１
を含む基板上面全面にＢＰＳＧ膜等で構成された層間絶
縁膜１２を成膜したのち、層間絶縁膜１２を選択的に除
去することでｎ+型ドレイン領域５やｐ+型領域９ａおよ
びｎ+型ソース領域８につながるコンタクトホールを形
成する。
を含む基板上面全面にＢＰＳＧ膜等で構成された層間絶
縁膜１２を成膜したのち、層間絶縁膜１２を選択的に除
去することでｎ+型ドレイン領域５やｐ+型領域９ａおよ
びｎ+型ソース領域８につながるコンタクトホールを形
成する。
【００８４】〔図８（ｃ）に示す工程〕層間絶縁膜１２
の上にＡｌ膜をデポジションした後、Ａｌ膜をパターニ
ングすることで、コンタクトホールを介してｐ+型領域
９ａおよびｎ+型ソース領域８に電気的に接続されるソ
ース電極１３を形成すると共に、ｎ+型ドレイン領域５
に電気的に接続されるドレイン電極１４を形成する。
の上にＡｌ膜をデポジションした後、Ａｌ膜をパターニ
ングすることで、コンタクトホールを介してｐ+型領域
９ａおよびｎ+型ソース領域８に電気的に接続されるソ
ース電極１３を形成すると共に、ｎ+型ドレイン領域５
に電気的に接続されるドレイン電極１４を形成する。
【００８５】このようにして、図１に示したような、Ｅ
ＳＤサージ耐量の向上が可能なＬＤＭＯＳを製造するこ
とができる。なお、図５〜図８では、図１に示したディ
ープベース層を省略しているが、図５（ｃ）に示す工程
においてイオン注入の幅および飛程を２段階に分けて行
えば良い。
ＳＤサージ耐量の向上が可能なＬＤＭＯＳを製造するこ
とができる。なお、図５〜図８では、図１に示したディ
ープベース層を省略しているが、図５（ｃ）に示す工程
においてイオン注入の幅および飛程を２段階に分けて行
えば良い。
【００８６】（他の実施形態）なお、上記実施形態で
は、ｎ型領域６の濃度プロファイルとして、表面濃度が
５×１０16〜２×１０17ｃｍ-3程度である場合について
説明したが、これは例示であり、ｎ型領域６が少なくと
もｎ型基板１の濃度よりも濃く、ｎ+型ドレイン領域５
に近づくに連れて高濃度化する構成であれば、負性抵抗
領域に入る電流値が大きくなるようにできる。
は、ｎ型領域６の濃度プロファイルとして、表面濃度が
５×１０16〜２×１０17ｃｍ-3程度である場合について
説明したが、これは例示であり、ｎ型領域６が少なくと
もｎ型基板１の濃度よりも濃く、ｎ+型ドレイン領域５
に近づくに連れて高濃度化する構成であれば、負性抵抗
領域に入る電流値が大きくなるようにできる。
【００８７】また、上記実施形態においては、ｐ+型コ
ンタクト領域９がｎ+型ソース領域８の下部に入り込む
ように構成しているが、ｐ+型コンタクト領域９とは別
にｐ+型領域を形成し、ｎ+型ソース領域８の下部に接す
るように配置すれば、上記実施形態と同様の効果を得る
ことができる。
ンタクト領域９がｎ+型ソース領域８の下部に入り込む
ように構成しているが、ｐ+型コンタクト領域９とは別
にｐ+型領域を形成し、ｎ+型ソース領域８の下部に接す
るように配置すれば、上記実施形態と同様の効果を得る
ことができる。
【００８８】また、上記実施形態においては、ｐ型基板
上に酸化膜とｎ型エピ層とが形成されたＳＯＩ基板に本
発明の一実施形態を適用した場合について説明している
が、例えば、図９に示すようにｎ型エピ層１のうち酸化
膜との界面に位置する部分に埋め込みｎ+型層３０を形
成したものに本発明を適用してもよく、図１０に示すよ
うにｎ型エピ層１の上層部にｎ型エピ層１よりも濃度が
高くなるようなｎ型ドリフト層３１を形成したものに本
発明を適用してもよい。
上に酸化膜とｎ型エピ層とが形成されたＳＯＩ基板に本
発明の一実施形態を適用した場合について説明している
が、例えば、図９に示すようにｎ型エピ層１のうち酸化
膜との界面に位置する部分に埋め込みｎ+型層３０を形
成したものに本発明を適用してもよく、図１０に示すよ
うにｎ型エピ層１の上層部にｎ型エピ層１よりも濃度が
高くなるようなｎ型ドリフト層３１を形成したものに本
発明を適用してもよい。
【００８９】また、図７（ｃ）に示したｐ+型コンタク
ト領域９の形成時に高加速度イオン注入を行い、図１１
に示すようにｎ型エピ層１の表面より約１μｍ程度の部
分に中心飛程をもってくるようにしても良い。このよう
にすれば、ｐ+型コンタクト領域９の濃度を高くしても
チャネル部分の濃度を低く抑えることができるという効
果が得られる。なお、ｐ+型コンタクト領域９の形成時
には垂直方向からイオン注入を行うのが好ましい。
ト領域９の形成時に高加速度イオン注入を行い、図１１
に示すようにｎ型エピ層１の表面より約１μｍ程度の部
分に中心飛程をもってくるようにしても良い。このよう
にすれば、ｐ+型コンタクト領域９の濃度を高くしても
チャネル部分の濃度を低く抑えることができるという効
果が得られる。なお、ｐ+型コンタクト領域９の形成時
には垂直方向からイオン注入を行うのが好ましい。
【００９０】さらに、上記実施形態に示すＬＤＭＯＳ
は、例えば図１２に示すようなＰチャネルＭＯＳトラン
ジスタ、すなわちｎ型エピ層１の上部に形成されたｎ型
層３１の表層部にｐ+型ソース領域４１およびｐ+型ドレ
イン領域４２が形成され、各ｐ +型ソース領域４１とｐ+
型ドレイン領域４２との間をチャネル領域として、チャ
ネル領域上にゲート酸化膜４３を介してゲート電極４４
が形成され、さらに層間絶縁膜４５を介してソース電極
４６およびドレイン電極４７が形成されたＭＯＳトラン
ジスタと共に形成される場合がある。この場合、ＬＤＭ
ＯＳに備えられるｎ型領域６の形成工程と、隣接し合う
セル間、具体的には隣接し合うＰチャネルＭＯＳトラン
ジスタのソース・ドレイン間に配置されるｎ型領域４８
の形成工程とを共用することが可能である。これによ
り、製造工程の簡略化を図ることができる。
は、例えば図１２に示すようなＰチャネルＭＯＳトラン
ジスタ、すなわちｎ型エピ層１の上部に形成されたｎ型
層３１の表層部にｐ+型ソース領域４１およびｐ+型ドレ
イン領域４２が形成され、各ｐ +型ソース領域４１とｐ+
型ドレイン領域４２との間をチャネル領域として、チャ
ネル領域上にゲート酸化膜４３を介してゲート電極４４
が形成され、さらに層間絶縁膜４５を介してソース電極
４６およびドレイン電極４７が形成されたＭＯＳトラン
ジスタと共に形成される場合がある。この場合、ＬＤＭ
ＯＳに備えられるｎ型領域６の形成工程と、隣接し合う
セル間、具体的には隣接し合うＰチャネルＭＯＳトラン
ジスタのソース・ドレイン間に配置されるｎ型領域４８
の形成工程とを共用することが可能である。これによ
り、製造工程の簡略化を図ることができる。
【００９１】なお、以上の説明ではｎチャネルタイプの
ＬＤＭＯＳについて説明したが、もちろん導電型を反転
させたｐチャネルタイプのＬＤＭＯＳにも本発明を適用
することができる。
ＬＤＭＯＳについて説明したが、もちろん導電型を反転
させたｐチャネルタイプのＬＤＭＯＳにも本発明を適用
することができる。
【図１】本発明の第１実施形態におけるＬＤＭＯＳの断
面構造を示す図である。
面構造を示す図である。
【図２】図１のＡ−Ａ′部分における濃度プロファイル
を示す図である。
を示す図である。
【図３】図１に示すＬＤＭＯＳのブレークダウン時にお
ける電流電圧特性を示す図である。
ける電流電圧特性を示す図である。
【図４】図１に示すＬＤＭＯＳを用いて、ドレイン電流
及びドレイン電圧をシミュレーション解析した時の図で
ある。
及びドレイン電圧をシミュレーション解析した時の図で
ある。
【図５】図１に示すＬＤＭＯＳの製造工程を示す図であ
る。
る。
【図６】図５に続くＬＤＭＯＳの製造工程を示す図であ
る。
る。
【図７】図６に続くＬＤＭＯＳの製造工程を示す図であ
る。
る。
【図８】図７に続くＬＤＭＯＳの製造工程を示す図であ
る。
る。
【図９】他の実施形態に示すＬＤＭＯＳの断面構造を示
す図である。
す図である。
【図１０】他の実施形態に示すＬＤＭＯＳの断面構造を
示す図である。
示す図である。
【図１１】他の実施形態に示すＬＤＭＯＳの断面構造を
示す図である。
示す図である。
【図１２】他の実施形態に示すＬＤＭＯＳと共に形成す
るＭＯＳトランジスタの断面構造を示す図である。
るＭＯＳトランジスタの断面構造を示す図である。
【図１３】ＥＳＤサージ時を想定した回路図である。
【図１４】図１３に示す回路を用いてドレイン電流及び
ドレイン電圧をシミュレーション解析した時の図であ
る。
ドレイン電圧をシミュレーション解析した時の図であ
る。
【図１５】ＬＤＭＯＳの負性抵抗特性を説明するための
図である。
図である。
【図１６】電流値を変えて電界強度分布の変化を調べた
時の図である。
時の図である。
【図１７】図１６のＡ−Ａ′部における電界強度を示す
図である。
図である。
【図１８】本発明者らが考えたＬＤＭＯＳの断面構造を
示す図である。
示す図である。
【図１９】ｎ型領域の濃度変化と負性抵抗特性との関係
を調べた図である。
を調べた図である。
【図２０】図１９に示すｎ型領域の濃度変化の範囲を説
明した図である。
明した図である。
【図２１】図１８に示すＬＤＭＯＳからソース領域を削
除したダイオード構造を示す図である。
除したダイオード構造を示す図である。
【図２２】図２１に示すダイオード構造の負性抵抗特性
を示す図である。
を示す図である。
【図２３】ドレイン電流値を変化させて電界強度分布を
調べた時の図である。
調べた時の図である。
１…ｎ型基板、２…ｐ型基板、３…絶縁膜、４…絶縁
膜、５…ｎ+型ドレイン領域、６…ｎ型領域、７…ｐ型
ベース領域、８…ｎ+型ソース領域、９…ｐ+型コンタク
ト領域、１０…ゲート絶縁膜、１１…ゲート電極、１２
…層間絶縁膜、１３…ソース電極、１４…ドレイン電
極。
膜、５…ｎ+型ドレイン領域、６…ｎ型領域、７…ｐ型
ベース領域、８…ｎ+型ソース領域、９…ｐ+型コンタク
ト領域、１０…ゲート絶縁膜、１１…ゲート電極、１２
…層間絶縁膜、１３…ソース電極、１４…ドレイン電
極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｆ ６２２ (72)発明者 白木 聡 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 加藤 政利 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F038 AV06 BH07 BH13 EZ06 EZ13 EZ14 EZ20 5F110 AA22 BB04 BB12 CC02 DD05 DD13 EE22 FF02 FF12 HJ01 HJ04 HJ13 HL03 HL22 HM12 NN22 NN62 NN65 QQ11 QQ17
Claims (22)
- 【請求項１】 第１導電型の半導体層（１）を有した基
板と、 前記半導体層の表層部に形成された第２導電型のベース
領域（７）と、 前記ベース領域の表層部に形成された第１導電型のソー
ス領域（８）と、 前記半導体層の表層部において、前記ベース領域から離
間するように配置された第１導電型のドレイン領域
（５）と、 前記ソース領域と前記ドレイン領域との間に位置する前
記ベース領域をチャネル領域とし、該チャネル領域上に
形成されたゲート絶縁膜（１０）と、 前記ゲート絶縁膜上に形成されたゲート電極（１１）
と、 前記ソース領域に接続されたソース電極（１３）と、 前記ドレイン領域に接続されたドレイン電極（１４）と
を備えてなり、 さらに、前記半導体層の表層部には、前記ドレイン領域
と前記ベース領域との間に配置された第１導電型領域
（６）が備えられており、 前記第１導電型領域は、前記半導体層よりも高濃度で形
成され、前記ドレイン領域に近づくほど高濃度となるよ
うに構成されていることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体層（１）を有した基
板と、 前記半導体層の表層部に形成された第２導電型のベース
領域（７）と、 前記ベース領域の表層部に形成された第１導電型のソー
ス領域（８）と、 前記半導体層の表層部において、前記ベース領域から離
間するように配置された第１導電型のドレイン領域
（５）と、 前記ソース領域と前記ドレイン領域との間に位置する前
記ベース領域をチャネル領域とし、該チャネル領域上に
形成されたゲート絶縁膜（１０）と、 前記ゲート絶縁膜上に形成されたゲート電極（１１）
と、 前記ソース領域に接続されたソース電極（１３）と、 前記ドレイン領域に接続されたドレイン電極（１４）と
を備えてなり、 さらに、前記半導体層の表層部には、前記ドレイン領域
を囲むように配置された第１導電型領域（６）が備えら
れており、 前記第１導電型領域は、前記半導体層よりも高濃度で形
成され、前記ドレイン領域に近づくほど高濃度となるよ
うに構成されていることを特徴とする半導体装置。 - 【請求項３】 前記第１導電型領域は、該第１導電型領
域の表面部分のうち前記ドレイン領域近傍における不純
物濃度が５×１０16〜２×１０17ｃｍ-3程度になってい
ることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記第１導電型領域と前記ベース領域と
の間には、前記第１導電型領域よりも低濃度な領域が存
在していることを特徴とする請求項１乃至３のいずれか
１つに記載の半導体装置。 - 【請求項５】 前記第１導電型領域よりも低濃度な領域
における不純物濃度が１×１０15〜１×１０16ｃｍ-3程
度になっていることを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】 前記ソース領域の下部に接するように第
２導電型領域（９）が備えられており、該第２導電型領
域は前記ベース領域よりも高濃度に構成されていること
を特徴とする請求項１乃至５のいずれか１つに記載の半
導体装置。 - 【請求項７】 前記第２導電型領域は、前記チャネル領
域を避けるように配置されていることを特徴とする請求
項６に記載の半導体装置。 - 【請求項８】 前記ベース領域の表層部には、前記ソー
ス領域に隣接配置され、前記ソース領域と共に前記ソー
ス電極に接続される第２導電型のコンタクト領域（９）
が備えられており、 前記コンタクト領域は、前記ベース領域よりも高濃度で
形成され、かつ、前記ソース領域の下部まで入り込むよ
うに構成されていることを特徴とする請求項１乃至５の
いずれか１つに記載の半導体装置。 - 【請求項９】 前記コンタクト領域は、前記半導体層の
表面のうち、前記ソース領域を挟んで前記ドレイン領域
とは反対側において前記ソース電極と接続されているこ
とを特徴とする請求項８に記載の半導体装置。 - 【請求項１０】 第１導電型の半導体層（１）を有した
基板と、 前記半導体層の表層部に形成された第２導電型のベース
領域（７）と、 前記ベース領域の表層部に形成された第１導電型のソー
ス領域（８）と、 前記半導体層の表層部において、前記ベース領域から離
間するように配置された第１導電型のドレイン領域
（５）と、 前記ソース領域と前記ドレイン領域との間に位置する前
記ベース領域をチャネル領域とし、該チャネル領域上に
形成されたゲート絶縁膜（１０）と、 前記ゲート絶縁膜上に形成されたゲート電極（１１）
と、 前記ソース領域に接続されたソース電極（１３）と、 前記ドレイン領域に接続されたドレイン電極（１４）と
を備えてなり、 前記ソース領域の下部に接するように第２導電型領域
（９）が備えられており、該第２導電型領域は前記ベー
ス領域よりも高濃度に構成されていることを特徴とする
半導体装置。 - 【請求項１１】 第１導電型の半導体層（１）を有した
基板と、 前記半導体層の表層部に形成された第２導電型のベース
領域（７）と、 前記ベース領域の表層部に形成された第１導電型のソー
ス領域（８）と、 前記半導体層の表層部において、前記ベース領域から離
間するように配置された第１導電型のドレイン領域
（５）と、 前記ソース領域と前記ドレイン領域との間に位置する前
記ベース領域をチャネル領域とし、該チャネル領域上に
形成されたゲート絶縁膜（１０）と、 前記ゲート絶縁膜上に形成されたゲート電極（１１）
と、 前記ソース領域に接続されたソース電極（１３）と、 前記ドレイン領域に接続されたドレイン電極（１４）と
を備えてなり、 さらに、前記ベース領域の表層部には、前記ソース領域
に隣接配置され、前記ソース領域と共に前記ソース電極
に接続される第２導電型のコンタクト領域（９）が備え
られており、 前記コンタクト領域は、前記ベース領域よりも高濃度で
形成され、かつ、前記ソース領域の下部まで入り込むよ
うに構成されていることを特徴とする半導体装置。 - 【請求項１２】 第１導電型の半導体層（１）を有した
基板のうち、前記半導体層の表層部に第１導電型領域
（６）を形成する工程と、 前記第１導電型領域を含む前記半導体層の上に、前記第
１導電型領域上の一部と前記半導体層上の一部において
部分的に開口するＬＯＣＯＳ酸化膜（４）を形成する工
程と、 前記半導体層のうち前記ＬＯＣＯＳ酸化膜（４）が開口
した部分にゲート絶縁膜（１０）を形成する工程と、 前記ＬＯＣＯＳ酸化膜上を含み、前記ゲート絶縁膜上に
ゲート電極（１１）を形成する工程と、 前記ゲート電極をマスクとして、前記半導体層の表層部
に第２導電型のベース領域（７）を形成する工程と、 前記ベース領域内に、前記ベース領域よりも高濃度の第
２導電型のコンタクト領域（９）を形成する工程と、 前記ベース領域内に、第１導電型のソース領域（８）を
形成すると共に、前記第１導電型領域内に、該第１導電
型領域よりも高濃度な第１導電型のドレイン領域（５）
を形成する工程と、 前記ゲート電極上を含み、前記基板の上部に層間絶縁膜
（１２）を形成する工程と、 前記層間絶縁膜を介して、前記ソース領域および前記コ
ンタクト領域に電気的に接続されるソース電極（１３）
を形成すると共に、前記ドレイン領域に電気的に接続さ
れるドレイン電極（１４）を形成する工程と、を含んで
いることを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記第１導電型領域を形成する工程を
第１導電型不純物のイオン注入によって行い、該第１導
電型不純物のドーズ量を１×１０14ｃｍ-2以下に設定す
ることを特徴とする請求項１２に記載の半導体装置の製
造方法。 - 【請求項１４】 前記第１導電型不純物のドーズ量を２
×１０13ｃｍ-2以上に設定することを特徴とする請求項
１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１導電型領域の深さを２〜４μ
ｍとすることを特徴とする請求項１２乃至１４のいずれ
か１つに記載の半導体装置の製造方法。 - 【請求項１６】 前記ＬＯＣＯＳ酸化膜を形成する工程
よりも前に、前記第１導電型領域を形成する工程を行う
ことを特徴とする請求項１２乃至１５のいずれか１つに
記載の半導体装置の製造方法。 - 【請求項１７】 前記ベース領域を形成する工程よりも
後に、前記コンタクト領域を形成する工程を行うことを
特徴とする請求項１２乃至１６のいずれか１つに記載の
半導体装置の製造方法。 - 【請求項１８】 前記コンタクト領域を形成する工程を
第２導電型不純物のイオン注入によって行い、該第２導
電型不純物のドーズ量を２×１０15ｃｍ-2以上に設定す
ることを特徴とする請求項１２乃至１７のいずれか１つ
に記載の半導体装置の製造方法。 - 【請求項１９】 前記コンタクト領域を形成する工程を
高加速度イオン注入によって行うことを特徴とする請求
項１８に記載の半導体装置の製造方法。 - 【請求項２０】 前記コンタクト領域の深さを１μｍ以
下とすることを特徴とする請求項１２乃至１８のいずれ
か１つに記載の半導体装置の製造方法。 - 【請求項２１】 前記基板の前記半導体層にＣＭＯＳを
形成する場合において、該ＣＭＯＳの隣接し合うセル間
に配置される第１導電型のウェル領域の形成工程と、前
記第１導電型領域の形成工程とを共用することを特徴と
する請求項１２乃至２０のいずれか１つに記載の半導体
装置の製造方法。 - 【請求項２２】 前記基板として、半導体基板（２）上
に絶縁膜（３）を介して前記半導体層が形成されてなる
ＳＯＩ基板を用いることを特徴とする請求項１２乃至２
１のいずれか１つに記載の半導体装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP2000398749A JP2001352070A (ja) | 2000-04-07 | 2000-12-27 | 半導体装置およびその製造方法 |
| IT2001MI000731A ITMI20010731A1 (it) | 2000-04-07 | 2001-04-05 | Dispositivo semiconduttore e metodo per la produzione dello stesso |
| DE10117350.4A DE10117350B4 (de) | 2000-04-07 | 2001-04-06 | Halbleiteranordnung und Verfahren zu deren Herstellung |
| US09/827,329 US6465839B2 (en) | 2000-04-07 | 2001-04-06 | Semiconductor device having lateral MOSFET (LDMOS) |
| US10/210,059 US6573144B2 (en) | 2000-04-07 | 2002-08-02 | Method for manufacturing a semiconductor device having lateral MOSFET (LDMOS) |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000106991 | 2000-04-07 | ||
| JP2000-106991 | 2000-04-07 | ||
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|---|---|---|---|
| JP2010114229A Division JP2010212726A (ja) | 2000-04-07 | 2010-05-18 | 半導体装置およびその製造方法 |
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|---|---|
| JP2001352070A true JP2001352070A (ja) | 2001-12-21 |
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|---|---|---|---|
| JP2000398749A Pending JP2001352070A (ja) | 2000-04-07 | 2000-12-27 | 半導体装置およびその製造方法 |
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| JP (1) | JP2001352070A (ja) |
| DE (1) | DE10117350B4 (ja) |
| IT (1) | ITMI20010731A1 (ja) |
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