JP2002158353A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
- Publication number
- JP2002158353A JP2002158353A JP2001269297A JP2001269297A JP2002158353A JP 2002158353 A JP2002158353 A JP 2002158353A JP 2001269297 A JP2001269297 A JP 2001269297A JP 2001269297 A JP2001269297 A JP 2001269297A JP 2002158353 A JP2002158353 A JP 2002158353A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- type
- semiconductor region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】高周波でのスイッチング損失が低減でき、オン
抵抗が低いＭＯＳ電界効果トランジスタを提供する。 【解決手段】ＭＯＳ電界効果トランジスタは、第１主面
とこの第１主面に対向する第２主面を有するｐ+ 型半導
体基板１１と、この基板１１の第１主面上に形成された
ｐ- 型エピタキシャル層１２と、このｐ- 型層１２に、
互いに離間して形成されたｎ+ 型拡散領域１７Ａ、１７
Ｂと、ｎ+ 型領域１７Ａとｎ+ 型領域１７Ｂ間のｐ- 型
層１２上に、ゲート絶縁膜１３を介在して形成されたゲ
ート電極１４と、ｎ+ 型領域１７Ａから基板１１まで達
するように形成されたコンタクトプラグ１８と、基板１
１の第２主面上に形成されたソース電極２５と、ｐ- 型
層１２上に絶縁膜１９、２２を介在して形成され、ｎ+
型領域１７Ｂに電気的に接続されたドレイン電極２４と
を有している。
抵抗が低いＭＯＳ電界効果トランジスタを提供する。 【解決手段】ＭＯＳ電界効果トランジスタは、第１主面
とこの第１主面に対向する第２主面を有するｐ+ 型半導
体基板１１と、この基板１１の第１主面上に形成された
ｐ- 型エピタキシャル層１２と、このｐ- 型層１２に、
互いに離間して形成されたｎ+ 型拡散領域１７Ａ、１７
Ｂと、ｎ+ 型領域１７Ａとｎ+ 型領域１７Ｂ間のｐ- 型
層１２上に、ゲート絶縁膜１３を介在して形成されたゲ
ート電極１４と、ｎ+ 型領域１７Ａから基板１１まで達
するように形成されたコンタクトプラグ１８と、基板１
１の第２主面上に形成されたソース電極２５と、ｐ- 型
層１２上に絶縁膜１９、２２を介在して形成され、ｎ+
型領域１７Ｂに電気的に接続されたドレイン電極２４と
を有している。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、同期整流方式に
よる電源回路などに用いられる低抵抗のＭＯＳ電界効果
トランジスタ（以下ＭＯＳＦＥＴと記す）に関するもの
である。
よる電源回路などに用いられる低抵抗のＭＯＳ電界効果
トランジスタ（以下ＭＯＳＦＥＴと記す）に関するもの
である。
【０００２】
【従来の技術】近年、コンピュータ等のＣＰＵに使用さ
れる電源が低電圧化するのに伴い、同期整流方式による
電源回路が多用されている。この電源回路には、従来よ
りトレンチゲート構造を持つトレンチＭＯＳＦＥＴが用
いられている。
れる電源が低電圧化するのに伴い、同期整流方式による
電源回路が多用されている。この電源回路には、従来よ
りトレンチゲート構造を持つトレンチＭＯＳＦＥＴが用
いられている。
【０００３】図３８（ａ）、及び図３８（ｂ）を用い
て、従来の低抵抗のＭＯＳＦＥＴについて説明する。
て、従来の低抵抗のＭＯＳＦＥＴについて説明する。
【０００４】図３８（ａ）は、従来のトレンチＭＯＳＦ
ＥＴの構成を示す断面図である。トレンチＭＯＳＦＥＴ
は、ゲート電極２０１、ソース電極２０２、ドレイン電
極２０３を有する。このトレンチＭＯＳＦＥＴでは、低
抵抗を達成するために、ゲート電極２０１が埋め込まれ
たトレンチの側壁をチャネルとして用いるトレンチゲー
トを採用することにより、低オン抵抗化を実現してい
る。
ＥＴの構成を示す断面図である。トレンチＭＯＳＦＥＴ
は、ゲート電極２０１、ソース電極２０２、ドレイン電
極２０３を有する。このトレンチＭＯＳＦＥＴでは、低
抵抗を達成するために、ゲート電極２０１が埋め込まれ
たトレンチの側壁をチャネルとして用いるトレンチゲー
トを採用することにより、低オン抵抗化を実現してい
る。
【０００５】しかし、図３８（ａ）に示すようなトレン
チＭＯＳＦＥＴでは、ゲート電極２０１が薄い酸化膜２
０４を介して直接、ドレイン層２０５と接触しているた
め、ゲート電極２０１とドレイン層２０５間の寄生キャ
パシタンスが大きい。このため、前記トレンチＭＯＳＦ
ＥＴは、高周波のスイッチングには向いていない。
チＭＯＳＦＥＴでは、ゲート電極２０１が薄い酸化膜２
０４を介して直接、ドレイン層２０５と接触しているた
め、ゲート電極２０１とドレイン層２０５間の寄生キャ
パシタンスが大きい。このため、前記トレンチＭＯＳＦ
ＥＴは、高周波のスイッチングには向いていない。
【０００６】前記高周波のスイッチングに適した高速ス
イッチング素子としては、図３８（ｂ）に示すような、
ゲート電極２１１、ソース電極２１２、ドレイン電極２
１３を有する横型のＭＯＳＦＥＴが用いられている。
イッチング素子としては、図３８（ｂ）に示すような、
ゲート電極２１１、ソース電極２１２、ドレイン電極２
１３を有する横型のＭＯＳＦＥＴが用いられている。
【０００７】
【発明が解決しようとする課題】しかしながら、前記横
型のＭＯＳＦＥＴは、オン抵抗が大きいという問題を有
している。また、このようなＭＯＳＦＥＴではＬ負荷で
用いたとき、素子の耐圧を超えて電圧がかった場合にア
バランシェ降伏が起こり、素子が破壊するという欠点が
ある。
型のＭＯＳＦＥＴは、オン抵抗が大きいという問題を有
している。また、このようなＭＯＳＦＥＴではＬ負荷で
用いたとき、素子の耐圧を超えて電圧がかった場合にア
バランシェ降伏が起こり、素子が破壊するという欠点が
ある。
【０００８】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、高周波でのスイッチング損失が低減で
き、オン抵抗が低いＭＯＳ電界効果トランジスタを提供
することを目的とする。また、アバランシェ降伏が起こ
るときの耐量が改善できるＭＯＳ電界効果トランジスタ
を提供することを目的とする。
れたものであり、高周波でのスイッチング損失が低減で
き、オン抵抗が低いＭＯＳ電界効果トランジスタを提供
することを目的とする。また、アバランシェ降伏が起こ
るときの耐量が改善できるＭＯＳ電界効果トランジスタ
を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係るＭＯＳ電界効果トランジスタは、第
１主面とこの第１主面に対向する第２主面を有する第１
導電型の半導体基板と、前記半導体基板の前記第１主面
上に形成された第１導電型の第１半導体領域と、前記第
１半導体領域に、互いに離間して形成された第２導電型
の第２、第３半導体領域と、前記第２半導体領域と前記
第３半導体領域との間の前記第１半導体領域上に、ゲー
ト絶縁膜を介在して形成されたゲート電極と、前記第２
半導体領域から前記半導体基板まで達するように形成さ
れ、前記第２半導体領域と前記半導体基板とを電気的に
接続する導電体と、前記半導体基板の前記第２主面上に
形成され、前記半導体基板に電気的に接続された第１主
電極と、前記第１半導体領域上に絶縁膜を介在して形成
され、前記第３半導体領域に電気的に接続された第２主
電極とを具備することを特徴とする。
に、この発明に係るＭＯＳ電界効果トランジスタは、第
１主面とこの第１主面に対向する第２主面を有する第１
導電型の半導体基板と、前記半導体基板の前記第１主面
上に形成された第１導電型の第１半導体領域と、前記第
１半導体領域に、互いに離間して形成された第２導電型
の第２、第３半導体領域と、前記第２半導体領域と前記
第３半導体領域との間の前記第１半導体領域上に、ゲー
ト絶縁膜を介在して形成されたゲート電極と、前記第２
半導体領域から前記半導体基板まで達するように形成さ
れ、前記第２半導体領域と前記半導体基板とを電気的に
接続する導電体と、前記半導体基板の前記第２主面上に
形成され、前記半導体基板に電気的に接続された第１主
電極と、前記第１半導体領域上に絶縁膜を介在して形成
され、前記第３半導体領域に電気的に接続された第２主
電極とを具備することを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００１１】［第１の実施の形態］図１は、この発明の
第１の実施の形態のＭＯＳ電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の構成を示す断面図である。
第１の実施の形態のＭＯＳ電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の構成を示す断面図である。
【００１２】図１に示すように、ｐ+ 型シリコン半導体
基板（以下ｐ+ 型半導体基板）１１の一方の主面には、
ｐ- 型シリコンエピタキシャル層（以下ｐ- 型エピタキ
シャル層）１２が形成されている。このｐ- 型エピタキ
シャル層１２上には、ゲート絶縁膜１３を介してゲート
電極１４が形成されている。このゲート電極１４の側面
上の一方には側壁絶縁膜１５Ａが形成され、側面上の他
方には側壁絶縁膜１５Ｂが形成されている。前記ゲート
絶縁膜１３は、例えばシリコン酸化膜からなる。前記ゲ
ート電極１４は、例えばポリシリコン膜からなる。
基板（以下ｐ+ 型半導体基板）１１の一方の主面には、
ｐ- 型シリコンエピタキシャル層（以下ｐ- 型エピタキ
シャル層）１２が形成されている。このｐ- 型エピタキ
シャル層１２上には、ゲート絶縁膜１３を介してゲート
電極１４が形成されている。このゲート電極１４の側面
上の一方には側壁絶縁膜１５Ａが形成され、側面上の他
方には側壁絶縁膜１５Ｂが形成されている。前記ゲート
絶縁膜１３は、例えばシリコン酸化膜からなる。前記ゲ
ート電極１４は、例えばポリシリコン膜からなる。
【００１３】前記ゲート電極１４側面がわの一方のｐ-
型エピタキシャル層１２内には、ソース領域であるｎ型
拡散領域１６Ａ及びｎ+ 型拡散領域１７Ａが形成されて
いる。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシ
ャル層１２内のトレンチに埋め込まれた導電層からなる
コンタクトプラグ１８によって、ｐ+ 型半導体基板１１
に接続されている。なお、このコンタクトプラグ１８
は、トレンチに埋め込まれた導電層でなく、ｐ- 型エピ
タキシャル層１２にイオン注入により不純物をドープし
て形成した不純物拡散領域でもよい。
型エピタキシャル層１２内には、ソース領域であるｎ型
拡散領域１６Ａ及びｎ+ 型拡散領域１７Ａが形成されて
いる。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシ
ャル層１２内のトレンチに埋め込まれた導電層からなる
コンタクトプラグ１８によって、ｐ+ 型半導体基板１１
に接続されている。なお、このコンタクトプラグ１８
は、トレンチに埋め込まれた導電層でなく、ｐ- 型エピ
タキシャル層１２にイオン注入により不純物をドープし
て形成した不純物拡散領域でもよい。
【００１４】前記コンタクトプラグ１８には、金属層
（例えばタングステン）または低抵抗の半導体層が用い
られる。前記半導体層は、例えば不純物をドープした半
導体を前記トレンチに埋め込むことにより形成する。な
お、低抵抗の半導体層を用いた場合は、この半導体層の
上部に、この半導体層とｎ+ 型拡散領域１７Ａとで形成
されるジャンクションをなくし、前記半導体層とｎ+ 型
拡散領域１７Ａとを電気的に接続するために、金属層を
設ける必要がある。さらに、前記ゲート電極１４側面が
わの他方のｐ- 型エピタキシャル層１２内には、ドレイ
ン領域であるｎ型拡散領域１６Ｂ及びｎ+ 型拡散領域１
７Ｂが形成されている。
（例えばタングステン）または低抵抗の半導体層が用い
られる。前記半導体層は、例えば不純物をドープした半
導体を前記トレンチに埋め込むことにより形成する。な
お、低抵抗の半導体層を用いた場合は、この半導体層の
上部に、この半導体層とｎ+ 型拡散領域１７Ａとで形成
されるジャンクションをなくし、前記半導体層とｎ+ 型
拡散領域１７Ａとを電気的に接続するために、金属層を
設ける必要がある。さらに、前記ゲート電極１４側面が
わの他方のｐ- 型エピタキシャル層１２内には、ドレイ
ン領域であるｎ型拡散領域１６Ｂ及びｎ+ 型拡散領域１
７Ｂが形成されている。
【００１５】前記ｎ+ 型拡散領域１７Ａ、１７Ｂを含む
ｐ- 型エピタキシャル層１２上及びゲート電極１４上に
は、絶縁層１９が形成されている。前記ｎ+ 型拡散領域
１７Ｂ上の絶縁層１９内には、導電層（例えばタングス
テン）からなるコンタクトプラグ２０が形成されてい
る。このコンタクトプラグ２０上には、１層目のドレイ
ン電極パターン（例えばアルミニウム）２１が形成され
ている。
ｐ- 型エピタキシャル層１２上及びゲート電極１４上に
は、絶縁層１９が形成されている。前記ｎ+ 型拡散領域
１７Ｂ上の絶縁層１９内には、導電層（例えばタングス
テン）からなるコンタクトプラグ２０が形成されてい
る。このコンタクトプラグ２０上には、１層目のドレイ
ン電極パターン（例えばアルミニウム）２１が形成され
ている。
【００１６】前記ドレイン電極パターン２１上及び前記
絶縁層１９上には、絶縁層２２が形成されている。前記
ドレイン電極パターン２１上の絶縁層２２内には、導電
層（例えばタングステン）からなるコンタクトプラグ２
３が形成されている。このコンタクトプラグ２３上及び
前記絶縁層２２上には、２層目のドレイン電極（例えば
アルミニウム）２４が形成されている。
絶縁層１９上には、絶縁層２２が形成されている。前記
ドレイン電極パターン２１上の絶縁層２２内には、導電
層（例えばタングステン）からなるコンタクトプラグ２
３が形成されている。このコンタクトプラグ２３上及び
前記絶縁層２２上には、２層目のドレイン電極（例えば
アルミニウム）２４が形成されている。
【００１７】前記ドレイン電極２４は、前記コンタクト
プラグ２３、ドレイン電極パターン２１、及びコンタク
トプラグ２０を介して、ｎ+ 型拡散領域１７Ｂに接続さ
れている。また、ｐ+ 型半導体基板１１の他方の主面に
は、ソース電極２５が形成されている。なお、前記ｐ-
型エピタキシャル層１２に換えて、ｎ型エピタキシャル
層に形成されたｐ型ウェル層を用いてもよい。
プラグ２３、ドレイン電極パターン２１、及びコンタク
トプラグ２０を介して、ｎ+ 型拡散領域１７Ｂに接続さ
れている。また、ｐ+ 型半導体基板１１の他方の主面に
は、ソース電極２５が形成されている。なお、前記ｐ-
型エピタキシャル層１２に換えて、ｎ型エピタキシャル
層に形成されたｐ型ウェル層を用いてもよい。
【００１８】このような構造をもつＭＯＳＦＥＴは、い
わゆるＣＭＯＳを構成するｎＭＯＳ構造のトランジスタ
である。図２は、前記ＭＯＳＦＥＴを上方から見たとき
の平面レイアウトであり、前記コンタクトプラグ（ソー
ストレンチコンタクト部）１８、コンタクトプラグ（ド
レインコンタクトホール）２３、ゲート電極１４を透視
した状態を示すものである。この図２からわかるよう
に、前記ソース電極２５に接続されるコンタクトプラグ
１８と、前記ドレイン電極２４に接続されるコンタクト
プラグ２３とが互い違いに配置されている。これによ
り、前記ＭＯＳＦＥＴに形成されるゲート幅Ｗを大きく
できるため、オン抵抗を下げることができる。
わゆるＣＭＯＳを構成するｎＭＯＳ構造のトランジスタ
である。図２は、前記ＭＯＳＦＥＴを上方から見たとき
の平面レイアウトであり、前記コンタクトプラグ（ソー
ストレンチコンタクト部）１８、コンタクトプラグ（ド
レインコンタクトホール）２３、ゲート電極１４を透視
した状態を示すものである。この図２からわかるよう
に、前記ソース電極２５に接続されるコンタクトプラグ
１８と、前記ドレイン電極２４に接続されるコンタクト
プラグ２３とが互い違いに配置されている。これによ
り、前記ＭＯＳＦＥＴに形成されるゲート幅Ｗを大きく
できるため、オン抵抗を下げることができる。
【００１９】図１に示すこの実施の形態のＭＯＳＦＥＴ
では、ドレイン電極２４とソース電極２５とがウェハの
両側の主面上に形成されている。そして、電流がウェハ
の一方の主面から他方の主面に流れるため、図３８
（ｂ）に示す装置のように、金属配線の抵抗によって生
じる電圧降下がない。すなわち、オン時の抵抗を低減
（低オン抵抗化）することができる。
では、ドレイン電極２４とソース電極２５とがウェハの
両側の主面上に形成されている。そして、電流がウェハ
の一方の主面から他方の主面に流れるため、図３８
（ｂ）に示す装置のように、金属配線の抵抗によって生
じる電圧降下がない。すなわち、オン時の抵抗を低減
（低オン抵抗化）することができる。
【００２０】また、図３８（ｂ）に示す装置では、ソー
ス層と半導体基板とをｐ+ 型拡散領域により接続してい
るため、ソース層と半導体基板とを繋ぐｐ+ 型拡散領域
の部分の面積が無視できず、繰り返しの素子ピッチが大
きくなってしまい、素子抵抗が大きくなってしまう。
ス層と半導体基板とをｐ+ 型拡散領域により接続してい
るため、ソース層と半導体基板とを繋ぐｐ+ 型拡散領域
の部分の面積が無視できず、繰り返しの素子ピッチが大
きくなってしまい、素子抵抗が大きくなってしまう。
【００２１】また、この実施の形態のＭＯＳＦＥＴで
は、ソース層であるｎ+ 型拡散領域１７Ａとｐ+ 型半導
体基板１１とを、トレンチを掘って導電膜（例えば金属
膜）を埋め込むことで接続している。これにより、ソー
ス層と半導体基板との間の抵抗を低くすることができ
る。
は、ソース層であるｎ+ 型拡散領域１７Ａとｐ+ 型半導
体基板１１とを、トレンチを掘って導電膜（例えば金属
膜）を埋め込むことで接続している。これにより、ソー
ス層と半導体基板との間の抵抗を低くすることができ
る。
【００２２】これらの特徴より、この実施の形態のＭＯ
ＳＦＥＴは、縦型トレンチＭＯＳＦＥＴの低抵抗と横型
ＭＯＳＦＥＴの高速性を合わせもった特徴を有する。
ＳＦＥＴは、縦型トレンチＭＯＳＦＥＴの低抵抗と横型
ＭＯＳＦＥＴの高速性を合わせもった特徴を有する。
【００２３】以上説明したようにこの第１の実施の形態
によれば、ドレイン電極とソース電極とをウェハの両側
の主面に設け、ソース領域と半導体基板との間をトレン
チ内に埋め込んだ導電膜で接続することにより、オン抵
抗を低くすることができる。さらに、ゲートとドレイン
間の寄生キャパシタンスを小さくすることにより、高周
波でのスイッチング損失が大きくなるのを抑制できる。
によれば、ドレイン電極とソース電極とをウェハの両側
の主面に設け、ソース領域と半導体基板との間をトレン
チ内に埋め込んだ導電膜で接続することにより、オン抵
抗を低くすることができる。さらに、ゲートとドレイン
間の寄生キャパシタンスを小さくすることにより、高周
波でのスイッチング損失が大きくなるのを抑制できる。
【００２４】［第２の実施の形態］この第２の実施の形
態は、前記第１の実施の形態の構成に対して、アバラン
シェ降伏が起こるときの耐量を増大させるための構成を
追加したものである。なお、第２の実施の形態には、ｎ
型拡散領域１６Ａ、１６Ｂと側壁絶縁膜１５Ａ、１５Ｂ
を設けておらず、ｐ- 型エピタキシャル層１２上の絶縁
膜も１層であるが、基本的な構造に変わりはない。さら
に、ｐ- 型エピタキシャル層１２に換えて、ｎ型エピタ
キシャル層内に形成されたｐ型ウェル層を用いてもよ
い。前記第１の実施の形態の半導体装置においてＬ負荷
でのスイッチングを行う場合、耐圧を超えて電圧がかか
るときがあり、このときＭＯＳＦＥＴが破壊されないよ
うにすることが目的である。
態は、前記第１の実施の形態の構成に対して、アバラン
シェ降伏が起こるときの耐量を増大させるための構成を
追加したものである。なお、第２の実施の形態には、ｎ
型拡散領域１６Ａ、１６Ｂと側壁絶縁膜１５Ａ、１５Ｂ
を設けておらず、ｐ- 型エピタキシャル層１２上の絶縁
膜も１層であるが、基本的な構造に変わりはない。さら
に、ｐ- 型エピタキシャル層１２に換えて、ｎ型エピタ
キシャル層内に形成されたｐ型ウェル層を用いてもよ
い。前記第１の実施の形態の半導体装置においてＬ負荷
でのスイッチングを行う場合、耐圧を超えて電圧がかか
るときがあり、このときＭＯＳＦＥＴが破壊されないよ
うにすることが目的である。
【００２５】図３は、この発明の第２の実施の形態のＭ
ＯＳＦＥＴの構成を示す断面図である。
ＯＳＦＥＴの構成を示す断面図である。
【００２６】このＭＯＳＦＥＴでは、ドレイン領域であ
るｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とで形
成される縦方向のダイオードの耐圧を、横方向のＭＯＳ
ＦＥＴのドレインとソース間の耐圧（ｎ+ 型拡散領域１
７Ｃとｎ+ 型拡散領域１７Ａ間の耐圧）よりも低く設定
する。
るｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とで形
成される縦方向のダイオードの耐圧を、横方向のＭＯＳ
ＦＥＴのドレインとソース間の耐圧（ｎ+ 型拡散領域１
７Ｃとｎ+ 型拡散領域１７Ａ間の耐圧）よりも低く設定
する。
【００２７】具体的には、図３に示すように、ドレイン
領域であるｎ+ 型拡散領域１７Ｃの深さを、前記第１の
実施の形態のｎ+ 型拡散領域１７Ｂよりも深く形成す
る。これにより、ｎ+ 型拡散領域１７Ｃとｐ+ 型半導体
基板１１との間の距離を接近させる。このような構造に
より、ＭＯＳＦＥＴに印加される電圧は、ｎ+ 型拡散領
域１７Ｃとｐ+ 型半導体基板１１とで形成される縦方向
の寄生ダイオードでクランプされる。このため、大きな
電圧がＭＯＳＦＥＴのチャネルに印加されることはな
い。
領域であるｎ+ 型拡散領域１７Ｃの深さを、前記第１の
実施の形態のｎ+ 型拡散領域１７Ｂよりも深く形成す
る。これにより、ｎ+ 型拡散領域１７Ｃとｐ+ 型半導体
基板１１との間の距離を接近させる。このような構造に
より、ＭＯＳＦＥＴに印加される電圧は、ｎ+ 型拡散領
域１７Ｃとｐ+ 型半導体基板１１とで形成される縦方向
の寄生ダイオードでクランプされる。このため、大きな
電圧がＭＯＳＦＥＴのチャネルに印加されることはな
い。
【００２８】以上説明したようにこの第２の実施の形態
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領
域）とｐ+ 型半導体基板とでつくる縦方向のダイオード
に印加されるため、ＭＯＳＦＥＴが破壊されるのを防ぐ
ことができる。
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領
域）とｐ+ 型半導体基板とでつくる縦方向のダイオード
に印加されるため、ＭＯＳＦＥＴが破壊されるのを防ぐ
ことができる。
【００２９】［第３の実施の形態］この第３の実施の形
態は、前記第２の実施の形態のＭＯＳＦＥＴをより高耐
圧にしたものである。
態は、前記第２の実施の形態のＭＯＳＦＥＴをより高耐
圧にしたものである。
【００３０】図４は、この発明の第３の実施の形態のＭ
ＯＳＦＥＴの構成を示す断面図である。
ＯＳＦＥＴの構成を示す断面図である。
【００３１】図４に示すように、ｐ+ 型半導体基板１１
の一方の主面には、ｐ- 型エピタキシャル層（またはｎ
- 型エピタキシャル層）１２が形成されている。このｐ
- 型エピタキシャル層１２上には、ゲート絶縁膜１３を
介してゲート電極１４が形成されている。前記ゲート絶
縁膜１３は、例えばシリコン酸化膜からなる。前記ゲー
ト電極１４は、例えばポリシリコン膜からなる。
の一方の主面には、ｐ- 型エピタキシャル層（またはｎ
- 型エピタキシャル層）１２が形成されている。このｐ
- 型エピタキシャル層１２上には、ゲート絶縁膜１３を
介してゲート電極１４が形成されている。前記ゲート絶
縁膜１３は、例えばシリコン酸化膜からなる。前記ゲー
ト電極１４は、例えばポリシリコン膜からなる。
【００３２】前記ゲート電極１４側面がわの一方のｐ-
型エピタキシャル層１２内には、ｐ型ウェル領域２６が
形成されている。このｐ型ウェル領域２６の上層には、
ソース領域であるｎ+ 型拡散領域１７Ａが形成されてい
る。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシャ
ル層１２内のトレンチに埋め込まれた導電層からなるコ
ンタクトプラグ１８によって、ｐ+ 型半導体基板１１に
接続されている。
型エピタキシャル層１２内には、ｐ型ウェル領域２６が
形成されている。このｐ型ウェル領域２６の上層には、
ソース領域であるｎ+ 型拡散領域１７Ａが形成されてい
る。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシャ
ル層１２内のトレンチに埋め込まれた導電層からなるコ
ンタクトプラグ１８によって、ｐ+ 型半導体基板１１に
接続されている。
【００３３】前記コンタクトプラグ１８には、金属層
（例えばタングステン）または低抵抗の半導体層が用い
られる。なお、低抵抗の半導体層を用いた場合は、この
半導体層の上部に、この半導体層とｎ+ 型拡散領域１７
Ａとで形成されるジャンクションをなくし、半導体層と
ｎ+ 型拡散領域１７Ａとを電気的に接続するために、金
属層を設ける必要がある。
（例えばタングステン）または低抵抗の半導体層が用い
られる。なお、低抵抗の半導体層を用いた場合は、この
半導体層の上部に、この半導体層とｎ+ 型拡散領域１７
Ａとで形成されるジャンクションをなくし、半導体層と
ｎ+ 型拡散領域１７Ａとを電気的に接続するために、金
属層を設ける必要がある。
【００３４】前記ゲート電極１４側面がわの他方のｐ-
型エピタキシャル層１２内には、ドレイン領域であるｎ
型リサーフ層２７及びｎ+ 型拡散領域１７Ｃが形成され
ている。このような構造上には、絶縁層１９が形成され
ている。前記ｎ+ 型拡散領域１７Ｃ上の絶縁層１９内に
は、導電層（例えばタングステン）からなるコンタクト
プラグ２０が形成されている。このコンタクトプラグ２
０上には、ドレイン電極２４が形成されている。このド
レイン電極２４は、コンタクトプラグ２０を介してｎ+
型拡散領域１７Ｃに接続されている。また、ｐ+ 型半導
体基板１１の他方の主面には、ソース電極２５が形成さ
れている。図５は、前記ＭＯＳＦＥＴを上方から見たと
きの平面レイアウトであり、コンタクトプラグ（ソース
コンタクト部）１８、コンタクトプラグ（ドレインコン
タクト部）２３、ゲート電極１４を透視した状態を示す
ものである。
型エピタキシャル層１２内には、ドレイン領域であるｎ
型リサーフ層２７及びｎ+ 型拡散領域１７Ｃが形成され
ている。このような構造上には、絶縁層１９が形成され
ている。前記ｎ+ 型拡散領域１７Ｃ上の絶縁層１９内に
は、導電層（例えばタングステン）からなるコンタクト
プラグ２０が形成されている。このコンタクトプラグ２
０上には、ドレイン電極２４が形成されている。このド
レイン電極２４は、コンタクトプラグ２０を介してｎ+
型拡散領域１７Ｃに接続されている。また、ｐ+ 型半導
体基板１１の他方の主面には、ソース電極２５が形成さ
れている。図５は、前記ＭＯＳＦＥＴを上方から見たと
きの平面レイアウトであり、コンタクトプラグ（ソース
コンタクト部）１８、コンタクトプラグ（ドレインコン
タクト部）２３、ゲート電極１４を透視した状態を示す
ものである。
【００３５】このＭＯＳＦＥＴでは、ドレイン側にｎ型
リサーフ層２７を設けることにより、前記第２の実施の
形態よりも高耐圧化を図っている。すなわち、このＭＯ
ＳＦＥＴでは、ドレイン領域であるｎ+ 型拡散領域１７
Ｃとｐ+ 型半導体基板１１とでつくる縦方向のダイオー
ドの耐圧を、ＭＯＳＦＥＴのドレインとソース間の耐圧
（ｎ型リサーフ層２７とｎ+ 型拡散領域１７Ａ間の耐
圧）よりも低く設定している。さらに、ドレイン領域で
あるｎ+ 型拡散領域１７Ｃとチャネルとの間にｎ型リサ
ーフ層２７を形成している。
リサーフ層２７を設けることにより、前記第２の実施の
形態よりも高耐圧化を図っている。すなわち、このＭＯ
ＳＦＥＴでは、ドレイン領域であるｎ+ 型拡散領域１７
Ｃとｐ+ 型半導体基板１１とでつくる縦方向のダイオー
ドの耐圧を、ＭＯＳＦＥＴのドレインとソース間の耐圧
（ｎ型リサーフ層２７とｎ+ 型拡散領域１７Ａ間の耐
圧）よりも低く設定している。さらに、ドレイン領域で
あるｎ+ 型拡散領域１７Ｃとチャネルとの間にｎ型リサ
ーフ層２７を形成している。
【００３６】このような構造により、ＭＯＳＦＥＴに印
加される電圧は、ｎ+ 型拡散領域１７Ｃとｐ+半導体基
板１１とで形成される縦方向の寄生ダイオードでクラン
プされるため、大きな電圧がＭＯＳＦＥＴのチャネルに
印加されることはない。さらに、ドレイン側にｎ型リサ
ーフ層２７を設けることにより、ドレイン側に空乏層が
できやすくなるため、ＭＯＳＦＥＴのドレインとソース
間の耐圧を増大させることができる。
加される電圧は、ｎ+ 型拡散領域１７Ｃとｐ+半導体基
板１１とで形成される縦方向の寄生ダイオードでクラン
プされるため、大きな電圧がＭＯＳＦＥＴのチャネルに
印加されることはない。さらに、ドレイン側にｎ型リサ
ーフ層２７を設けることにより、ドレイン側に空乏層が
できやすくなるため、ＭＯＳＦＥＴのドレインとソース
間の耐圧を増大させることができる。
【００３７】以上説明したようにこの第３の実施の形態
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領
域）とｐ+ 型半導体基板とでつくる縦方向のダイオード
に印加される。さらに、ドレイン領域とソース領域間を
高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊さ
れるのを防ぐことができる。
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領
域）とｐ+ 型半導体基板とでつくる縦方向のダイオード
に印加される。さらに、ドレイン領域とソース領域間を
高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊さ
れるのを防ぐことができる。
【００３８】また、図６はこの発明の第３の実施の形態
の変形例のＭＯＳＦＥＴの構成を示す断面図である。
の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００３９】このＭＯＳＦＥＴは、前記第３の実施の形
態において、ドレイン側に設けたｎ型リサーフ層２７
を、２段のｎ型リサーフ層２７Ａ、２７Ｂに換えたもの
である。その他の構成は、前記第３の実施の形態と同様
である。
態において、ドレイン側に設けたｎ型リサーフ層２７
を、２段のｎ型リサーフ層２７Ａ、２７Ｂに換えたもの
である。その他の構成は、前記第３の実施の形態と同様
である。
【００４０】ＭＯＳＦＥＴにおいては、通常、電流が流
れているときには図７に示すように、耐圧が下がってし
まう。図６に示すＭＯＳＦＥＴでは、ｎ型リサーフ層２
７Ｂの不純物濃度をｎ型リサーフ層２７Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層２７Ａの部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０ １２ｃｍ−２程度であり、ｎ型リ
サーフ層２７Ｂの部分に存在する不純物の総ドーズ量は
２×１０１２〜１×１０１３ｃｍ−２程度にするのが好
ましい。
れているときには図７に示すように、耐圧が下がってし
まう。図６に示すＭＯＳＦＥＴでは、ｎ型リサーフ層２
７Ｂの不純物濃度をｎ型リサーフ層２７Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層２７Ａの部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０ １２ｃｍ−２程度であり、ｎ型リ
サーフ層２７Ｂの部分に存在する不純物の総ドーズ量は
２×１０１２〜１×１０１３ｃｍ−２程度にするのが好
ましい。
【００４１】また、図４に示す第３の実施の形態のＭＯ
ＳＦＥＴでも、ｎ型リサーフ層２７のドーズ量を２×１
０１２〜１×１０１３ｃｍ−２に設定することにより、
電流が流れているときの耐圧を高くすることができる。
ＳＦＥＴでも、ｎ型リサーフ層２７のドーズ量を２×１
０１２〜１×１０１３ｃｍ−２に設定することにより、
電流が流れているときの耐圧を高くすることができる。
【００４２】以上説明したようにこの第３の実施の形態
の変形例によれは、スイッチング時などに発生する大き
な電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイ
ン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオ
ードに印加される。さらに、ドレイン領域とソース領域
間を高耐圧にすることができる。これらにより、ＭＯＳ
ＦＥＴが破壊されるのを防ぐことができる。さらに、こ
のＭＯＳＦＥＴに電流が流れているときの耐圧を向上さ
せることができる。
の変形例によれは、スイッチング時などに発生する大き
な電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイ
ン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオ
ードに印加される。さらに、ドレイン領域とソース領域
間を高耐圧にすることができる。これらにより、ＭＯＳ
ＦＥＴが破壊されるのを防ぐことができる。さらに、こ
のＭＯＳＦＥＴに電流が流れているときの耐圧を向上さ
せることができる。
【００４３】［第４の実施の形態］この第４の実施の形
態は、ｐ+ 型半導体基板をｎ+ 型半導体基板に換えると
共に、これに伴ってその他の層の導電型を変更したもの
である。
態は、ｐ+ 型半導体基板をｎ+ 型半導体基板に換えると
共に、これに伴ってその他の層の導電型を変更したもの
である。
【００４４】図９は、この発明の第４の実施の形態のＭ
ＯＳＦＥＴの構成を示す断面図である。
ＯＳＦＥＴの構成を示す断面図である。
【００４５】図９に示すように、ｎ+ 型シリコン半導体
基板（以下ｎ+ 型半導体基板）３１の一方の主面には、
ｎ- 型エピタキシャル層（またはｐ- 型エピタキシャル
層）３２が形成されている。このｎ- 型エピタキシャル
層３２内には、選択的にｐ型ウェル層４６が形成されて
いる。このｐ型ウェル層４６上には、ゲート絶縁膜３３
を介してゲート電極３４が形成されている。このゲート
電極３４の側面上の一方には側壁絶縁膜３５Ａが形成さ
れ、側面上の他方には側壁絶縁膜３５Ｂが形成されてい
る。前記ゲート絶縁膜３３は、例えばシリコン酸化膜か
らなる。前記ゲート電極３４は、例えばポリシリコン膜
からなる。
基板（以下ｎ+ 型半導体基板）３１の一方の主面には、
ｎ- 型エピタキシャル層（またはｐ- 型エピタキシャル
層）３２が形成されている。このｎ- 型エピタキシャル
層３２内には、選択的にｐ型ウェル層４６が形成されて
いる。このｐ型ウェル層４６上には、ゲート絶縁膜３３
を介してゲート電極３４が形成されている。このゲート
電極３４の側面上の一方には側壁絶縁膜３５Ａが形成さ
れ、側面上の他方には側壁絶縁膜３５Ｂが形成されてい
る。前記ゲート絶縁膜３３は、例えばシリコン酸化膜か
らなる。前記ゲート電極３４は、例えばポリシリコン膜
からなる。
【００４６】前記ゲート電極３４側面がわの一方のｐ型
ウェル層４６内には、ソース領域であるｎ型拡散領域３
６Ａ及びｎ+ 型拡散領域３７Ａが形成されている。ゲー
ト電極３４側面がわの他方のｐ型ウェル層４６には、ド
レイン領域であるｎ型拡散領域３６Ｂ及びｎ+ 型拡散領
域３７Ｂが形成されている。
ウェル層４６内には、ソース領域であるｎ型拡散領域３
６Ａ及びｎ+ 型拡散領域３７Ａが形成されている。ゲー
ト電極３４側面がわの他方のｐ型ウェル層４６には、ド
レイン領域であるｎ型拡散領域３６Ｂ及びｎ+ 型拡散領
域３７Ｂが形成されている。
【００４７】さらに、前記構造上には、絶縁層３９が形
成されている。前記ｎ+ 型拡散領域３７Ａ上の絶縁層３
９内には、導電層（例えばタングステン）からなるコン
タクトプラグ４０が形成されている。このコンタクトプ
ラグ４０上には、１層目のソース電極パターン４１（例
えばアルミニウム）が形成されている。
成されている。前記ｎ+ 型拡散領域３７Ａ上の絶縁層３
９内には、導電層（例えばタングステン）からなるコン
タクトプラグ４０が形成されている。このコンタクトプ
ラグ４０上には、１層目のソース電極パターン４１（例
えばアルミニウム）が形成されている。
【００４８】前記ソース電極パターン４１上及び絶縁層
３９上には、絶縁層４２が形成されている。前記ソース
電極パターン４１上の絶縁層４２内には、導電層（例え
ばタングステン）からなるコンタクトプラグ４３が形成
されている。このコンタクトプラグ４３上及び絶縁層４
２上には、２層目のソース電極４４が形成されている。
このソース電極４４は、コンタクトプラグ４３、ソース
電極パターン４１、及びコンタクトプラグ４０を介し
て、ｎ+ 型拡散領域３７Ａに接続されている。
３９上には、絶縁層４２が形成されている。前記ソース
電極パターン４１上の絶縁層４２内には、導電層（例え
ばタングステン）からなるコンタクトプラグ４３が形成
されている。このコンタクトプラグ４３上及び絶縁層４
２上には、２層目のソース電極４４が形成されている。
このソース電極４４は、コンタクトプラグ４３、ソース
電極パターン４１、及びコンタクトプラグ４０を介し
て、ｎ+ 型拡散領域３７Ａに接続されている。
【００４９】前記ｎ+ 型拡散領域３７Ｂは、絶縁層３９
内及びｎ- 型エピタキシャル層３２内のトレンチに埋め
込まれた導電層からなるコンタクトプラグ３８によっ
て、ｎ+ 型半導体基板３１に接続されている。
内及びｎ- 型エピタキシャル層３２内のトレンチに埋め
込まれた導電層からなるコンタクトプラグ３８によっ
て、ｎ+ 型半導体基板３１に接続されている。
【００５０】前記コンタクトプラグ３８には、金属層
（例えばタングステン）または低抵抗の半導体層が用い
られる。また、ｎ+ 型半導体基板３１の他方の主面に
は、ドレイン電極４５が形成されている。
（例えばタングステン）または低抵抗の半導体層が用い
られる。また、ｎ+ 型半導体基板３１の他方の主面に
は、ドレイン電極４５が形成されている。
【００５１】この第４の実施の形態は、前記第１の実施
の形態と同様の効果を有する。さらに、ｐ+ 型半導体基
板よりｎ+ 型半導体基板のほうが基板抵抗が低いため、
第４の実施の形態ではよりオン時の抵抗を下げることが
できる。
の形態と同様の効果を有する。さらに、ｐ+ 型半導体基
板よりｎ+ 型半導体基板のほうが基板抵抗が低いため、
第４の実施の形態ではよりオン時の抵抗を下げることが
できる。
【００５２】［第５の実施の形態］ところで、前記第２
の実施の形態で述べたアバランシェ耐量を向上させる手
法は、ソース電極とドレイン電極が基板の両主面に設け
られた縦型素子だけでなく、パワーＩＣの出力段として
の横型ＭＯＳＦＥＴに対しても適用できる技術である。
の実施の形態で述べたアバランシェ耐量を向上させる手
法は、ソース電極とドレイン電極が基板の両主面に設け
られた縦型素子だけでなく、パワーＩＣの出力段として
の横型ＭＯＳＦＥＴに対しても適用できる技術である。
【００５３】前記アバランシェ耐量を向上させる手法、
すなわちゲート電圧を零としたときのドレインとソース
間の耐圧を、ｐ型ベース層とｎ+ 型埋め込み層とで形成
される縦方向のダイオードの耐圧より高く設計するに
は、以下のような方法がある。
すなわちゲート電圧を零としたときのドレインとソース
間の耐圧を、ｐ型ベース層とｎ+ 型埋め込み層とで形成
される縦方向のダイオードの耐圧より高く設計するに
は、以下のような方法がある。
【００５４】ｐ型ベース層に深いｐ型拡散領域を設け
る。また、ゲートとドレイン間の距離を大きくし、ｎ型
リサーフ層を濃度が異なる２段の層にする。また、ＣＭ
ＯＳやバイポーラトランジスタ部分には、アンチモン埋
め込み層を用い、かつ接合分離されたパワーＭＯＳトラ
ンジスタの埋め込み層にはリンを導入して埋め込み層を
上方向に拡散させ、低濃度のエピタキシャル層を実質的
に薄くするなどがある。
る。また、ゲートとドレイン間の距離を大きくし、ｎ型
リサーフ層を濃度が異なる２段の層にする。また、ＣＭ
ＯＳやバイポーラトランジスタ部分には、アンチモン埋
め込み層を用い、かつ接合分離されたパワーＭＯＳトラ
ンジスタの埋め込み層にはリンを導入して埋め込み層を
上方向に拡散させ、低濃度のエピタキシャル層を実質的
に薄くするなどがある。
【００５５】以下に、アバランシェ耐量を向上させる手
法を、横型ＭＯＳＦＥＴに適用した例を説明する。
法を、横型ＭＯＳＦＥＴに適用した例を説明する。
【００５６】図１０は、この発明の第５の実施の形態の
ＭＯＳＦＥＴの構成を示す断面図である。
ＭＯＳＦＥＴの構成を示す断面図である。
【００５７】図１０に示すように、ｐ- 型半導体基板５
１上には、ｎ- 型エピタキシャル層５２が形成されてい
る。このｎ- 型エピタキシャル層５２上には、ゲート絶
縁膜５３を介してゲート電極５４が形成されている。前
記ゲート絶縁膜５３は、例えばシリコン酸化膜からな
る。前記ゲート電極５４は、例えばポリシリコン膜から
なる。
１上には、ｎ- 型エピタキシャル層５２が形成されてい
る。このｎ- 型エピタキシャル層５２上には、ゲート絶
縁膜５３を介してゲート電極５４が形成されている。前
記ゲート絶縁膜５３は、例えばシリコン酸化膜からな
る。前記ゲート電極５４は、例えばポリシリコン膜から
なる。
【００５８】前記ゲート電極５４側面がわの一方のｎ-
型エピタキシャル層５２内には、ｐ型ウェル層（ｐ型ベ
ース層）５６が形成されている。このｐ型ウェル層５６
の上層には、ｐ+ 型ベース層５７Ｂとソース領域である
ｎ+ 型拡散領域５７Ａが形成されている。このｎ+ 型拡
散領域５７Ａ上及びｐ+ 型ベース層５７Ｂ上には、ソー
ス電極５８が形成されている。
型エピタキシャル層５２内には、ｐ型ウェル層（ｐ型ベ
ース層）５６が形成されている。このｐ型ウェル層５６
の上層には、ｐ+ 型ベース層５７Ｂとソース領域である
ｎ+ 型拡散領域５７Ａが形成されている。このｎ+ 型拡
散領域５７Ａ上及びｐ+ 型ベース層５７Ｂ上には、ソー
ス電極５８が形成されている。
【００５９】前記ゲート電極５４側面がわの他方のｎ-
型エピタキシャル層５２内には、ドレイン領域であるｎ
型リサーフ層５９及びｎ+ 型拡散領域５７Ｃが形成され
ている。このｎ+ 型拡散領域５７Ｃ上には、ドレイン電
極６０が形成されている。また、ｐ- 型半導体基板５１
とｎ- 型エピタキシャル層５２との境界付近には、ｎ+
型埋め込み層６１が形成されている。
型エピタキシャル層５２内には、ドレイン領域であるｎ
型リサーフ層５９及びｎ+ 型拡散領域５７Ｃが形成され
ている。このｎ+ 型拡散領域５７Ｃ上には、ドレイン電
極６０が形成されている。また、ｐ- 型半導体基板５１
とｎ- 型エピタキシャル層５２との境界付近には、ｎ+
型埋め込み層６１が形成されている。
【００６０】このＭＯＳＦＥＴでは、図１０中にＡにて
示す部分に形成される縦方向のダイオードの耐圧を、ｎ
型リサーフ層（ドレイン領域）５９とｎ+ 型拡散領域
（ソース領域）５７Ａとの間の耐圧より低く設定する。
前記縦方向のダイオードは、ｐ型ウェル層（ｐ型ベース
層）５６とｎ- 型エピタキシャル層５２とｎ+ 型埋め込
み層６１とで形成されている。このような構造により、
ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイオー
ドでクランプされるため、大きな電圧がＭＯＳＦＥＴの
チャネルに印加されることはない。
示す部分に形成される縦方向のダイオードの耐圧を、ｎ
型リサーフ層（ドレイン領域）５９とｎ+ 型拡散領域
（ソース領域）５７Ａとの間の耐圧より低く設定する。
前記縦方向のダイオードは、ｐ型ウェル層（ｐ型ベース
層）５６とｎ- 型エピタキシャル層５２とｎ+ 型埋め込
み層６１とで形成されている。このような構造により、
ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイオー
ドでクランプされるため、大きな電圧がＭＯＳＦＥＴの
チャネルに印加されることはない。
【００６１】言い換えると、図１０に示す横型ＭＯＳＦ
ＥＴの耐圧を決める際に、ゲート電圧を零としたときの
ドレインとソース間の耐圧を、前記縦方向のダイオード
の耐圧より高く設計することにより、過電圧がかかった
ときに起きるアバランシェ降伏によるＭＯＳＦＥＴの破
壊を防ぐことができる。
ＥＴの耐圧を決める際に、ゲート電圧を零としたときの
ドレインとソース間の耐圧を、前記縦方向のダイオード
の耐圧より高く設計することにより、過電圧がかかった
ときに起きるアバランシェ降伏によるＭＯＳＦＥＴの破
壊を防ぐことができる。
【００６２】以上説明したようにこの第５の実施の形態
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）
とｎ+型埋め込み層とでつくる縦方向のダイオードに印
加される。さらに、リサーフ層を設けることにより、ド
レイン領域とソース領域間を高耐圧にすることができ
る。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐ
ことができる。
によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）
とｎ+型埋め込み層とでつくる縦方向のダイオードに印
加される。さらに、リサーフ層を設けることにより、ド
レイン領域とソース領域間を高耐圧にすることができ
る。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐ
ことができる。
【００６３】また、図１１はこの発明の第５の実施の形
態の第１変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
態の第１変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
【００６４】このＭＯＳＦＥＴは、前記第５の実施の形
態において、ドレイン側に設けたｎ型リサーフ層５９を
２段のｎ型リサーフ層５９Ａ、５９Ｂに換え、さらにｐ
型ウェル層（ｐ型ベース層）５６をｎ型リサーフ層５９
Ａまでオーバーラップさせたものである。
態において、ドレイン側に設けたｎ型リサーフ層５９を
２段のｎ型リサーフ層５９Ａ、５９Ｂに換え、さらにｐ
型ウェル層（ｐ型ベース層）５６をｎ型リサーフ層５９
Ａまでオーバーラップさせたものである。
【００６５】前記第３の実施の形態の変形例にて述べた
ように、ＭＯＳＦＥＴにおいては、通常、電流が流れて
いるとき、図７に示すように、耐圧が下がってしまう。
図１１に示すこのＭＯＳＦＥＴでは、ｎ型リサーフ層５
９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層５９Ａの部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リ
サーフ層５９Ｂの部分に存在する不純物の総ドーズ量は
２×１０１２〜１×１０１３ｃｍ−２程度にするのが好
ましい。
ように、ＭＯＳＦＥＴにおいては、通常、電流が流れて
いるとき、図７に示すように、耐圧が下がってしまう。
図１１に示すこのＭＯＳＦＥＴでは、ｎ型リサーフ層５
９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層５９Ａの部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リ
サーフ層５９Ｂの部分に存在する不純物の総ドーズ量は
２×１０１２〜１×１０１３ｃｍ−２程度にするのが好
ましい。
【００６６】また、図１０に示す第５の実施の形態のＭ
ＯＳＦＥＴでも、ｎ型リサーフ層５９のドーズ量を２×
１０１２〜１×１０１３ｃｍ−２に設定することによ
り、電流が流れているときの耐圧を高くすることができ
る。
ＯＳＦＥＴでも、ｎ型リサーフ層５９のドーズ量を２×
１０１２〜１×１０１３ｃｍ−２に設定することによ
り、電流が流れているときの耐圧を高くすることができ
る。
【００６７】なお、大電流を得るためには、図１１に示
す構造を左右対称に、複数折り返した構造を形成する必
要がある。すなわち、図１１に示す素子を複数個形成す
る必要がある。
す構造を左右対称に、複数折り返した構造を形成する必
要がある。すなわち、図１１に示す素子を複数個形成す
る必要がある。
【００６８】以上説明したように図１１に示す第１変形
例によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）
とｎ+ 型埋め込み層とでつくる縦方向のダイオードに印
加される。さらに、ドレイン領域とソース領域間を高耐
圧にすることができる。これらにより、このＭＯＳＦＥ
Ｔが破壊されるのを防ぐことができる。さらに、このＭ
ＯＳＦＥＴに電流が流れているときの耐圧を向上させる
ことができる。
例によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）
とｎ+ 型埋め込み層とでつくる縦方向のダイオードに印
加される。さらに、ドレイン領域とソース領域間を高耐
圧にすることができる。これらにより、このＭＯＳＦＥ
Ｔが破壊されるのを防ぐことができる。さらに、このＭ
ＯＳＦＥＴに電流が流れているときの耐圧を向上させる
ことができる。
【００６９】また、図１２はこの発明の第５の実施の形
態の第２変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
態の第２変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
【００７０】このＭＯＳＦＥＴは、図１１に示す前記第
１変形例よりもさらにｐ型ウェル層（ｐ型ベース層）５
６を長くして、ｎ型リサーフ層５９Ｂまでオーバーラッ
プさせたものである。
１変形例よりもさらにｐ型ウェル層（ｐ型ベース層）５
６を長くして、ｎ型リサーフ層５９Ｂまでオーバーラッ
プさせたものである。
【００７１】このＭＯＳＦＥＴでも、ｎ型リサーフ層５
９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層５９Ａの部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リ
サーフ層５９Ｂの部分に存在する不純物の総ドーズ量は
２×１０１２〜１×１０１３ｃｍ−２程度にするのが好
ましい。
９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くす
ることにより、図８に示すように、電流が流れていると
きでも耐圧を高くすることができる。例えば、ｎ型リサ
ーフ層５９Ａの部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リ
サーフ層５９Ｂの部分に存在する不純物の総ドーズ量は
２×１０１２〜１×１０１３ｃｍ−２程度にするのが好
ましい。
【００７２】なお、大電流を得るためには、図１２に示
す構造を左右対称に、複数折り返した構造を形成する必
要がある。すなわち、図１２に示す素子を複数個形成す
る必要がある。
す構造を左右対称に、複数折り返した構造を形成する必
要がある。すなわち、図１２に示す素子を複数個形成す
る必要がある。
【００７３】以上説明したように図１２に示す第２変形
例によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐベース層）と
ｎ+埋め込み層とでつくる縦方向のダイオードに印加さ
れる。さらに、ドレイン領域とソース領域間を高耐圧に
することができる。これらにより、このＭＯＳＦＥＴが
破壊されるのを防ぐことができる。さらに、このＭＯＳ
ＦＥＴに電流が流れているときの耐圧を向上させること
ができる。
例によれは、スイッチング時などに発生する大きな電圧
が、チャネルではなく、ｐ型ウェル層（ｐベース層）と
ｎ+埋め込み層とでつくる縦方向のダイオードに印加さ
れる。さらに、ドレイン領域とソース領域間を高耐圧に
することができる。これらにより、このＭＯＳＦＥＴが
破壊されるのを防ぐことができる。さらに、このＭＯＳ
ＦＥＴに電流が流れているときの耐圧を向上させること
ができる。
【００７４】また、図１３はこの発明の第５の実施の形
態の第３変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
態の第３変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
【００７５】このＭＯＳＦＥＴは、前記第５の実施の形
態の第１変形例において、浅いｐ+型ベース層５７Ｂに
換えて深いｐ+ 型ベース層５７Ｄを設けたものである。
このｐ+ 型ベース層５７Ｄとｎ- 型エピタキシャル層５
２とｎ+ 型埋め込み層６１とで縦方向のダイオードが形
成される。このＭＯＳＦＥＴでは、前記縦方向のダイオ
ードの耐圧を、ｎ型リサーフ層（ドレイン領域）５９Ａ
とｎ+ 型拡散領域（ソース領域）５７Ａとの間の耐圧よ
り低く設定することが容易である。このような構造によ
り、ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイ
オードでクランプされるため、大きな電圧がＭＯＳＦＥ
Ｔのチャネルに印加されることはない。
態の第１変形例において、浅いｐ+型ベース層５７Ｂに
換えて深いｐ+ 型ベース層５７Ｄを設けたものである。
このｐ+ 型ベース層５７Ｄとｎ- 型エピタキシャル層５
２とｎ+ 型埋め込み層６１とで縦方向のダイオードが形
成される。このＭＯＳＦＥＴでは、前記縦方向のダイオ
ードの耐圧を、ｎ型リサーフ層（ドレイン領域）５９Ａ
とｎ+ 型拡散領域（ソース領域）５７Ａとの間の耐圧よ
り低く設定することが容易である。このような構造によ
り、ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイ
オードでクランプされるため、大きな電圧がＭＯＳＦＥ
Ｔのチャネルに印加されることはない。
【００７６】以上述べたように前記第１〜第５の実施に
形態によれば、高周波でのスイッチング損失が低減で
き、オン抵抗が低いＭＯＳＦＥＴを提供することが可能
である。また、アバランシェ降伏が起こるときの耐量が
改善できるＭＯＳＦＥＴを提供することが可能である。
形態によれば、高周波でのスイッチング損失が低減で
き、オン抵抗が低いＭＯＳＦＥＴを提供することが可能
である。また、アバランシェ降伏が起こるときの耐量が
改善できるＭＯＳＦＥＴを提供することが可能である。
【００７７】［第６の実施の形態］以下に、この発明の
第６の実施の形態のＭＯＳＦＥＴについて説明する。
第６の実施の形態のＭＯＳＦＥＴについて説明する。
【００７８】図１４は、この発明の第６の実施の形態の
ＭＯＳＦＥＴチップの平面図である。この図１４は、前
記ＭＯＳＦＥＴチップを上方から見たものであり、複雑
になるのを避けてわかりやすくするために、ゲート電極
とドレイン電極のみを示している。
ＭＯＳＦＥＴチップの平面図である。この図１４は、前
記ＭＯＳＦＥＴチップを上方から見たものであり、複雑
になるのを避けてわかりやすくするために、ゲート電極
とドレイン電極のみを示している。
【００７９】このＭＯＳＦＥＴチップは、ボンディング
パッド６２、ゲートパターン６３、ドレイン電極８４、
及びゲート配線６４を有している。前記ＭＯＳＦＥＴチ
ップの表面には、前記ボンディングパッド６２、ゲート
パターン６３、及びドレイン電極８４が形成されてい
る。前記ボンディングパッド６２は、外部接続用のパッ
ドである。このボンディングパッド６２には、前記ゲー
トパターン６３が連続的に接続されている。前記ドレイ
ン電極８４の下方には、絶縁膜を介在して複数の前記ゲ
ート配線６４が形成されている。このゲート配線６４の
端部は前記ボンディングパッド６２（あるいはゲートパ
ターン６３）の下方まで達しており、このゲート配線６
４の端部上にはビア６５が設けられている。このビア６
５にて前記ゲート配線６４と前記ボンディングパッド６
２（あるいはゲートパターン６３）とが接続されてい
る。前記ゲート配線６４は、ゲート抵抗を小さくするた
めに金属材料からなっている。
パッド６２、ゲートパターン６３、ドレイン電極８４、
及びゲート配線６４を有している。前記ＭＯＳＦＥＴチ
ップの表面には、前記ボンディングパッド６２、ゲート
パターン６３、及びドレイン電極８４が形成されてい
る。前記ボンディングパッド６２は、外部接続用のパッ
ドである。このボンディングパッド６２には、前記ゲー
トパターン６３が連続的に接続されている。前記ドレイ
ン電極８４の下方には、絶縁膜を介在して複数の前記ゲ
ート配線６４が形成されている。このゲート配線６４の
端部は前記ボンディングパッド６２（あるいはゲートパ
ターン６３）の下方まで達しており、このゲート配線６
４の端部上にはビア６５が設けられている。このビア６
５にて前記ゲート配線６４と前記ボンディングパッド６
２（あるいはゲートパターン６３）とが接続されてい
る。前記ゲート配線６４は、ゲート抵抗を小さくするた
めに金属材料からなっている。
【００８０】すなわち、ゲート用のボンディングパッド
６２から太いゲートパターン６３が伸び、さらに前記ボ
ンディングパッド６２あるいは前記ゲートパターン６３
にゲート配線６４が電気的に接続されている。前記ボン
ディングパッド６２、ゲートパターン６３及びゲート配
線６４には、金属材料（例えばアルミニウム）が用いら
れている。
６２から太いゲートパターン６３が伸び、さらに前記ボ
ンディングパッド６２あるいは前記ゲートパターン６３
にゲート配線６４が電気的に接続されている。前記ボン
ディングパッド６２、ゲートパターン６３及びゲート配
線６４には、金属材料（例えばアルミニウム）が用いら
れている。
【００８１】なお、図１４には示していないが、前記ゲ
ート配線６４に直交するようにゲート電極が形成されて
いる。これらゲート配線６４とゲート電極とは電気的に
接続されている（後述の図１５参照）。前記ゲート配線
６４の幅は２μｍ〜４μｍ程度である。ゲート配線６４
間の間隔は、５０μｍ〜２００μｍ程度である。
ート配線６４に直交するようにゲート電極が形成されて
いる。これらゲート配線６４とゲート電極とは電気的に
接続されている（後述の図１５参照）。前記ゲート配線
６４の幅は２μｍ〜４μｍ程度である。ゲート配線６４
間の間隔は、５０μｍ〜２００μｍ程度である。
【００８２】また、図１５は、図１４のＭＯＳＦＥＴチ
ップに示す１６Ａ部分を拡大した平面図である。図１６
は、前記平面図中の１６Ｂ−１６Ｂに沿った断面図であ
る。図１７は、前記平面図中の１６Ｃ−１６Ｃに沿った
断面図である。
ップに示す１６Ａ部分を拡大した平面図である。図１６
は、前記平面図中の１６Ｂ−１６Ｂに沿った断面図であ
る。図１７は、前記平面図中の１６Ｃ−１６Ｃに沿った
断面図である。
【００８３】図１５に示すハッチング部分は電極を示
し、短絡電極８２、ドレイン電極８１、８４、及びゲー
ト配線６４は太線で示してある。ゲート配線６４がコン
タクトホール６６を通してポリシリコンのゲート電極７
７に接続されている。前記ゲート電極７７は、金属シリ
サイドで形成してもよい。
し、短絡電極８２、ドレイン電極８１、８４、及びゲー
ト配線６４は太線で示してある。ゲート配線６４がコン
タクトホール６６を通してポリシリコンのゲート電極７
７に接続されている。前記ゲート電極７７は、金属シリ
サイドで形成してもよい。
【００８４】このＭＯＳＦＥＴチップでは、ゲート・ド
レイン間の寄生容量を小さくするために、ゲート配線６
４の上方のドレイン電極８４がゲート配線６４に沿って
細長い矩形状に除去されている（図１７参照）。また、
ｎ+ 型ソース領域７４を櫛形状にして、すなわちｎ+ 型
ソース領域７４に突起状部分７４Ａを形成してこの突起
状部分７４Ａと短絡電極８２を接触させることにより、
アバランシェ耐量を向上させている。また、ｎ+ 型ドレ
イン領域７８端部の角部分への電界集中により耐圧が低
くなることを防ぐために、ｎ+ 型ドレイン領域７８はそ
の端部の角部分を丸めてある。
レイン間の寄生容量を小さくするために、ゲート配線６
４の上方のドレイン電極８４がゲート配線６４に沿って
細長い矩形状に除去されている（図１７参照）。また、
ｎ+ 型ソース領域７４を櫛形状にして、すなわちｎ+ 型
ソース領域７４に突起状部分７４Ａを形成してこの突起
状部分７４Ａと短絡電極８２を接触させることにより、
アバランシェ耐量を向上させている。また、ｎ+ 型ドレ
イン領域７８端部の角部分への電界集中により耐圧が低
くなることを防ぐために、ｎ+ 型ドレイン領域７８はそ
の端部の角部分を丸めてある。
【００８５】以下に、図１６を用いて、前記ＭＯＳＦＥ
Ｔチップに形成されたＭＯＳＦＥＴの構成を詳細に説明
する。
Ｔチップに形成されたＭＯＳＦＥＴの構成を詳細に説明
する。
【００８６】図１６に示すように、低抵抗のｐ+ 型シリ
コン半導体基板７１の一方の主面上には、エピタキシャ
ル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタ
キシャル層７２が形成されている。このｐ- 型エピタキ
シャル層７２の表面には、ｐ型ボディ領域７３が形成さ
れている。
コン半導体基板７１の一方の主面上には、エピタキシャ
ル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタ
キシャル層７２が形成されている。このｐ- 型エピタキ
シャル層７２の表面には、ｐ型ボディ領域７３が形成さ
れている。
【００８７】また、ｐ型ボディ領域７３の表面の１部分
を挟んで対向するように、ｎ+ 型ソース領域７４とｎ型
ドリフト領域７５が形成されている。これらｎ+ 型ソー
ス領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデ
イ領域７３上には、シリコン酸化膜からなるゲート絶縁
膜７６を介してゲート電極７７が形成されている。ｎ型
ドリフト領域７５の上層には、ｎ+ 型ドレイン領域７８
が形成されている。
を挟んで対向するように、ｎ+ 型ソース領域７４とｎ型
ドリフト領域７５が形成されている。これらｎ+ 型ソー
ス領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデ
イ領域７３上には、シリコン酸化膜からなるゲート絶縁
膜７６を介してゲート電極７７が形成されている。ｎ型
ドリフト領域７５の上層には、ｎ+ 型ドレイン領域７８
が形成されている。
【００８８】また、前記ｎ+ 型ソース領域７４下には、
ｐ+ 型領域８０が形成されている。このｐ+ 型領域８０
は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導
体基板７１に達する深い領域である。ｎ+ 型ソース領域
７４上及びｐ+ 型領域８０上には、これらを電気的に接
続するための短絡電極８２が形成されている。また、前
記ｎ+ 型ドレイン領域７８上には、コンタクトプラグ８
１Ａ及びドレイン電極８１が形成されている。
ｐ+ 型領域８０が形成されている。このｐ+ 型領域８０
は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導
体基板７１に達する深い領域である。ｎ+ 型ソース領域
７４上及びｐ+ 型領域８０上には、これらを電気的に接
続するための短絡電極８２が形成されている。また、前
記ｎ+ 型ドレイン領域７８上には、コンタクトプラグ８
１Ａ及びドレイン電極８１が形成されている。
【００８９】このような構造を持つｐ- 型エピタキシャ
ル層７２の上方には、層間絶縁層８３が形成されてい
る。この層間絶縁層８３上には、コンタクトプラグ８１
Ａ及びドレイン電極８１を通して、ｎ+ 型ドレイン領域
７８に電気的に接続されたドレイン電極８４が形成され
ている。また、ｐ+ 型半導体基板７１の他方の主面上に
は、ソース電極８５が形成されている。ｎ+ 型ソース領
域７４は、短絡電極８２、ｐ+ 型領域８０、及びｐ+ 型
半導体基板７１を通してソース電極８５に電気的に接続
されている。
ル層７２の上方には、層間絶縁層８３が形成されてい
る。この層間絶縁層８３上には、コンタクトプラグ８１
Ａ及びドレイン電極８１を通して、ｎ+ 型ドレイン領域
７８に電気的に接続されたドレイン電極８４が形成され
ている。また、ｐ+ 型半導体基板７１の他方の主面上に
は、ソース電極８５が形成されている。ｎ+ 型ソース領
域７４は、短絡電極８２、ｐ+ 型領域８０、及びｐ+ 型
半導体基板７１を通してソース電極８５に電気的に接続
されている。
【００９０】以下に、図１７を用いて、前記ＭＯＳＦＥ
Ｔチップにおける１６Ｃ−１６Ｃ線に沿った断面の構造
について説明する。
Ｔチップにおける１６Ｃ−１６Ｃ線に沿った断面の構造
について説明する。
【００９１】前述したように、ゲート配線６４の上方部
分に存在するドレイン電極８４は、ゲート配線６４に沿
って細長く除去されている。これは、ゲート・ドレイン
間の寄生容量を小さくするためである。また、ゲート電
極７７下の酸化膜８６を前記ゲート絶縁膜７６よりも厚
くすることにより、ゲート・ソース間の寄生容量を小さ
くしている。前記酸化膜８６の膜厚は１００ｎｍ〜３０
０ｎｍ程度である。また、ゲート電極７７の下方には、
ｐ+ 型領域８０が形成されている。なお、このゲート電
極７７の下方に形成するｐ+ 型領域８０は省略してもよ
い。
分に存在するドレイン電極８４は、ゲート配線６４に沿
って細長く除去されている。これは、ゲート・ドレイン
間の寄生容量を小さくするためである。また、ゲート電
極７７下の酸化膜８６を前記ゲート絶縁膜７６よりも厚
くすることにより、ゲート・ソース間の寄生容量を小さ
くしている。前記酸化膜８６の膜厚は１００ｎｍ〜３０
０ｎｍ程度である。また、ゲート電極７７の下方には、
ｐ+ 型領域８０が形成されている。なお、このゲート電
極７７の下方に形成するｐ+ 型領域８０は省略してもよ
い。
【００９２】前述した構造を有するＭＯＳＦＥＴにおい
て、主電極はｐ+ 型半導体基板７１の一方の主面の上方
に形成されたドレイン電極８４と、他方の主面上に形成
されたソース電極８５である。前記短絡電極８２は、ｎ
+ 型ソース領域７４とｐ+ 型領域８０を短絡するために
形成されている。
て、主電極はｐ+ 型半導体基板７１の一方の主面の上方
に形成されたドレイン電極８４と、他方の主面上に形成
されたソース電極８５である。前記短絡電極８２は、ｎ
+ 型ソース領域７４とｐ+ 型領域８０を短絡するために
形成されている。
【００９３】この実施の形態のＭＯＳＦＥＴは、ｐ+ 型
領域８０によってｎ+ 型ソース領域７４とｐ+ 型半導体
基板７１とを電気的に接続したものである。すなわち、
前記短絡電極８２によってｎ+ 型ソース領域７４とｐ+
型領域８０が短絡されており、このｐ+ 型領域８０はｐ
- 型エピタキシャル層７２内に深く拡散されて、ｐ+型
半導体基板７１まで達している。
領域８０によってｎ+ 型ソース領域７４とｐ+ 型半導体
基板７１とを電気的に接続したものである。すなわち、
前記短絡電極８２によってｎ+ 型ソース領域７４とｐ+
型領域８０が短絡されており、このｐ+ 型領域８０はｐ
- 型エピタキシャル層７２内に深く拡散されて、ｐ+型
半導体基板７１まで達している。
【００９４】前記ドレイン領域は、ＬＤＤ（Lightly do
ped drain）である前記ｎ型ドリフト領域７５とコンタ
クト領域である前記ｎ+ 型ドレイン領域７８とからな
る。このＭＯＳＦＥＴの耐圧が３０Ｖ〜４０Ｖ程度の場
合、図１６の断面における前記ｎ型ドリフト領域７５の
横方向の長さは、１μｍ前後である。前記ｎ型ドリフト
領域７５は、ｎ型不純物、例えばリン（Ｐ）あるいはヒ
素（Ａｓ）のイオン注入によって形成される。このとき
注入されるｎ型不純物の量は、２×１０１２〜５×１０
１２ｃｍ−２程度である。このイオン注入の際、ゲート
電極７７をマスクとして用いるため、ソース側の前記ｎ
型ドリフト領域７５の端部は、ゲート電極７７のエッジ
によってセルフアライメントにて形成されている。ま
た、前記ｎ型ドリフト領域７５の深さは、０．１μｍ〜
０．２μｍと浅く形成されている。このため、前記ドレ
イン領域とゲート電極７７とが対向する面積（すなわ
ち、ｎ型ドリフト領域７５とゲート電極７７とが重なる
部分の面積）が小さく、ドレイン・ゲート間容量が小さ
くなっている。このため、このＭＯＳＦＥＴは、スイッ
チング速度が速く、スイッチング損失が小さい。
ped drain）である前記ｎ型ドリフト領域７５とコンタ
クト領域である前記ｎ+ 型ドレイン領域７８とからな
る。このＭＯＳＦＥＴの耐圧が３０Ｖ〜４０Ｖ程度の場
合、図１６の断面における前記ｎ型ドリフト領域７５の
横方向の長さは、１μｍ前後である。前記ｎ型ドリフト
領域７５は、ｎ型不純物、例えばリン（Ｐ）あるいはヒ
素（Ａｓ）のイオン注入によって形成される。このとき
注入されるｎ型不純物の量は、２×１０１２〜５×１０
１２ｃｍ−２程度である。このイオン注入の際、ゲート
電極７７をマスクとして用いるため、ソース側の前記ｎ
型ドリフト領域７５の端部は、ゲート電極７７のエッジ
によってセルフアライメントにて形成されている。ま
た、前記ｎ型ドリフト領域７５の深さは、０．１μｍ〜
０．２μｍと浅く形成されている。このため、前記ドレ
イン領域とゲート電極７７とが対向する面積（すなわ
ち、ｎ型ドリフト領域７５とゲート電極７７とが重なる
部分の面積）が小さく、ドレイン・ゲート間容量が小さ
くなっている。このため、このＭＯＳＦＥＴは、スイッ
チング速度が速く、スイッチング損失が小さい。
【００９５】前記ｎ+ 型ドレイン領域７８は、コンタク
トプラグ８１Ａとの間でオーミックコンタクトを取る必
要がある。このため、前記ｎ+ 型ドレイン領域７８表面
のｎ型不純物濃度は１×１０１８ｃｍ−３以上、好まし
くは１×１０１９ｃｍ−３以上となっている。このＭＯ
ＳＦＥＴの耐圧が１０Ｖ程度以下で良い場合には、前記
ｎ型ドリフト領域７５は省略してもよい。この場合は、
前記ｎ+ 型ドレイン領域７８を、ゲート電極７７をマス
クにしてセルフアライメントにて形成する。
トプラグ８１Ａとの間でオーミックコンタクトを取る必
要がある。このため、前記ｎ+ 型ドレイン領域７８表面
のｎ型不純物濃度は１×１０１８ｃｍ−３以上、好まし
くは１×１０１９ｃｍ−３以上となっている。このＭＯ
ＳＦＥＴの耐圧が１０Ｖ程度以下で良い場合には、前記
ｎ型ドリフト領域７５は省略してもよい。この場合は、
前記ｎ+ 型ドレイン領域７８を、ゲート電極７７をマス
クにしてセルフアライメントにて形成する。
【００９６】前記短絡電極８２とドレイン電極８４との
間の前記層間絶縁膜８３は１μｍ以上に厚くしている。
これにより、前記短絡電極８２とドレイン電極８４との
間に生じる寄生のドレイン・ソース間容量を小さくして
いる。ドレイン電極８４の厚さは、４μｍ以上、好まし
くは６μｍ以上である。ｐ+ 型半導体基板７１の厚さは
１００μｍ以下に薄くしてある。ｐ+ 型半導体基板７１
の厚さを１００μｍ以下にするのは、オン抵抗を小さく
するためである。
間の前記層間絶縁膜８３は１μｍ以上に厚くしている。
これにより、前記短絡電極８２とドレイン電極８４との
間に生じる寄生のドレイン・ソース間容量を小さくして
いる。ドレイン電極８４の厚さは、４μｍ以上、好まし
くは６μｍ以上である。ｐ+ 型半導体基板７１の厚さは
１００μｍ以下に薄くしてある。ｐ+ 型半導体基板７１
の厚さを１００μｍ以下にするのは、オン抵抗を小さく
するためである。
【００９７】このＭＯＳＦＥＴのチャネル領域は、ｐ-
型エピタキシャル層７２（ｐ- 型シリコン層）だけでな
く、ｐ型ボディ領域７３を含んで形成されている。この
ｐ型ボディ領域７３は、ｐ型不純物（例えばボロン
（Ｂ））のイオン注入および熱拡散によって形成されて
いる。このｐ型不純物のイオン注入は、ゲート電極７７
の形成よりも先に行っている。その際、後に形成される
ゲート電極７７の下の部分のソース側の約半分にイオン
を注入し、ドレイン側の約半分にはイオンを注入しな
い。これにより、ゲート電極下のｐ型不純物濃度は、前
記チャネル領域のドレイン側端（前記ｎ型ドリフト領域
７５と重なる部分）近傍で低くなる（図１８、図１９参
照）。これにより、前記ｎ型ドリフト領域７５の先端部
分（ゲート電極近傍部分）の抵抗が高くなることを防い
でいる。
型エピタキシャル層７２（ｐ- 型シリコン層）だけでな
く、ｐ型ボディ領域７３を含んで形成されている。この
ｐ型ボディ領域７３は、ｐ型不純物（例えばボロン
（Ｂ））のイオン注入および熱拡散によって形成されて
いる。このｐ型不純物のイオン注入は、ゲート電極７７
の形成よりも先に行っている。その際、後に形成される
ゲート電極７７の下の部分のソース側の約半分にイオン
を注入し、ドレイン側の約半分にはイオンを注入しな
い。これにより、ゲート電極下のｐ型不純物濃度は、前
記チャネル領域のドレイン側端（前記ｎ型ドリフト領域
７５と重なる部分）近傍で低くなる（図１８、図１９参
照）。これにより、前記ｎ型ドリフト領域７５の先端部
分（ゲート電極近傍部分）の抵抗が高くなることを防い
でいる。
【００９８】前述したゲート電極下のｐ型不純物濃度に
ついて、図１８、図１９を用いて詳細に説明する。図１
８は、図１６に示した断面図における１７Ａ−１７Ａ線
に沿った領域の不純物濃度分布図である。図１９は、前
記不純物濃度分布図におけるゲート電極下のチャネル領
域部分を拡大した不純物濃度分布図である。これらの図
では、横軸にソース側のゲート電極端からの距離を取
り、縦軸に不純物濃度を取っている。
ついて、図１８、図１９を用いて詳細に説明する。図１
８は、図１６に示した断面図における１７Ａ−１７Ａ線
に沿った領域の不純物濃度分布図である。図１９は、前
記不純物濃度分布図におけるゲート電極下のチャネル領
域部分を拡大した不純物濃度分布図である。これらの図
では、横軸にソース側のゲート電極端からの距離を取
り、縦軸に不純物濃度を取っている。
【００９９】図１８及び図１９に示す不純物濃度分布図
は、ｐ型ボディ領域７３を形成するためのイオン注入
を、ゲート電極下の領域のうちの半分の領域まで行った
ものである。この場合と比較するために、ｐ型ボディ領
域７３を形成するためのイオン注入をゲート電極下の全
体に行った場合において、ゲート電極下のチャネル領域
部分を拡大した不純物濃度分布図を図２０に示す。
は、ｐ型ボディ領域７３を形成するためのイオン注入
を、ゲート電極下の領域のうちの半分の領域まで行った
ものである。この場合と比較するために、ｐ型ボディ領
域７３を形成するためのイオン注入をゲート電極下の全
体に行った場合において、ゲート電極下のチャネル領域
部分を拡大した不純物濃度分布図を図２０に示す。
【０１００】図１９に示した不純物濃度分布は、図２０
と比較してドレイン側のゲート電極端の直下（この図１
９の右端）でボロン（Ｂ）濃度が低くなっている。この
ため、前記ｎ型ドリフト領域７５の先端で抵抗が高くな
ってしまうことがない。
と比較してドレイン側のゲート電極端の直下（この図１
９の右端）でボロン（Ｂ）濃度が低くなっている。この
ため、前記ｎ型ドリフト領域７５の先端で抵抗が高くな
ってしまうことがない。
【０１０１】一方、ｐ型ボディ領域７３を形成するため
のイオン注入をゲート電極下の全体に行った場合、図２
０に示すように、ドレイン側のゲート電極端の直下（こ
の図２０の右端）ではボロン（Ｂ）濃度が高くなる。こ
のため、前記ｎ型ドリフト領域７５の先端でのネットの
不純物量（リン濃度からボロン濃度を差し引いた量）が
低くなっている。この結果、前記ｎ型ドリフト領域７５
の抵抗が高くなってしまい、このＭＯＳＦＥＴのオン抵
抗が高くなる。
のイオン注入をゲート電極下の全体に行った場合、図２
０に示すように、ドレイン側のゲート電極端の直下（こ
の図２０の右端）ではボロン（Ｂ）濃度が高くなる。こ
のため、前記ｎ型ドリフト領域７５の先端でのネットの
不純物量（リン濃度からボロン濃度を差し引いた量）が
低くなっている。この結果、前記ｎ型ドリフト領域７５
の抵抗が高くなってしまい、このＭＯＳＦＥＴのオン抵
抗が高くなる。
【０１０２】なお、前述した図１７に示した断面におい
て、ｐ+ 型領域８０とｎ型ドリフト領域７５との距離を
狭くすることにより、ソース・ドレイン間の耐圧を図１
６に示した断面におけるソース・ドレイン間の耐圧より
低くしてもよい。これにより、アバランシェ耐量を改善
することができる。
て、ｐ+ 型領域８０とｎ型ドリフト領域７５との距離を
狭くすることにより、ソース・ドレイン間の耐圧を図１
６に示した断面におけるソース・ドレイン間の耐圧より
低くしてもよい。これにより、アバランシェ耐量を改善
することができる。
【０１０３】以下に、前記第６の実施の形態の変形例の
ＭＯＳＦＥＴについて説明する。
ＭＯＳＦＥＴについて説明する。
【０１０４】図２１は、この発明の第６の実施の形態の
第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１０５】このＭＯＳＦＥＴでは、前記ゲート電極７
７を形成した後に、ゲート電極７７をマスクにしてｐ型
ボディ領域７３を形成するためのイオン注入を行ってい
る。なお、このイオン注入工程では、ドレイン領域はレ
ジスト材などでブロックする。その他の構成は、図１６
に示した前記第６の実施の形態と同様である。
７を形成した後に、ゲート電極７７をマスクにしてｐ型
ボディ領域７３を形成するためのイオン注入を行ってい
る。なお、このイオン注入工程では、ドレイン領域はレ
ジスト材などでブロックする。その他の構成は、図１６
に示した前記第６の実施の形態と同様である。
【０１０６】この第１変形例では、ドレイン側のゲート
電極７７端の直下におけるボロン（Ｂ）濃度が低くなっ
ている。したがって、前記ｎ型ドリフト領域７５の先端
で抵抗が高くなってしまうことがない。
電極７７端の直下におけるボロン（Ｂ）濃度が低くなっ
ている。したがって、前記ｎ型ドリフト領域７５の先端
で抵抗が高くなってしまうことがない。
【０１０７】また、図２２はこの発明の第６の実施の形
態の第２変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
態の第２変形例のＭＯＳＦＥＴの構成を示す断面図であ
る。
【０１０８】このＭＯＳＦＥＴは、ｎ+ 型ソース領域７
４におけるラッチアップを防いでアバランシェ耐量を向
上させるために、図１６に示した構造に対して、さらに
ｎ+型ソース領域７４下にｐ+ 型領域６７を形成したも
のである。その他の構成は、図１６に示した前記第６の
実施の形態と同様である。
４におけるラッチアップを防いでアバランシェ耐量を向
上させるために、図１６に示した構造に対して、さらに
ｎ+型ソース領域７４下にｐ+ 型領域６７を形成したも
のである。その他の構成は、図１６に示した前記第６の
実施の形態と同様である。
【０１０９】この第１変形例では、前記ｐ+ 型領域６７
を設けることにより、ｎ+ 型ソース領域７４下の領域の
抵抗（正孔に対する抵抗）を下げている。前記ｐ+ 型領
域６７の不純物量は、５×１０１３〜１×１０１５ｃｍ
−２程度である。これにより、アバランシェ電流による
電圧降下が小さくなり、アバランシェ耐量が改善されて
いる。
を設けることにより、ｎ+ 型ソース領域７４下の領域の
抵抗（正孔に対する抵抗）を下げている。前記ｐ+ 型領
域６７の不純物量は、５×１０１３〜１×１０１５ｃｍ
−２程度である。これにより、アバランシェ電流による
電圧降下が小さくなり、アバランシェ耐量が改善されて
いる。
【０１１０】以上述べたように前記第６の実施の形態及
び変形例によれば、高周波でのスイッチング損失が低減
でき、オン抵抗が低いＭＯＳＦＥＴを提供することが可
能である。また、アバランシェ降伏が起こるときの耐量
が改善できるＭＯＳＦＥＴを提供することが可能であ
る。
び変形例によれば、高周波でのスイッチング損失が低減
でき、オン抵抗が低いＭＯＳＦＥＴを提供することが可
能である。また、アバランシェ降伏が起こるときの耐量
が改善できるＭＯＳＦＥＴを提供することが可能であ
る。
【０１１１】［第７の実施の形態］図２３は、この発明
の第７の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。
の第７の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。
【０１１２】図２３に示すように、低抵抗のｐ+ 型シリ
コン半導体基板７１の一方の主面上には、エピタキシャ
ル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタ
キシャル層７２が形成されている。このｐ- 型エピタキ
シャル層７２の表面には、ｐ型ボディ領域７３が形成さ
れている。
コン半導体基板７１の一方の主面上には、エピタキシャ
ル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタ
キシャル層７２が形成されている。このｐ- 型エピタキ
シャル層７２の表面には、ｐ型ボディ領域７３が形成さ
れている。
【０１１３】また、ｐ型ボディ領域７３の表面の１部分
を挟んで対向するようにｎ+ 型ソース領域７４とｎ型ド
リフト領域７５が形成されている。これらｎ+ 型ソース
領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデイ
領域７３上には、シリコン酸化膜からなるゲート絶縁膜
７６を介してゲート電極７７が形成されている。ｎ型ド
リフト領域７５の上層には、ｎ+ 型ドレイン領域７８が
形成されている。
を挟んで対向するようにｎ+ 型ソース領域７４とｎ型ド
リフト領域７５が形成されている。これらｎ+ 型ソース
領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデイ
領域７３上には、シリコン酸化膜からなるゲート絶縁膜
７６を介してゲート電極７７が形成されている。ｎ型ド
リフト領域７５の上層には、ｎ+ 型ドレイン領域７８が
形成されている。
【０１１４】また、ｎ+ 型ソース領域７４の側端には、
このｎ+ 型ソース領域７４に近接してｐ+ 型領域７９が
形成されている。さらに、ｐ+ 型領域７９の下には、ｐ
+ 型領域８０が形成されている。このｐ+ 型領域８０
は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導
体基板７１に達する深い領域である。
このｎ+ 型ソース領域７４に近接してｐ+ 型領域７９が
形成されている。さらに、ｐ+ 型領域７９の下には、ｐ
+ 型領域８０が形成されている。このｐ+ 型領域８０
は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導
体基板７１に達する深い領域である。
【０１１５】前記ｎ+ 型ドレイン領域７８上には、１層
目のドレイン電極８１が形成されている。また、ｎ+ 型
ソース領域７４上及びｐ+ 型領域７９上には、これらを
電気的に接続するための電極８２が形成されている。こ
のような構造上を持つｐ- 型エピタキシャル層７２の上
方には、絶縁層８３が形成されている。この絶縁層８３
上には、１層目のドレイン電極８１を介してｎ+ 型ドレ
イン領域７８に電気的に接続された２層目のドレイン電
極８４が形成されている。また、ｐ+ 型半導体基板７１
の他方の主面上には、ソース電極８５が形成されてい
る。ｎ+ 型ソース領域７４は、電極８２、ｐ+ 型領域７
９、ｐ+ 型領域８０、及びｐ+ 型半導体基板７１を通し
てソース電極８５に電気的に接続されている。なお、ｐ
+ 型領域８０の表面の不純物濃度が十分高ければｐ+ 型
領域７９は必ずしも作らなくても良い。
目のドレイン電極８１が形成されている。また、ｎ+ 型
ソース領域７４上及びｐ+ 型領域７９上には、これらを
電気的に接続するための電極８２が形成されている。こ
のような構造上を持つｐ- 型エピタキシャル層７２の上
方には、絶縁層８３が形成されている。この絶縁層８３
上には、１層目のドレイン電極８１を介してｎ+ 型ドレ
イン領域７８に電気的に接続された２層目のドレイン電
極８４が形成されている。また、ｐ+ 型半導体基板７１
の他方の主面上には、ソース電極８５が形成されてい
る。ｎ+ 型ソース領域７４は、電極８２、ｐ+ 型領域７
９、ｐ+ 型領域８０、及びｐ+ 型半導体基板７１を通し
てソース電極８５に電気的に接続されている。なお、ｐ
+ 型領域８０の表面の不純物濃度が十分高ければｐ+ 型
領域７９は必ずしも作らなくても良い。
【０１１６】図２３に示す前記構成を有するＭＯＳＦＥ
Ｔでは、ドレイン電極８４とソース電極８５とをｐ+ 型
半導体基板７１の両側の主面に設け、ｎ+ 型ソース領域
７４とｐ+ 型半導体基板７１との間をｐ- 型エピタキシ
ャル層７２に形成したｐ+ 型領域７９、８０で接続する
ことにより、オン抵抗を低くすることができる。さら
に、トレンチゲートを採用した場合に比べてゲート電極
７７とｎ+ 型ドレイン領域７８間の寄生キャパシタンス
を小さくでき、高周波でのスイッチング損失が大きくな
るのを抑制できる。また、ｎ型ドリフト領域７５を設け
ることにより、ドレイン側に空乏層ができやすくなるた
め、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４間
の耐圧を向上させることができる。
Ｔでは、ドレイン電極８４とソース電極８５とをｐ+ 型
半導体基板７１の両側の主面に設け、ｎ+ 型ソース領域
７４とｐ+ 型半導体基板７１との間をｐ- 型エピタキシ
ャル層７２に形成したｐ+ 型領域７９、８０で接続する
ことにより、オン抵抗を低くすることができる。さら
に、トレンチゲートを採用した場合に比べてゲート電極
７７とｎ+ 型ドレイン領域７８間の寄生キャパシタンス
を小さくでき、高周波でのスイッチング損失が大きくな
るのを抑制できる。また、ｎ型ドリフト領域７５を設け
ることにより、ドレイン側に空乏層ができやすくなるた
め、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４間
の耐圧を向上させることができる。
【０１１７】なお、図２３は素子の一部分の断面を示し
たものであり、実際は大電流を得るために、破線Ｂで示
した部分（ユニットセル）の構造を左右対称に、複数折
り返した構造を形成する必要がある。すなわち、図２３
に示す素子を複数個形成する必要がある。
たものであり、実際は大電流を得るために、破線Ｂで示
した部分（ユニットセル）の構造を左右対称に、複数折
り返した構造を形成する必要がある。すなわち、図２３
に示す素子を複数個形成する必要がある。
【０１１８】以上説明したようにこの第７の実施の形態
によれば、ドレイン電極とソース電極とを半導体基板の
両側の主面上に設け、ソース領域と低抵抗の半導体基板
（ソース電極）との間を不純物拡散領域で接続すること
により、オン抵抗を低くすることができる。さらに、ゲ
ートとドレインとの間に生じる寄生キャパシタンスを小
さくでき、高周波でのスイッチング損失を低減できる。
また、ドレイン領域にドリフト領域を設けることによ
り、ドレインとソース間の耐圧が向上できる。
によれば、ドレイン電極とソース電極とを半導体基板の
両側の主面上に設け、ソース領域と低抵抗の半導体基板
（ソース電極）との間を不純物拡散領域で接続すること
により、オン抵抗を低くすることができる。さらに、ゲ
ートとドレインとの間に生じる寄生キャパシタンスを小
さくでき、高周波でのスイッチング損失を低減できる。
また、ドレイン領域にドリフト領域を設けることによ
り、ドレインとソース間の耐圧が向上できる。
【０１１９】また、図２４は、この発明の第７の実施の
形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。
形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。
【０１２０】このＭＯＳＦＥＴは、前記第７の実施の形
態において、ｎ+ 型ドレイン領域７８にさらに深いｎ+
型領域を形成したものである。
態において、ｎ+ 型ドレイン領域７８にさらに深いｎ+
型領域を形成したものである。
【０１２１】図２４に示すように、ｎ+ 型ドレイン領域
７８にさらに深いｎ+ 型領域８９を形成する。これによ
り、ｎ+ 型領域８９とｐ+ 型半導体基板７１との間の距
離が前記第７の実施の形態のｎ+ 型ドレイン領域７８と
ｐ+ 型半導体基板７１との間の距離よりも短くなる。そ
の他の構成は、前記第７の実施の形態と同様である。
７８にさらに深いｎ+ 型領域８９を形成する。これによ
り、ｎ+ 型領域８９とｐ+ 型半導体基板７１との間の距
離が前記第７の実施の形態のｎ+ 型ドレイン領域７８と
ｐ+ 型半導体基板７１との間の距離よりも短くなる。そ
の他の構成は、前記第７の実施の形態と同様である。
【０１２２】図２４に示すこのＭＯＳＦＥＴによれば、
スイッチング時などに発生する電圧がｎ+ 型領域８９と
ｐ+ 型半導体基板７１とでつくる縦方向のダイオードで
クランプされるので、大きな電圧がチャネルに印加され
ることがない。さらに、ｎ+型ドレイン領域７８とｎ+
型ソース領域７４との間を高耐圧にできる。これらによ
り、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
スイッチング時などに発生する電圧がｎ+ 型領域８９と
ｐ+ 型半導体基板７１とでつくる縦方向のダイオードで
クランプされるので、大きな電圧がチャネルに印加され
ることがない。さらに、ｎ+型ドレイン領域７８とｎ+
型ソース領域７４との間を高耐圧にできる。これらによ
り、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【０１２３】また、図２５は、この発明の第７の実施の
形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。
形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。
【０１２４】このＭＯＳＦＥＴは、前記第７の実施の形
態において、ｎ+ 型ドレイン領域７８の外側にｎ型領域
８７を形成し、Ｆｉｇ．７に示した第３の実施の形態の
変形例と同様に２段ＲＥＳＵＲＦを構成したものであ
る。
態において、ｎ+ 型ドレイン領域７８の外側にｎ型領域
８７を形成し、Ｆｉｇ．７に示した第３の実施の形態の
変形例と同様に２段ＲＥＳＵＲＦを構成したものであ
る。
【０１２５】図２５に示すように、ｎ+ 型ドレイン領域
７８を覆うように、ｎ型ドリフト領域７５よりも不純物
濃度の高いｎ型領域８７を形成する。例えば、ｎ型ドリ
フト領域７５の部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型領
域８７の部分に存在する不純物の総ドーズ量は２×１０
１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
これにより、耐圧以上の電圧がかかったときにｎ型領域
８７の周辺の部分（ｎ型ドリフト領域７５との境界付
近）でアバランシェブレークダウンが起こるようにす
る。その他の構成は、前記第７の実施の形態と同様であ
る。
７８を覆うように、ｎ型ドリフト領域７５よりも不純物
濃度の高いｎ型領域８７を形成する。例えば、ｎ型ドリ
フト領域７５の部分に存在する不純物の総ドーズ量は１
×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型領
域８７の部分に存在する不純物の総ドーズ量は２×１０
１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
これにより、耐圧以上の電圧がかかったときにｎ型領域
８７の周辺の部分（ｎ型ドリフト領域７５との境界付
近）でアバランシェブレークダウンが起こるようにす
る。その他の構成は、前記第７の実施の形態と同様であ
る。
【０１２６】図２５に示すこのＭＯＳＦＥＴによれば、
スイッチング時などに発生する電圧がｎ+ 型ドレイン領
域７８とｐ+ 型半導体基板７１との間に構成されたダイ
オードでクランプされるので、大きな電圧がチャネルに
印加されることがない。さらに、ｎ+ 型ドレイン領域７
８とｎ+ 型ソース領域７４との間を高耐圧にできる。こ
れらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことが
できる。また、第７の実施の形態の第２の変形と第３の
変形を組み合わせて、図２５のｎ+ 型ドレイン領域７８
を深くしても良い。
スイッチング時などに発生する電圧がｎ+ 型ドレイン領
域７８とｐ+ 型半導体基板７１との間に構成されたダイ
オードでクランプされるので、大きな電圧がチャネルに
印加されることがない。さらに、ｎ+ 型ドレイン領域７
８とｎ+ 型ソース領域７４との間を高耐圧にできる。こ
れらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことが
できる。また、第７の実施の形態の第２の変形と第３の
変形を組み合わせて、図２５のｎ+ 型ドレイン領域７８
を深くしても良い。
【０１２７】また、図２６は、この発明の第７の実施の
形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。
形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図で
ある。
【０１２８】このＭＯＳＦＥＴは、前記第７の実施の形
態において、ｎ+ 型ドレイン領域７８の深さをｎ型ドリ
フト領域７５より深くしたものである。
態において、ｎ+ 型ドレイン領域７８の深さをｎ型ドリ
フト領域７５より深くしたものである。
【０１２９】図２６に示すように、ｎ+ 型ドレイン領域
７８に換えてｎ型領域８８を形成する。ｎ+ 型ドレイン
領域７８に加えてｎ型領域８８を形成しても良い。この
ｎ型領域８８の深さは、ｎ型ドリフト領域７５の深さよ
り深くする。これにより、ｎ型領域８８とｐ+ 型半導体
基板７１との間の距離が前記第７の実施の形態のｎ+型
ドレイン領域７８とｐ+ 型半導体基板７１との間の距離
よりも短くなる。その他の構成は、前記第７の実施の形
態と同様である。
７８に換えてｎ型領域８８を形成する。ｎ+ 型ドレイン
領域７８に加えてｎ型領域８８を形成しても良い。この
ｎ型領域８８の深さは、ｎ型ドリフト領域７５の深さよ
り深くする。これにより、ｎ型領域８８とｐ+ 型半導体
基板７１との間の距離が前記第７の実施の形態のｎ+型
ドレイン領域７８とｐ+ 型半導体基板７１との間の距離
よりも短くなる。その他の構成は、前記第７の実施の形
態と同様である。
【０１３０】図２６に示すこのＭＯＳＦＥＴによれば、
スイッチング時などに発生する電圧がｎ型領域８８とｐ
+ 型半導体基板７１とでつくる縦方向のダイオードでク
ランプされるので、大きな電圧がチャネルに印加される
ことがない。さらに、ドレイン領域であるｎ型領域８８
とｎ+ 型ソース領域７４との間を高耐圧にできる。これ
らにより、ＭＯＳＦＥＴが破壊されるのを防ぐことがで
きる。
スイッチング時などに発生する電圧がｎ型領域８８とｐ
+ 型半導体基板７１とでつくる縦方向のダイオードでク
ランプされるので、大きな電圧がチャネルに印加される
ことがない。さらに、ドレイン領域であるｎ型領域８８
とｎ+ 型ソース領域７４との間を高耐圧にできる。これ
らにより、ＭＯＳＦＥＴが破壊されるのを防ぐことがで
きる。
【０１３１】なお、第７の実施の形態の第１〜第３変形
例においても、第７の実施の形態と同様に、大電流を得
るためには、図中の主用部分（ユニットセル）の構造を
左右対称に、複数折り返した構造を形成する必要があ
る。
例においても、第７の実施の形態と同様に、大電流を得
るためには、図中の主用部分（ユニットセル）の構造を
左右対称に、複数折り返した構造を形成する必要があ
る。
【０１３２】［第８の実施の形態］図２７は、この発明
の第８の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。この図は、ｎチャネルトランジスタを示してい
る。
の第８の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。この図は、ｎチャネルトランジスタを示してい
る。
【０１３３】図２７に示すように、ｎ+ 型シリコン半導
体基板１０１の一方の主面上には、絶縁体であるシリコ
ン酸化膜１０２が形成されている。このシリコン酸化膜
１０２上には、ｐ- 型シリコン層１０３が形成されてい
る。そして、ｐ- 型シリコン層１０３の表面に横型のＭ
ＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、ｎ
+ 型ソース領域１０７、ｎ+ 型ドレイン領域１０６、ｐ
型ボディ領域１０４、ｎ型ドリフト領域１０５、及びゲ
ート電極１０９から構成される。前記シリコン酸化膜１
０２の厚さは１００ｎｍ〜２００ｎｍである。前記ｐ-
型シリコン層１０３の厚さは１μｍ〜１．５μｍ程度で
ある。
体基板１０１の一方の主面上には、絶縁体であるシリコ
ン酸化膜１０２が形成されている。このシリコン酸化膜
１０２上には、ｐ- 型シリコン層１０３が形成されてい
る。そして、ｐ- 型シリコン層１０３の表面に横型のＭ
ＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、ｎ
+ 型ソース領域１０７、ｎ+ 型ドレイン領域１０６、ｐ
型ボディ領域１０４、ｎ型ドリフト領域１０５、及びゲ
ート電極１０９から構成される。前記シリコン酸化膜１
０２の厚さは１００ｎｍ〜２００ｎｍである。前記ｐ-
型シリコン層１０３の厚さは１μｍ〜１．５μｍ程度で
ある。
【０１３４】前記ｎ+ 型ソース領域１０７には、その上
面からｐ- 型シリコン層１０３とシリコン酸化膜１０２
を貫いてｎ+ 型半導体基板１０１に到達する埋め込み電
極１１２が形成されている。また、ｐ型ボディ領域１０
４上には、ゲート絶縁膜１０８を介してゲート絶縁膜１
０９が形成されている。ｎ+ 型ドレイン領域１０６には
ドレイン電極１１０が接続されている。さらに、ｎ+ 型
半導体基板１０１の一方の主面に対向する他方の主面上
にはソース電極１１１が形成されている。
面からｐ- 型シリコン層１０３とシリコン酸化膜１０２
を貫いてｎ+ 型半導体基板１０１に到達する埋め込み電
極１１２が形成されている。また、ｐ型ボディ領域１０
４上には、ゲート絶縁膜１０８を介してゲート絶縁膜１
０９が形成されている。ｎ+ 型ドレイン領域１０６には
ドレイン電極１１０が接続されている。さらに、ｎ+ 型
半導体基板１０１の一方の主面に対向する他方の主面上
にはソース電極１１１が形成されている。
【０１３５】このような構成を持つＭＯＳＦＥＴでは、
ｐ- 型シリコン層１０３がシリコン酸化膜１０２によっ
てｎ+ 型半導体基板１０１から分離されているため、熱
工程におけるｎ+ 型半導体基板１０１からｐ- 型シリコ
ン層１０３への不純物拡散が抑えられる。したがって、
ｐ- 型シリコン層１０３を最初から１．５μｍ程度に薄
く設定しても、このＭＯＳＦＥＴの耐圧を維持すること
ができる。仮に、前記シリコン酸化膜１０２が存在せ
ず、ｐ+ 型半導体基板とｐ- 型シリコン層１０３が接触
している場合、厚さが１．５μｍのｐ- 型層を確保しよ
うとすると、図２８に示すグラフからわかるように、ｐ
- 型シリコン層（エピタキシャル層）の厚さは４μｍ程
度形成する必要がある。
ｐ- 型シリコン層１０３がシリコン酸化膜１０２によっ
てｎ+ 型半導体基板１０１から分離されているため、熱
工程におけるｎ+ 型半導体基板１０１からｐ- 型シリコ
ン層１０３への不純物拡散が抑えられる。したがって、
ｐ- 型シリコン層１０３を最初から１．５μｍ程度に薄
く設定しても、このＭＯＳＦＥＴの耐圧を維持すること
ができる。仮に、前記シリコン酸化膜１０２が存在せ
ず、ｐ+ 型半導体基板とｐ- 型シリコン層１０３が接触
している場合、厚さが１．５μｍのｐ- 型層を確保しよ
うとすると、図２８に示すグラフからわかるように、ｐ
- 型シリコン層（エピタキシャル層）の厚さは４μｍ程
度形成する必要がある。
【０１３６】この実施の形態ではｐ- 型シリコン層１０
３が薄いので、埋め込み電極１１２の形成が容易であり
その電気抵抗も低い。また、埋め込み電極１１２は高不
純物濃度のｎ+ 型半導体基板１０１に接続されるので、
ｎ+ 型ソース領域１０７からソース電極１１１までのソ
ース引き出し部のコンタクト抵抗も低く保たれている。
３が薄いので、埋め込み電極１１２の形成が容易であり
その電気抵抗も低い。また、埋め込み電極１１２は高不
純物濃度のｎ+ 型半導体基板１０１に接続されるので、
ｎ+ 型ソース領域１０７からソース電極１１１までのソ
ース引き出し部のコンタクト抵抗も低く保たれている。
【０１３７】次に、この第８の実施の形態のＭＯＳＦＥ
Ｔの製造方法を説明する。少なくとも一方の主面を鏡面
研磨してミラー面としたｎ+ 型シリコン半導体基板１０
１を用意する。同様に、少なくとも一方の主面を鏡面研
磨してミラー面としたｐ- 型シリコン半導体基板を用意
する。その一方または両方の半導体基板の表面を酸化す
る。
Ｔの製造方法を説明する。少なくとも一方の主面を鏡面
研磨してミラー面としたｎ+ 型シリコン半導体基板１０
１を用意する。同様に、少なくとも一方の主面を鏡面研
磨してミラー面としたｐ- 型シリコン半導体基板を用意
する。その一方または両方の半導体基板の表面を酸化す
る。
【０１３８】その後、これら半導体基板のミラー面同士
を接着し、ｐ- 型シリコン基板を裏面から研削および研
磨して、所定の厚さのｐ- 型シリコン層１０３を形成す
る。ｐ- 型シリコン基板を裏面から研削する代わりに、
所定の厚さのｐ- 型シリコン層１０３を残してｐ- 型シ
リコン基板を剥離する方法もある。前記ｐ- 型シリコン
基板を剥離する方法としては、予めｐ- 型シリコン基板
の所定の深さに水素イオン注入層または多孔質シリコン
層を形成しておき、接着後に外圧あるいは熱をかけてこ
の水素イオン注入層または多孔質シリコン層から分離す
る方法が良く知られている。分離後にエッチング等によ
りｐ- 型シリコン層の表面を平坦化する。
を接着し、ｐ- 型シリコン基板を裏面から研削および研
磨して、所定の厚さのｐ- 型シリコン層１０３を形成す
る。ｐ- 型シリコン基板を裏面から研削する代わりに、
所定の厚さのｐ- 型シリコン層１０３を残してｐ- 型シ
リコン基板を剥離する方法もある。前記ｐ- 型シリコン
基板を剥離する方法としては、予めｐ- 型シリコン基板
の所定の深さに水素イオン注入層または多孔質シリコン
層を形成しておき、接着後に外圧あるいは熱をかけてこ
の水素イオン注入層または多孔質シリコン層から分離す
る方法が良く知られている。分離後にエッチング等によ
りｐ- 型シリコン層の表面を平坦化する。
【０１３９】あるいは、ＳＯＩ（Silicon on insulato
r）層の薄いＳＯＩ基板を用意し、ＳＯＩ層上にｐ- 型
シリコン層１０３を所定の厚さにエピタキシャル成長さ
せてもよい。
r）層の薄いＳＯＩ基板を用意し、ＳＯＩ層上にｐ- 型
シリコン層１０３を所定の厚さにエピタキシャル成長さ
せてもよい。
【０１４０】また、埋め込み電極１１２は、次のような
方法で形成される。表面の各拡散領域１０４〜１０７や
ゲート電極１０９をよく知られた方法で形成した後、Ｒ
ＩＥ（Reactive ion etching）のマスク材となるシリコ
ン酸化膜をシリコン酸化膜１０２よりも厚く、例えば１
μｍの厚さに形成する。
方法で形成される。表面の各拡散領域１０４〜１０７や
ゲート電極１０９をよく知られた方法で形成した後、Ｒ
ＩＥ（Reactive ion etching）のマスク材となるシリコ
ン酸化膜をシリコン酸化膜１０２よりも厚く、例えば１
μｍの厚さに形成する。
【０１４１】次に、埋め込み電極１１２の形成される部
分の前記シリコン酸化膜（マスク材）をエッチングして
開口する。次に、このシリコン酸化膜をマスクにして前
記シリコン層１０３に対するＲＩＥを行い、シリコン酸
化膜１０２に達する溝を形成する。続けてシリコン酸化
膜１０２に対するＲＩＥを行うことにより、シリコン酸
化膜１０２をエッチングし、ｎ+ 型シリコン基板１０１
に到達する溝とする。このシリコン酸化膜１０２のＲＩ
Ｅの際には、シリコン酸化膜（マスク材）もエッチング
されて薄くなる。その後、このシリコン酸化膜（マスク
材）をエッチング除去する。さらに、タングステン等の
金属を堆積させて埋め込み、表面の余分な金属をエッチ
バックする。以上により、埋め込み電極１１２が形成さ
れる。
分の前記シリコン酸化膜（マスク材）をエッチングして
開口する。次に、このシリコン酸化膜をマスクにして前
記シリコン層１０３に対するＲＩＥを行い、シリコン酸
化膜１０２に達する溝を形成する。続けてシリコン酸化
膜１０２に対するＲＩＥを行うことにより、シリコン酸
化膜１０２をエッチングし、ｎ+ 型シリコン基板１０１
に到達する溝とする。このシリコン酸化膜１０２のＲＩ
Ｅの際には、シリコン酸化膜（マスク材）もエッチング
されて薄くなる。その後、このシリコン酸化膜（マスク
材）をエッチング除去する。さらに、タングステン等の
金属を堆積させて埋め込み、表面の余分な金属をエッチ
バックする。以上により、埋め込み電極１１２が形成さ
れる。
【０１４２】なお、この第８の実施の形態ではｎ+ 型シ
リコン半導体基板１０１を用いているが、ｐ+ 型シリコ
ン半導体基板を用いてもよい。
リコン半導体基板１０１を用いているが、ｐ+ 型シリコ
ン半導体基板を用いてもよい。
【０１４３】また、図２９は、第８の実施の形態の変形
例のＭＯＳＦＥＴの構成を示す断面図である。
例のＭＯＳＦＥＴの構成を示す断面図である。
【０１４４】このＭＯＳＦＥＴは、埋め込み電極１１２
の周りにｐ+ 型あるいはｐ型拡散領域１０４Ａを設けた
ものである。ｐ型拡散領域１０４Ａはｐ型ボディ領域１
０４の抵抗を下げる働きをするので、素子のアバランシ
ェ耐量を向上させる効果がある。シリコン層（半導体
層）１０３がｐ- 型の場合は、拡散領域１０４Ａはシリ
コン酸化膜（絶縁体層）１０２に接していなくてもよい
が、半導体層１０３がｎ- 型の場合は絶縁体層１０２に
接している必要がある。この場合、拡散領域１０４Ａは
半導体層１０３と埋め込み電極１１２を分離する働きを
している。
の周りにｐ+ 型あるいはｐ型拡散領域１０４Ａを設けた
ものである。ｐ型拡散領域１０４Ａはｐ型ボディ領域１
０４の抵抗を下げる働きをするので、素子のアバランシ
ェ耐量を向上させる効果がある。シリコン層（半導体
層）１０３がｐ- 型の場合は、拡散領域１０４Ａはシリ
コン酸化膜（絶縁体層）１０２に接していなくてもよい
が、半導体層１０３がｎ- 型の場合は絶縁体層１０２に
接している必要がある。この場合、拡散領域１０４Ａは
半導体層１０３と埋め込み電極１１２を分離する働きを
している。
【０１４５】［第９の実施の形態］図３０は、この発明
の第９の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。この図は、ｎチャネルトランジスタを示してい
る。
の第９の実施の形態のＭＯＳＦＥＴの構成を示す断面図
である。この図は、ｎチャネルトランジスタを示してい
る。
【０１４６】この第９の実施の形態は、第８の実施の形
態においてソースとドレインを入れ換えたものである。
このＭＯＳＦＥＴでは、ｎ+ 型半導体基板１０１の一方
の主面上のシリコン酸化膜１０２上にｎ- 型シリコン層
１０３が形成されている。このｎ- 型シリコン層１０３
の表面に横型ＭＯＳＦＥＴが形成されている。ｎ- 型シ
リコン層１０３の上面には、ｎ+ 型ソース領域１０７と
ｐ型ボディ領域１０４の両方にコンタクトするソース電
極１１４が形成されている。ｎ+ 型半導体基板１０１の
他方の主面上には、ドレイン電極１１５が形成されてい
る。さらに、ｎ+ 型ドレイン領域１０６、ｎ型ドリフト
領域１０５、n- 型シリコン層１０３、及びシリコン酸
化膜１０２を貫いて、ｎ+ 型半導体基板１０１に到達す
る埋め込み電極１１２が形成されている。この埋め込み
電極１１２は、ｎ+ 型ドレイン領域１０６とｎ+ 型シリ
コン基板１０１とを電気的に接続している。
態においてソースとドレインを入れ換えたものである。
このＭＯＳＦＥＴでは、ｎ+ 型半導体基板１０１の一方
の主面上のシリコン酸化膜１０２上にｎ- 型シリコン層
１０３が形成されている。このｎ- 型シリコン層１０３
の表面に横型ＭＯＳＦＥＴが形成されている。ｎ- 型シ
リコン層１０３の上面には、ｎ+ 型ソース領域１０７と
ｐ型ボディ領域１０４の両方にコンタクトするソース電
極１１４が形成されている。ｎ+ 型半導体基板１０１の
他方の主面上には、ドレイン電極１１５が形成されてい
る。さらに、ｎ+ 型ドレイン領域１０６、ｎ型ドリフト
領域１０５、n- 型シリコン層１０３、及びシリコン酸
化膜１０２を貫いて、ｎ+ 型半導体基板１０１に到達す
る埋め込み電極１１２が形成されている。この埋め込み
電極１１２は、ｎ+ 型ドレイン領域１０６とｎ+ 型シリ
コン基板１０１とを電気的に接続している。
【０１４７】このような構造では、耐圧を得るためにｐ
型ボディ領域１０４下のｎ- 型シリコン層１０３が薄く
なりすぎないことが要求される。しかし、シリコン酸化
膜１０２によってｎ+ 型シリコン基板１０１からｎ- 型
シリコン層１０３への不純物拡散が防止されるため、ｎ
- 型シリコン層１０３は厚さを薄く設定することがで
き、前記第８の実施の形態と同様の効果が得られる。な
お、この第９の実施の形態ではｎ+ 型シリコン半導体基
板１０１を用いているが、ｐ+ 型シリコン半導体基板を
用いてもよい。
型ボディ領域１０４下のｎ- 型シリコン層１０３が薄く
なりすぎないことが要求される。しかし、シリコン酸化
膜１０２によってｎ+ 型シリコン基板１０１からｎ- 型
シリコン層１０３への不純物拡散が防止されるため、ｎ
- 型シリコン層１０３は厚さを薄く設定することがで
き、前記第８の実施の形態と同様の効果が得られる。な
お、この第９の実施の形態ではｎ+ 型シリコン半導体基
板１０１を用いているが、ｐ+ 型シリコン半導体基板を
用いてもよい。
【０１４８】また、図３１は、第９の実施の形態の変形
例のＭＯＳＦＥＴの構成を示す断面図である。このＭＯ
ＳＦＥＴは、埋め込み電極１１２の周りにｎ+ 型あるい
はｎ型拡散領域１０５Ａを設けたものである。ｎ型拡散
領域１０５Ａは埋め込み電極１１２のコンタクト抵抗を
下げる効果があり、シリコン層（半導体層）１０３がｐ
- 型の場合は、埋め込み電極１１２と半導体層１０３と
を分離する働きをする。
例のＭＯＳＦＥＴの構成を示す断面図である。このＭＯ
ＳＦＥＴは、埋め込み電極１１２の周りにｎ+ 型あるい
はｎ型拡散領域１０５Ａを設けたものである。ｎ型拡散
領域１０５Ａは埋め込み電極１１２のコンタクト抵抗を
下げる効果があり、シリコン層（半導体層）１０３がｐ
- 型の場合は、埋め込み電極１１２と半導体層１０３と
を分離する働きをする。
【０１４９】前記第８及び第９の実施の形態では、埋め
込み電極によりソース領域またはドレイン領域と半導体
基板とを接続したが、ソース領域またはドレイン領域側
からの不純物拡散領域と半導体基板側からの不純物拡散
領域とを接続することでも同様な効果を得ることができ
る。次にこのような実施の形態を説明する。
込み電極によりソース領域またはドレイン領域と半導体
基板とを接続したが、ソース領域またはドレイン領域側
からの不純物拡散領域と半導体基板側からの不純物拡散
領域とを接続することでも同様な効果を得ることができ
る。次にこのような実施の形態を説明する。
【０１５０】［第１０の実施の形態］図３２は、この発
明の第１０の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
明の第１０の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
【０１５１】図３２に示すように、ｎ+ 型ソース領域１
０７に隣接したシリコン層（半導体層）１０３には、こ
の半導体層１０３の表面からある深さまでｐ+ 型拡散領
域１２１が形成されている。また、このｐ+ 型拡散領域
１２１下には、シリコン酸化膜（絶縁体層）１０２の開
口部からｐ+ 型不純物が拡散して形成されたｐ+ 型拡散
領域１２０が配置されている。これらｐ+ 型拡散領域１
２１とｐ+ 型拡散領域１２０は電気的に接続されてお
り、低抵抗の導通路を形成している。
０７に隣接したシリコン層（半導体層）１０３には、こ
の半導体層１０３の表面からある深さまでｐ+ 型拡散領
域１２１が形成されている。また、このｐ+ 型拡散領域
１２１下には、シリコン酸化膜（絶縁体層）１０２の開
口部からｐ+ 型不純物が拡散して形成されたｐ+ 型拡散
領域１２０が配置されている。これらｐ+ 型拡散領域１
２１とｐ+ 型拡散領域１２０は電気的に接続されてお
り、低抵抗の導通路を形成している。
【０１５２】前記ｎ+ 型ソース領域１０７は、内部電極
１２２を通じてｐ+ 型拡散領域１２１と電気的に接続さ
れており、さらに内部電極１２２、ｐ+ 型拡散領域１２
１を通じてボディ領域１０４とも電気的に接続されてい
る。
１２２を通じてｐ+ 型拡散領域１２１と電気的に接続さ
れており、さらに内部電極１２２、ｐ+ 型拡散領域１２
１を通じてボディ領域１０４とも電気的に接続されてい
る。
【０１５３】前記ｐ+ 型拡散領域１２１とｐ+ 型拡散領
域１２０から形成される導通路は半導体層１０３の上面
と下面から拡散した拡散領域１２１と１２０が接続して
形成され、かつ絶縁体層１０２を設けることにより半導
体層１０３の厚さも薄くできるので、絶縁体層１０２を
設けない場合に比べて、拡散領域１２１、１２０の広が
りを小さくすることができる。
域１２０から形成される導通路は半導体層１０３の上面
と下面から拡散した拡散領域１２１と１２０が接続して
形成され、かつ絶縁体層１０２を設けることにより半導
体層１０３の厚さも薄くできるので、絶縁体層１０２を
設けない場合に比べて、拡散領域１２１、１２０の広が
りを小さくすることができる。
【０１５４】前記ｐ+ 型拡散領域１２０は、次のように
して形成される。まず、図３３（ａ）に示すように、ｐ
+ 型半導体基板１０１上にシリコン酸化膜１０２を介在
して薄いシリコン層１１８を持つＳＯＩ基板を用意す
る。さらに、ＳＯＩ基板のｐ+型拡散領域１２０に当た
る部分のシリコン層１１８とシリコン酸化膜１０２をエ
ッチングして開口部１２０Ａを形成する。
して形成される。まず、図３３（ａ）に示すように、ｐ
+ 型半導体基板１０１上にシリコン酸化膜１０２を介在
して薄いシリコン層１１８を持つＳＯＩ基板を用意す
る。さらに、ＳＯＩ基板のｐ+型拡散領域１２０に当た
る部分のシリコン層１１８とシリコン酸化膜１０２をエ
ッチングして開口部１２０Ａを形成する。
【０１５５】この状態でエピタキシャル成長を行ってｐ
- 型シリコン層１０３を形成すると、図３３（ｂ）に示
すように、シリコン酸化膜１０２の開口部には、ｐ+ 半
導体基板１０１からのｐ型不純物の拡散により、ｐ+ 型
拡散領域１２０が形成される。
- 型シリコン層１０３を形成すると、図３３（ｂ）に示
すように、シリコン酸化膜１０２の開口部には、ｐ+ 半
導体基板１０１からのｐ型不純物の拡散により、ｐ+ 型
拡散領域１２０が形成される。
【０１５６】その後、この半導体層１０３にｐ+ 型拡散
領域１２１、ｐ型ボディ領域１０４、ｎ型ドリフト領域
１０５、ｎ+ 型ソース領域１０７、ｎ+ 型ドレイン領域
１０６を含むＭＯＳＦＥＴを形成する。以上により、図
３２に示したＭＯＳＦＥＴが形成できる。
領域１２１、ｐ型ボディ領域１０４、ｎ型ドリフト領域
１０５、ｎ+ 型ソース領域１０７、ｎ+ 型ドレイン領域
１０６を含むＭＯＳＦＥＴを形成する。以上により、図
３２に示したＭＯＳＦＥＴが形成できる。
【０１５７】図３２に示すように、ｐ型ボディ領域１０
４の直下にｐ+ 型拡散領域１２０を形成すると、スイッ
チングの際のアバランシェ耐量を向上させることができ
る。即ち、ターンオフの際に素子耐圧以上の電圧がかか
ると、ｐ型ボディ領域１０４とｎ型ドリフト領域１０５
の間のｐｎ接合でアバランシェ降伏がおきる。その結
果、ソース側に流れる正孔電流に起因する電圧降下がｐ
型ボディ領域１０４内に生じる。この電圧降下によりｐ
型ボディ領域１０４とｎ+ 型ソース領域１０７の間のｐ
ｎ接合にビルトイン電圧程度の順バイアスがかかると、
ｎ+ 型ソース領域１０７から電子が流れ出してラッチア
ップしてしまう。この結果、ターンオフできずに前記Ｍ
ＯＳＦＥＴの破壊に至る。
４の直下にｐ+ 型拡散領域１２０を形成すると、スイッ
チングの際のアバランシェ耐量を向上させることができ
る。即ち、ターンオフの際に素子耐圧以上の電圧がかか
ると、ｐ型ボディ領域１０４とｎ型ドリフト領域１０５
の間のｐｎ接合でアバランシェ降伏がおきる。その結
果、ソース側に流れる正孔電流に起因する電圧降下がｐ
型ボディ領域１０４内に生じる。この電圧降下によりｐ
型ボディ領域１０４とｎ+ 型ソース領域１０７の間のｐ
ｎ接合にビルトイン電圧程度の順バイアスがかかると、
ｎ+ 型ソース領域１０７から電子が流れ出してラッチア
ップしてしまう。この結果、ターンオフできずに前記Ｍ
ＯＳＦＥＴの破壊に至る。
【０１５８】この第１０の実施の形態では、ｐ型ボディ
領域１０４の下にp+ 型拡散領域１２０を設けているの
で、正孔電流に対する抵抗が低くなっており、ボディ領
域１０４の中に大きな電圧降下が生じるのを抑制する。
この結果、前記ＭＯＳＦＥＴのアバランシェ耐量が向上
する。
領域１０４の下にp+ 型拡散領域１２０を設けているの
で、正孔電流に対する抵抗が低くなっており、ボディ領
域１０４の中に大きな電圧降下が生じるのを抑制する。
この結果、前記ＭＯＳＦＥＴのアバランシェ耐量が向上
する。
【０１５９】図３２に示す構成において、半導体層１０
３をｎ- 型層とすることもできる。特に、この場合はｐ
型ボディ領域１０４とｐ+ 型拡散領域１２０とがつなが
ることが望ましい。また、図３４に示すように、ｐ+ 型
シリコン半導体基板１０１をｎ+ 型シリコン半導体基板
とすることもできる。この場合、オン電圧が若干高くな
る難点があるが、ＭＯＳＦＥＴの小型化は達成される。
３をｎ- 型層とすることもできる。特に、この場合はｐ
型ボディ領域１０４とｐ+ 型拡散領域１２０とがつなが
ることが望ましい。また、図３４に示すように、ｐ+ 型
シリコン半導体基板１０１をｎ+ 型シリコン半導体基板
とすることもできる。この場合、オン電圧が若干高くな
る難点があるが、ＭＯＳＦＥＴの小型化は達成される。
【０１６０】［第１１の実施の形態］図３５は、この発
明の第１１の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
明の第１１の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
【０１６１】この第１１の実施の形態は、第１０の実施
の形態においてソースとドレインを入れ換えたものであ
る。シリコン半導体基板１０１、拡散領域１２０および
１２１がｎ型の場合には、シリコン層１０３はｎ- 型で
もｐ- 型でもよい。一方、シリコン基板１０１、拡散領
域１２０および１２１がｐ+ 型の場合にはシリコン層１
０３はｎ- 型である必要があるが、拡散領域１２０およ
び１２１との間にｎ型層を介在させればｐ- 型とするこ
ともできる。拡散領域１２１がｎ+ 型の場合には、内部
電極１２２は無くても良い。また、ｎ+ 型拡散領域１２
１とｎ+ 型ドレイン領域１０６とが一体となるように形
成してもよい。
の形態においてソースとドレインを入れ換えたものであ
る。シリコン半導体基板１０１、拡散領域１２０および
１２１がｎ型の場合には、シリコン層１０３はｎ- 型で
もｐ- 型でもよい。一方、シリコン基板１０１、拡散領
域１２０および１２１がｐ+ 型の場合にはシリコン層１
０３はｎ- 型である必要があるが、拡散領域１２０およ
び１２１との間にｎ型層を介在させればｐ- 型とするこ
ともできる。拡散領域１２１がｎ+ 型の場合には、内部
電極１２２は無くても良い。また、ｎ+ 型拡散領域１２
１とｎ+ 型ドレイン領域１０６とが一体となるように形
成してもよい。
【０１６２】この第１１の実施の形態の構成でも、第１
０の実施の形態と同様に、小型化とオン電圧減少の効果
は得られるが、アバランシェ耐量を向上させる効果はな
い。
０の実施の形態と同様に、小型化とオン電圧減少の効果
は得られるが、アバランシェ耐量を向上させる効果はな
い。
【０１６３】本発明の効果は、上述の埋め込み電極と不
純物拡散領域を組み合わせても得られる。次に、これら
を組み合わせた実施の形態を説明する。
純物拡散領域を組み合わせても得られる。次に、これら
を組み合わせた実施の形態を説明する。
【０１６４】［第１２の実施の形態］図３６は、この発
明の第１２の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
明の第１２の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
【０１６５】この第１２の実施の形態は、図３２に示し
た第１０の実施の形態においてｐ+型拡散領域１２１を
形成する代わりに、埋め込み電極１１２を設けた例であ
る。この構成でも、ｐ+ 型拡散領域１２０によって正孔
に対する抵抗が低くなっているので、アバランシェ耐量
が改善される。なお、ｐ+ 型シリコン半導体基板１０１
をｎ+ 型シリコン半導体基板とすることもできる。
た第１０の実施の形態においてｐ+型拡散領域１２１を
形成する代わりに、埋め込み電極１１２を設けた例であ
る。この構成でも、ｐ+ 型拡散領域１２０によって正孔
に対する抵抗が低くなっているので、アバランシェ耐量
が改善される。なお、ｐ+ 型シリコン半導体基板１０１
をｎ+ 型シリコン半導体基板とすることもできる。
【０１６６】［第１３の実施の形態］図３７は、この発
明の第１３の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
明の第１３の実施の形態のＭＯＳＦＥＴの構成を示す断
面図である。この図は、ｎチャネルトランジスタを示し
ている。
【０１６７】この第１３の実施の形態は、第１２の実施
の形態においてソースとドレインを入れ換えたものであ
る。例えば、ｎ型ドリフト領域１０５とｎ+ 型拡散領域
１２０とがつながるようにして、埋め込み電極１１２の
周りをｎ型層で囲むようにすれば、半導体層１０３をｐ
- 型層にすることもできる。なお、ｎ+ 型シリコン半導
体基板１０１をｐ+ 型シリコン半導体基板とすることも
できる。
の形態においてソースとドレインを入れ換えたものであ
る。例えば、ｎ型ドリフト領域１０５とｎ+ 型拡散領域
１２０とがつながるようにして、埋め込み電極１１２の
周りをｎ型層で囲むようにすれば、半導体層１０３をｐ
- 型層にすることもできる。なお、ｎ+ 型シリコン半導
体基板１０１をｐ+ 型シリコン半導体基板とすることも
できる。
【０１６８】この第１３の実施の形態の構成でも、第１
２の実施の形態と同様に、小型化とオン電圧減少の効果
は得られるが、アバランシェ耐量を向上させる効果はな
い。
２の実施の形態と同様に、小型化とオン電圧減少の効果
は得られるが、アバランシェ耐量を向上させる効果はな
い。
【０１６９】なお、第８〜第１３の実施の形態において
も、第７の実施の形態と同様に、大電流を得るために
は、図中の主用部分（ユニットセル）の構造を左右対称
に、複数折り返した構造を形成する必要がある。
も、第７の実施の形態と同様に、大電流を得るために
は、図中の主用部分（ユニットセル）の構造を左右対称
に、複数折り返した構造を形成する必要がある。
【０１７０】以上、前記第８〜第１３の実施の形態で
は、ｎチャネルＭＯＳＦＥＴに応用した例について説明
したが、ｎ型とｐ型を逆にしてｐチャネルＭＯＳＦＥＴ
にも応用できることは言うまでもない。また、ＳＯＩ基
板を用いているので、半導体層１０３に集積回路を作り
込んで、パワーＭＯＳＦＥＴを含んだパワーＩＣを構成
することも可能である。
は、ｎチャネルＭＯＳＦＥＴに応用した例について説明
したが、ｎ型とｐ型を逆にしてｐチャネルＭＯＳＦＥＴ
にも応用できることは言うまでもない。また、ＳＯＩ基
板を用いているので、半導体層１０３に集積回路を作り
込んで、パワーＭＯＳＦＥＴを含んだパワーＩＣを構成
することも可能である。
【０１７１】以上述べたように、本発明の前記第８の実
施の形態〜第１３の実施の形態によれば、素子面積を小
さく維持しながらオン抵抗の小さいパワーＭＯＳＦＥＴ
を提供することができる。
施の形態〜第１３の実施の形態によれば、素子面積を小
さく維持しながらオン抵抗の小さいパワーＭＯＳＦＥＴ
を提供することができる。
【０１７２】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
【０１７３】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
【０１７４】
【発明の効果】以上述べたようにこの発明によれば、高
周波でのスイッチング損失が低減でき、オン抵抗が低い
ＭＯＳ電界効果トランジスタを提供することが可能であ
る。また、アバランシェ降伏が起こるときの耐量が改善
できるＭＯＳ電界効果トランジスタを提供することが可
能である。
周波でのスイッチング損失が低減でき、オン抵抗が低い
ＭＯＳ電界効果トランジスタを提供することが可能であ
る。また、アバランシェ降伏が起こるときの耐量が改善
できるＭＯＳ電界効果トランジスタを提供することが可
能である。
【図１】この発明の第１の実施の形態のＭＯＳ電界効果
トランジスタ（ＭＯＳＦＥＴ）の構成を示す断面図であ
る。
トランジスタ（ＭＯＳＦＥＴ）の構成を示す断面図であ
る。
【図２】前記第１の実施の形態のＭＯＳＦＥＴを上方か
ら見たときの平面レイアウトである。
ら見たときの平面レイアウトである。
【図３】この発明の第２の実施の形態のＭＯＳＦＥＴの
構成を示す断面図である。
構成を示す断面図である。
【図４】この発明の第３の実施の形態のＭＯＳＦＥＴの
構成を示す断面図である。
構成を示す断面図である。
【図５】前記第３の実施の形態のＭＯＳＦＥＴを上方か
ら見たときの平面レイアウトである。
ら見たときの平面レイアウトである。
【図６】前記第３の実施の形態の変形例のＭＯＳＦＥＴ
の構成を示す断面図である。
の構成を示す断面図である。
【図７】従来のＭＯＳＦＥＴの電流が流れているときの
電流電圧特性を示す図である。
電流電圧特性を示す図である。
【図８】前記第３の実施の形態の変形例のＭＯＳＦＥＴ
における電流が流れているときの電流電圧特性を示す図
である。
における電流が流れているときの電流電圧特性を示す図
である。
【図９】この発明の第４の実施の形態のＭＯＳＦＥＴの
構成を示す断面図である。
構成を示す断面図である。
【図１０】この発明の第５の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。
の構成を示す断面図である。
【図１１】前記第５の実施の形態の第１変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図１２】前記第５の実施の形態の第２変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図１３】前記第５の実施の形態の第３変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図１４】この発明の第６の実施の形態のＭＯＳＦＥＴ
チップの平面図である。
チップの平面図である。
【図１５】前記第６の実施の形態のＭＯＳＦＥＴチップ
に示す１６Ａ部分を拡大した平面図である。
に示す１６Ａ部分を拡大した平面図である。
【図１６】図１５に示す前記平面図中の１６Ｂ−１６Ｂ
線に沿った断面図である。
線に沿った断面図である。
【図１７】図１５に示す前記平面図中の１６Ｃ−１６Ｃ
線に沿った断面図である。
線に沿った断面図である。
【図１８】図１６に示す前記断面図における１７Ａ−１
７Ａ線に沿った領域の不純物濃度分布図である。
７Ａ線に沿った領域の不純物濃度分布図である。
【図１９】図１８に示す前記不純物濃度分布図における
ゲート電極下のチャネル領域部分を拡大した不純物濃度
分布図である（ゲート電極下の領域において半分の領域
までイオン注入を行った場合）。
ゲート電極下のチャネル領域部分を拡大した不純物濃度
分布図である（ゲート電極下の領域において半分の領域
までイオン注入を行った場合）。
【図２０】前記ゲート電極下のチャネル領域部分を拡大
した不純物濃度分布図である（ゲート電極下の領域にお
いて全体にイオン注入を行った場合）。
した不純物濃度分布図である（ゲート電極下の領域にお
いて全体にイオン注入を行った場合）。
【図２１】前記第６の実施の形態の第１変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図２２】前記第６の実施の形態の第２変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図２３】この発明の第７の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。
の構成を示す断面図である。
【図２４】前記第７の実施の形態の第１変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図２５】前記第７の実施の形態の第２変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図２６】前記第７の実施の形態の第３変形例のＭＯＳ
ＦＥＴの構成を示す断面図である。
ＦＥＴの構成を示す断面図である。
【図２７】この発明の第８の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。
の構成を示す断面図である。
【図２８】ｐ+ 型シリコン基板とｐ- 型エピタキシャル
層を接合した場合の前記エピタキシャル層の深さ方向の
不純物濃度プロファイルを示す図である。
層を接合した場合の前記エピタキシャル層の深さ方向の
不純物濃度プロファイルを示す図である。
【図２９】前記第８の実施の形態の変形例のＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
【図３０】この発明の第９の実施の形態のＭＯＳＦＥＴ
の構成を示す断面図である。
の構成を示す断面図である。
【図３１】前記第９の実施の形態の変形例のＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
【図３２】この発明の第１０の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
【図３３】（ａ）及び（ｂ）は、前記第１０の実施の形
態のＭＯＳＦＥＴにおけるｐ+ 型拡散領域１２０の形成
方法を示す断面図である。
態のＭＯＳＦＥＴにおけるｐ+ 型拡散領域１２０の形成
方法を示す断面図である。
【図３４】前記第１０の実施の形態のＭＯＳＦＥＴの変
形例の構成を示す断面図である。
形例の構成を示す断面図である。
【図３５】この発明の第１１の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
【図３６】この発明の第１２の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
【図３７】この発明の第１３の実施の形態のＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
【図３８】（ａ）は従来のトレンチＭＯＳＦＥＴの構成
を示す断面図であり、（ｂ）は従来の横型のＭＯＳＦＥ
Ｔの構成を示す断面図である。
を示す断面図であり、（ｂ）は従来の横型のＭＯＳＦＥ
Ｔの構成を示す断面図である。
１１…ｐ+ 型シリコン半導体基板（ｐ+ 型半導体基板） １２…ｐ- 型エピタキシャル層 １３…ゲート絶縁膜 １４…ゲート １５Ａ…側壁絶縁膜 １５Ｂ…側壁絶縁膜 １６Ａ…ｎ型拡散領域 １６Ｂ…ｎ型拡散領域 １７Ａ…ｎ+ 型拡散領域 １７Ｂ…ｎ+ 型拡散領域 １７Ｃ…ｎ+ 型拡散領域 １８…コンタクトプラグ １９…絶縁層 ２０…コンタクトプラグ ２１…ドレイン電極パターン ２２…絶縁層 ２３…コンタクトプラグ ２４…ドレイン電極 ２５…ソース電極 ２６…ｐ型ウェル領域 ２７…ｎ型リサーフ層 ２７Ａ…ｎ型リサーフ層 ２７Ｂ…ｎ型リサーフ層 ３１…ｎ+ 型シリコン半導体基板（ｎ+ 型半導体基板） ３２…ｎ- 型エピタキシャル層 ３３…ゲート絶縁膜 ３４…ゲート電極 ３５Ａ…側壁絶縁膜 ３５Ｂ…側壁絶縁膜 ３６Ａ…ｎ型拡散領域 ３６Ｂ…ｎ型拡散領域 ３７Ａ…ｎ+ 型拡散領域 ３７Ｂ…ｎ+ 型拡散領域 ３８…コンタクトプラグ ３９…絶縁層 ４０…コンタクトプラグ ４１…ソース電極パターン ４２…絶縁層 ４３…コンタクトプラグ ４４…ソース電極 ４５…ドレイン電極 ４６…ｐ型ウェル層 ５１…ｐ- 型シリコン半導体基板（ｐ- 型半導体基板） ５２…ｎ-エピタキシャル層 ５３…ゲート絶縁膜 ５４…ゲート電極 ５６…ｐ型ウェル層（ｐベース層） ５７Ａ…ｎ+ 型拡散領域 ５７Ｂ…ｐ+ 型ベース層 ５７Ｃ…ｎ+ 型拡散領域 ５７Ｄ…ｐ+ 型ベース層 ５８…ソース電極 ５９…ｎ型リサーフ層 ５９Ａ…ｎ型リサーフ層 ５９Ｂ…ｎ型リサーフ層 ６０…ドレイン電極 ６１…ｎ+ 型埋め込み層 ６２…ボンディングパッド ６３…ゲートパターン ６４…ゲート配線 ６５…ビア ６６…コンタクトホール ６７…ｐ+ 型領域 ７１…ｐ+ 型シリコン半導体基板 ７２…ｐ- 型シリコンエピタキシャル層 ７３…ｐ型ボディ領域 ７４…ｎ+ 型ソース領域 ７４Ａ…突起状部分 ７５…ｎ型ドリフト領域 ７６…ゲート絶縁膜 ７７…ゲート電極 ７８…ｎ+ 型ドレイン領域 ７９…ｐ+ 型領域 ８０…ｐ+ 型領域 ８１…ドレイン電極 ８１Ａ…コンタクトプラグ ８２…短絡電極 ８３…層間絶縁層 ８４…ドレイン電極 ８５…ソース電極 ８６…酸化膜 ８７…ｎ型領域 ８８…ｎ型領域 ８９…ｎ+ 型領域 １０１…ｎ+ 型シリコン半導体基板 １０２…シリコン酸化膜 １０３…ｐ- 型シリコン層 １０４…ｐ型ボディ領域 １０４Ａ…ｐ型拡散領域 １０５…ｎ型ドリフト領域 １０５Ａ…ｎ型拡散領域 １０６…ｎ+ 型ドレイン領域 １０７…ｎ+ 型ソース領域 １０８…ゲート絶縁膜 １０９…ゲート電極 １１０…ドレイン電極 １１１…ソース電極 １１２…埋め込み電極 １１４…ソース電極 １１５…ドレイン電極 １１８…シリコン層 １２０…ｐ+ 型拡散領域 １２０Ａ…開口部 １２１…ｐ+ 型拡散領域 １２２…内部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 27/08 ３２１Ｅ (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 川口 雄介 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F048 AA05 AA08 AB08 AC01 AC03 BA02 BA12 BB05 BC03 BC05 BC06 BC12 BD04 BF02 BF07 BF17 BF18 DA23 5F110 AA13 BB04 CC02 DD05 DD13 DD22 EE09 GG02 GG12 GG24 HJ06 HL04 HM02 HM12 QQ17 5F140 AA25 AA30 AA31 AC21 AC36 BA01 BA16 BF01 BF04 BF53 BH03 BH15 BH30 BH34 BH45 BJ01 BJ07 BJ26 BJ27 CA03
Claims (35)
- 【請求項１】 第１主面とこの第１主面に対向する第２
主面を有する第１導電型の半導体基板と、 前記半導体基板の前記第１主面上に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域に、互いに離間して形成された第２
導電型の第２、第３半導体領域と、 前記第２半導体領域と前記第３半導体領域との間の前記
第１半導体領域上に、ゲート絶縁膜を介在して形成され
たゲート電極と、 前記第２半導体領域から前記半導体基板まで達するよう
に形成され、前記第２半導体領域と前記半導体基板とを
電気的に接続する導電体と、 前記半導体基板の前記第２主面上に形成され、前記半導
体基板に電気的に接続された第１主電極と、 前記第１半導体領域上に絶縁膜を介在して形成され、前
記第３半導体領域に電気的に接続された第２主電極と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項２】 前記第３半導体領域と前記半導体基板に
よりダイオードが形成され、このダイオードの耐圧は前
記第２半導体領域と前記第３半導体領域との間の耐圧よ
り低く設定されていることを特徴とする請求項１に記載
のＭＯＳ電界効果トランジスタ。 - 【請求項３】 前記第３半導体領域は、前記ゲート電極
の近傍に配置された不純物濃度が低い低濃度領域と、前
記第２主電極に接続された、前記低濃度領域より不純物
濃度が高い高濃度領域とを有することを特徴とする請求
項１または２に記載のＭＯＳ電界効果トランジスタ。 - 【請求項４】 前記導電体は、前記半導体基板に電気的
に接続された低抵抗の半導体層と、この半導体層の上部
に設けられ、前記半導体層と前記第２半導体領域を電気
的に接続する金属層とを有することを特徴とする請求項
１乃至３のいずれか１つに記載のＭＯＳ電界効果トラン
ジスタ。 - 【請求項５】 前記第２半導体領域はソース領域であ
り、前記第３半導体領域はドレイン領域であることを特
徴とする請求項１乃至４のいずれか１つに記載のＭＯＳ
電界効果トランジスタ。 - 【請求項６】 第１主面とこの第１主面に対向する第２
主面を有する第１導電型の半導体基板と、 前記半導体基板の前記第１主面上に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域に形成された第１導電型の第２半導
体領域と、 前記第２半導体領域に形成された第２導電型の第３半導
体領域と、 前記第３半導体領域と離間するように、前記第１半導体
領域に形成された第２導電型の第４半導体領域と、 前記第３半導体領域と前記第４半導体領域との間の前記
第１半導体領域上及び前記第２半導体領域上に、ゲート
絶縁膜を介在して形成されたゲート電極と、 前記第３半導体領域から前記半導体基板まで達するよう
に形成され、前記第３半導体領域と前記半導体基板とを
電気的に接続する導電体と、 前記半導体基板の前記第２主面上に形成され、前記半導
体基板に電気的に接続された第１主電極と、 前記第１半導体領域上に絶縁膜を介在して形成され、前
記第４半導体領域に電気的に接続された第２主電極と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項７】 前記第４半導体領域と前記半導体基板に
よりダイオードが形成され、このダイオードの耐圧は前
記第３半導体領域と前記第４半導体領域との間の耐圧よ
り低く設定されていることを特徴とする請求項６に記載
のＭＯＳ電界効果トランジスタ。 - 【請求項８】 前記第４半導体領域は、前記ゲート電極
の近傍に配置された不純物濃度が低い低濃度領域と、前
記第２主電極に接続された、前記低濃度領域より不純物
濃度が高い高濃度領域とを有することを特徴とする請求
項６または７に記載のＭＯＳ電界効果トランジスタ。 - 【請求項９】 第１主面とこの前記第１主面に対向する
第２主面を有する第１導電型の半導体基板と、 前記半導体基板の前記第１主面上に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域に形成された第２導電型の第２半導
体領域と、 前記第２半導体領域に、互いに離間して形成された第１
導電型の第３、第４半導体領域と、 前記第３半導体領域と前記第４半導体領域との間の前記
第２半導体領域上に、ゲート絶縁膜を介在して形成され
たゲート電極と、 前記第３半導体領域から前記半導体基板まで達するよう
に形成され、前記第３半導体領域と前記半導体基板とを
電気的に接続する導電体と、 前記半導体基板の前記第２主面上に形成され、前記半導
体基板に電気的に接続された第１主電極と、 前記第１半導体領域上に絶縁膜を介在して形成され、前
記第４半導体領域に電気的に接続された第２主電極と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項１０】 前記導電体は、前記第１半導体領域及
び前記半導体基板に形成されたトレンチに埋め込まれて
いることを特徴とする請求項１、６、９のいずれか１つ
に記載のＭＯＳ電界効果トランジスタ。 - 【請求項１１】 前記導電体は金属層であることを特徴
とする請求項１０に記載のＭＯＳ電界効果トランジス
タ。 - 【請求項１２】 前記導電体は、前記半導体基板に電気
的に接続された低抵抗の半導体層と、この半導体層の上
部に設けられ、前記半導体層と前記第３半導体領域を電
気的に接続する金属層と有することを特徴とする請求項
６乃至１０のいずれか１つに記載のＭＯＳ電界効果トラ
ンジスタ。 - 【請求項１３】 前記第３半導体領域はドレイン領域で
あり、前記第４半導体領域はソース領域であることを特
徴とする請求項６乃至１２のいずれか１つに記載のＭＯ
Ｓ電界効果トランジスタ。 - 【請求項１４】 第１導電型の半導体基板と、 前記半導体基板上に形成された第２導電型の第１半導体
領域と、 前記半導体基板と前記第１半導体領域との間に形成され
た第２導電型の第２半導体領域と、 前記第１半導体領域に形成された第１導電型の第３半導
体領域と、 前記第３半導体領域に形成された第２導電型の第４半導
体領域と、 前記第４半導体領域と離間するように、前記第１半導体
領域に形成された第２導電型の第５半導体領域と、 前記第４半導体領域と前記第５半導体領域との間の前記
第１半導体領域上に、ゲート絶縁膜を介在して形成され
たゲート電極とを具備し、 前記第３半導体領域と前記第２半導体領域によりダイオ
ードが形成され、このダイオードの耐圧は前記第４半導
体領域と前記第５半導体領域との間の耐圧より低く設定
されていることを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項１５】 前記第５半導体領域は、前記ゲート電
極の近傍に配置された不純物濃度が低い低濃度領域と、
前記低濃度領域より不純物濃度が高い高濃度領域とを有
することを特徴とする請求項１４に記載のＭＯＳ電界効
果トランジスタ。 - 【請求項１６】 前記低濃度領域は、前記ゲート電極の
近傍に配置された第１領域と、この第１領域と前記高濃
度領域との間に配置された第２領域とを有しており、前
記第２領域の不純物濃度は前記第１領域の不純物濃度よ
りも高いことを特徴とする請求項３、８、１５のいずれ
か１つに記載のＭＯＳ電界効果トランジスタ。 - 【請求項１７】 前記第２半導体領域は、埋め込み層で
あることを特徴とする請求項１４乃至１６のいずれか１
つに記載のＭＯＳ電界効果トランジスタ。 - 【請求項１８】 前記第４半導体領域はソース領域であ
り、前記第５半導体領域はドレイン領域であることを特
徴とする請求項１４乃至１７のいずれか１つに記載のＭ
ＯＳ電界効果トランジスタ。 - 【請求項１９】 第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、前記半導体基板の前記第１主面上に形成された絶縁
体と、前記絶縁体上に形成され、前記半導体基板より電
気抵抗が高い第１または第２導電型の半導体領域と、 前記半導体領域の表面に形成された第１導電型のボディ
領域と、 前記ボディ領域の表面に形成された第２導電型のソース
領域と、 前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、 前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、 前記ドレイン領域にコンタクトするドレイン電極と、 前記半導体基板の前記第２主面上に形成されたソース電
極と、 前記ソース領域から前記半導体基板まで達するように形
成された溝に埋め込まれ、前記ソース領域及びボディ領
域と前記半導体基板とを電気的に接続する埋め込み電極
と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項２０】 前記半導体領域は第２導電型の半導体
領域であり、前記埋め込み電極と前記半導体領域の間に
第１導電型の半導体領域が介在することを特徴とする請
求項１９に記載のＭＯＳ電界効果トランジスタ。 - 【請求項２１】 第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、 前記半導体基板の前記第１主面上に形成された絶縁体
と、前記絶縁体上に形成され、前記半導体基板より電気
抵抗が高い第１または第２導電型の半導体領域と、 前記半導体領域の表面に形成された第１導電型のボディ
領域と、 前記ボディ領域の表面に形成された第２導電型のソース
領域と、 前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、 前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、 前記ソース領域及び前記ボディ領域にコンタクトするソ
ース電極と、 前記半導体基板の前記第２主面上に形成されたドレイン
電極と、 前記ドレイン領域から前記半導体基板まで達するように
形成された溝に埋め込まれ、前記ドレイン領域と前記半
導体基板とを電気的に接続する埋め込み電極と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項２２】 前記半導体領域が第１導電型の半導体
領域であり、前記埋め込み電極と前記半導体領域の間に
第２導電型の半導体領域が介在することを特徴とする請
求項２１に記載のＭＯＳ電界効果トランジスタ。 - 【請求項２３】 第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、 前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、 前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、 前記半導体領域の表面に形成された第１導電型のボディ
領域と、 前記ボディ領域の表面に形成された第２導電型のソース
領域と、 前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、 前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、 前記ドレイン領域にコンタクトするドレイン電極と、 前記半導体基板の前記第２主面上に形成されたソース電
極と、 前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ボディ領域の底部に近接あるいは接
触して形成された第１の低抵抗不純物拡散領域と、 前記ソース領域に隣接して形成され、前記ソース領域と
前記第１の低抵抗不純物拡散領域とを接続する第２の低
抵抗不純物拡散領域と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項２４】 前記第２の低抵抗不純物拡散領域は第
１導電型の領域であり、前記ソース領域と前記第２の低
抵抗不純物拡散領域を接続する内部電極をさらに具備す
ることを特徴とする請求項２３に記載のＭＯＳ電界効果
トランジスタ。 - 【請求項２５】 前記第１の低抵抗不純物拡散領域は第
１導電型の領域であり、かつ前記ソース領域直下となる
部分を有するように形成されていることを特徴とする請
求項２３または２４に記載のＭＯＳ電界効果トランジス
タ。 - 【請求項２６】 第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、 前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、 前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、 前記半導体領域の表面に形成された第１導電型のボディ
領域と、 前記ボディ領域の表面に形成された第２導電型のソース
領域と、 前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、 前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、 前記ソース領域と前記ボディ領域にコンタクトするソー
ス電極と、 前記半導体基板の前記第２主面上に形成されたドレイン
電極と、 前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ドレイン領域の底部に近接あるいは
接触して形成された第１の低抵抗不純物拡散領域と、 前記ドレイン領域に連続して形成され、前記ドレイン領
域と前記第１の低抵抗不純物拡散領域とを接続する第２
の低抵抗不純物拡散領域と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項２７】 前記第２の低抵抗不純物拡散領域は第
１導電型の領域であり、前記ドレイン領域と前記第２の
低抵抗不純物拡散領域を接続する内部電極をさらに具備
することを特徴とする請求項２６に記載のＭＯＳ電界効
果トランジスタ。 - 【請求項２８】 第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、 前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、 前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、 前記半導体領域の表面に形成された第１導電型のボディ
領域と、 前記ボディ領域の表面に形成された第２導電型のソース
領域と、 前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、 前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、 前記ドレイン領域にコンタクトするドレイン電極と、 前記半導体基板の前記第２主面上に形成されたソース電
極と、 前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ボディ領域の底部に近接あるいは接
触して形成された低抵抗不純物拡散領域と、 前記ソース領域から前記低抵抗不純物拡散領域まで達す
るように形成された溝に埋め込まれ、前記ソース領域及
びボディ領域と前記低抵抗不純物拡散領域とを接続する
埋め込み電極と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項２９】 前記低抵抗不純物拡散領域は第１導電
型の領域であり、かつ前記ソース領域直下となる部分を
有するように形成されていることを特徴とする請求項２
８に記載のＭＯＳ電界効果トランジスタ。 - 【請求項３０】 第１主面とこの前記第１主面に対向す
る第２主面を有する第１または第２導電型の半導体基板
と、 前記半導体基板の前記第１主面上に形成された、開口部
を有する絶縁体と、 前記絶縁体上に形成され、前記半導体基板より電気抵抗
が高い第１または第２導電型の半導体領域と、 前記半導体領域の表面に形成された第１導電型のボディ
領域と、 前記ボディ領域の表面に形成された第２導電型のソース
領域と、 前記半導体領域の表面に前記ボディ領域の１部を挟んで
前記ソース領域に対向して形成された第２導電型のドレ
イン領域と、 前記ソース領域と前記ドレイン領域に挟まれた前記ボデ
ィ領域の表面にゲート絶縁膜を介して形成されたゲート
電極と、 前記ソース領域と前記ボディ領域にコンタクトするソー
ス電極と、 前記半導体基板の前記第２主面上に形成されたドレイン
電極と、 前記絶縁体に形成された前記開口部より前記半導体領域
中に張り出し、前記ドレイン領域の底部に近接あるいは
接触して形成された低抵抗不純物拡散領域と、 前記ドレイン領域から前記低抵抗不純物拡散領域まで達
するように形成された溝に埋め込まれ、前記ドレイン領
域と前記低抵抗不純物拡散領域とを接続する埋め込み電
極と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項３１】 第１主面とこの第１主面に対向する第
２主面を有する第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の第１半導体
領域と、 前記第１半導体領域に形成された第１導電型の第２半導
体領域と、 前記第２半導体領域に形成された第２導電型の第３半導
体領域と、 前記第２半導体領域の１部を挟んで前記第３半導体領域
に対向するように、前記第１半導体領域に形成された第
２導電型の第４半導体領域と、 前記第３半導体領域と前記第４半導体領域とに挟まれた
前記第２半導体領域上にゲート絶縁膜を介在して形成さ
れたゲート電極と、 前記半導体基板の前記第１主面の上方に形成され、前記
第４半導体領域に接続された第１主電極と、 前記半導体基板の前記第２主面上に形成された第２主電
極と、 前記第３半導体領域近傍の前記第１半導体領域の表面か
ら前記半導体基板まで達するように形成された第１導電
型の第５半導体領域と、 前記第３半導体領域上及び前記第５半導体領域上に形成
された金属層と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項３２】 前記第３半導体領域はソース領域であ
り、前記第４半導体領域はドレイン領域であることを特
徴とする請求項６または３１に記載のＭＯＳ電界効果ト
ランジスタ。 - 【請求項３３】 前記第４半導体領域と前記半導体基板
との間の耐圧は、前記第４半導体領域と前記第３半導体
領域との間の耐圧より低く設定されていることを特徴と
する請求項３１に記載のＭＯＳ電界効果トランジスタ。 - 【請求項３４】 第１主面とこの第１主面に対向する第
２主面を有する第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の第１半導体
領域と、 前記第１半導体領域に形成された第１導電型のボディ領
域と、 前記ボディ領域に形成された第２導電型のソース領域
と、 前記ボディ領域の１部を挟んで前記ソース領域に対向す
るように、前記第１半導体領域に形成された第２導電型
のドレイン領域と、 前記ソース領域と前記ドレイン領域とに挟まれた前記ボ
ディ領域上にゲート絶縁膜を介在して形成されたゲート
電極と、 前記半導体基板の前記第１主面の上方に形成され、前記
ドレイン領域に接続されたドレイン電極と、 前記半導体基板の前記第２主面上に形成されたソース電
極と、 前記ソース領域近傍の前記第１半導体領域の表面から前
記半導体基板まで達するように形成された第１導電型の
第２半導体領域と、 前記ソース領域上及び前記第２半導体領域上に形成され
た金属層と、 を具備することを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項３５】 前記ドレイン領域と前記半導体基板と
の間の耐圧は、前記ドレイン領域と前記ソース領域との
間の耐圧より低く設定されていることを特徴とする請求
項３４に記載のＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001269297A JP4488660B2 (ja) | 2000-09-11 | 2001-09-05 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275029 | 2000-09-11 | ||
| JP2000-275029 | 2000-09-11 | ||
| JP2001269297A JP4488660B2 (ja) | 2000-09-11 | 2001-09-05 | Ｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002158353A true JP2002158353A (ja) | 2002-05-31 |
| JP4488660B2 JP4488660B2 (ja) | 2010-06-23 |
Family
ID=26599657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001269297A Expired - Lifetime JP4488660B2 (ja) | 2000-09-11 | 2001-09-05 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4488660B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867494B2 (en) | 2002-05-15 | 2005-03-15 | Kabushiki Kaisha Toshiba | Semiconductor module |
| JP2005159349A (ja) * | 2003-11-21 | 2005-06-16 | Agere Systems Inc | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
| US6958514B2 (en) | 2002-09-11 | 2005-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2005347483A (ja) * | 2004-06-02 | 2005-12-15 | Denso Corp | トランジスタ |
| JP2006278931A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2007053257A (ja) * | 2005-08-18 | 2007-03-01 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007129261A (ja) * | 2002-09-11 | 2007-05-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007173314A (ja) * | 2005-12-19 | 2007-07-05 | Renesas Technology Corp | 半導体装置 |
| JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
| JP2010027695A (ja) * | 2008-07-15 | 2010-02-04 | Denso Corp | 半導体装置及びその製造方法 |
| JP2010171433A (ja) * | 2003-09-05 | 2010-08-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2012044185A (ja) * | 2010-08-20 | 2012-03-01 | Great Wall Semiconductor Corp | ポータブル電気素子およびデータ処理センタのための低電圧ｍｏｓｆｅｔを形成する半導体素子および方法 |
| JP2014011411A (ja) * | 2012-07-03 | 2014-01-20 | Hitachi Ltd | 半導体装置 |
| JP2014013909A (ja) * | 2002-09-29 | 2014-01-23 | Advanced Analogic Technologies Inc | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
| JP2015103611A (ja) * | 2013-11-22 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20180076320A (ko) * | 2016-12-27 | 2018-07-05 | 도요타지도샤가부시키가이샤 | 스위칭 소자 및 스위칭 소자의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6972691B2 (ja) | 2017-06-19 | 2021-11-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
2001
- 2001-09-05 JP JP2001269297A patent/JP4488660B2/ja not_active Expired - Lifetime
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867494B2 (en) | 2002-05-15 | 2005-03-15 | Kabushiki Kaisha Toshiba | Semiconductor module |
| US7259459B2 (en) | 2002-05-15 | 2007-08-21 | Kabushiki Kaisha Toshiba | Semiconductor module and DC-DC converter |
| US6958514B2 (en) | 2002-09-11 | 2005-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US7019361B2 (en) | 2002-09-11 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2007129261A (ja) * | 2002-09-11 | 2007-05-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2014013909A (ja) * | 2002-09-29 | 2014-01-23 | Advanced Analogic Technologies Inc | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
| JP2010171433A (ja) * | 2003-09-05 | 2010-08-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US7994567B2 (en) | 2003-09-05 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| JP2005159349A (ja) * | 2003-11-21 | 2005-06-16 | Agere Systems Inc | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
| JP2005347483A (ja) * | 2004-06-02 | 2005-12-15 | Denso Corp | トランジスタ |
| JP4631315B2 (ja) * | 2004-06-02 | 2011-02-16 | 株式会社デンソー | トランジスタ |
| JP2006278931A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置 |
| US7998849B2 (en) | 2005-08-18 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device used as high-speed switching device and power device |
| JP2007053257A (ja) * | 2005-08-18 | 2007-03-01 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007173314A (ja) * | 2005-12-19 | 2007-07-05 | Renesas Technology Corp | 半導体装置 |
| JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
| JP2010027695A (ja) * | 2008-07-15 | 2010-02-04 | Denso Corp | 半導体装置及びその製造方法 |
| JP2012044185A (ja) * | 2010-08-20 | 2012-03-01 | Great Wall Semiconductor Corp | ポータブル電気素子およびデータ処理センタのための低電圧ｍｏｓｆｅｔを形成する半導体素子および方法 |
| JP2014011411A (ja) * | 2012-07-03 | 2014-01-20 | Hitachi Ltd | 半導体装置 |
| JP2015103611A (ja) * | 2013-11-22 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20180076320A (ko) * | 2016-12-27 | 2018-07-05 | 도요타지도샤가부시키가이샤 | 스위칭 소자 및 스위칭 소자의 제조 방법 |
| US10312362B2 (en) | 2016-12-27 | 2019-06-04 | Toyota Jidosha Kabushiki Kaisha | Switching element having inclined body layer surfaces |
| KR101987562B1 (ko) * | 2016-12-27 | 2019-06-10 | 도요타지도샤가부시키가이샤 | 스위칭 소자 및 스위칭 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4488660B2 (ja) | 2010-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6864533B2 (en) | MOS field effect transistor with reduced on-resistance | |
| US8802509B2 (en) | Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection | |
| JP4892172B2 (ja) | 半導体装置およびその製造方法 | |
| JP4070485B2 (ja) | 半導体装置 | |
| US5430316A (en) | VDMOS transistor with improved breakdown characteristics | |
| US5897343A (en) | Method of making a power switching trench MOSFET having aligned source regions | |
| TWI417965B (zh) | 具有自我偏壓電極的橫向功率裝置 | |
| US7981747B2 (en) | Semiconductor device and a method of manufacturing the same | |
| JP2932429B2 (ja) | Ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| US20030038307A1 (en) | Lateral high-breakdown-voltage transistor | |
| US20070298563A1 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JP4488660B2 (ja) | Ｍｏｓ電界効果トランジスタ | |
| JP2003017701A (ja) | 半導体装置 | |
| US8436419B2 (en) | Semiconductor device with high-breakdown-voltage transistor | |
| JP2002110978A (ja) | 電力用半導体素子 | |
| JP4736180B2 (ja) | 半導体装置およびその製造方法 | |
| US6307224B1 (en) | Double diffused mosfet | |
| JP4025063B2 (ja) | 半導体装置 | |
| JP3489404B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2003526949A (ja) | トレンチゲート半導体装置 | |
| JP2007281512A (ja) | 半導体装置 | |
| JP2004031519A (ja) | 半導体装置 | |
| JP2002353441A (ja) | パワーｍｏｓトランジスタ | |
| JP3402244B2 (ja) | 横型ｍｏｓ素子を含む半導体装置 | |
| US20240178277A1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090327 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100330 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |