DE102004047956A1 - NMOS-Transistor - Google Patents

NMOS-Transistor Download PDF

Info

Publication number
DE102004047956A1
DE102004047956A1 DE102004047956A DE102004047956A DE102004047956A1 DE 102004047956 A1 DE102004047956 A1 DE 102004047956A1 DE 102004047956 A DE102004047956 A DE 102004047956A DE 102004047956 A DE102004047956 A DE 102004047956A DE 102004047956 A1 DE102004047956 A1 DE 102004047956A1
Authority
DE
Germany
Prior art keywords
well
type doped
nmos transistor
region
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102004047956A
Other languages
English (en)
Inventor
Martin Dr. Knaipp
Georg RÖHRER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams AG
Original Assignee
Austriamicrosystems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Priority to DE102004047956A priority Critical patent/DE102004047956A1/de
Priority to PCT/EP2005/010546 priority patent/WO2006037560A2/de
Priority to TW094134207A priority patent/TW200618292A/zh
Publication of DE102004047956A1 publication Critical patent/DE102004047956A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Der vollständig isolierte NMOS-Transistor umfasst einen p-leitenden Grundbereich (1) des Substrates, eine n-leitende Wanne (2) und eine als Body vorgesehene p-leitende innere Wanne (3), in der ein Source-Bereich (4) und ein Drain-Bereich (5) mit einem LDD-Bereich (7) angeordnet sind, zwischen denen der Kanalbereich (8) vorhanden ist, der mit einer oberseitig über einem Gate-Dielektrikum (9) angeordneten Gate-Elektrode (10) angesteuert wird. Durch Anlegen eines hohen positiven Potentials an die n-leitende Wanne und ein demgegenüber negatives Potential an die innere Wanne werden zwischen Drain, Body und der n-leitend dotierten Wanne jeweils Verarmungsschichten ausgebildet, dabei die innere Wanne zumindest unter dem Drain-Bereich vollständig von Ladungsträgern ausgeräumt und so die Durchbruchspannung erhöht.

Description

  • Die vorliegende Erfindung betrifft einen elektrisch isolierten NMOS-Transistor mit optimierten Durchbruchspannungen.
  • In einem gewöhnlichen NMOS-Transistor ist eine als Body bezeichnete p-dotierte Wanne, in der der Transistor angeordnet ist, mit dem Halbleitersubstrat elektrisch leitend verbunden. Daher kann der in dem Body n-dotierte Source-Bereich nicht auf ein elektrisches Potential gelegt werden, das gegenüber dem Substrat negativ ist. Ein Source-Body-Durchbruch erfolgt dagegen bei hohen Source-Potentialen, typisch etwa bei einem Source-Potential von 8 Volt gegenüber dem Substratpotential.
  • In der Veröffentlichung von S. Pendharkar et al. in ISPSD 2004, Seiten 419 bis 422, ist ein Bauelement mit einem isolierten Drain-Bereich beschrieben, bei dem eine vergrabene n-dotierte Schicht als n-Isolationsschicht verwendet wird und der hoch n-leitend dotierte Drain-Bereich in einer epitaktisch aufgewachsenen p-Isolationsschicht angeordnet ist.
  • Eine ähnliche Anordnung ist in der Veröffentlichung von R. Ramanathan et al. in ISPSD 2003, Seiten 257 bis 260, beschrieben. Auf einem p-Substrat ist eine p-Epitaxieschicht aufgewachsen. Zwischen dem p-leitenden Anteil des Substrates und der p-Epitaxieschicht befindet sich eine vergrabene n-Schicht, die mit einem hoch n-leitend dotierten Anschlussbereich versehen ist. In der p-Epitaxieschicht sind eine flache und eine tiefe p-Wanne ausgebildet. Die tiefe p-Wanne ist mit einem hoch p-leitend dotierten Anschlussbereich versehen. In der flachen p-Wanne ist der n-leitende Drain-Bereich angeord net; in der tiefen p-Wanne ist der n-leitende Source-Bereich angeordnet.
  • Eine Isolation eines NMOS-Transistors mittels einer p-Epitaxieschicht und einer vergrabenen n-Schicht ist ebenfalls der US 6,033,946 zu entnehmen.
    •
  • Aufgabe der vorliegenden Erfindung ist es, einen verbesserten NMOS-Transistor anzugeben, der gegenüber dem Substrat vollständig isoliert ist, so dass damit sowohl unter dem Substratpotential als auch über dem Substratpotential Strom geschaltet werden kann. Die Durchbruchspannungen zwischen Drain und Source sowie zwischen Drain und Body sollen optimiert werden können.
  • Diese Aufgabe wird mit dem NMOS-Transistor mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Bei dem NMOS-Transistor befindet sich in dem Substrat mit einem p-leitend dotierten Grundbereich eine n-leitend dotierte Wanne, darin eine p-leitend dotierte innere Wanne als Body und darin die Bereiche von Source und Drain des Transistors, die n-leitend dotiert sind. Der Drain-Bereich ist vorzugsweise mit einem niedriger n-leitend dotierten LDD-Bereich (lightly doped drain) umgeben. Zwischen Source und Drain befindet sich an der Oberseite des Substrates der in p-leitend dotiertem Halbleitermaterial vorgesehene Kanalbereich, über dem eine Gate-Elektrode angeordnet ist, die von dem Halbleitermaterial durch ein übliches Gate-Dielektrikum getrennt ist. Die innere Wanne ist mit einem elektrischen Anschluss als Body-Anschluss versehen. Die n-leitend dotierte Wanne besitzt ebenfalls einen elektrischen Anschluss.
  • Die n-leitend dotierte Wanne wird im Betrieb des Bauelementes auf ein gegenüber der inneren Wanne positives Potential gelegt. Die zwischen der n-leitend dotierten Wanne, der inneren Wanne und dem Drain-Bereich beziehungsweise dem LDD-Bereich gebildeten pn-Übergänge werden so in Sperrrichtung gepolt. Es bilden sich um die pn-Übergänge Verarmungszonen aus, in denen ein erhöhter Potentialabfall auftritt. Die Dicke und die Dotierstoffkonzentration der inneren Wanne sind so gewählt, dass im Betrieb des NMOS-Transistors die innere Wanne zumindest unter dem Drain-Bereich vollständig von Ladungsträgern ausgeräumt ist. Eine geeignete Wahl der Dotierstoffkonzentration in der n-leitend dotierten Wanne ermöglicht es, die Durchbruchspannungen zwischen Source und Drain und zwischen Drain und dem Body-Bereich in der gewünschten Weise einzustellen.
  • Eine bevorzugte Ausführungsform wird so hergestellt, dass die Implantation der inneren Wanne in einem unterhalb des Drain-Bereiches vorgesehenen und die vertikale Projektion des Drain-Bereiches in die innere Wanne rahmenförmig oder kreisförmig umlaufenden streifenförmigen Bereich durch die Implantationsmaske abgeschirmt wird. Das resultiert nach der Diffusion des Dotierstoffes in einer lokal verminderten Dotierstoffkonzentration unter dem Drain-Bereich. Damit wird erreicht, dass nach der vollständigen Verarmung der inneren Wanne an Ladungsträgern der Potentialabfall in der inneren Wanne erhöht ist, aber der Potentialabfall an dem pn-Übergang zum Drain in diesem Bereich verringert ist, woraus sich eine höhere Durchbruchspannung zwischen Drain und Body ergibt.
    •
  • Es folgt eine genauere Beschreibung von Beispielen des NMOS-Transistors anhand der beigefügten Figuren.
  • Die 1 zeigt einen Querschnitt durch ein erstes Ausführungsbeispiel.
  • Die 2 zeigt einen Querschnitt durch ein zweites Ausführungsbeispiel.
  • Die 1 zeigt einen Querschnitt durch ein erstes Ausführungsbeispiel des NMOS-Transistors. In einem Halbleiterkörper oder Substrat ist ein p-leitend dotierter Grundbereich 1 vorhanden, der durch eine p-leitende Grunddotierung des gesamten Halbleiterkörpers oder Substrates oder auch durch eine darin ausgebildete p-leitend dotierte äußere Wanne gebildet sein kann. Die Transistorstruktur ist an einer Hauptseite des Halbleiterkörpers oder Substrates angeordnet. Dort befindet sich eine n-leitend dotierte Wanne 2 in dem Grundbereich 1, in der wiederum eine p-leitend dotierte innere Wanne 3 angeordnet ist. Die n-leitend dotierte Wanne 2 ist durch eine tiefe n-Diffusion, in der 1 mit DN bezeichnet, und die innere Wanne 3 durch eine tiefe p-Diffusion DP gebildet. Die innere Wanne 3 stellt den Body-Bereich des Transistors dar und ist mit einem elektrischen Anschluss, in der 1 als Body-Anschluss B bezeichnet, versehen. Für diesen Body-Anschluss B ist vorzugsweise ein hoch p-leitend dotierter Body-Anschlussbereich in der inneren Wanne 3 vorgesehen. Es kann außerdem eine flache p-Diffusion, in der 1 mit SP bezeichnet, vorhanden sein, in der auch der Source-Bereich 4 angeordnet ist, der hoch n-leitend dotiert ist. Im Abstand zu dem Source-Bereich 4 befindet sich der ebenfalls hoch n-leitend dotierte Drain-Bereich 5 und zwischen den Bereichen von Source und Drain in dem p-leitend dotierten Halbleitermaterial der inneren Wanne 3 der Kanalbereich 8 an der Oberseite des Halbleiterkörpers oder Substrates. Darauf befindet sich das Gate-Dielektrikum 9 sowie die darauf angeordnete Gate-Elektrode 10 zur Steuerung des Kanals. Der hoch n-leitend dotierte Drain-Bereich 5 ist vorzugsweise in einen schwach n-leitend dotierten LDD-Bereich eingebettet, der für eine Verminderung des Unterschieds in der Dotierstoffkonzentration vom Drain zum Kanal hin vorgesehen ist. Die n-leitend dotierte Wanne 2 ist ebenfalls mit einem elektrischen Anschluss T versehen. Dafür kann an der Hauptseite innerhalb der n-leitend dotierten Wanne 2 ein hoch n-leitend dotierter Anschlussbereich 12 vorgesehen sein. Für den Grundbereich 1 kann ebenfalls ein elektrischer Anschluss mit einem hoch p-leitend dotierten Anschlussbereich 13 vorgesehen sein. Die pn-Übergänge sind in den Figuren mit durchgezogenen Linien eingezeichnet, während die Übergänge zwischen Bereichen desselben Vorzeichens der Leitfähigkeit gestrichelt eingezeichnet sind. Vorzugsweise befinden sich an der Hauptseite zwischen den elektrisch leitend dotierten Bereichen jeweils Oxidbereiche, die durch ein Feldoxid, in der 1 mit FOX bezeichnet, gebildet sein können.
  • Im Betrieb des NMOS-Transistors wird das höchste vorgesehene elektrische Potential, typisch zum Beispiel etwa 20 Volt, an die n-leitend dotierte Wanne 2 angelegt. Die innere Wanne 3 und gegebenenfalls der Grundbereich 1 werden auf ein demgegenüber niedrigeres Potential gelegt, indem eine entsprechende elektrische Spannung an den Body-Anschluss B und gegebenenfalls an den Anschlussbereich 13 angelegt wird. Die zwischen den durch die innere Wanne 3 gebildeten Body-Bereich des Transistors und den elektrischen Anschluss der n-leitend dotierten Wanne 2 angelegte elektrische Spannung und die zwischen die innere Wanne 3 und den Drain-Bereich 5 in Sperrrichtung angelegten Spannungen verursachen eine Verarmung an Ladungsträgern im Bereich um die jeweiligen pn-Übergänge. Die innere Wanne 3 verarmt im Betrieb des Bauelementes zumindest unterhalb des Drain-Bereiches 5 vollständig an Ladungsträgern. Es resultiert eine Anhebung des Potentials in der inneren Wanne 3. Infolgedessen erhöht sich das Potential unterhalb des Drain-Bereiches 5 beziehungsweise des LDD-Bereiches 7, und die Durchbruchspannung ist erhöht. Die Drain-Body-Durchbruchspannung kann auf diese Weise auf werte von mindestens 15 Volt erhöht werden.
  • Bei dem Ausführungsbeispiel gemäß der 2 wurde die Implantierung von Dotierstoff in die innere Wanne 3 in einem vorzugsweise streifenförmigen Bereich 14 unterhalb des Drain-Bereiches 5 abgeschirmt. Dieser streifenförmige Bereich 14 befindet sich in etwa unter dem lateralen pn-Übergang zwischen dem LDD-Bereich 7 und der inneren Wanne 3. Die sich danach durch Diffusion dort einstellende Dotierstoffkonzentration für p-Leitung ist schwächer als im Rest der inneren Wanne 3. Durch eine damit verbundene Anhebung des Bodypotentials unterhalb des Drain-Bereiches wird die Durchbruchspannung zwischen Drain und Body erhöht.
  • Für den Fall, dass die Konzentration des Dotierstoffes in der n-leitend dotierten Wanne 2 durch andere integrierte Bauelemente desselben Halbleiterchips zu hoch vorgegeben ist, kann bei der Herstellung die Implantation des n-Dotierstoffs der n-leitend dotierten Wanne trotzdem mit derselben Maske erfolgen, wenn die Maske im Bereich der n-leitend dotierten Wanne 2 mit in dichtem Abstand zueinander verlaufenden Streifen versehen wird. Nach der auf diese Weise in parallelen Streifen modulierten Implantation und der anschließenden thermischen Diffusion der Dotierstoffe sind die Dotierstoffkonzentration in der n-leitenden Wanne und damit die Drain-Body-Durchbruchspannung und die Drain-Source-Durchbruchspannung wie vorgesehen optimiert, wobei gleichzeitig ein möglicherweise vor dem vollständigen Ausräumen der Ladungsträger unter dem Drain-Bereich auftretender Punch-through verhindert ist. Zu diesem Zweck kann auch die Dotierung des LDD-Bereiches 7 geeignet eingestellt werden. Ein Punch-through zwischen dem LDD-Bereich und der n-leitend dotierten Wanne 2 wird bis zu hohen Spannungen vermieden.
  • Besonders bevorzugt ist die Ausbildung des LDD-Bereiches mit einer zum Kanal hin gradierten, das heißt, allmählich abnehmenden Dotierstoffkonzentration. Zur Herstellung wird bei der Implantation des für den LDD-Bereich vorgesehenen Dotierstoffes eine zur Oberseite um mindestens 7° geneigte Implantationsrichtung gewählt. Die Gradierung der Dotierstoffkonzentration wird durch eine Vergrößerung des Neigungswinkels, zum Beispiel auf Werte von über 7° bis etwa 45°, erhöht (LATID, large angle tilt implanted drain). Das gradierte Dotierstoffprofil kann auch unter Einbeziehung eines LDD-Implants, der für integrierte Niedervolttransistoren optimiert ist, erreicht werden. In diesem Fall wird ein LDD-Bereich entsprechend den Niedervolttransistoren durch die zusätzliche geneigte Implantation für den erfindungsgemäß vollständig isolierten NMOS-Transistor optimiert. Die geneigte Implantation erzeugt das gewünschte in der horizontalen Richtung veränderliche Dotierstoffprofil. Diese Maßnahme verbessert ebenfalls die Durchbruchspannung, typisch auf über 15 Volt.
  • Durch die beschriebenen Maßnahmen wird erreicht, dass nur ein geringer Anteil des Spannungsabfalls im Bereich unterhalb des Drain-Bereiches 5 auftritt und der hauptsächliche Potentialabfall zwischen Drain D und Body-Anschluss B in die Verarmungszone längs des pn-Überganges zwischen der inneren Wanne 3 und dem LDD-Bereich 7 verlagert wird. Die in dieser Hin sicht optimierte Betriebsweise des Bauelementes, bei der insbesondere ein ausreichend hohes positives Potential an den Anschluss T der n-leitend dotierten Wanne angelegt wird, kann vorzugsweise durch eine integrierte elektronische Ansteuerschaltung gewährleistet werden. Damit wird erreicht, dass das Bauelement in einem erweiterten Spannungsbereich betrieben wird, wobei der Body-Bereich unter dem Drain-Bereich vollständig an Ladungsträgern ausgeräumt ist.
  • Die Ausgestaltung dieses NMOS-Transistors kann den jeweiligen Anforderungen, insbesondere an die Größe der zu schaltenden Spannungen und Ströme, angepasst werden. Das geschieht zum Beispiel durch Modellrechnungen, die dem Fachmann an sich geläufig sind. Es liegt daher im Rahmen der Erfindung, die Dicke der Schichten und deren Dotierstoffkonzentrationen geeignet anzupassen und eine Ansteuerschaltung vorzusehen, die die für die beschriebene Betriebsweise jeweils benötigten elektrischen Potentiale bereitstellt.
    • 1
    Grundbereich
    2
    n-leitend dotierte Wanne
    3
    innere Wanne
    4
    Source-Bereich
    5
    Drain-Bereich
    6
    weitere Wanne
    7
    LDD-Bereich
    8
    Kanalbereich
    9
    Gate-Dielektrikum
    10
    Gate-Elektrode
    11
    Body-Anschlussbereich
    12
    Anschlussbereich
    13
    Anschlussbereich
    14
    streifenförmiger Bereich
    B
    Body-Anschluss
    D
    Drain-Bereich
    G
    Gate-Elektrode
    S
    Source-Bereich
    T
    elektrischer Anschluss der n-leitend dotierten Wanne

Claims (10)

  1. NMOS-Transistor mit einem Halbleiterkörper oder Substrat mit einer Hauptseite, einem an der Hauptseite vorhandenen p-leitend dotierten Grundbereich (1), der durch eine p-leitende Grunddotierung des Halbleiterkörpers oder Substrates oder eine darin ausgebildete p-leitend dotierte äußere Wanne gebildet ist, einer in dem Grundbereich (1) angeordneten n-leitend dotierten Wanne (2), einer in der n-leitend dotierten Wanne (2) angeordneten p-leitend dotierten inneren Wanne (3), wobei die n-leitend dotierte Wanne (2) und die innere Wanne (3) mit elektrischen Anschlüssen (T, B) zum Anlegen unterschiedlicher elektrischer Potentiale versehen sind, sowie mit einem n-leitend dotierten Source-Bereich (4) und einem n-leitend dotierten Drain-Bereich (5) in der inneren Wanne (3), die durch einen an der Hauptseite vorgesehenen Kanalbereich (8) voneinander getrennt angeordnet sind, und einer über dem Kanalbereich (8) angeordneten und von dem Kanalbereich (8) durch ein Gate-Dielektrikum (9) elektrisch isolierten Gate-Elektrode (10).
  2. NMOS-Transistor nach Anspruch 1, bei dem Dotierstoffkonzentrationen und Abmessungen der n-leitend dotierten Wanne (2) und der inneren Wanne (3) so bemessen sind, dass in einem erweiterten Spannungsbereich des NMOS-Transistors die innere Wanne (3) zumindest unterhalb des Drain-Bereiches (5) vollständig von Ladungsträgern ausgeräumt ist.
  3. NMOS-Transistor nach Anspruch 1 oder 2, bei dem eine integrierte Schaltung vorhanden ist, die dafür vorgesehen ist, eine elektrische Spannung zwischen die n-leitend do tierte Wanne (2) und die innere Wanne (3) anzulegen, wobei an die n-leitend dotierte Wanne (2) ein gegenüber der inneren Wanne (3) positives elektrisches Potential angelegt wird.
  4. NMOS-Transistor nach Anspruch 3, bei dem die integriert Schaltung dafür vorgesehen ist, elektrische Potentiale zum Betrieb des NMOS-Transistors bereitzustellen, die ein für den elektrischen Anschluss (T) der n-leitend dotierten Wanne (2) vorgesehenes Potential umfassen, mit dem erreicht wird, dass die innere Wanne (3) zumindest unterhalb des Drain-Bereiches (5) vollständig von Ladungsträgern ausgeräumt ist.
  5. NMOS-Transistor nach einem der Ansprüche 1 bis 4, bei dem der Source-Bereich (4) und ein hoch p-leitend dotierter Body-Anschlussbereich (11) in einer flachen p-leitend dotierten weiteren Wanne (6) angeordnet sind, die in der inneren Wanne (3) angeordnet ist.
  6. NMOS-Transistor nach einem der Ansprüche 1 bis 5, bei dem die innere Wanne (3) in einem Bereich (14) unter dem Drain-Bereich (5) mit einer verringerten Dotierstoffkonzentration für p-Leitung versehen ist.
  7. NMOS-Transistor nach einem der Ansprüche 1 bis 6, bei dem in der inneren Wanne (3) angrenzend an den Drain-Bereich (5) ein schwach n-leitend dotierter LDD-Bereich (7) angeordnet ist, der zumindest zwischen dem Drain-Bereich (5) und dem Kanalbereich (8) und zwischen dem Drain-Bereich (5) und der n-leitend dotierten Wanne (2) vorhanden ist.
  8. NMOS-Transistor nach Anspruch 7, bei dem der LDD-Bereich (7) zumindest zwischen dem Drain-Bereich (5) und dem Kanalbereich (8) mit einem gradierten Dotierstoffprofil derart ausgebildet ist, dass eine Durchbruchspannung zwischen dem Drain-Bereich (5) und dem elektrischen Anschluss (B) der inneren Wanne gegenüber einer Anordnung mit steiler Änderung des Dotierstoffprofils in einem vorgesehenen Ausmaß auf über 15 Volt erhöht ist.
  9. NMOS-Transistor nach Anspruch 8, bei dem das gradierte Dotierstoffprofil unter Einbeziehung eines für Niedervolttransistoren vorgesehenen LDD-Implants ausgebildet ist.
  10. NMOS-Transistor nach einem der Ansprüche 1 bis 9, bei dem die Dotierstoffkonzentration in der n-leitend dotierten Wanne (2) mittels einer Implantation in Streifen und anschließender Diffusion in einer vorgesehenen Weise eingestellt ist.
DE102004047956A 2004-10-01 2004-10-01 NMOS-Transistor Withdrawn DE102004047956A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102004047956A DE102004047956A1 (de) 2004-10-01 2004-10-01 NMOS-Transistor
PCT/EP2005/010546 WO2006037560A2 (de) 2004-10-01 2005-09-29 Nmos-transistor
TW094134207A TW200618292A (en) 2004-10-01 2005-09-30 NMOS-transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004047956A DE102004047956A1 (de) 2004-10-01 2004-10-01 NMOS-Transistor

Publications (1)

Publication Number Publication Date
DE102004047956A1 true DE102004047956A1 (de) 2006-04-13

Family

ID=35453667

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004047956A Withdrawn DE102004047956A1 (de) 2004-10-01 2004-10-01 NMOS-Transistor

Country Status (3)

Country Link
DE (1) DE102004047956A1 (de)
TW (1) TW200618292A (de)
WO (1) WO2006037560A2 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758213A (ja) * 1993-08-13 1995-03-03 Oki Electric Ind Co Ltd 半導体装置におけるウェルの形成方法
US6033946A (en) * 1995-12-08 2000-03-07 Texas Instruments Incorporated Method for fabricating an isolated NMOS transistor on a digital BiCMOS process
JP2001352070A (ja) * 2000-04-07 2001-12-21 Denso Corp 半導体装置およびその製造方法
TW548835B (en) * 2001-08-30 2003-08-21 Sony Corp Semiconductor device and production method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ramanathan R., Pendharkar, S., et al.: Competi- tive 5V-thin and 12V-Thick Dual Gate Technology isolated Drain LDMOS devices. In: ISPSD 2003, S. 257-260 *

Also Published As

Publication number Publication date
WO2006037560A2 (de) 2006-04-13
WO2006037560A3 (de) 2006-09-14
TW200618292A (en) 2006-06-01

Similar Documents

Publication Publication Date Title
DE112006000156B4 (de) LDMOS Halbleitertransistorstruktur und Verfahren zu deren Herstellung
DE102013022360B3 (de) Halbbrückenschaltung
DE19701189B4 (de) Halbleiterbauteil
DE102006053145B4 (de) Halbleitervorrichtung mit Trennungsbereich
EP1774596B1 (de) Hochvolt-nmos-transistor und herstellungsverfahren
DE102007020659B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102016118499B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
AT505582A2 (de) Leistungsvorrichtung mit verbessertem randabschluss
DE102011055039A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102017221950B4 (de) Halbleitervorrichtung
WO2005083794A2 (de) Hochvolt-pmos-transistor
DE102005011348B4 (de) Halbleitervorrichtung
DE102012217435A1 (de) Diode mit steuerbarer Durchbruchsspannung
EP0913000A1 (de) Durch feldeffekt steuerbares halbleiterbauelement
DE102015102136B4 (de) Halbleiterbauelemente und ein verfahren zum bilden eines halbleiterbauelements
DE19534154C2 (de) Durch Feldeffekt steuerbares Leistungs-Halbleiterbauelement
DE102015110484B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
WO2006042669A1 (de) Jfet und herstellungsverfahren
DE102016110645A1 (de) Halbleitervorrichtung mit einem eine erste feldplatte und eine zweite feldplatte aufweisenden transistor
DE10243743B4 (de) Quasivertikales Halbleiterbauelement
DE102011079307B4 (de) Halbleitervorrichtung
EP1127379B1 (de) Vertikal aufgebautes leistungshalbleiterbauelement
DE102009029644B4 (de) Halbleiterbauelementanordnung zur Reduzierung von Querströmen in einem Halbleiterkörper
DE102004047956A1 (de) NMOS-Transistor
DE102009049671B4 (de) Integrierte Schaltung mit ESD Struktur

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee