JPH09139438A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09139438A JPH09139438A JP7297148A JP29714895A JPH09139438A JP H09139438 A JPH09139438 A JP H09139438A JP 7297148 A JP7297148 A JP 7297148A JP 29714895 A JP29714895 A JP 29714895A JP H09139438 A JPH09139438 A JP H09139438A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】 表面電界緩和型ＬＤＭＯＳにおいて、ドレイ
ンに逆起電圧が印加された場合でも、チャネル形成部分
での素子破壊を防止する。 【構成】 Ｎ型基板１にＰウェル１６とＮウェル２の２
重ウェルを形成し、さらにソース電極１０とＮ型基板１
とを同電位にしている。なお、Ｎウェル２のドリフト領
域は、いわゆるＲＥＳＵＲＦ条件を満たすようなドーパ
ント濃度が設定されており、このような構造により高耐
圧、低オン抵抗の効果を得ることができる。さらに、ド
レイン電極１１に逆起電圧が印加された場合でも、Ｎウ
ェル２、Ｐウェル１６およびＮ型基板１にて寄生バイポ
ーラトランジスタが形成され、これにより基板方向に電
流経路が形成されるため、逆起電圧印加時のチャネル形
成部分の素子破壊を防止することができる。
ンに逆起電圧が印加された場合でも、チャネル形成部分
での素子破壊を防止する。 【構成】 Ｎ型基板１にＰウェル１６とＮウェル２の２
重ウェルを形成し、さらにソース電極１０とＮ型基板１
とを同電位にしている。なお、Ｎウェル２のドリフト領
域は、いわゆるＲＥＳＵＲＦ条件を満たすようなドーパ
ント濃度が設定されており、このような構造により高耐
圧、低オン抵抗の効果を得ることができる。さらに、ド
レイン電極１１に逆起電圧が印加された場合でも、Ｎウ
ェル２、Ｐウェル１６およびＮ型基板１にて寄生バイポ
ーラトランジスタが形成され、これにより基板方向に電
流経路が形成されるため、逆起電圧印加時のチャネル形
成部分の素子破壊を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、表面電界緩和型Ｍ
ＯＳトランジスタを有する半導体装置およびその製造方
法に関する。
ＯＳトランジスタを有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】従来、ＮチャンネルＬＤＭＯＳ（Latera
l Diffused MOS）トランジスタ（以下、単にＬＤＭＯＳ
という）として図８に示すものがある。このＬＤＭＯＳ
は、図に示すように、Ｎ型基板１にＮウェル２が形成さ
れ、このＮウェル２内にチャネルＰウェル３が形成され
るとともにチャネルＰウェル３内にＮ型拡散層４が形成
され、またＮウェル２内にＮ型拡散層５が形成されてい
る。基板表面にはゲート酸化膜６を介してゲート電極７
が形成されており、ゲート電極７直下のチャネルＰウェ
ル３の表面領域にはチャネル領域８が形成されている。
l Diffused MOS）トランジスタ（以下、単にＬＤＭＯＳ
という）として図８に示すものがある。このＬＤＭＯＳ
は、図に示すように、Ｎ型基板１にＮウェル２が形成さ
れ、このＮウェル２内にチャネルＰウェル３が形成され
るとともにチャネルＰウェル３内にＮ型拡散層４が形成
され、またＮウェル２内にＮ型拡散層５が形成されてい
る。基板表面にはゲート酸化膜６を介してゲート電極７
が形成されており、ゲート電極７直下のチャネルＰウェ
ル３の表面領域にはチャネル領域８が形成されている。
【０００３】そして、Ｎ型拡散層４をソース領域、Ｎ型
拡散層５をドレイン領域とし、ＬＯＣＯＳ酸化膜９下の
Ｎウェル２をドリフト領域としている。なお、１０、１
１はそれぞれソース電極、ドレイン電極であり、１２は
チャネルＰウェル３の電位を取るための拡散層、１３は
層間絶縁膜である。このようなＬＤＭＯＳにおいて、オ
ン抵抗を小さくして電流を流しやすくするために、Ｎウ
ェル２の濃度を高くすると、ドリフト領域で空乏層が拡
大しにくくなり高耐圧を得ることができなくなる。逆
に、Ｎウェル２の濃度を低くすると、高耐圧化を図るこ
とができる反面、電流が流れにくくなりオン抵抗が大き
くなるという問題がある。
拡散層５をドレイン領域とし、ＬＯＣＯＳ酸化膜９下の
Ｎウェル２をドリフト領域としている。なお、１０、１
１はそれぞれソース電極、ドレイン電極であり、１２は
チャネルＰウェル３の電位を取るための拡散層、１３は
層間絶縁膜である。このようなＬＤＭＯＳにおいて、オ
ン抵抗を小さくして電流を流しやすくするために、Ｎウ
ェル２の濃度を高くすると、ドリフト領域で空乏層が拡
大しにくくなり高耐圧を得ることができなくなる。逆
に、Ｎウェル２の濃度を低くすると、高耐圧化を図るこ
とができる反面、電流が流れにくくなりオン抵抗が大き
くなるという問題がある。
【０００４】そこで、このような問題を解決するものと
して、特公昭５９ー２４５５０号公報および特開平５ー
２６７６５２号公報に示すものがある。このものの概略
構成を図９に示す。このものは、Ｐ型基板１４にＮウェ
ル２を形成したものである。この場合、Ｎウェル２を拡
散形成すると、Ｎウェル２表面での濃度が高くなり、Ｎ
ウェル２表面での電流が流れやすくなるとともに、Ｎウ
ェル２全体で空乏層が広がりやすくなるため、高耐圧化
を図ることができる。このようなＬＤＭＯＳは表面電界
緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ばれるもので、
Ｎウェル２のドリフト領域のドーパント濃度は、上記公
報に記載されているような、いわゆるＲＥＳＵＲＦ条件
を満たすように設定されている。
して、特公昭５９ー２４５５０号公報および特開平５ー
２６７６５２号公報に示すものがある。このものの概略
構成を図９に示す。このものは、Ｐ型基板１４にＮウェ
ル２を形成したものである。この場合、Ｎウェル２を拡
散形成すると、Ｎウェル２表面での濃度が高くなり、Ｎ
ウェル２表面での電流が流れやすくなるとともに、Ｎウ
ェル２全体で空乏層が広がりやすくなるため、高耐圧化
を図ることができる。このようなＬＤＭＯＳは表面電界
緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ばれるもので、
Ｎウェル２のドリフト領域のドーパント濃度は、上記公
報に記載されているような、いわゆるＲＥＳＵＲＦ条件
を満たすように設定されている。
【０００５】
【発明が解決しようとする課題】上記表面電界緩和型Ｌ
ＤＭＯＳにおいては、ドレイン電極１１とＰ型基板１４
とが電気的に接続されて構成されている。このため、図
１０に示すように、ドレイン電極１１にコイル等のＬ負
荷１５を接続してＬ負荷１５を駆動する場合、ゲート電
極７に印加する電圧をオフにすると、Ｌ負荷１５の逆起
電圧がドレイン電極１１に印加される。この逆起電圧
は、しばしば非常に高い電圧となることがある。
ＤＭＯＳにおいては、ドレイン電極１１とＰ型基板１４
とが電気的に接続されて構成されている。このため、図
１０に示すように、ドレイン電極１１にコイル等のＬ負
荷１５を接続してＬ負荷１５を駆動する場合、ゲート電
極７に印加する電圧をオフにすると、Ｌ負荷１５の逆起
電圧がドレイン電極１１に印加される。この逆起電圧
は、しばしば非常に高い電圧となることがある。
【０００６】この場合、上記した表面電界緩和型ＬＤＭ
ＯＳでは、その逆起電圧に対する電流逃避経路が考慮さ
れていないため、逆起電圧印加時に、チャネルＰウェル
３とＮウェル２間のＰＮ接合がブレイクダウンし、チャ
ネルＰウェル３からＰ+ 拡散層１２を介してソース電極
１０に電流が流れることにより、チャネルＰウェル３の
電位がＮ型拡散層４の電位よりも上昇することで、Ｎ型
拡散層４をエミッタ、チャネルＰウェル３をベース、Ｎ
ウェル２をコレクタとする寄生トランジスタが動作して
しまい、狭い領域にて矢印方向に大電流が流れる。従っ
て、この狭い領域に大電流が流れるため、素子が発熱し
やすくなり、逆起電圧が小さくてもチャネル形成部分で
素子破壊が生じる。よって、素子の破壊耐量が低下して
しまう。
ＯＳでは、その逆起電圧に対する電流逃避経路が考慮さ
れていないため、逆起電圧印加時に、チャネルＰウェル
３とＮウェル２間のＰＮ接合がブレイクダウンし、チャ
ネルＰウェル３からＰ+ 拡散層１２を介してソース電極
１０に電流が流れることにより、チャネルＰウェル３の
電位がＮ型拡散層４の電位よりも上昇することで、Ｎ型
拡散層４をエミッタ、チャネルＰウェル３をベース、Ｎ
ウェル２をコレクタとする寄生トランジスタが動作して
しまい、狭い領域にて矢印方向に大電流が流れる。従っ
て、この狭い領域に大電流が流れるため、素子が発熱し
やすくなり、逆起電圧が小さくてもチャネル形成部分で
素子破壊が生じる。よって、素子の破壊耐量が低下して
しまう。
【０００７】本発明は上記問題に鑑みたもので、表面電
界緩和型ＬＤＭＯＳにおいて、ドレインに逆起電圧のよ
うな電圧が印加された場合でも、チャネル形成部分での
素子破壊を防止することを第１の目的とする。また、上
記した表面電界緩和型ＬＤＭＯＳは、Ｐ型基板１４上に
形成される。従って、ＰＮＰトランジスタより電流特性
のよいＶ−ＮＰＮトランジスタ（以下、単にＮＰＮＴｒ
という）と上記表面電界緩和型ＬＤＭＯＳとを同一基板
上に形成しようとすると、ＮＰＮＴｒにおけるコレクタ
層をなすＮ層が深く形成されているため、両者を同一基
板上に形成することができないという問題がある。この
場合、図８に示す構造のＬＤＭＯＳを用いればＮＰＮＴ
ｒと同一基板上に形成することができるが、上述したよ
うにＬＤＭＯＳにおいて高耐圧、オン抵抗の両立を図る
ことができない。
界緩和型ＬＤＭＯＳにおいて、ドレインに逆起電圧のよ
うな電圧が印加された場合でも、チャネル形成部分での
素子破壊を防止することを第１の目的とする。また、上
記した表面電界緩和型ＬＤＭＯＳは、Ｐ型基板１４上に
形成される。従って、ＰＮＰトランジスタより電流特性
のよいＶ−ＮＰＮトランジスタ（以下、単にＮＰＮＴｒ
という）と上記表面電界緩和型ＬＤＭＯＳとを同一基板
上に形成しようとすると、ＮＰＮＴｒにおけるコレクタ
層をなすＮ層が深く形成されているため、両者を同一基
板上に形成することができないという問題がある。この
場合、図８に示す構造のＬＤＭＯＳを用いればＮＰＮＴ
ｒと同一基板上に形成することができるが、上述したよ
うにＬＤＭＯＳにおいて高耐圧、オン抵抗の両立を図る
ことができない。
【０００８】本発明は、表面電界緩和型ＬＤＭＯＳとＮ
ＰＮＴｒを同一基板上に形成することを第２の目的とす
る。
ＰＮＴｒを同一基板上に形成することを第２の目的とす
る。
【０００９】
【課題を解決するための手段】上記第１の目的を達成す
るため、請求項１に記載の発明においては、第１導電型
の半導体層（１）に、第２導電型の第１ウェル（１６）
が形成されるとともにこの第１ウェル（１６）内に第１
ウェル（１６）よりも浅く第１導電型の第２ウェル
（２）が形成されており、前記第２ウェル（２）内にソ
ース領域（４）、チャネル領域（８）およびドレイン領
域（５）が形成され、さらに前記チャネル領域（８）上
にゲート電極（７）が形成されて、前記第２ウェル
（２）をドリフト領域とした表面電界緩和型のＭＯＳト
ランジスタが構成されてなる半導体装置であって、前記
ＭＯＳトランジスタを非作動状態とする電圧が前記ゲー
ト電極（７）に印加され前記ドレイン領域（５）に所定
電圧以上の高電圧が印加された時に、前記第２ウェル
（２）から前記第１ウェル（１６）および前記半導体層
（１）を介して電流経路が形成されることを特徴として
いる。
るため、請求項１に記載の発明においては、第１導電型
の半導体層（１）に、第２導電型の第１ウェル（１６）
が形成されるとともにこの第１ウェル（１６）内に第１
ウェル（１６）よりも浅く第１導電型の第２ウェル
（２）が形成されており、前記第２ウェル（２）内にソ
ース領域（４）、チャネル領域（８）およびドレイン領
域（５）が形成され、さらに前記チャネル領域（８）上
にゲート電極（７）が形成されて、前記第２ウェル
（２）をドリフト領域とした表面電界緩和型のＭＯＳト
ランジスタが構成されてなる半導体装置であって、前記
ＭＯＳトランジスタを非作動状態とする電圧が前記ゲー
ト電極（７）に印加され前記ドレイン領域（５）に所定
電圧以上の高電圧が印加された時に、前記第２ウェル
（２）から前記第１ウェル（１６）および前記半導体層
（１）を介して電流経路が形成されることを特徴として
いる。
【００１０】請求項２に記載の発明では、請求項１に記
載の半導体装置において、前記ソース領域（４）と前記
半導体層（１）が同電位に設定されている。請求項３に
記載の発明では、請求項１又は２に記載の半導体装置に
おいて、前記第２ウェル（２）、前記第１ウェル（１
６）および前記半導体層（１）間に寄生バイポーラトラ
ンジスタ（１８）が形成され、この寄生バイポーラトラ
ンジスタ（１８）により前記電流経路が形成されること
を特徴としている。
載の半導体装置において、前記ソース領域（４）と前記
半導体層（１）が同電位に設定されている。請求項３に
記載の発明では、請求項１又は２に記載の半導体装置に
おいて、前記第２ウェル（２）、前記第１ウェル（１
６）および前記半導体層（１）間に寄生バイポーラトラ
ンジスタ（１８）が形成され、この寄生バイポーラトラ
ンジスタ（１８）により前記電流経路が形成されること
を特徴としている。
【００１１】請求項４に記載の発明では、請求項１又は
２に記載の半導体装置において、前記第２ウェル（２）
と前記半導体層（１）間がパンチスルーして前記電流経
路が形成されることを特徴としている。請求項５に記載
の発明では、請求項１乃至４のいずれか１つに記載の半
導体装置において、前記ソース領域（４）を含んで前記
第１ウェルに到達するベース（１７）が形成されている
ことを特徴としている。
２に記載の半導体装置において、前記第２ウェル（２）
と前記半導体層（１）間がパンチスルーして前記電流経
路が形成されることを特徴としている。請求項５に記載
の発明では、請求項１乃至４のいずれか１つに記載の半
導体装置において、前記ソース領域（４）を含んで前記
第１ウェルに到達するベース（１７）が形成されている
ことを特徴としている。
【００１２】請求項６に記載の発明においては、ソース
領域（４）、チャネル領域（８）およびドレイン領域
（５）を有し、さらに前記チャネル領域上にゲート電極
（７）が形成されており、前記チャネル領域および前記
ドレイン領域（５）間にドリフト領域が形成されてなる
ＭＯＳトランジスタを有する半導体装置であって、第１
導電型の半導体層（１）に、第２導電型の第１ウェル
（１６）が形成されるとともにこの第１ウェル（１６）
内に第１ウェル（１６）よりも浅く第１導電型の第２ウ
ェル（２）が形成され、少なくともこの第２ウェル
（２）内に前記ドリフト領域および前記ドレイン領域
（５）が形成されており、さらに前記ソース領域（４）
と前記半導体層（１）とが同電位に設定されていること
を特徴としている。
領域（４）、チャネル領域（８）およびドレイン領域
（５）を有し、さらに前記チャネル領域上にゲート電極
（７）が形成されており、前記チャネル領域および前記
ドレイン領域（５）間にドリフト領域が形成されてなる
ＭＯＳトランジスタを有する半導体装置であって、第１
導電型の半導体層（１）に、第２導電型の第１ウェル
（１６）が形成されるとともにこの第１ウェル（１６）
内に第１ウェル（１６）よりも浅く第１導電型の第２ウ
ェル（２）が形成され、少なくともこの第２ウェル
（２）内に前記ドリフト領域および前記ドレイン領域
（５）が形成されており、さらに前記ソース領域（４）
と前記半導体層（１）とが同電位に設定されていること
を特徴としている。
【００１３】また、上記第２の目的を達成するため、請
求項７に記載の発明においては、Ｎ型の第１半導体層
（２１ａ）が第１、第２の素子領域に分離されており、
第１の素子領域に表面電界緩和型のＭＯＳトランジスタ
（ＬＤＭＯＳ）が形成され、前記第２の素子領域に前記
第１半導体層（２１ａ）をコレクタ層としてバイポーラ
トランジスタ（ＮＰＮＴｒ）が形成されている半導体装
置であって、前記第１の素子領域において、前記第１半
導体層（２１ａ）に、Ｐ型の第１ウェル（１６）が形成
されるとともにこの第１ウェル内（１６）に第１ウェル
（１６）よりも浅くＮ型の第２ウェル（２）が形成され
ており、前記第２ウェル（２）内にソース領域（４）、
チャネル領域（８）およびドレイン領域（５）が形成さ
れ、さらに前記チャネル領域（８）上にゲート電極
（７）が形成されて、前記第２ウェル（２）をドリフト
領域とした前記表面電界緩和型のＭＯＳトランジスタが
形成されていることを特徴としている。
求項７に記載の発明においては、Ｎ型の第１半導体層
（２１ａ）が第１、第２の素子領域に分離されており、
第１の素子領域に表面電界緩和型のＭＯＳトランジスタ
（ＬＤＭＯＳ）が形成され、前記第２の素子領域に前記
第１半導体層（２１ａ）をコレクタ層としてバイポーラ
トランジスタ（ＮＰＮＴｒ）が形成されている半導体装
置であって、前記第１の素子領域において、前記第１半
導体層（２１ａ）に、Ｐ型の第１ウェル（１６）が形成
されるとともにこの第１ウェル内（１６）に第１ウェル
（１６）よりも浅くＮ型の第２ウェル（２）が形成され
ており、前記第２ウェル（２）内にソース領域（４）、
チャネル領域（８）およびドレイン領域（５）が形成さ
れ、さらに前記チャネル領域（８）上にゲート電極
（７）が形成されて、前記第２ウェル（２）をドリフト
領域とした前記表面電界緩和型のＭＯＳトランジスタが
形成されていることを特徴としている。
【００１４】請求項８に記載の発明では、請求項７に記
載の半導体装置において、前記第１半導体層（２１ａ）
の下にＮ型の第２半導体層（２１ｂ）が形成され、さら
に基板表面から前記第２半導体層（２１ｂ）に至るＮ型
のディープ層（２６）が形成されており、このディープ
層（２６）および前記第２半導体層（２１ｂ）による電
位設定にて、前記ソース領域（４）と前記第１半導体層
（２１ａ）が同電位とされていることを特徴とする。
載の半導体装置において、前記第１半導体層（２１ａ）
の下にＮ型の第２半導体層（２１ｂ）が形成され、さら
に基板表面から前記第２半導体層（２１ｂ）に至るＮ型
のディープ層（２６）が形成されており、このディープ
層（２６）および前記第２半導体層（２１ｂ）による電
位設定にて、前記ソース領域（４）と前記第１半導体層
（２１ａ）が同電位とされていることを特徴とする。
【００１５】請求項９に記載の発明においては、Ｎ型の
半導体層（２１ａ）が第１、第２の素子領域に素子分離
された半導体基板に対し、第１の素子領域に表面電界緩
和型のＭＯＳトランジスタ（ＬＤＭＯＳ）を形成し、前
記第２の素子領域にバイポーラトランジスタ（ＮＰＮＴ
ｒ）を形成する半導体装置の製造方法であって、前記第
１の素子領域において、前記半導体層（２１ａ）に、Ｐ
型の第１ウェル（１６）およびＮ型の第２ウェル（２）
を形成するためのイオン注入を行い、同時拡散させるこ
とにより、前記第１ウェル（１６）を形成するとともに
この第１ウェル（１６）内に第１ウェル（１６）よりも
浅く前記第２ウェル（２）を形成し、この後、前記第２
ウェル（２）内にソース領域（４）、チャネル領域
（８）およびドレイン領域（５）を形成するとととも
に、前記チャネル領域（８）上にゲート電極（７）を形
成して、前記第２ウェル（２）をドリフト領域とした前
記ＭＯＳトランジスタ（ＬＤＭＯＳ）を形成し、また、
前記第２の素子領域においては、前記半導体層（２１
ａ）をコレクタ層としてバイポーラトランジスタ（ＮＰ
ＮＴｒ）を形成することを特徴としている。
半導体層（２１ａ）が第１、第２の素子領域に素子分離
された半導体基板に対し、第１の素子領域に表面電界緩
和型のＭＯＳトランジスタ（ＬＤＭＯＳ）を形成し、前
記第２の素子領域にバイポーラトランジスタ（ＮＰＮＴ
ｒ）を形成する半導体装置の製造方法であって、前記第
１の素子領域において、前記半導体層（２１ａ）に、Ｐ
型の第１ウェル（１６）およびＮ型の第２ウェル（２）
を形成するためのイオン注入を行い、同時拡散させるこ
とにより、前記第１ウェル（１６）を形成するとともに
この第１ウェル（１６）内に第１ウェル（１６）よりも
浅く前記第２ウェル（２）を形成し、この後、前記第２
ウェル（２）内にソース領域（４）、チャネル領域
（８）およびドレイン領域（５）を形成するとととも
に、前記チャネル領域（８）上にゲート電極（７）を形
成して、前記第２ウェル（２）をドリフト領域とした前
記ＭＯＳトランジスタ（ＬＤＭＯＳ）を形成し、また、
前記第２の素子領域においては、前記半導体層（２１
ａ）をコレクタ層としてバイポーラトランジスタ（ＮＰ
ＮＴｒ）を形成することを特徴としている。
【００１６】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。請求項１乃至６に記載の発明によれば、第１導
電型の半導体層に第２導電型の第１ウェルと第１導電型
の第２ウェルが形成された２重ウェル構造を有し、この
第２ウェル内にＭＯＳトランジスタのドリフト領域とド
レイン領域が形成されている。
述する実施例記載の具体的手段との対応関係を示すもの
である。請求項１乃至６に記載の発明によれば、第１導
電型の半導体層に第２導電型の第１ウェルと第１導電型
の第２ウェルが形成された２重ウェル構造を有し、この
第２ウェル内にＭＯＳトランジスタのドリフト領域とド
レイン領域が形成されている。
【００１７】ここで、ドレイン領域に逆起電圧が印加さ
れたような場合には、第２ウェルから第１ウェルおよび
半導体層を介して、面積の広い領域にて電流経路が形成
される。従って、そのような逆起電圧が印加された場合
でも、上記電流経路の確保により、チャネル形成部分で
の素子破壊を防止することができる。また、請求項７、
８に記載の発明によれば、Ｎ型の半導体層にＰ型の第１
ウェルとＮ型の第２ウェルが形成された２重ウェル構造
を有して表面電界緩和型ＭＯＳトランジスタを構成して
いるから、Ｎ型の半導体層をコレクタ層とするＮＰＮＴ
ｒと同一基板上に形成することができる。
れたような場合には、第２ウェルから第１ウェルおよび
半導体層を介して、面積の広い領域にて電流経路が形成
される。従って、そのような逆起電圧が印加された場合
でも、上記電流経路の確保により、チャネル形成部分で
の素子破壊を防止することができる。また、請求項７、
８に記載の発明によれば、Ｎ型の半導体層にＰ型の第１
ウェルとＮ型の第２ウェルが形成された２重ウェル構造
を有して表面電界緩和型ＭＯＳトランジスタを構成して
いるから、Ｎ型の半導体層をコレクタ層とするＮＰＮＴ
ｒと同一基板上に形成することができる。
【００１８】請求項９に記載の発明によれば、そのよう
な表面電界緩和側ＭＯＳトランジタとＮＰＮＴｒとを同
一基板上に形成する製造方法であって、第１、第２のウ
ェルを同時拡散により形成するようにしているから、マ
スク１枚で第１、第２のウェルを形成することができ
る。
な表面電界緩和側ＭＯＳトランジタとＮＰＮＴｒとを同
一基板上に形成する製造方法であって、第１、第２のウ
ェルを同時拡散により形成するようにしているから、マ
スク１枚で第１、第２のウェルを形成することができ
る。
【００１９】
【発明の実施の形態】以下、本発明を図に示す実施例に
ついて説明する。図１に本発明の一実施例を示す表面電
界緩和型ＬＤＭＯＳの断面構成を示す。この図１に示す
ように、本実施例においては、Ｎ型基板１にＰウェル１
６を形成し、その中にＮウェル２を形成する２重ウェル
構造としており、さらにソース電極１０とＮ型基板１と
が同電位になるように構成されている。なお、Ｎウェル
２のドリフト領域は、いわゆるＲＥＳＵＲＦ条件を満た
すようにドーパント濃度が設定されている。また、図中
の符号で図８、図９に示すものと同一のものは、同一も
しくは均等の構成を示している。
ついて説明する。図１に本発明の一実施例を示す表面電
界緩和型ＬＤＭＯＳの断面構成を示す。この図１に示す
ように、本実施例においては、Ｎ型基板１にＰウェル１
６を形成し、その中にＮウェル２を形成する２重ウェル
構造としており、さらにソース電極１０とＮ型基板１と
が同電位になるように構成されている。なお、Ｎウェル
２のドリフト領域は、いわゆるＲＥＳＵＲＦ条件を満た
すようにドーパント濃度が設定されている。また、図中
の符号で図８、図９に示すものと同一のものは、同一も
しくは均等の構成を示している。
【００２０】図１に示す表面電界緩和型ＬＤＭＯＳは、
高耐圧および低オン抵抗の本来の効果を有するととも
に、ドレイン電極１１にＬ負荷が接続された場合の逆起
電圧印加時のチャネル形成部分の破壊を防止することが
できるものである。この点につき図２を用いて説明す
る。ドレイン電極１１にＬ負荷１５が接続されている場
合、ゲート電極７に印加される電圧を低下させてスイッ
チオフした時、ドレイン電極１１に逆起電圧が印加され
る。ここで、Ｎウェル２とＰウェル１６との間に形成さ
れる寄生ダイオードＶＺ１と、Ｎウェル２とチャネルＰ
ウェル３との間に形成される寄生ダイオードＶＺ２とが
あるが、Ｎウェル２内の電位上昇により、寄生ダイオー
ドＶＺ１が先にブレークダウンする。
高耐圧および低オン抵抗の本来の効果を有するととも
に、ドレイン電極１１にＬ負荷が接続された場合の逆起
電圧印加時のチャネル形成部分の破壊を防止することが
できるものである。この点につき図２を用いて説明す
る。ドレイン電極１１にＬ負荷１５が接続されている場
合、ゲート電極７に印加される電圧を低下させてスイッ
チオフした時、ドレイン電極１１に逆起電圧が印加され
る。ここで、Ｎウェル２とＰウェル１６との間に形成さ
れる寄生ダイオードＶＺ１と、Ｎウェル２とチャネルＰ
ウェル３との間に形成される寄生ダイオードＶＺ２とが
あるが、Ｎウェル２内の電位上昇により、寄生ダイオー
ドＶＺ１が先にブレークダウンする。
【００２１】すなわち、上記のような逆起電圧が印加さ
れると、Ｎウェル２とＰウェル１６における電位分布は
図３に示すようになり、ドレイン領域５からソース領域
４方向への横方向に比べて基板方向への縦方向に電位勾
配が急になっており、これにより寄生ダイオードＶＺ１
が先にブレークダウンする。この場合、Ｐウェル１６で
の抵抗Ｒ２によりＰウェル１６内の電圧が上昇してい
き、Ｐウェル１６とＮ型基板１間の寄生ダイオードＶＺ
３がオンし、Ｎウェル２とＰウェル１６とＮ型基板１に
よる寄生バイポーラトランジスタ１８がオンして、面積
の広い基板方向に電流が流れるため、電流を分散するこ
とができ、従って、電流が流れることによる発熱を抑制
できる。これによって、破壊耐量の低いチャネル形成部
分での素子の破壊を防止でき、素子の破壊耐量を向上さ
せることができる。
れると、Ｎウェル２とＰウェル１６における電位分布は
図３に示すようになり、ドレイン領域５からソース領域
４方向への横方向に比べて基板方向への縦方向に電位勾
配が急になっており、これにより寄生ダイオードＶＺ１
が先にブレークダウンする。この場合、Ｐウェル１６で
の抵抗Ｒ２によりＰウェル１６内の電圧が上昇してい
き、Ｐウェル１６とＮ型基板１間の寄生ダイオードＶＺ
３がオンし、Ｎウェル２とＰウェル１６とＮ型基板１に
よる寄生バイポーラトランジスタ１８がオンして、面積
の広い基板方向に電流が流れるため、電流を分散するこ
とができ、従って、電流が流れることによる発熱を抑制
できる。これによって、破壊耐量の低いチャネル形成部
分での素子の破壊を防止でき、素子の破壊耐量を向上さ
せることができる。
【００２２】また、ソース領域４を含んでＰウェル１６
に達するベース１７が設けられており、Ｐウェル１６か
らソース側に電流Ｉを流すようにしている。このことに
よりチャネル形成部分には電流が一層流れにくくなる。
なお、基板方向への電流経路により十分な電流を流すこ
とができる場合には、ベース１７はなくてもよい。な
お、上記構成においては、寄生バイポーラトランジスタ
１８により基板方向に電流を流すようにするものを示し
たが、Ｐウェル１６が基板方向に十分薄く形成されてい
る場合には、寄生バイポーラ動作でなく、パンチスルー
により基板方向に電流を流すことができる。
に達するベース１７が設けられており、Ｐウェル１６か
らソース側に電流Ｉを流すようにしている。このことに
よりチャネル形成部分には電流が一層流れにくくなる。
なお、基板方向への電流経路により十分な電流を流すこ
とができる場合には、ベース１７はなくてもよい。な
お、上記構成においては、寄生バイポーラトランジスタ
１８により基板方向に電流を流すようにするものを示し
たが、Ｐウェル１６が基板方向に十分薄く形成されてい
る場合には、寄生バイポーラ動作でなく、パンチスルー
により基板方向に電流を流すことができる。
【００２３】次に、上記した表面電界緩和型ＬＤＭＯＳ
をＣＭＯＳおよびＮＰＮＴｒとともに、同一基板上に形
成した構成を図４に示す。この図４に示すものは、ＳＯ
Ｉ（Silicon On Insulator）構造としたものである。す
なわち、Ｎ+ 基板２１ｂ上にＮ- 層（図１のＮ型基板１
に相当する層）２１ａを形成したＮ型基板２１とＰ型基
板２０とをＳｉＯ2 等の絶縁膜２２を介して貼り合わせ
た貼り合わせ基板に、トレンチ溝２３を形成するととも
にその溝内に酸化膜を形成して、素子分離された複数の
素子領域を形成し、それぞれの素子領域にＬＤＭＯＳ、
ＣＭＯＳ、ＮＰＮＴｒを形成している。
をＣＭＯＳおよびＮＰＮＴｒとともに、同一基板上に形
成した構成を図４に示す。この図４に示すものは、ＳＯ
Ｉ（Silicon On Insulator）構造としたものである。す
なわち、Ｎ+ 基板２１ｂ上にＮ- 層（図１のＮ型基板１
に相当する層）２１ａを形成したＮ型基板２１とＰ型基
板２０とをＳｉＯ2 等の絶縁膜２２を介して貼り合わせ
た貼り合わせ基板に、トレンチ溝２３を形成するととも
にその溝内に酸化膜を形成して、素子分離された複数の
素子領域を形成し、それぞれの素子領域にＬＤＭＯＳ、
ＣＭＯＳ、ＮＰＮＴｒを形成している。
【００２４】この図４に示すものの製造方法を、図５、
図６に示す工程図を基に説明する。まず、上記した貼り
合わせ基板を用意し、それにトレンチ溝２３を形成する
とともに、その溝内に酸化膜を形成し、さらに多結晶シ
リコン２４を埋設する。なお、この状態ではＮ型基板２
１表面に酸化膜２５が形成されている。そして、図５
（Ａ）に示すように、ＬＤＭＯＳの形成領域にディープ
Ｎ+ 層２６を形成し、その後、Ｐウェル１６、Ｎウェル
２を形成するためのイオン注入を行い、それらを同時拡
散させる。この場合、Ｐウェルにはボロン（Ｂ）、Ｎウ
ェルには砒素（Ａｓ）を用い、両者の拡散係数の相違に
より、Ｐウェルを深く、Ｎウェルを浅く形成する。この
工程においては、ボロンと砒素の同時拡散を行っている
ため、それに必要なマスクを１枚のみとすることができ
る。
図６に示す工程図を基に説明する。まず、上記した貼り
合わせ基板を用意し、それにトレンチ溝２３を形成する
とともに、その溝内に酸化膜を形成し、さらに多結晶シ
リコン２４を埋設する。なお、この状態ではＮ型基板２
１表面に酸化膜２５が形成されている。そして、図５
（Ａ）に示すように、ＬＤＭＯＳの形成領域にディープ
Ｎ+ 層２６を形成し、その後、Ｐウェル１６、Ｎウェル
２を形成するためのイオン注入を行い、それらを同時拡
散させる。この場合、Ｐウェルにはボロン（Ｂ）、Ｎウ
ェルには砒素（Ａｓ）を用い、両者の拡散係数の相違に
より、Ｐウェルを深く、Ｎウェルを浅く形成する。この
工程においては、ボロンと砒素の同時拡散を行っている
ため、それに必要なマスクを１枚のみとすることができ
る。
【００２５】なお、上記イオン注入において、ボロンの
ドーズ量は３×１０12〜１×１０13原子／ｃｍ2 であ
り、砒素のドーズ量は３×１０12〜１×１０13原子／ｃ
ｍ2 である。また、注入したイオンを拡散させる場合、
１２００℃で約６００分程度のドライブインを行う。な
お、ＲＥＳＵＲＦ構造の条件としては、Ｎウェル層２の
表面からＰウェル層１６とのＰＮ接合までの深さ方向の
不純物濃度が、数式１で示す関係になる必要がある。
ドーズ量は３×１０12〜１×１０13原子／ｃｍ2 であ
り、砒素のドーズ量は３×１０12〜１×１０13原子／ｃ
ｍ2 である。また、注入したイオンを拡散させる場合、
１２００℃で約６００分程度のドライブインを行う。な
お、ＲＥＳＵＲＦ構造の条件としては、Ｎウェル層２の
表面からＰウェル層１６とのＰＮ接合までの深さ方向の
不純物濃度が、数式１で示す関係になる必要がある。
【００２６】
【数１】
【００２７】ここで、Ｎd （ｘ）は、単位体積当たりの
不純物濃度を表し、ｘは深さを表し、ｘj は、Ｎウェル
層２とＰウェル層１６とのＰＮ接合深さを表す。次に、
図５（Ｂ）に示すように、ＣＭＯＳの形成領域にＰウェ
ル２７、Ｎウェル２８を形成するためのイオン注入を行
い、拡散させる。その後、図５（Ｃ）に示すように、Ｎ
ＰＮＴｒの形成領域にイオン注入を行い、ドライブイン
してベース２８を形成する。この時、必要であればＬＤ
ＭＯＳ領域にも同様にしてベース１７を形成する。
不純物濃度を表し、ｘは深さを表し、ｘj は、Ｎウェル
層２とＰウェル層１６とのＰＮ接合深さを表す。次に、
図５（Ｂ）に示すように、ＣＭＯＳの形成領域にＰウェ
ル２７、Ｎウェル２８を形成するためのイオン注入を行
い、拡散させる。その後、図５（Ｃ）に示すように、Ｎ
ＰＮＴｒの形成領域にイオン注入を行い、ドライブイン
してベース２８を形成する。この時、必要であればＬＤ
ＭＯＳ領域にも同様にしてベース１７を形成する。
【００２８】次に、図６（Ａ）に示すように、ＬＯＣＯ
Ｓ酸化を行う。この工程により、ＬＤＭＯＳの形成領域
にＬＯＣＯＳ酸化膜９が形成される。この後、ＬＤＭＯ
Ｓのゲート酸化膜６を形成するために、基板表面の酸化
を行う。そして、基板表面にＰｏｌｙ Ｓｉを形成し、
リンをドープした後、フォトエッチングしてパターニン
グを行いＬＤＭＯＳのゲート電極７を形成する。
Ｓ酸化を行う。この工程により、ＬＤＭＯＳの形成領域
にＬＯＣＯＳ酸化膜９が形成される。この後、ＬＤＭＯ
Ｓのゲート酸化膜６を形成するために、基板表面の酸化
を行う。そして、基板表面にＰｏｌｙ Ｓｉを形成し、
リンをドープした後、フォトエッチングしてパターニン
グを行いＬＤＭＯＳのゲート電極７を形成する。
【００２９】この後は、通常の素子形成工程により、Ｌ
ＤＭＯＳ、ＣＭＯＳ、ＮＰＮＴｒを順次形成していき、
最終的に図４に示すものを構成する。なお、ＬＤＭＯＳ
の形成領域においては、ゲートをマスクとしてＮウェル
２内にチャネルＰウェル８およびソース領域４を拡散形
成する。上記の製造方法により、ＬＯＣＯＳ酸化膜９の
長さを２μｍとし、Ｐウェル１６の最表面濃度を８×１
０15〜２×１０16／ｃｍ3 、Ｎウェル２の最表面濃度を
３×１０16〜６×１０16／ｃｍ3 、Ｎウェル２の深さを
１．５〜２．０μｍ程度とした表面電界緩和型ＬＤＭＯ
Ｓを形成した。その場合、ソース、ドレイン間の耐圧を
７０〜８０Ｖ程度、Ｎウェル２ーＰウェル１６間の耐圧
を６５Ｖ程度とすることができた。
ＤＭＯＳ、ＣＭＯＳ、ＮＰＮＴｒを順次形成していき、
最終的に図４に示すものを構成する。なお、ＬＤＭＯＳ
の形成領域においては、ゲートをマスクとしてＮウェル
２内にチャネルＰウェル８およびソース領域４を拡散形
成する。上記の製造方法により、ＬＯＣＯＳ酸化膜９の
長さを２μｍとし、Ｐウェル１６の最表面濃度を８×１
０15〜２×１０16／ｃｍ3 、Ｎウェル２の最表面濃度を
３×１０16〜６×１０16／ｃｍ3 、Ｎウェル２の深さを
１．５〜２．０μｍ程度とした表面電界緩和型ＬＤＭＯ
Ｓを形成した。その場合、ソース、ドレイン間の耐圧を
７０〜８０Ｖ程度、Ｎウェル２ーＰウェル１６間の耐圧
を６５Ｖ程度とすることができた。
【００３０】なお、図４に示すものでは、ＳＯＩ構造と
し絶縁膜２２およびトレンチ溝２３を用いて素子分離を
行うものを示したが、図７に示すように、素子分離用埋
め込み層３０および素子分離用Ｐ層３１にて素子分離を
行うようにしてもよい。また、図４あるいは図７に示す
ようなＬＤＭＯＳにおいて、逆起電力発生時に基板方向
にブレイクダウン電流を流す経路を、図４に示すよう
に、絶縁膜２２に接しているＮ+ 拡散層２７、ディープ
Ｎ+ 層２６を介して基板表面に形成したボトム電極Ｂか
ら電流をグランドへ流す経路とする場合や、図７に示す
ように、埋め込みＮ+ ３０、ディープＮ+ 層３２を介し
て基板表面に形成したボトム電極Ｂから電流をグランド
へ流す経路とするような場合には、上述した効果に加わ
え、さらに以下のような効果がある。
し絶縁膜２２およびトレンチ溝２３を用いて素子分離を
行うものを示したが、図７に示すように、素子分離用埋
め込み層３０および素子分離用Ｐ層３１にて素子分離を
行うようにしてもよい。また、図４あるいは図７に示す
ようなＬＤＭＯＳにおいて、逆起電力発生時に基板方向
にブレイクダウン電流を流す経路を、図４に示すよう
に、絶縁膜２２に接しているＮ+ 拡散層２７、ディープ
Ｎ+ 層２６を介して基板表面に形成したボトム電極Ｂか
ら電流をグランドへ流す経路とする場合や、図７に示す
ように、埋め込みＮ+ ３０、ディープＮ+ 層３２を介し
て基板表面に形成したボトム電極Ｂから電流をグランド
へ流す経路とするような場合には、上述した効果に加わ
え、さらに以下のような効果がある。
【００３１】すなわち、図９に示す従来の表面電界緩和
型ＬＤＭＯＳにおいても、ドレイン領域５からチャネル
Ｐウェル３までのドリフト領域の距離やＮウェル２の濃
度および深さを調節することで、ドレイン電極１１に、
ドレイン領域５とチャネルＰウェル領域３との間が逆バ
イアスとなるような逆起電力が印加された場合に上記実
施例のように基板方向へ電流を流すことも可能と考え
る。
型ＬＤＭＯＳにおいても、ドレイン領域５からチャネル
Ｐウェル３までのドリフト領域の距離やＮウェル２の濃
度および深さを調節することで、ドレイン電極１１に、
ドレイン領域５とチャネルＰウェル領域３との間が逆バ
イアスとなるような逆起電力が印加された場合に上記実
施例のように基板方向へ電流を流すことも可能と考え
る。
【００３２】しかしながら、図４や図７に示すＬＤＭＯ
Ｓのように基板表面からグランドへブレイクダウン電流
を流そうとする場合には、電流経路は、図４や図７に示
すようなボトム電極への電流経路も存在するが、それよ
りも電流経路の短いチャネルＰウェル３に電流経路が形
成される。そうなると、結局、従来技術の説明の欄でも
述べたように、寄生トランジスタによる大電流がチャネ
ル領域を流れることにより、逆起電力が小さくても基板
表面にて素子が熱破壊してしまうことになる。
Ｓのように基板表面からグランドへブレイクダウン電流
を流そうとする場合には、電流経路は、図４や図７に示
すようなボトム電極への電流経路も存在するが、それよ
りも電流経路の短いチャネルＰウェル３に電流経路が形
成される。そうなると、結局、従来技術の説明の欄でも
述べたように、寄生トランジスタによる大電流がチャネ
ル領域を流れることにより、逆起電力が小さくても基板
表面にて素子が熱破壊してしまうことになる。
【００３３】従って、図４あるいは図７に示すような基
板表面からブレイクダウン電流をグランドへ流す構成と
する場合には、Ｎ型層１をＰウェル１６の下に設けて、
基板方向へ寄生トランジスタを発生させチャネルＰウェ
ルとは異なる導電型のＮ層を用いて電流を流すようにす
れば、チャネルＰウェル３にはブレイクダウン電流が流
れることはないから、基板表面付近での素子の熱破壊を
防止できる。
板表面からブレイクダウン電流をグランドへ流す構成と
する場合には、Ｎ型層１をＰウェル１６の下に設けて、
基板方向へ寄生トランジスタを発生させチャネルＰウェ
ルとは異なる導電型のＮ層を用いて電流を流すようにす
れば、チャネルＰウェル３にはブレイクダウン電流が流
れることはないから、基板表面付近での素子の熱破壊を
防止できる。
【００３４】なお、基板表面から電極を取る別の例とし
ては、フリップチップなどに用いられるバンプ電極とす
る場合にも同様の効果がある。
ては、フリップチップなどに用いられるバンプ電極とす
る場合にも同様の効果がある。
【図１】本発明の一実施例を示す表面電界緩和型ＬＤＭ
ＯＳの断面図である。
ＯＳの断面図である。
【図２】図１に示す構成において、逆起電圧印加時の動
作を説明するための説明図である。
作を説明するための説明図である。
【図３】図１に示す構成において、逆起電圧印加時のの
電位状態を切系するための説明図である。
電位状態を切系するための説明図である。
【図４】図１に示す構成のものを、ＣＭＯＳ、ＮＰＮＴ
ｒとともに同一基板上に構成したものの断面図である。
ｒとともに同一基板上に構成したものの断面図である。
【図５】図４に示すものの製造工程を示す工程図であ
る。
る。
【図６】図５に示す製造工程に続く製造工程を示す工程
図である。
図である。
【図７】図４に示すものの他の実施例を示す断面図であ
る。
る。
【図８】従来のＬＤＭＯＳの構成を示す断面図である。
【図９】従来の表面電界緩和型ＬＤＭＯＳの構成を示す
断面図である。
断面図である。
【図１０】従来構成において、逆起電圧が印加された時
の問題を説明するための説明図である。
の問題を説明するための説明図である。
１…Ｎ型基板、２…Ｎウェル、３…チャネルＰウェル、
４…ソース領域、５…ドレイン領域、６…ゲート酸化
膜、７…ゲート電極、８…チャネル領域、９…ＬＯＣＯ
Ｓ酸化膜、１０…ソース電極、１１…ドレイン電極、１
３…層間絶縁膜、１６…Ｐウェル。
４…ソース領域、５…ドレイン領域、６…ゲート酸化
膜、７…ゲート電極、８…チャネル領域、９…ＬＯＣＯ
Ｓ酸化膜、１０…ソース電極、１１…ドレイン電極、１
３…層間絶縁膜、１６…Ｐウェル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 浩 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 飯田 眞喜男 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (9)
- 【請求項１】 第１導電型の半導体層に、第２導電型の
第１ウェルが形成されるとともにこの第１ウェル内に第
１ウェルよりも浅く第１導電型の第２ウェルが形成され
ており、 前記第２ウェル内にソース領域、チャネル領域およびド
レイン領域が形成され、さらに前記チャネル領域上にゲ
ート電極が形成されて、前記第２ウェルをドリフト領域
とした表面電界緩和型のＭＯＳトランジスタが構成され
てなる半導体装置であって、 前記ＭＯＳトランジスタを非作動状態とする電圧が前記
ゲート電極に印加され前記ドレイン領域に所定電圧以上
の高電圧が印加された時に、前記第２ウェルから前記第
１ウェルおよび前記半導体層を介して電流経路が形成さ
れることを特徴とする半導体装置。 - 【請求項２】 前記ソース領域と前記半導体層が同電位
に設定されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記第２ウェル、前記第１ウェルおよび
前記半導体層間に寄生バイポーラトランジスタが形成さ
れ、この寄生バイポーラトランジスタにより前記電流経
路が形成されることを特徴とする請求項１又は２に記載
の半導体装置。 - 【請求項４】 前記第２ウェルと前記半導体層間がパン
チスルーして前記電流経路が形成されることを特徴とす
る請求項１又は２に記載の半導体装置。 - 【請求項５】 前記ソース領域を含んで前記第１ウェル
に到達するベースが形成されていることを特徴とする請
求項１乃至４のいずれか１つに記載の半導体装置。 - 【請求項６】 ソース領域、チャネル領域およびドレイ
ン領域を有し、さらに前記チャネル領域上にゲート電極
が形成されており、前記チャネル領域および前記ドレイ
ン領域間にドリフト領域が形成されてなるＭＯＳトラン
ジスタを有する半導体装置であって、 第１導電型の半導体層に、第２導電型の第１ウェルが形
成されるとともにこの第１ウェル内に第１ウェルよりも
浅く第１導電型の第２ウェルが形成され、少なくともこ
の第２ウェル内に前記ドリフト領域および前記ドレイン
領域が形成されており、 さらに前記ソース領域と前記半導体層とが同電位に設定
されていることを特徴とする半導体装置。 - 【請求項７】 Ｎ型の第１半導体層が第１、第２の素子
領域に分離されており、第１の素子領域に表面電界緩和
型のＭＯＳトランジスタが形成され、前記第２の素子領
域に前記第１半導体層をコレクタ層としてバイポーラト
ランジスタが形成されている半導体装置であって、 前記第１の素子領域において、前記第１半導体層に、Ｐ
型の第１ウェルが形成されるとともにこの第１ウェル内
に第１ウェルよりも浅くＮ型の第２ウェルが形成されて
おり、前記第２ウェル内にソース領域、チャネル領域お
よびドレイン領域が形成され、さらに前記チャネル領域
上にゲート電極が形成されて、前記第２ウェルをドリフ
ト領域とした前記表面電界緩和型のＭＯＳトランジスタ
が形成されていることを特徴とする半導体装置。 - 【請求項８】 前記第１半導体層の下にＮ型の第２半導
体層が形成され、さらに基板表面から前記第２半導体層
に至るＮ型のディープ層が形成されており、このディー
プ層および前記第２半導体層による電位設定にて、前記
ソース領域と前記第１半導体層が同電位とされているこ
とを特徴とする請求項７に記載の半導体装置。 - 【請求項９】 Ｎ型の半導体層が第１、第２の素子領域
に素子分離された半導体基板に対し、第１の素子領域に
表面電界緩和型のＭＯＳトランジスタを形成し、前記第
２の素子領域にバイポーラトランジスタを形成する半導
体装置の製造方法であって、 前記第１の素子領域において、前記半導体層に、Ｐ型の
第１ウェルおよびＮ型の第２ウェルを形成するためのイ
オン注入を行い、同時拡散させることにより、前記第１
ウェルを形成するとともにこの第１ウェル内に第１ウェ
ルよりも浅く前記第２ウェルを形成し、 この後、前記第２ウェル内にソース領域、チャネル領域
およびドレイン領域を形成するととともに、前記チャネ
ル領域上にゲート電極を形成して、前記第２ウェルをド
リフト領域とした前記ＭＯＳトランジスタを形成し、 また、前記第２の素子領域においては、前記半導体層を
コレクタ層としてバイポーラトランジスタを形成するこ
とを特徴とする半導体装置の製造方法。
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