JP2003124470A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/107—Substrate region of field-effect devices
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- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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Abstract
(57)【要約】
【課題】 Ｓi層の薄いＳＯＩ基板におけるＭＯＳ電界
効果トランジスタの耐圧を向上させる。 【解決手段】 ＳＯＩ基板上１０１に、ソース電極２０
１とフィールド酸化膜２０４を介してドレイン電極２０
２及びゲート電極３０２を有し、ゲート酸化膜３０１、
高濃度Ｐ型層４０１及びソース電極とゲート酸化膜に接
触する高濃度Ｎ型層４０２、ドレイン電極に接触する高
濃度Ｎ型層４０３、高濃度Ｐ型層と高濃度Ｎ型層及びゲ
ート酸化膜に接触するＰ型層（ｐ−ｂｏｄｙ層）４０４
を有するＮ型チャネルＭＯＳ電界効果トランジスタにお
いて、ドレイン電極に接触する高濃度Ｎ型層に接触する
フィールド酸化膜端とゲート電極、ゲート絶縁膜端との
距離５１０の９５％以内に相当する領域をｐ−ｂｏｄｙ
層に接触するドレイン領域よりも濃度の濃いＮ型層５０
１が占める。また、ドレイン電極下の埋め込み酸化膜近
傍の濃度が３×１０１６/ｃｍ３以上１×１０２２/ｃｍ
３以下となるようなＮ型領域を設ける。
効果トランジスタの耐圧を向上させる。 【解決手段】 ＳＯＩ基板上１０１に、ソース電極２０
１とフィールド酸化膜２０４を介してドレイン電極２０
２及びゲート電極３０２を有し、ゲート酸化膜３０１、
高濃度Ｐ型層４０１及びソース電極とゲート酸化膜に接
触する高濃度Ｎ型層４０２、ドレイン電極に接触する高
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層に接触するドレイン領域よりも濃度の濃いＮ型層５０
１が占める。また、ドレイン電極下の埋め込み酸化膜近
傍の濃度が３×１０１６/ｃｍ３以上１×１０２２/ｃｍ
３以下となるようなＮ型領域を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、ＳＯＩ基板上に形成された絶
縁ゲート型電界効果トランジスタ及びバイポーラトラン
ジスタに関する。
の製造方法に係り、特に、ＳＯＩ基板上に形成された絶
縁ゲート型電界効果トランジスタ及びバイポーラトラン
ジスタに関する。
【０００２】
【従来の技術】シリコン基板上に絶縁膜を介して形成さ
れたシリコン基板を備えるいわゆるＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成される
高耐圧デバイスは、その耐圧クラスによってデバイスの
形成される活性領域であるＳｉ層の厚さ及び埋め込み絶
縁膜の厚さを決定する。ここでいう耐圧とは、Ｎ型チャ
ネル絶縁ゲート型電界効果トランジスタにおいては、岩
崎通信社製のカーブトレーサーＴＴ−５０８を用いて該
電界効果トランジスタのゲート幅が５０[μｍ]のとき、
ソース電極及びゲート電極、さらにはデバイスが形成さ
れているＳＯＩ基板の裏面を接地電位（０[Ｖ]）とし、
ドレイン電極に電圧を印加したときに、ドレイン電極に
流れる電流が１０[μＡ]となるときのドレイン電極に印
加した電圧と定義する。また、Ｐ型チャネル絶縁ゲート
型電界効果トランジスタにおいては、前述のカーブトレ
ーサーを用いて該電界効果トランジスタのゲート幅が５
０[μｍ]のとき、ドレイン電極とＳＯＩ基板裏面を接地
電位（０［Ｖ］）とし、ゲート電極とソース電極に同時
に電圧を印加したときに、ソース電極に流れる電流が１
０[μＡ]となったときのソース電極またはゲート電極に
印加した電圧と定義する。また、ＮＰＮ型のバイポーラ
トランジスタにおいては、前述のカーブトレーサーを用
いて該バイポーラトランジスタのエミッタ長が５０[μ
ｍ]のとき、ベース電極をオープン状態にエミッタ電極
とＳＯＩ基板裏面を接地電位とし、コレクタ電極に電圧
を印加したときに、コレクタ電極に流れる電流が１０
[μＡ]になったときのコレクタ電極に印加した電圧、い
わゆるＢＶｃｅｏを耐圧として定義する。また、ＰＮＰ
型のバイポーラトランジスタにおいては、前述のカーブ
トレーサーを用いてコレクタ電極とＳＯＩ基板裏面を接
地電位に、ベース電極はオープン状態のとき、エミッタ
電極に電圧を印加したときにエミッタ電極に流れる電流
が１０[μＡ]になったときのエミッタ電極に印加した電
圧、いわゆるＢＶｃｅｏを耐圧と定義する。ここで、Ｓ
ｉ層の厚さが厚ければ厚いほど、また、埋め込み絶縁膜
の厚さが厚ければ厚いほど耐圧が高いデバイスを作成す
ることができる。ところが、埋め込み絶縁膜を厚くする
と、デバイス形成のプロセスにおいてウエハの反りが大
きくなり、最終的にデバイス完成までプロセスを進行で
きないということが起こる。また、ウエハ径が大きくな
ればなるほど、その現象は顕著となる。一般に、６イン
チや８インチ、１２インチ等の径でのウエハは、埋め込
み絶縁膜は現在シリコン酸化膜が多くの場合用いられて
いるが、その最大膜厚は３μｍ程度と考えられている。
そのため、高耐圧のデバイスを作成する場合には活性領
域のＳｉ層の厚さを厚くする必要がある。ところが、Ｓ
ｉ層の厚さを厚くすると、デバイス領域の分離のために
形成する分離溝であるトレンチ溝形成の時間がかかるこ
とになり、スループットが落ち、コスト面で問題となる
ばかりでなく、深い溝を完全に垂直に、また、その溝を
空孔なしで絶縁膜を埋め込むことが困難になる。
れたシリコン基板を備えるいわゆるＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成される
高耐圧デバイスは、その耐圧クラスによってデバイスの
形成される活性領域であるＳｉ層の厚さ及び埋め込み絶
縁膜の厚さを決定する。ここでいう耐圧とは、Ｎ型チャ
ネル絶縁ゲート型電界効果トランジスタにおいては、岩
崎通信社製のカーブトレーサーＴＴ−５０８を用いて該
電界効果トランジスタのゲート幅が５０[μｍ]のとき、
ソース電極及びゲート電極、さらにはデバイスが形成さ
れているＳＯＩ基板の裏面を接地電位（０[Ｖ]）とし、
ドレイン電極に電圧を印加したときに、ドレイン電極に
流れる電流が１０[μＡ]となるときのドレイン電極に印
加した電圧と定義する。また、Ｐ型チャネル絶縁ゲート
型電界効果トランジスタにおいては、前述のカーブトレ
ーサーを用いて該電界効果トランジスタのゲート幅が５
０[μｍ]のとき、ドレイン電極とＳＯＩ基板裏面を接地
電位（０［Ｖ］）とし、ゲート電極とソース電極に同時
に電圧を印加したときに、ソース電極に流れる電流が１
０[μＡ]となったときのソース電極またはゲート電極に
印加した電圧と定義する。また、ＮＰＮ型のバイポーラ
トランジスタにおいては、前述のカーブトレーサーを用
いて該バイポーラトランジスタのエミッタ長が５０[μ
ｍ]のとき、ベース電極をオープン状態にエミッタ電極
とＳＯＩ基板裏面を接地電位とし、コレクタ電極に電圧
を印加したときに、コレクタ電極に流れる電流が１０
[μＡ]になったときのコレクタ電極に印加した電圧、い
わゆるＢＶｃｅｏを耐圧として定義する。また、ＰＮＰ
型のバイポーラトランジスタにおいては、前述のカーブ
トレーサーを用いてコレクタ電極とＳＯＩ基板裏面を接
地電位に、ベース電極はオープン状態のとき、エミッタ
電極に電圧を印加したときにエミッタ電極に流れる電流
が１０[μＡ]になったときのエミッタ電極に印加した電
圧、いわゆるＢＶｃｅｏを耐圧と定義する。ここで、Ｓ
ｉ層の厚さが厚ければ厚いほど、また、埋め込み絶縁膜
の厚さが厚ければ厚いほど耐圧が高いデバイスを作成す
ることができる。ところが、埋め込み絶縁膜を厚くする
と、デバイス形成のプロセスにおいてウエハの反りが大
きくなり、最終的にデバイス完成までプロセスを進行で
きないということが起こる。また、ウエハ径が大きくな
ればなるほど、その現象は顕著となる。一般に、６イン
チや８インチ、１２インチ等の径でのウエハは、埋め込
み絶縁膜は現在シリコン酸化膜が多くの場合用いられて
いるが、その最大膜厚は３μｍ程度と考えられている。
そのため、高耐圧のデバイスを作成する場合には活性領
域のＳｉ層の厚さを厚くする必要がある。ところが、Ｓ
ｉ層の厚さを厚くすると、デバイス領域の分離のために
形成する分離溝であるトレンチ溝形成の時間がかかるこ
とになり、スループットが落ち、コスト面で問題となる
ばかりでなく、深い溝を完全に垂直に、また、その溝を
空孔なしで絶縁膜を埋め込むことが困難になる。
【０００３】図２に、デバイス形成領域がＮ型であるＳ
ＯＩ基板を用いた耐圧クラスが２０Ｖ以上６００Ｖ程度
以下の高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタ
及び高耐圧ＮＰＮ型バイポーラトランジスタの構造を示
す。（ａ）に示したのは、Ｎ型チャネルＭＯＳ電界効果
トランジスタである。埋め込み絶縁膜１０３を介して形
成されたＮ型の領域１０１中を有するＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）中に、ソース電極
２０１に接触する高濃度のＮ型層４０２及びＰ型層４０
１と、該高濃度のＮ型層に接触するゲート絶縁膜３０１
／ゲート電極３０２と、前記ゲート電極に接触するフィ
ールド酸化膜２０４を介して横方向に配置されたドレイ
ン電極２０２に接する高濃度のＮ型層４０３と、前記ソ
ース電極に接触する高濃度のＮ型層とＰ型層及び前記ゲ
ート酸化膜に接触するＰ型の半導体層（ｐ−ｂｏｄｙ
層）４０４を持つ。ここで、ｐ−ｂｏｄｙ層とドレイン
電極に挟まれた領域（ドレイン領域）は、通常Ｎ型基板
そのままを用いるか、例えばリンなどをイオン注入・拡
散させることにより濃度を調節することもある。（以
下、基板に対してリンなどをイオン注入・拡散した場合
のＮ型層をＷＥＬＬと呼び、また、その濃度をＷＥＬＬ
濃度と呼ぶ。）また、図２（ｂ）に示したのは、ＮＰＮ
型バイポーラトランジスタである。埋め込み絶縁膜１０
３を介して形成されたＮ型の領域１０１中を有するＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）中
に、コレクタ電極２０５と、フィールド酸化膜２０４を
介して設置されたエミッタ電極２０７及びベース電極２
０６を有し、コレクタ電極に接触する高濃度Ｎ型層４１
１及びエミッタ電極に接触する高濃度Ｎ型層４１３、ベ
ース電極に接触する高濃度Ｐ型層４１２を有し、前記エ
ミッタ電極に接触する高濃度Ｎ型層と前記ベース電極に
接触する高濃度Ｐ型層に接触するＰ型のベース領域４１
４を有する。ここで、Ｐ型ベース領域とコレクタ電極に
挟まれた領域（コレクタ領域）は、通常Ｎ型基板そのま
ま、または、ＷＥＬＬを形成する。また、ＮＰＮ型バイ
ポーラトランジスタは、通常埋め込み絶縁膜に接触する
ように高濃度Ｎ型層を有するいわゆる縦形構造となる
が、本発明では、Ｓｉ層の厚さを薄くするためになされ
た発明であり、薄くなった場合高濃度Ｎ型層が存在する
と、高耐圧が得られないため、従来の縦形構造のものか
ら単純に埋め込み絶縁膜に接触する高濃度Ｎ型層を除い
た横形構造のものを従来構造とした。
ＯＩ基板を用いた耐圧クラスが２０Ｖ以上６００Ｖ程度
以下の高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタ
及び高耐圧ＮＰＮ型バイポーラトランジスタの構造を示
す。（ａ）に示したのは、Ｎ型チャネルＭＯＳ電界効果
トランジスタである。埋め込み絶縁膜１０３を介して形
成されたＮ型の領域１０１中を有するＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）中に、ソース電極
２０１に接触する高濃度のＮ型層４０２及びＰ型層４０
１と、該高濃度のＮ型層に接触するゲート絶縁膜３０１
／ゲート電極３０２と、前記ゲート電極に接触するフィ
ールド酸化膜２０４を介して横方向に配置されたドレイ
ン電極２０２に接する高濃度のＮ型層４０３と、前記ソ
ース電極に接触する高濃度のＮ型層とＰ型層及び前記ゲ
ート酸化膜に接触するＰ型の半導体層（ｐ−ｂｏｄｙ
層）４０４を持つ。ここで、ｐ−ｂｏｄｙ層とドレイン
電極に挟まれた領域（ドレイン領域）は、通常Ｎ型基板
そのままを用いるか、例えばリンなどをイオン注入・拡
散させることにより濃度を調節することもある。（以
下、基板に対してリンなどをイオン注入・拡散した場合
のＮ型層をＷＥＬＬと呼び、また、その濃度をＷＥＬＬ
濃度と呼ぶ。）また、図２（ｂ）に示したのは、ＮＰＮ
型バイポーラトランジスタである。埋め込み絶縁膜１０
３を介して形成されたＮ型の領域１０１中を有するＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）中
に、コレクタ電極２０５と、フィールド酸化膜２０４を
介して設置されたエミッタ電極２０７及びベース電極２
０６を有し、コレクタ電極に接触する高濃度Ｎ型層４１
１及びエミッタ電極に接触する高濃度Ｎ型層４１３、ベ
ース電極に接触する高濃度Ｐ型層４１２を有し、前記エ
ミッタ電極に接触する高濃度Ｎ型層と前記ベース電極に
接触する高濃度Ｐ型層に接触するＰ型のベース領域４１
４を有する。ここで、Ｐ型ベース領域とコレクタ電極に
挟まれた領域（コレクタ領域）は、通常Ｎ型基板そのま
ま、または、ＷＥＬＬを形成する。また、ＮＰＮ型バイ
ポーラトランジスタは、通常埋め込み絶縁膜に接触する
ように高濃度Ｎ型層を有するいわゆる縦形構造となる
が、本発明では、Ｓｉ層の厚さを薄くするためになされ
た発明であり、薄くなった場合高濃度Ｎ型層が存在する
と、高耐圧が得られないため、従来の縦形構造のものか
ら単純に埋め込み絶縁膜に接触する高濃度Ｎ型層を除い
た横形構造のものを従来構造とした。
【０００４】ここで、耐圧が決まるメカニズムについて
説明する。図２（ａ）に示したＮ型チャネルＭＯＳ電界
効果トランジスタの場合、ドレイン電極に電圧を印加す
ると、ｐ−ｂｏｄｙ層とＮ型基板間に形成された空乏層
が広がっていくとともに、ドレイン電極下の埋め込み絶
縁膜近傍からも空乏層が広がっていく。ドレイン−ソー
ス間距離が短い場合には、ｐ−ｂｏｄｙ層とＮ型基板間
に形成された空乏層の方がはやく電界が高くなり、ドレ
イン−ソース間距離が長くなると、ｐ−ｂｏｄｙ層とＮ
型基板間の空乏層は十分に広がることができるため、埋
め込み絶縁膜側からの空乏層に形成される電界の方がは
やく高くなる。ドレイン−ソース間距離の長さに関して
は、基板濃度も影響し、基板濃度が高くなると、ドレイ
ン−ソース間距離をいくら広げても、ｐ−ｂｏｄｙ層と
Ｎ型基板間に形成される空乏層が十分広がることができ
ず、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層で耐圧が決定
する。しかし、あるＳｉ層厚と埋め込み絶縁膜厚で最大
の耐圧値が得られるのは、埋め込み絶縁膜側からの空乏
層の広がりで耐圧が決定するような基板濃度を選択すれ
ば、耐圧を最大にすることができる。図２（ｂ）に示し
たＮＰＮ型バイポーラトランジスタの場合でも、Ｎ型チ
ャネルＭＯＳ電界効果トランジスタと同様で、Ｐ型ベー
ス層とＮ型基板間に形成された空乏層による電界と、コ
レクタ電極直下に形成される埋め込み絶縁膜側から広が
る空乏層による電界のどちらかにより耐圧が決定する。
ＮＰＮ型バイポーラトランジスタの場合も同様に、埋め
込み絶縁膜側からの空乏層の広がりで耐圧が決定するよ
うに基板濃度を選択すれば、耐圧を最大にすることがで
きる。例えば、Ｓｉ層厚が１．５［μｍ］、埋め込み絶
縁膜としてシリコン酸化膜を用い、その厚さが３．０
［μｍ］のＳＯＩ基板上に従来構造のＮ型チャネルＭＯ
Ｓ電界効果トランジスタを形成した場合、計算機シミュ
レーションの結果によるとその耐圧は２７５Ｖであり、
３００Ｖの耐圧を達成することは不可能となる。そのた
め、耐圧３００ＶのＮ型チャネルＭＯＳ電界効果トラン
ジスタを得ようとした場合には、Ｓｉ層の厚さを厚くす
るか、埋め込み酸化膜の厚さを厚くするしか方法がな
い。ところが、例えば８インチＳＯＩ基板の場合には、
埋め込み酸化膜の厚さが３．０［μｍ］を超えると、デ
バイス作成中にウエハの反りが大きくなり、デバイスを
完成することはできない。また、３．０［μｍ］の場合
でも、ウエハ購入時などにＳＯＩ基板のデバイス形成領
域でない面に２膜厚が２．０μｍ以上の厚い酸化膜をつ
けておき、ウエハの初期状態での反りを低減しておくと
ともに、デバイス形成中においてもその酸化膜がなるべ
く薄くならないよう注意を払う必要があり、埋め込み酸
化膜は薄くすることが望まれる。一方、Ｓｉ層の厚さを
厚くすると、素子分離溝であるトレンチ溝形成の際に時
間が余計かかることとになり、スループットが落ちると
ともに、垂直に深い溝を形成すること及びその溝に絶縁
膜を空孔なく埋め込むことが困難となるため、Ｓｉ層も
薄くすることが望まれる。
説明する。図２（ａ）に示したＮ型チャネルＭＯＳ電界
効果トランジスタの場合、ドレイン電極に電圧を印加す
ると、ｐ−ｂｏｄｙ層とＮ型基板間に形成された空乏層
が広がっていくとともに、ドレイン電極下の埋め込み絶
縁膜近傍からも空乏層が広がっていく。ドレイン−ソー
ス間距離が短い場合には、ｐ−ｂｏｄｙ層とＮ型基板間
に形成された空乏層の方がはやく電界が高くなり、ドレ
イン−ソース間距離が長くなると、ｐ−ｂｏｄｙ層とＮ
型基板間の空乏層は十分に広がることができるため、埋
め込み絶縁膜側からの空乏層に形成される電界の方がは
やく高くなる。ドレイン−ソース間距離の長さに関して
は、基板濃度も影響し、基板濃度が高くなると、ドレイ
ン−ソース間距離をいくら広げても、ｐ−ｂｏｄｙ層と
Ｎ型基板間に形成される空乏層が十分広がることができ
ず、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層で耐圧が決定
する。しかし、あるＳｉ層厚と埋め込み絶縁膜厚で最大
の耐圧値が得られるのは、埋め込み絶縁膜側からの空乏
層の広がりで耐圧が決定するような基板濃度を選択すれ
ば、耐圧を最大にすることができる。図２（ｂ）に示し
たＮＰＮ型バイポーラトランジスタの場合でも、Ｎ型チ
ャネルＭＯＳ電界効果トランジスタと同様で、Ｐ型ベー
ス層とＮ型基板間に形成された空乏層による電界と、コ
レクタ電極直下に形成される埋め込み絶縁膜側から広が
る空乏層による電界のどちらかにより耐圧が決定する。
ＮＰＮ型バイポーラトランジスタの場合も同様に、埋め
込み絶縁膜側からの空乏層の広がりで耐圧が決定するよ
うに基板濃度を選択すれば、耐圧を最大にすることがで
きる。例えば、Ｓｉ層厚が１．５［μｍ］、埋め込み絶
縁膜としてシリコン酸化膜を用い、その厚さが３．０
［μｍ］のＳＯＩ基板上に従来構造のＮ型チャネルＭＯ
Ｓ電界効果トランジスタを形成した場合、計算機シミュ
レーションの結果によるとその耐圧は２７５Ｖであり、
３００Ｖの耐圧を達成することは不可能となる。そのた
め、耐圧３００ＶのＮ型チャネルＭＯＳ電界効果トラン
ジスタを得ようとした場合には、Ｓｉ層の厚さを厚くす
るか、埋め込み酸化膜の厚さを厚くするしか方法がな
い。ところが、例えば８インチＳＯＩ基板の場合には、
埋め込み酸化膜の厚さが３．０［μｍ］を超えると、デ
バイス作成中にウエハの反りが大きくなり、デバイスを
完成することはできない。また、３．０［μｍ］の場合
でも、ウエハ購入時などにＳＯＩ基板のデバイス形成領
域でない面に２膜厚が２．０μｍ以上の厚い酸化膜をつ
けておき、ウエハの初期状態での反りを低減しておくと
ともに、デバイス形成中においてもその酸化膜がなるべ
く薄くならないよう注意を払う必要があり、埋め込み酸
化膜は薄くすることが望まれる。一方、Ｓｉ層の厚さを
厚くすると、素子分離溝であるトレンチ溝形成の際に時
間が余計かかることとになり、スループットが落ちると
ともに、垂直に深い溝を形成すること及びその溝に絶縁
膜を空孔なく埋め込むことが困難となるため、Ｓｉ層も
薄くすることが望まれる。
【０００５】
【発明が解決しようとする課題】そこで、本発明の課題
は、上記問題点を考慮してなされたものであり、デバイ
ス活性領域であるＳｉ層の厚さを厚くすることなく、耐
圧クラスを上げる絶縁ゲート型電界効果トランジスタ及
びバイポーラトランジスタからなる半導体装置及びその
製造方法を提供することにある。
は、上記問題点を考慮してなされたものであり、デバイ
ス活性領域であるＳｉ層の厚さを厚くすることなく、耐
圧クラスを上げる絶縁ゲート型電界効果トランジスタ及
びバイポーラトランジスタからなる半導体装置及びその
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】ここで、ＳＯＩ基板上の
デバイスの耐圧クラスを上げる試みは、特開平８−１８
１３２１号公報に見られるように、埋め込み絶縁膜近傍
にＮ型の高濃度層を作成し、耐圧向上を狙った発明があ
る。しかし、本発明で想定しているようなＳｉ層厚が２
μｍ程度以下と薄いＳＯＩ基板上のデバイスでは、例え
ば図２（ａ）に示したＮ型チャネルＭＯＳ電界効果トラ
ンジスタを例にとると、ｐ−ｂｏｄｙ層とＮ型基板間の
空乏層が埋め込み酸化膜近傍のＮ型高濃度層と接触する
ため、耐圧の向上は見られないどころか劣化する。同様
に、図２（ｂ）に示したＮＰＮ型バイポーラトランジス
タでも、ｐ−ｂａｓｅ層とＮ型基板間の空乏層が埋め込
み酸化膜近傍のＮ型高濃度層と接触するため、耐圧の向
上は見られないどころか劣化する。また、米国特許５，
６４０，０４０号の図１５７には、カソード電極下にＮ
層を形成することで耐圧向上を狙った発明がある。しか
し、本発明で想定しているようなＳｉ層厚が１．５μ
ｍ、埋め込み酸化膜厚３．０μｍというＳＯＩ基板上に
おいて、この米国特許の構造では耐圧３００Ｖは達成で
きない。
デバイスの耐圧クラスを上げる試みは、特開平８−１８
１３２１号公報に見られるように、埋め込み絶縁膜近傍
にＮ型の高濃度層を作成し、耐圧向上を狙った発明があ
る。しかし、本発明で想定しているようなＳｉ層厚が２
μｍ程度以下と薄いＳＯＩ基板上のデバイスでは、例え
ば図２（ａ）に示したＮ型チャネルＭＯＳ電界効果トラ
ンジスタを例にとると、ｐ−ｂｏｄｙ層とＮ型基板間の
空乏層が埋め込み酸化膜近傍のＮ型高濃度層と接触する
ため、耐圧の向上は見られないどころか劣化する。同様
に、図２（ｂ）に示したＮＰＮ型バイポーラトランジス
タでも、ｐ−ｂａｓｅ層とＮ型基板間の空乏層が埋め込
み酸化膜近傍のＮ型高濃度層と接触するため、耐圧の向
上は見られないどころか劣化する。また、米国特許５，
６４０，０４０号の図１５７には、カソード電極下にＮ
層を形成することで耐圧向上を狙った発明がある。しか
し、本発明で想定しているようなＳｉ層厚が１．５μ
ｍ、埋め込み酸化膜厚３．０μｍというＳＯＩ基板上に
おいて、この米国特許の構造では耐圧３００Ｖは達成で
きない。
【０００７】そこで、上記課題を解決するために、本発
明は、その第一の発明として、Ｎ型チャネルＭＯＳ電界
効果トランジスタでは、ソース領域端とドレイン領域端
間の距離の９５％以下を占める領域に渡ってドレイン電
極に接触する高濃度Ｎ型層に接触し、ソース電極に接触
する高濃度Ｎ型層に向かって連続であるｐ−ｂｏｄｙ層
に接触する部分の濃度よりも濃いＮ型領域を設けたこと
を特徴とする。ここで、ソース領域端とは、ソース電極
に接触する高濃度Ｎ型層に接触するゲート酸化膜端と定
義し、また、ドレイン領域端とは、ドレイン電極に接触
する高濃度Ｎ型層に接触するフィールド酸化膜端と定義
する。また、ＮＰＮ型バイポーラトランジスタでは、コ
レクタ領域端とベース領域端間の距離の９５％以下を占
める領域に渡ってコレクタ電極に接触する高濃度Ｎ型層
に接触し、ベース領域に向かって連続でＰ型のベース領
域に接触する部分よりも濃度の濃いＮ型領域を設けたこ
とを特徴とする。ここで、コレクタ領域端とはコレクタ
電極に接触する高濃度Ｎ型層に接触するフィールド酸化
膜端と定義し、ベース領域端とはベース領域に接触する
フィールド酸化膜端と定義する。
明は、その第一の発明として、Ｎ型チャネルＭＯＳ電界
効果トランジスタでは、ソース領域端とドレイン領域端
間の距離の９５％以下を占める領域に渡ってドレイン電
極に接触する高濃度Ｎ型層に接触し、ソース電極に接触
する高濃度Ｎ型層に向かって連続であるｐ−ｂｏｄｙ層
に接触する部分の濃度よりも濃いＮ型領域を設けたこと
を特徴とする。ここで、ソース領域端とは、ソース電極
に接触する高濃度Ｎ型層に接触するゲート酸化膜端と定
義し、また、ドレイン領域端とは、ドレイン電極に接触
する高濃度Ｎ型層に接触するフィールド酸化膜端と定義
する。また、ＮＰＮ型バイポーラトランジスタでは、コ
レクタ領域端とベース領域端間の距離の９５％以下を占
める領域に渡ってコレクタ電極に接触する高濃度Ｎ型層
に接触し、ベース領域に向かって連続でＰ型のベース領
域に接触する部分よりも濃度の濃いＮ型領域を設けたこ
とを特徴とする。ここで、コレクタ領域端とはコレクタ
電極に接触する高濃度Ｎ型層に接触するフィールド酸化
膜端と定義し、ベース領域端とはベース領域に接触する
フィールド酸化膜端と定義する。
【０００８】デバイス形成領域がＮ型であるＳＯＩ基板
上のデバイスの耐圧が決定するメカニズムは、上述した
ようにＮ型チャネルＭＯＳ電界効果トランジスタを例に
すると、ｐ−ｂｏｄｙ層と基板間に形成される空乏層の
広がりによる電界によって耐圧が決定する場合と、埋め
込み絶縁膜側からの空乏層の広がりによる電界によって
耐圧が決定する場合のどちらかによる。その耐圧の違い
を決めているのが基板濃度（ＷＥＬＬ濃度）である。す
なわち、基板濃度が低い場合には、ｐ−ｂｏｄｙ層とＮ
型基板間に形成される空乏層は十分に広がることができ
るため、この空乏層内での電界上昇よりも埋め込み酸化
膜側からの空乏層内の電界上昇の方が先に臨界電圧を迎
える。ところが、基板濃度が高くなると、ｐ−ｂｏｄｙ
層とＮ型基板間に形成される空乏層が十分に広がること
ができなくなり、電界上昇は埋め込み絶縁膜側からの空
乏層内の電界と比較して早く臨界電圧を迎える。ところ
が、耐圧値に近い電圧が印加されているときには、例え
ば図２（ａ）に示したＮ型チャネルＭＯＳ電界効果トラ
ンジスタの場合には、そのｐ−ｂｏｄｙ層を除いたＮ型
層部分は、完全に空乏化しているため、一つの容量とみ
なすことができる。その容量値をＣsiとする。また、埋
め込み絶縁膜も当然容量を持っていて多くの場合シリコ
ン酸化膜が用いられているが、その容量値をＣoxとする
と、耐圧値に近い電圧が印加されている状態では、容量
ＣsiとＣoxの直列接続とモデル化することができる。ま
た、埋め込み酸化膜の下にある支持基板も通常容量をも
つが、本発明で引用される計算機シミュレーションで
は、支持基板を完全な導体として近似化し、埋め込み酸
化膜に接触する支持基板界面の電位が接地電位となるよ
うにモデル化されているため、ここでのモデル化におい
てもその容量値は無視している。ここで、ドレイン電極
に電圧Ｖが印加された状態では、その容量比ＣsiとＣox
によって、印加電圧Ｖはシリコン基板部分と埋め込み酸
化膜部分で分圧される。ここで、ドレイン電極に電圧Ｖ
が印加されたときの埋め込み酸化膜にかかる電圧は、
（Ｃsi×Ｖ）/（Ｃsi＋Ｃox）表現できる。すなわち、
Ｃsiを大きくした方が埋め込み酸化膜にかかる電圧を大
きくすることができ、その結果、シリコン基板部分にか
かる電圧はその分小さくなるので、耐圧としては向上す
る。Ｃsiを大きくする、すなわち基板濃度を高くした方
が埋め込み酸化膜にかかる電圧を大きくすることができ
るため、耐圧は向上する。しかし、基板濃度を高くしす
ぎると、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏
層が十分に広がることができなくなるため、ｐ−ｂｏｄ
ｙ層とＮ型基板間に形成される空乏層で耐圧が決定して
しまい、耐圧は向上しなくなるどころか劣化する。した
がって、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏
層を十分に広げることができるならば、基板濃度を高め
た方がより高い耐圧を得ることができる。そこで、ｐ−
ｂｏｄｙ層とＮ型基板間に形成される空乏層を十分に広
げながら、かつ、埋め込み酸化膜にかかる電圧を高くす
る、すなわち、基板濃度を高くすることができれば、Ｓ
ｉ層の厚さを厚くしなくても耐圧クラスを上げることが
できるのである。本発明の第一の特徴は、ｐ−ｂｏｄｙ
層とＮ型基板間に空乏層が形成される領域の基板濃度は
低くし、それ以外の領域の濃度を基板濃度より高くした
ことにより、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層の広
がりで耐圧を決定せず、埋め込み酸化膜側からの空乏層
の広がりで耐圧を決定するようにしたことにある。これ
により、従来構造に対して、ｐ−ｂｏｄｙ層近傍以外の
基板濃度は高くすることができる。したがって、埋め込
み酸化膜で支える電圧は高くなり、結果として耐圧向上
につながる。
上のデバイスの耐圧が決定するメカニズムは、上述した
ようにＮ型チャネルＭＯＳ電界効果トランジスタを例に
すると、ｐ−ｂｏｄｙ層と基板間に形成される空乏層の
広がりによる電界によって耐圧が決定する場合と、埋め
込み絶縁膜側からの空乏層の広がりによる電界によって
耐圧が決定する場合のどちらかによる。その耐圧の違い
を決めているのが基板濃度（ＷＥＬＬ濃度）である。す
なわち、基板濃度が低い場合には、ｐ−ｂｏｄｙ層とＮ
型基板間に形成される空乏層は十分に広がることができ
るため、この空乏層内での電界上昇よりも埋め込み酸化
膜側からの空乏層内の電界上昇の方が先に臨界電圧を迎
える。ところが、基板濃度が高くなると、ｐ−ｂｏｄｙ
層とＮ型基板間に形成される空乏層が十分に広がること
ができなくなり、電界上昇は埋め込み絶縁膜側からの空
乏層内の電界と比較して早く臨界電圧を迎える。ところ
が、耐圧値に近い電圧が印加されているときには、例え
ば図２（ａ）に示したＮ型チャネルＭＯＳ電界効果トラ
ンジスタの場合には、そのｐ−ｂｏｄｙ層を除いたＮ型
層部分は、完全に空乏化しているため、一つの容量とみ
なすことができる。その容量値をＣsiとする。また、埋
め込み絶縁膜も当然容量を持っていて多くの場合シリコ
ン酸化膜が用いられているが、その容量値をＣoxとする
と、耐圧値に近い電圧が印加されている状態では、容量
ＣsiとＣoxの直列接続とモデル化することができる。ま
た、埋め込み酸化膜の下にある支持基板も通常容量をも
つが、本発明で引用される計算機シミュレーションで
は、支持基板を完全な導体として近似化し、埋め込み酸
化膜に接触する支持基板界面の電位が接地電位となるよ
うにモデル化されているため、ここでのモデル化におい
てもその容量値は無視している。ここで、ドレイン電極
に電圧Ｖが印加された状態では、その容量比ＣsiとＣox
によって、印加電圧Ｖはシリコン基板部分と埋め込み酸
化膜部分で分圧される。ここで、ドレイン電極に電圧Ｖ
が印加されたときの埋め込み酸化膜にかかる電圧は、
（Ｃsi×Ｖ）/（Ｃsi＋Ｃox）表現できる。すなわち、
Ｃsiを大きくした方が埋め込み酸化膜にかかる電圧を大
きくすることができ、その結果、シリコン基板部分にか
かる電圧はその分小さくなるので、耐圧としては向上す
る。Ｃsiを大きくする、すなわち基板濃度を高くした方
が埋め込み酸化膜にかかる電圧を大きくすることができ
るため、耐圧は向上する。しかし、基板濃度を高くしす
ぎると、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏
層が十分に広がることができなくなるため、ｐ−ｂｏｄ
ｙ層とＮ型基板間に形成される空乏層で耐圧が決定して
しまい、耐圧は向上しなくなるどころか劣化する。した
がって、ｐ−ｂｏｄｙ層とＮ型基板間に形成される空乏
層を十分に広げることができるならば、基板濃度を高め
た方がより高い耐圧を得ることができる。そこで、ｐ−
ｂｏｄｙ層とＮ型基板間に形成される空乏層を十分に広
げながら、かつ、埋め込み酸化膜にかかる電圧を高くす
る、すなわち、基板濃度を高くすることができれば、Ｓ
ｉ層の厚さを厚くしなくても耐圧クラスを上げることが
できるのである。本発明の第一の特徴は、ｐ−ｂｏｄｙ
層とＮ型基板間に空乏層が形成される領域の基板濃度は
低くし、それ以外の領域の濃度を基板濃度より高くした
ことにより、ｐ−ｂｏｄｙ層とＮ型基板間の空乏層の広
がりで耐圧を決定せず、埋め込み酸化膜側からの空乏層
の広がりで耐圧を決定するようにしたことにある。これ
により、従来構造に対して、ｐ−ｂｏｄｙ層近傍以外の
基板濃度は高くすることができる。したがって、埋め込
み酸化膜で支える電圧は高くなり、結果として耐圧向上
につながる。
【０００９】図３には、Ｓｉ層の厚さが１．５μｍ、埋
め込み酸化膜の厚さが０．５μｍのＳＯＩ基板上に形成
されたＮＰＮ型バイポーラトランジスタにおいて、本発
明構造で形成されるＮ型層の割合をコレクタ−ベース間
距離に対して変化させたときの耐圧を基板濃度が５×１
０１５／ｃｍ３の例について示している。本発明の特徴
である基板濃度よりも高いＮ型層のはじまりの場所はコ
レクタ端である。従来のＮＰＮ型トランジスタの構造で
は、計算機シミュレーションによれば、基板濃度が５×
１０１５／ｃｍ３のときには、耐圧は９５［Ｖ］であ
る。本発明をこの基板濃度が５×１０１５／ｃｍ３での
ＮＰＮ型バイポーラトランジスタに適用した場合には、
エミッタ−ベース間距離に対して０％を超える、すなわ
ち少しの領域でも基板濃度よりも高い濃度のＮ型領域が
あれば、効果が現れ、その効果は最大で約３０Ｖ程度の
耐圧向上をもたらし、耐圧は最大で１２５Ｖまでにな
る。この効果は、コレクタ−ベース間距離に対して基板
濃度よりも高いＮ型層の割合が９５％以下まで効果が現
れている。
め込み酸化膜の厚さが０．５μｍのＳＯＩ基板上に形成
されたＮＰＮ型バイポーラトランジスタにおいて、本発
明構造で形成されるＮ型層の割合をコレクタ−ベース間
距離に対して変化させたときの耐圧を基板濃度が５×１
０１５／ｃｍ３の例について示している。本発明の特徴
である基板濃度よりも高いＮ型層のはじまりの場所はコ
レクタ端である。従来のＮＰＮ型トランジスタの構造で
は、計算機シミュレーションによれば、基板濃度が５×
１０１５／ｃｍ３のときには、耐圧は９５［Ｖ］であ
る。本発明をこの基板濃度が５×１０１５／ｃｍ３での
ＮＰＮ型バイポーラトランジスタに適用した場合には、
エミッタ−ベース間距離に対して０％を超える、すなわ
ち少しの領域でも基板濃度よりも高い濃度のＮ型領域が
あれば、効果が現れ、その効果は最大で約３０Ｖ程度の
耐圧向上をもたらし、耐圧は最大で１２５Ｖまでにな
る。この効果は、コレクタ−ベース間距離に対して基板
濃度よりも高いＮ型層の割合が９５％以下まで効果が現
れている。
【００１０】また、本発明は、その第二の発明として、
Ｎ型チャネルＭＯＳ電界効果トランジスタの場合には、
ドレイン電極下の埋め込み絶縁膜に接触するＮ型層の濃
度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以
下に、また、ＮＰＮ型バイポーラトランジスタの場合に
は、コレクタ電極下の埋め込み絶縁膜に接触するＮ型層
の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ
３以下にすることを特徴とする。
Ｎ型チャネルＭＯＳ電界効果トランジスタの場合には、
ドレイン電極下の埋め込み絶縁膜に接触するＮ型層の濃
度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以
下に、また、ＮＰＮ型バイポーラトランジスタの場合に
は、コレクタ電極下の埋め込み絶縁膜に接触するＮ型層
の濃度を３×１０１６／ｃｍ３以上１×１０２２／ｃｍ
３以下にすることを特徴とする。
【００１１】これにより、Ｎ型チャネルＭＯＳ電界効果
トランジスタの場合には、ドレイン電極下の埋め込み絶
縁膜側からの空乏層が広がらず、ドレイン電極下ではド
レイン電極に印加された電圧は全て埋め込み絶縁膜で支
えることとなる。この結果、従来構造と比較して耐圧が
向上する。なお、上記３×１０１６／ｃｍ３以上１×１
０２２／ｃｍ３以下にするＮ型層にはリンやヒ素が適し
ており、この濃度の同定にはＣＡＭＥＣＡ社製二次イオ
ン質量分析計（ＳＩＭＳ）ＩＭＳ−６Ｆを用いて一次イ
オンとしてＣｓ＋を使用するものとする。以後、本発明
の特徴を示すのに濃度を表現する場合が多々あるが、あ
る場所の濃度の同定には上述ＳＩＭＳ装置を使用するも
のとする。
トランジスタの場合には、ドレイン電極下の埋め込み絶
縁膜側からの空乏層が広がらず、ドレイン電極下ではド
レイン電極に印加された電圧は全て埋め込み絶縁膜で支
えることとなる。この結果、従来構造と比較して耐圧が
向上する。なお、上記３×１０１６／ｃｍ３以上１×１
０２２／ｃｍ３以下にするＮ型層にはリンやヒ素が適し
ており、この濃度の同定にはＣＡＭＥＣＡ社製二次イオ
ン質量分析計（ＳＩＭＳ）ＩＭＳ−６Ｆを用いて一次イ
オンとしてＣｓ＋を使用するものとする。以後、本発明
の特徴を示すのに濃度を表現する場合が多々あるが、あ
る場所の濃度の同定には上述ＳＩＭＳ装置を使用するも
のとする。
【００１２】一方、デバイス形成領域がＮ型であるＳＯ
Ｉ基板上に形成されたＰ型チャネルＭＯＳ電界効果トラ
ンジスタでも、本発明の第二の発明と同じ効果がある。
すなわち、Ｐ型チャネルＭＯＳ電界効果トランジスタで
は、通常ソース電極に電圧を印加する。そのため、ソー
ス電極下の埋め込み絶縁膜近傍から空乏層が広がってい
き、ここで耐圧が決定するときが耐圧は最大値をとる。
したがって、ここに濃度が３×１０１６／ｃｍ３以上１
×１０２２／ｃｍ３以下になるようなＮ型層を作ってお
けば、ソース電極下の埋め込み絶縁膜近傍からは空乏化
しないため、埋め込み絶縁膜に印加した電圧の全てがか
かるため、耐圧は向上する。また、ＰＮＰバイポーラト
ランジスタでも同様に、ベース領域の下に濃度が３×１
０１６／ｃｍ３以上１×１０２２／ｃｍ３以下となるよ
うなＮ型層を作っておけば耐圧は向上する。
Ｉ基板上に形成されたＰ型チャネルＭＯＳ電界効果トラ
ンジスタでも、本発明の第二の発明と同じ効果がある。
すなわち、Ｐ型チャネルＭＯＳ電界効果トランジスタで
は、通常ソース電極に電圧を印加する。そのため、ソー
ス電極下の埋め込み絶縁膜近傍から空乏層が広がってい
き、ここで耐圧が決定するときが耐圧は最大値をとる。
したがって、ここに濃度が３×１０１６／ｃｍ３以上１
×１０２２／ｃｍ３以下になるようなＮ型層を作ってお
けば、ソース電極下の埋め込み絶縁膜近傍からは空乏化
しないため、埋め込み絶縁膜に印加した電圧の全てがか
かるため、耐圧は向上する。また、ＰＮＰバイポーラト
ランジスタでも同様に、ベース領域の下に濃度が３×１
０１６／ｃｍ３以上１×１０２２／ｃｍ３以下となるよ
うなＮ型層を作っておけば耐圧は向上する。
【００１３】また、Ｎ型チャネルＭＯＳ電界効果トラン
ジスタでは、第一の発明であるソース−ドレイン間距離
の９５％に相当する領域を基板濃度よりも高いＮ型領域
とする発明と、第二の発明であるドレイン電極下の埋め
込み絶縁膜に接触するＮ型層の濃度を３×１０１６／ｃ
ｍ３以上１×１０２２／ｃｍ３以下にする発明を組み合
わせることは当然可能であり、耐圧はさらに向上する。
当然、ＮＰＮ型バイポーラトランジスタについても同様
のことが成り立つ。この第一、第二の発明を組み合わせ
ることにより、計算機シミュレーションによれば、Ｓｉ
層厚＝１．５μｍ、埋め込み酸化膜厚＝３．０μｍ上に
形成したＮ型チャネルＭＯＳ電界効果トランジスタにお
いて耐圧３４０Ｖの結果を得たことを付記しておく。ま
た、この説明ではＳｉ層厚＝１．５μｍ、埋め込み酸化
膜厚＝０．５μｍ、３．０μｍの例において耐圧向上の
効果が現れることを示したが、当然のことながら、Ｓｉ
層厚は１．５μｍに関わらずそれより厚くても薄くて
も、また、同様に埋め込み酸化膜厚に関してもどのよう
な厚さにしても耐圧向上の効果が得られることは言うま
でもない。
ジスタでは、第一の発明であるソース−ドレイン間距離
の９５％に相当する領域を基板濃度よりも高いＮ型領域
とする発明と、第二の発明であるドレイン電極下の埋め
込み絶縁膜に接触するＮ型層の濃度を３×１０１６／ｃ
ｍ３以上１×１０２２／ｃｍ３以下にする発明を組み合
わせることは当然可能であり、耐圧はさらに向上する。
当然、ＮＰＮ型バイポーラトランジスタについても同様
のことが成り立つ。この第一、第二の発明を組み合わせ
ることにより、計算機シミュレーションによれば、Ｓｉ
層厚＝１．５μｍ、埋め込み酸化膜厚＝３．０μｍ上に
形成したＮ型チャネルＭＯＳ電界効果トランジスタにお
いて耐圧３４０Ｖの結果を得たことを付記しておく。ま
た、この説明ではＳｉ層厚＝１．５μｍ、埋め込み酸化
膜厚＝０．５μｍ、３．０μｍの例において耐圧向上の
効果が現れることを示したが、当然のことながら、Ｓｉ
層厚は１．５μｍに関わらずそれより厚くても薄くて
も、また、同様に埋め込み酸化膜厚に関してもどのよう
な厚さにしても耐圧向上の効果が得られることは言うま
でもない。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置として
の実施形態を図１、図４〜図１０を用いて説明し、ま
た、その製造方法に関しての実施形態を図１１〜図１４
を用いて説明し、また、本発明の適用例に関して図１５
〜図１７を用いて説明する。まず、図１は、本発明の半
導体装置としての第１の実施形態を示し、Ｎ型チャネル
ＭＯＳ電界効果トランジスタの断面構造図である。デバ
イス形成領域がＮ型であるＳＯＩ基板上１０１に、ソー
ス電極２０１とフィールド酸化膜２０４を介して横方向
に配置されたドレイン電極２０２及びゲート電極３０２
を有し、ゲート電極３０２に接触するゲート酸化膜３０
１、ソース電極２０１に接触する高濃度Ｐ型層４０１及
びソース電極２０１とゲート酸化膜３０１に接触する高
濃度Ｎ型層４０２、ドレイン電極２０２に接触する高濃
度Ｎ型層４０３、高濃度Ｐ型層４０１と高濃度Ｎ型層４
０２及びゲート酸化膜３０１に接触するＰ型層（ｐ−ｂ
ｏｄｙ層）４０４を有するＮ型チャネルＭＯＳ電界効果
トランジスタにおいて、ドレイン電極２０２に接触する
高濃度Ｎ型層４０３に接触するフィールド酸化膜端とゲ
ート電極３０２、ゲート絶縁膜３０１端との距離５１０
の９５％以内に相当する領域をｐ−ｂｏｄｙ層に接触す
るドレイン領域よりも濃度の濃いＮ型層５０１が占めて
いることを特徴とする。従来のデバイス形成領域である
Ｓｉ層の厚さが２μｍ程度よりも薄いＳＯＩ基板上に形
成されたＮ型チャネルＭＯＳ電界効果トランジスタは、
基板濃度（ＷＥＬＬ濃度）が１×１０１５／ｃｍ３〜１
×１０１６／ｃｍ３のとき、耐圧は最大値となり、これ
より濃度を上げると、ｐ−ｂｏｄｙ層４０４とＮ型基板
１０１間に形成される空乏層の電界の方が早く上昇して
しまい、耐圧の値としては悪くなる。基板濃度に範囲が
あるのは、Ｓｉ層の厚さにより耐圧が大きくなる基板濃
度が変化するからである。例えば、ＳＯＩ基板において
デバイス形成領域であるＳｉ層の厚さが１．５μｍ、埋
め込み酸化膜層の厚さが０．５μｍの場合、デバイスシ
ミュレーション計算によると、基板濃度が１×１０１６
／ｃｍ３以下では、ｐ−ｂｏｄｙ層−Ｎ型基板間空乏層
は十分広がることができる。したがって、本実施形態で
示したＮ型チャネルＭＯＳ電界効果トランジスタでは、
ｐ−ｂｏｄｙ層と接触するＮ型層の部分の濃度を１×１
０１６／ｃｍ３以下にすれば、ｐ−ｂｏｄｙ層との間に
形成される空乏層は十分広がることができる。このと
き、Ｎ型層５０１の濃度は、ｐ−ｂｏｄｙ層と接触する
Ｎ型層の部分の濃度より高くしておけば、その効果を得
ることはでき、従来のものよりも多くの電圧を埋め込み
酸化膜にかけることができ、耐圧としても向上する。Ｎ
型層５０１の濃度の上限は、１×１０１７／ｃｍ３程度
である。
の実施形態を図１、図４〜図１０を用いて説明し、ま
た、その製造方法に関しての実施形態を図１１〜図１４
を用いて説明し、また、本発明の適用例に関して図１５
〜図１７を用いて説明する。まず、図１は、本発明の半
導体装置としての第１の実施形態を示し、Ｎ型チャネル
ＭＯＳ電界効果トランジスタの断面構造図である。デバ
イス形成領域がＮ型であるＳＯＩ基板上１０１に、ソー
ス電極２０１とフィールド酸化膜２０４を介して横方向
に配置されたドレイン電極２０２及びゲート電極３０２
を有し、ゲート電極３０２に接触するゲート酸化膜３０
１、ソース電極２０１に接触する高濃度Ｐ型層４０１及
びソース電極２０１とゲート酸化膜３０１に接触する高
濃度Ｎ型層４０２、ドレイン電極２０２に接触する高濃
度Ｎ型層４０３、高濃度Ｐ型層４０１と高濃度Ｎ型層４
０２及びゲート酸化膜３０１に接触するＰ型層（ｐ−ｂ
ｏｄｙ層）４０４を有するＮ型チャネルＭＯＳ電界効果
トランジスタにおいて、ドレイン電極２０２に接触する
高濃度Ｎ型層４０３に接触するフィールド酸化膜端とゲ
ート電極３０２、ゲート絶縁膜３０１端との距離５１０
の９５％以内に相当する領域をｐ−ｂｏｄｙ層に接触す
るドレイン領域よりも濃度の濃いＮ型層５０１が占めて
いることを特徴とする。従来のデバイス形成領域である
Ｓｉ層の厚さが２μｍ程度よりも薄いＳＯＩ基板上に形
成されたＮ型チャネルＭＯＳ電界効果トランジスタは、
基板濃度（ＷＥＬＬ濃度）が１×１０１５／ｃｍ３〜１
×１０１６／ｃｍ３のとき、耐圧は最大値となり、これ
より濃度を上げると、ｐ−ｂｏｄｙ層４０４とＮ型基板
１０１間に形成される空乏層の電界の方が早く上昇して
しまい、耐圧の値としては悪くなる。基板濃度に範囲が
あるのは、Ｓｉ層の厚さにより耐圧が大きくなる基板濃
度が変化するからである。例えば、ＳＯＩ基板において
デバイス形成領域であるＳｉ層の厚さが１．５μｍ、埋
め込み酸化膜層の厚さが０．５μｍの場合、デバイスシ
ミュレーション計算によると、基板濃度が１×１０１６
／ｃｍ３以下では、ｐ−ｂｏｄｙ層−Ｎ型基板間空乏層
は十分広がることができる。したがって、本実施形態で
示したＮ型チャネルＭＯＳ電界効果トランジスタでは、
ｐ−ｂｏｄｙ層と接触するＮ型層の部分の濃度を１×１
０１６／ｃｍ３以下にすれば、ｐ−ｂｏｄｙ層との間に
形成される空乏層は十分広がることができる。このと
き、Ｎ型層５０１の濃度は、ｐ−ｂｏｄｙ層と接触する
Ｎ型層の部分の濃度より高くしておけば、その効果を得
ることはでき、従来のものよりも多くの電圧を埋め込み
酸化膜にかけることができ、耐圧としても向上する。Ｎ
型層５０１の濃度の上限は、１×１０１７／ｃｍ３程度
である。
【００１５】図４は、本発明の半導体装置としての第２
の実施形態を示し、ＮＰＮ型のバイポーラトランジスタ
の断面構造図である。デバイス形成領域がＮ型であるＳ
ＯＩ基板上１０１に、コレクタ電極２０５とフィールド
酸化膜２０４を介して横方向に配置されたベース電極２
０６及びエミッタ電極２０７を有し、コレクタ電極２０
５に接触する高濃度Ｎ型層４１１及びベース電極２０６
に接触する高濃度Ｐ型層４１２とエミッタ電極２０７に
接触する高濃度Ｎ型層４１３、高濃度Ｐ型層４１２と高
濃度Ｎ型層４１３に接触するＰ型ベース層４１４を有す
るＮＰＮ型バイポーラトランジスタにおいて、コレクタ
電極２０５に接触する高濃度Ｎ型層４１１に接触するフ
ィールド酸化膜端とＰ型ベース層に接触するフィールド
酸化膜端との距離５１１の９５％以内に相当する領域を
ｐ−ｂａｓｅ層に接触するコレクタ領域よりも濃度の濃
いＮ型層５０１が占めていることを特徴とする。従来の
デバイス形成領域であるＳｉ層の厚さが２μｍ程度より
も薄いＳＯＩ基板上に形成されたＮＰＮ型バイポーラト
ランジスタは、基板濃度またはＷＥＬＬ濃度が１×１０
１５／ｃｍ３〜１×１０１６／ｃｍ３のとき、耐圧は最
大値となり、これより濃度を上げると、Ｐ型ベース層と
Ｎ型基板間に形成される空乏層の電界の方が早く上昇し
てしまい、耐圧の値としては悪くなる。したがって、本
実施形態で示したＮＰＮ型バイポーラトランジスタで
は、Ｐ型ベース層と接触するＮ型層の濃度を１×１０
１６／ｃｍ３以下に設定しておけば、Ｐ型ベース層との
間に形成される空乏層は十分広がることができる。この
とき、Ｎ型層５０１の濃度は、Ｐ型ベース層と接触する
Ｎ型層の濃度よりも高くしておけば、その効果は得るこ
とができ、従来のものよりも多くの電圧を埋め込み酸化
膜にかけることができ、耐圧としても向上する。Ｎ型層
５０１の濃度の上限は、１×１０１７／ｃｍ３程度であ
る。
の実施形態を示し、ＮＰＮ型のバイポーラトランジスタ
の断面構造図である。デバイス形成領域がＮ型であるＳ
ＯＩ基板上１０１に、コレクタ電極２０５とフィールド
酸化膜２０４を介して横方向に配置されたベース電極２
０６及びエミッタ電極２０７を有し、コレクタ電極２０
５に接触する高濃度Ｎ型層４１１及びベース電極２０６
に接触する高濃度Ｐ型層４１２とエミッタ電極２０７に
接触する高濃度Ｎ型層４１３、高濃度Ｐ型層４１２と高
濃度Ｎ型層４１３に接触するＰ型ベース層４１４を有す
るＮＰＮ型バイポーラトランジスタにおいて、コレクタ
電極２０５に接触する高濃度Ｎ型層４１１に接触するフ
ィールド酸化膜端とＰ型ベース層に接触するフィールド
酸化膜端との距離５１１の９５％以内に相当する領域を
ｐ−ｂａｓｅ層に接触するコレクタ領域よりも濃度の濃
いＮ型層５０１が占めていることを特徴とする。従来の
デバイス形成領域であるＳｉ層の厚さが２μｍ程度より
も薄いＳＯＩ基板上に形成されたＮＰＮ型バイポーラト
ランジスタは、基板濃度またはＷＥＬＬ濃度が１×１０
１５／ｃｍ３〜１×１０１６／ｃｍ３のとき、耐圧は最
大値となり、これより濃度を上げると、Ｐ型ベース層と
Ｎ型基板間に形成される空乏層の電界の方が早く上昇し
てしまい、耐圧の値としては悪くなる。したがって、本
実施形態で示したＮＰＮ型バイポーラトランジスタで
は、Ｐ型ベース層と接触するＮ型層の濃度を１×１０
１６／ｃｍ３以下に設定しておけば、Ｐ型ベース層との
間に形成される空乏層は十分広がることができる。この
とき、Ｎ型層５０１の濃度は、Ｐ型ベース層と接触する
Ｎ型層の濃度よりも高くしておけば、その効果は得るこ
とができ、従来のものよりも多くの電圧を埋め込み酸化
膜にかけることができ、耐圧としても向上する。Ｎ型層
５０１の濃度の上限は、１×１０１７／ｃｍ３程度であ
る。
【００１６】図５は、本発明の半導体装置としての第３
の実施形態を示し、Ｎ型チャネルＭＯＳ電界効果トラン
ジスタの断面構造図である。デバイス形成領域がＮ型で
あるＳＯＩ基板上１０１に、ソース電極２０１とフィー
ルド酸化膜２０４を介して横方向に配置されたドレイン
電極２０２及びゲート電極３０２を有し、ゲート電極３
０２に接触するゲート酸化膜３０１、ソース電極２０１
に接触する高濃度Ｐ型層４０１及びソース電極２０１と
ゲート酸化膜３０１に接触する高濃度Ｎ型層４０２、ド
レイン電極２０２に接触する高濃度Ｎ型層４０３、高濃
度Ｐ型層４０１と高濃度Ｎ型層４０２及びゲート酸化膜
３０１に接触するＰ型層（ｐ−ｂｏｄｙ層）４０４を有
するＮ型チャネルＭＯＳ電界効果トランジスタにおい
て、ドレイン電極２０２に接触する高濃度Ｎ型層４０３
の直下に埋め込み酸化膜に接触する場所の濃度が３×１
０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ
型層５０２を有していることを特徴とする。従来のＳＯ
Ｉ基板上に形成されたＮ型チャネルＭＯＳ電界効果トラ
ンジスタでは、基板濃度が１×１０１５／ｃｍ３〜１×
１０１６／ｃｍ３のとき耐圧は最大値となるが、このと
きの耐圧が決まっている場所は、ドレイン電極下の埋め
込み酸化膜近傍である。これは、ドレイン電極下の埋め
込み酸化膜近傍から空乏層が広がり、そこの電界が高く
なるためである。本実施形態では、その埋め込み酸化膜
近傍のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１
０２２／ｃｍ３以下にすることにより、ドレイン電極下
の埋め込み酸化膜近傍からは空乏層は広がらない。その
結果、ドレイン電極下ではドレイン電極に印加された電
圧は全て埋め込み酸化膜にかかることになり、耐圧とし
ては向上する。
の実施形態を示し、Ｎ型チャネルＭＯＳ電界効果トラン
ジスタの断面構造図である。デバイス形成領域がＮ型で
あるＳＯＩ基板上１０１に、ソース電極２０１とフィー
ルド酸化膜２０４を介して横方向に配置されたドレイン
電極２０２及びゲート電極３０２を有し、ゲート電極３
０２に接触するゲート酸化膜３０１、ソース電極２０１
に接触する高濃度Ｐ型層４０１及びソース電極２０１と
ゲート酸化膜３０１に接触する高濃度Ｎ型層４０２、ド
レイン電極２０２に接触する高濃度Ｎ型層４０３、高濃
度Ｐ型層４０１と高濃度Ｎ型層４０２及びゲート酸化膜
３０１に接触するＰ型層（ｐ−ｂｏｄｙ層）４０４を有
するＮ型チャネルＭＯＳ電界効果トランジスタにおい
て、ドレイン電極２０２に接触する高濃度Ｎ型層４０３
の直下に埋め込み酸化膜に接触する場所の濃度が３×１
０１６／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ
型層５０２を有していることを特徴とする。従来のＳＯ
Ｉ基板上に形成されたＮ型チャネルＭＯＳ電界効果トラ
ンジスタでは、基板濃度が１×１０１５／ｃｍ３〜１×
１０１６／ｃｍ３のとき耐圧は最大値となるが、このと
きの耐圧が決まっている場所は、ドレイン電極下の埋め
込み酸化膜近傍である。これは、ドレイン電極下の埋め
込み酸化膜近傍から空乏層が広がり、そこの電界が高く
なるためである。本実施形態では、その埋め込み酸化膜
近傍のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１
０２２／ｃｍ３以下にすることにより、ドレイン電極下
の埋め込み酸化膜近傍からは空乏層は広がらない。その
結果、ドレイン電極下ではドレイン電極に印加された電
圧は全て埋め込み酸化膜にかかることになり、耐圧とし
ては向上する。
【００１７】図６は、本発明の半導体装置としての第４
の実施形態を示し、ＮＰＮ型のバイポーラトランジスタ
の断面構造図である。デバイス形成領域がＮ型であるＳ
ＯＩ基板上１０１に、コレクタ電極２０５とフィールド
酸化膜２０４を介して横方向に配置されたベース電極２
０６及びエミッタ電極２０７を有し、コレクタ電極２０
５に接触する高濃度Ｎ型層４１１及びバース電極２０６
に接触する高濃度Ｐ型層４１２とエミッタ電極２０７に
接触する高濃度Ｎ型層４１３、高濃度Ｐ型層４１２と高
濃度Ｎ型層４１３に接触するＰ型ベース層４１４を有す
るＮＰＮ型バイポーラトランジスタにおいて、コレクタ
電極２０５に接触する高濃度Ｎ型層４１１の直下に埋め
込み酸化膜に接触する場所の濃度が３×１０１６／ｃｍ
３以上１×１０２２／ｃｍ３以下であるＮ型層５０２を
有していることを特徴とする。従来のＳＯＩ基板上に形
成されたＮＰＮ型バイポーラトランジスタでは、基板濃
度またはＷＥＬＬ濃度が１×１０１５／ｃｍ３〜１×１
０１６／ｃｍ３のとき耐圧は最大値となるが、このとき
の耐圧が決まっている場所は、コレクタ電極下の埋め込
み酸化膜近傍である。これは、コレクタ電極下の埋め込
み酸化膜近傍から空乏層が広がり、そこの電界が高くな
るためである。本実施形態では、その埋め込み酸化膜近
傍のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０
２２／ｃｍ３以下にすることにより、コレクタ電極下の
埋め込み酸化膜近傍からは空乏層は広がらない。その結
果、コレクタ電極下ではドレイン電極に印加された電圧
は全て埋め込み酸化膜にかかることになり、耐圧として
は向上する。
の実施形態を示し、ＮＰＮ型のバイポーラトランジスタ
の断面構造図である。デバイス形成領域がＮ型であるＳ
ＯＩ基板上１０１に、コレクタ電極２０５とフィールド
酸化膜２０４を介して横方向に配置されたベース電極２
０６及びエミッタ電極２０７を有し、コレクタ電極２０
５に接触する高濃度Ｎ型層４１１及びバース電極２０６
に接触する高濃度Ｐ型層４１２とエミッタ電極２０７に
接触する高濃度Ｎ型層４１３、高濃度Ｐ型層４１２と高
濃度Ｎ型層４１３に接触するＰ型ベース層４１４を有す
るＮＰＮ型バイポーラトランジスタにおいて、コレクタ
電極２０５に接触する高濃度Ｎ型層４１１の直下に埋め
込み酸化膜に接触する場所の濃度が３×１０１６／ｃｍ
３以上１×１０２２／ｃｍ３以下であるＮ型層５０２を
有していることを特徴とする。従来のＳＯＩ基板上に形
成されたＮＰＮ型バイポーラトランジスタでは、基板濃
度またはＷＥＬＬ濃度が１×１０１５／ｃｍ３〜１×１
０１６／ｃｍ３のとき耐圧は最大値となるが、このとき
の耐圧が決まっている場所は、コレクタ電極下の埋め込
み酸化膜近傍である。これは、コレクタ電極下の埋め込
み酸化膜近傍から空乏層が広がり、そこの電界が高くな
るためである。本実施形態では、その埋め込み酸化膜近
傍のＮ型層の濃度を３×１０１６／ｃｍ３以上１×１０
２２／ｃｍ３以下にすることにより、コレクタ電極下の
埋め込み酸化膜近傍からは空乏層は広がらない。その結
果、コレクタ電極下ではドレイン電極に印加された電圧
は全て埋め込み酸化膜にかかることになり、耐圧として
は向上する。
【００１８】図７は、本発明の半導体装置としての第５
の実施形態を示し、（ａ）は、Ｎ型チャネルＭＯＳ電界
効果トランジスタの断面構造を示したものである。デバ
イス形成領域がＮ型であるＳＯＩ基板上１０１に、ソー
ス電極２０１とフィールド酸化膜２０４を介して横方向
に配置されたドレイン電極２０２及びゲート電極３０２
を有し、ゲート電極３０２に接触するゲート酸化膜３０
１、ソース電極２０１に接触する高濃度Ｐ型層４０１及
びソース電極２０１とゲート酸化膜３０１に接触する高
濃度Ｎ型層４０２、ドレイン電極２０２に接触する高濃
度Ｎ型層４０３、高濃度Ｐ型層４０１と高濃度Ｎ型層４
０２及びゲート酸化膜３０１に接触するＰ型層（ｐ−ｂ
ｏｄｙ層）４０４を有するＮ型チャネルＭＯＳ電界効果
トランジスタにおいて、ドレイン電極２０２に接触する
高濃度Ｎ型層４０３に接触するフィールド酸化膜端とゲ
ート電極３０２、ゲート絶縁膜３０１端との距離５１０
の９５％以内に相当する領域をｐ−ｂｏｄｙ層に接触す
るドレイン領域よりも濃度の濃いＮ型層５０１が占めて
いて、かつ、ドレイン電極２０２に接触する高濃度Ｎ型
層４０８の直下に埋め込み酸化膜に接触する場所の濃度
が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下
であるＮ型層５０２を有していることを特徴とする。本
実施形態は、（実施形態１）と（実施形態３）を組み合
わせたものである。（実施形態１）では、ドレイン電極
直下の埋め込み酸化膜近傍のＮ型層の濃度は、３×１０
１５／ｃｍ３から１×１０１７／ｃｍ３程度であり、多
くの場合ドレイン電圧の印加とともに空乏化する。その
ため、本実施形態のように、空乏化しないようにドレイ
ン電極直下のＮ型層の濃度を３×１０１６／ｃｍ３以上
１×１０２２／ｃｍ３以下にしておくことにより、ドレ
イン電極直下の埋め込み酸化膜気近傍は空乏化しないた
め、ドレイン電極に印加した電圧は全て埋め込み酸化膜
にかかることになり、耐圧は向上する。また、（ｂ）に
示すように、ＮＰＮ型バイポーラトランジスタにおい
て、（実施形態２）と（実施形態４）を組み合わせたも
のも可能である。
の実施形態を示し、（ａ）は、Ｎ型チャネルＭＯＳ電界
効果トランジスタの断面構造を示したものである。デバ
イス形成領域がＮ型であるＳＯＩ基板上１０１に、ソー
ス電極２０１とフィールド酸化膜２０４を介して横方向
に配置されたドレイン電極２０２及びゲート電極３０２
を有し、ゲート電極３０２に接触するゲート酸化膜３０
１、ソース電極２０１に接触する高濃度Ｐ型層４０１及
びソース電極２０１とゲート酸化膜３０１に接触する高
濃度Ｎ型層４０２、ドレイン電極２０２に接触する高濃
度Ｎ型層４０３、高濃度Ｐ型層４０１と高濃度Ｎ型層４
０２及びゲート酸化膜３０１に接触するＰ型層（ｐ−ｂ
ｏｄｙ層）４０４を有するＮ型チャネルＭＯＳ電界効果
トランジスタにおいて、ドレイン電極２０２に接触する
高濃度Ｎ型層４０３に接触するフィールド酸化膜端とゲ
ート電極３０２、ゲート絶縁膜３０１端との距離５１０
の９５％以内に相当する領域をｐ−ｂｏｄｙ層に接触す
るドレイン領域よりも濃度の濃いＮ型層５０１が占めて
いて、かつ、ドレイン電極２０２に接触する高濃度Ｎ型
層４０８の直下に埋め込み酸化膜に接触する場所の濃度
が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下
であるＮ型層５０２を有していることを特徴とする。本
実施形態は、（実施形態１）と（実施形態３）を組み合
わせたものである。（実施形態１）では、ドレイン電極
直下の埋め込み酸化膜近傍のＮ型層の濃度は、３×１０
１５／ｃｍ３から１×１０１７／ｃｍ３程度であり、多
くの場合ドレイン電圧の印加とともに空乏化する。その
ため、本実施形態のように、空乏化しないようにドレイ
ン電極直下のＮ型層の濃度を３×１０１６／ｃｍ３以上
１×１０２２／ｃｍ３以下にしておくことにより、ドレ
イン電極直下の埋め込み酸化膜気近傍は空乏化しないた
め、ドレイン電極に印加した電圧は全て埋め込み酸化膜
にかかることになり、耐圧は向上する。また、（ｂ）に
示すように、ＮＰＮ型バイポーラトランジスタにおい
て、（実施形態２）と（実施形態４）を組み合わせたも
のも可能である。
【００１９】図８は、本発明の半導体装置としての第６
の実施形態を示し、Ｐ型チャネルＭＯＳ電界効果トラン
ジスタの断面構造図である。デバイス形成領域がＮ型で
あるＳＯＩ基板上１０１に、ソース電極２０１とフィー
ルド酸化膜２０４を介して横方向に配置されたドレイン
電極２０２及びゲート電極３０２を有し、ゲート電極３
０２に接触するゲート酸化膜３０１、ソース電極２０１
に接触する高濃度Ｎ型層４０６及びソース電極２０１と
ゲート酸化膜３０１に接触する高濃度Ｐ層４０７、ドレ
イン電極２０２に接触する高濃度Ｐ型層４０８、高濃度
Ｐ型層４０６と高濃度Ｎ型層４０７及びゲート酸化膜３
０１に接触するＮ型層（ｎ−ｂｏｄｙ層）４０９を有
し、ゲート酸化膜３０１に接触し、横方向に配置された
ドレイン電極に接触するまでのＰ型層４１０を有するＰ
型チャネルＭＯＳ電界効果トランジスタにおいて、ソー
ス電極２０１に接触する高濃度Ｎ型層４０６と高濃度Ｐ
型層４０７に接触するｎ−ｂｏｄｙ層４０９の直下に、
埋め込み酸化膜に接触するところの濃度が３×１０１６
／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ型層を
有することを特徴とする。従来のＰ型チャネルＭＯＳ電
界効果トランジスタでは、ソース電極に正の電圧を印加
するため、ソース電極下の埋め込み層近傍から空乏化し
ていく。そこで、本実施形態のようにソース電極下の埋
め込み酸化膜近傍のＮ型層の濃度を３×１０１６／ｃｍ
３以上１×１０２２／ｃｍ３以下にすれば、ソース電極
直下で空乏化しないため、ソース電極に印加した電圧は
全て埋め込み酸化膜で支えることとなり、耐圧は向上す
る。
の実施形態を示し、Ｐ型チャネルＭＯＳ電界効果トラン
ジスタの断面構造図である。デバイス形成領域がＮ型で
あるＳＯＩ基板上１０１に、ソース電極２０１とフィー
ルド酸化膜２０４を介して横方向に配置されたドレイン
電極２０２及びゲート電極３０２を有し、ゲート電極３
０２に接触するゲート酸化膜３０１、ソース電極２０１
に接触する高濃度Ｎ型層４０６及びソース電極２０１と
ゲート酸化膜３０１に接触する高濃度Ｐ層４０７、ドレ
イン電極２０２に接触する高濃度Ｐ型層４０８、高濃度
Ｐ型層４０６と高濃度Ｎ型層４０７及びゲート酸化膜３
０１に接触するＮ型層（ｎ−ｂｏｄｙ層）４０９を有
し、ゲート酸化膜３０１に接触し、横方向に配置された
ドレイン電極に接触するまでのＰ型層４１０を有するＰ
型チャネルＭＯＳ電界効果トランジスタにおいて、ソー
ス電極２０１に接触する高濃度Ｎ型層４０６と高濃度Ｐ
型層４０７に接触するｎ−ｂｏｄｙ層４０９の直下に、
埋め込み酸化膜に接触するところの濃度が３×１０１６
／ｃｍ３以上１×１０２２／ｃｍ３以下であるＮ型層を
有することを特徴とする。従来のＰ型チャネルＭＯＳ電
界効果トランジスタでは、ソース電極に正の電圧を印加
するため、ソース電極下の埋め込み層近傍から空乏化し
ていく。そこで、本実施形態のようにソース電極下の埋
め込み酸化膜近傍のＮ型層の濃度を３×１０１６／ｃｍ
３以上１×１０２２／ｃｍ３以下にすれば、ソース電極
直下で空乏化しないため、ソース電極に印加した電圧は
全て埋め込み酸化膜で支えることとなり、耐圧は向上す
る。
【００２０】図９は、本発明の半導体装置としての第７
の実施形態を示し、ＰＮＰ型バイポーラトランジスタの
断面構造図である。デバイス形成領域がＮ型であるＳＯ
Ｉ基板上１０１に、デバイス形成領域全面に形成された
Ｐ型層４１０を有し、コレクタ電極２０５とフィールド
酸化膜２０４を介して横方向に配置されたベース電極２
０６及びエミッタ電極２０７を有し、コレクタ電極２０
１に接触する高濃度Ｐ型層４１１及びベース電極２０６
に接触する高濃度Ｎ型層４１２とエミッタ電極に接触す
る高濃度Ｐ型層４１３、及び高濃度Ｎ型層４１２と高濃
度Ｐ型層４１３に接触するＮ型ベース層４１４を有する
ＰＮＰ型のバイポーラトランジスタにおいて、Ｎ型ベー
ス層４１４直下に埋め込み酸化膜に接触する場所の濃度
が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下
であることを特徴とする。従来のＰＮＰ型バイポーラト
ランジスタにおいては、エミッタ電極に電圧を印加して
ベース電極はオープン、または、エミッタ電極、ベース
電極ともに電圧を印加する場合があるが、いずれの場合
にもＮ型ベース層４１４の直下の埋め込み酸化膜近傍か
ら空乏化する。そのため、本実施形態のようにＮ型ベー
ス層４１４直下の埋め込み酸化膜近傍に濃度が３×１０
１６／ｃｍ３以上１×１０２２／ｃｍ３以下になるよう
なＮ型層を形成することで、この領域が空乏化しなくな
るため、エミッタ電極、または、エミッタ電極、ベース
電極両方に印加された電圧は、全て埋め込み酸化膜で支
えることになり、耐圧は向上する。
の実施形態を示し、ＰＮＰ型バイポーラトランジスタの
断面構造図である。デバイス形成領域がＮ型であるＳＯ
Ｉ基板上１０１に、デバイス形成領域全面に形成された
Ｐ型層４１０を有し、コレクタ電極２０５とフィールド
酸化膜２０４を介して横方向に配置されたベース電極２
０６及びエミッタ電極２０７を有し、コレクタ電極２０
１に接触する高濃度Ｐ型層４１１及びベース電極２０６
に接触する高濃度Ｎ型層４１２とエミッタ電極に接触す
る高濃度Ｐ型層４１３、及び高濃度Ｎ型層４１２と高濃
度Ｐ型層４１３に接触するＮ型ベース層４１４を有する
ＰＮＰ型のバイポーラトランジスタにおいて、Ｎ型ベー
ス層４１４直下に埋め込み酸化膜に接触する場所の濃度
が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下
であることを特徴とする。従来のＰＮＰ型バイポーラト
ランジスタにおいては、エミッタ電極に電圧を印加して
ベース電極はオープン、または、エミッタ電極、ベース
電極ともに電圧を印加する場合があるが、いずれの場合
にもＮ型ベース層４１４の直下の埋め込み酸化膜近傍か
ら空乏化する。そのため、本実施形態のようにＮ型ベー
ス層４１４直下の埋め込み酸化膜近傍に濃度が３×１０
１６／ｃｍ３以上１×１０２２／ｃｍ３以下になるよう
なＮ型層を形成することで、この領域が空乏化しなくな
るため、エミッタ電極、または、エミッタ電極、ベース
電極両方に印加された電圧は、全て埋め込み酸化膜で支
えることになり、耐圧は向上する。
【００２１】図１０は、本発明の半導体装置としての第
８の実施形態を示し、ＣＭＯＳトランジスタの断面構造
図である。本実施形態は、（実施形態５）に示したＮ型
チャネルＭＯＳ電界効果トランジスタと（実施形態６）
に示したＰ型チャネルＭＯＳ電界効果トランジスタを組
み合わせたものである。ただし、Ｎ型チャネルＭＯＳ電
界効果トランジスタ及びＰ型チャネルＭＯＳ電界効果ト
ランジスタのドレイン抵抗を下げるため、Ｎ型チャネル
ＭＯＳ電界効果トランジスタのドレイン電極に接触する
高濃度Ｎ型層にＰ型チャネルＭＯＳ電界効果トランジス
タのｎ−ｂｏｄｙ層相当層４０９が、Ｐ型チャネルＭＯ
Ｓ電界効果トランジスタのドレイン電極に接触する高濃
度Ｐ型層にＮ型チャネルＭＯＳ電界効果トランジスタの
ｐ−ｂｏｄｙ層相当層４０４が付加してある。これによ
り、Ｎ型チャネルＭＯＳ電界効果トランジスタ、Ｐ型チ
ャネルＭＯＳ電界効果トランジスタともドレイン抵抗が
下がることになり、ＭＯＳトランジスタとしての性能が
向上、すなわち、オン抵抗が低くなる。
８の実施形態を示し、ＣＭＯＳトランジスタの断面構造
図である。本実施形態は、（実施形態５）に示したＮ型
チャネルＭＯＳ電界効果トランジスタと（実施形態６）
に示したＰ型チャネルＭＯＳ電界効果トランジスタを組
み合わせたものである。ただし、Ｎ型チャネルＭＯＳ電
界効果トランジスタ及びＰ型チャネルＭＯＳ電界効果ト
ランジスタのドレイン抵抗を下げるため、Ｎ型チャネル
ＭＯＳ電界効果トランジスタのドレイン電極に接触する
高濃度Ｎ型層にＰ型チャネルＭＯＳ電界効果トランジス
タのｎ−ｂｏｄｙ層相当層４０９が、Ｐ型チャネルＭＯ
Ｓ電界効果トランジスタのドレイン電極に接触する高濃
度Ｐ型層にＮ型チャネルＭＯＳ電界効果トランジスタの
ｐ−ｂｏｄｙ層相当層４０４が付加してある。これによ
り、Ｎ型チャネルＭＯＳ電界効果トランジスタ、Ｐ型チ
ャネルＭＯＳ電界効果トランジスタともドレイン抵抗が
下がることになり、ＭＯＳトランジスタとしての性能が
向上、すなわち、オン抵抗が低くなる。
【００２２】次に、図１１〜図１４を用いて製造方法を
説明する。図１１は、本発明の第１の実施形態であるＮ
型チャネルＭＯＳ電界効果トランジスタの製造方法を製
造工程順に示した断面構造図である。（ａ）に示すデバ
イス形成領域がＮ型であるＳＯＩ基板１０１において、
（ｂ）に示すようにトレンチ溝を形成後、例えばポリシ
リコン膜やシリコン酸化膜などを例えばＣＶＤ法などに
より堆積することで絶縁膜で充填されたトレンチ溝１０
２を形成する。ここで、（ｃ）に示したようにホトマス
ク７０１でイオン注入を施したくない領域をカバー後、
例えばリン、イオンなどのＮ型不純物イオン６０１をイ
オン注入し、Ｎ型層１０３を形成する。ここで、９００
℃〜１２００℃程度の温度で数十から数百分程度の拡散
を施すことにより、（ｄ）に示したようなＮ型領域５０
１を形成する。この後、（ｅ）に示したように公知の技
術によりフィールド酸化膜２０４を形成する。続いて、
（ｆ）に示したようにゲート酸化膜３０１、ゲート電極
３０２を加工後、（ｇ）に示すように例えばボロンイオ
ンなどのＰ型不純物６０２をイオン注入後、９００℃〜
１２００℃程度の温度で数十から数百分程度の拡散を施
すことにより、Ｐ型領域（ｐ−ｂｏｄｙ層）４０４を形
成する。ここで、（ｈ）に示したように例えばボロンイ
オンなどのＰ型不純物イオンをイオン注入することで高
濃度Ｐ型層４０１及び例えばヒ素などのＮ型不純物イオ
ンなどをイオン注入し、高濃度Ｎ型層４０２、４０３を
形成する。ここで、（ｉ）に示したように例えばシリコ
ン酸化膜などを例えばＣＶＤ法などで堆積することによ
り層間絶縁膜２０３形成後、コンタクト穴を形成し、例
えばアルミニウム、タングステンなどの金属膜を堆積、
加工することによりソース電極２０１、ドレイン電極２
０２を形成し、Ｎ型チャネルＭＯＳ電界効果トランジス
タを得る。
説明する。図１１は、本発明の第１の実施形態であるＮ
型チャネルＭＯＳ電界効果トランジスタの製造方法を製
造工程順に示した断面構造図である。（ａ）に示すデバ
イス形成領域がＮ型であるＳＯＩ基板１０１において、
（ｂ）に示すようにトレンチ溝を形成後、例えばポリシ
リコン膜やシリコン酸化膜などを例えばＣＶＤ法などに
より堆積することで絶縁膜で充填されたトレンチ溝１０
２を形成する。ここで、（ｃ）に示したようにホトマス
ク７０１でイオン注入を施したくない領域をカバー後、
例えばリン、イオンなどのＮ型不純物イオン６０１をイ
オン注入し、Ｎ型層１０３を形成する。ここで、９００
℃〜１２００℃程度の温度で数十から数百分程度の拡散
を施すことにより、（ｄ）に示したようなＮ型領域５０
１を形成する。この後、（ｅ）に示したように公知の技
術によりフィールド酸化膜２０４を形成する。続いて、
（ｆ）に示したようにゲート酸化膜３０１、ゲート電極
３０２を加工後、（ｇ）に示すように例えばボロンイオ
ンなどのＰ型不純物６０２をイオン注入後、９００℃〜
１２００℃程度の温度で数十から数百分程度の拡散を施
すことにより、Ｐ型領域（ｐ−ｂｏｄｙ層）４０４を形
成する。ここで、（ｈ）に示したように例えばボロンイ
オンなどのＰ型不純物イオンをイオン注入することで高
濃度Ｐ型層４０１及び例えばヒ素などのＮ型不純物イオ
ンなどをイオン注入し、高濃度Ｎ型層４０２、４０３を
形成する。ここで、（ｉ）に示したように例えばシリコ
ン酸化膜などを例えばＣＶＤ法などで堆積することによ
り層間絶縁膜２０３形成後、コンタクト穴を形成し、例
えばアルミニウム、タングステンなどの金属膜を堆積、
加工することによりソース電極２０１、ドレイン電極２
０２を形成し、Ｎ型チャネルＭＯＳ電界効果トランジス
タを得る。
【００２３】図１２は、本発明の第２の実施形態である
ＮＰＮ型バイポーラトランジスタの製造方法を製造工程
順に示した断面構造図である。（ａ）に示したようにデ
バイスの形成領域がＮ型であるＳＯＩ基板１０１に、
（ｂ）に示すようにトレンチ溝を形成後、例えばポリシ
リコン膜やシリコン酸化膜などを例えばＣＶＤ法などに
より堆積することで絶縁膜で充填されたトレンチ溝１０
２を形成する。ここで、（ｃ）に示したようにホトマス
ク７０１でイオン注入を施したくない領域をカバー後、
例えばリンイオンなどのＮ型不純物イオン６０１をイオ
ン注入し、Ｎ型層１０３を形成する。ここで、９００℃
〜１２００℃程度の温度で数十から数百分程度の拡散を
施すことにより（ｄ）に示したようなＮ型領域５０１を
形成する。この後、（ｅ）に示したように公知の技術に
よりフィールド酸化膜２０４を形成する。ここで、
（ｆ）に示したように例えばボロンイオンなどのＰ型不
純物イオン６０２をイオン注入後、９００℃から１２０
０℃程度の温度で数十から数百分程度の拡散を施すこと
で、（ｇ）に示すようにＰ型ベース層４１４を形成す
る。この後、高濃度Ｎ型層４１１と４１３及び高濃度Ｐ
型層４１２を形成し、層間絶縁膜、コンタクト穴、メタ
ル配線等を形成し、コレクタ電極２０５、ベース電極２
０６、エミッタ電極２０７を形成し、（ｈ）に示したＮ
ＰＮ型バイポーラトランジスタを得る。
ＮＰＮ型バイポーラトランジスタの製造方法を製造工程
順に示した断面構造図である。（ａ）に示したようにデ
バイスの形成領域がＮ型であるＳＯＩ基板１０１に、
（ｂ）に示すようにトレンチ溝を形成後、例えばポリシ
リコン膜やシリコン酸化膜などを例えばＣＶＤ法などに
より堆積することで絶縁膜で充填されたトレンチ溝１０
２を形成する。ここで、（ｃ）に示したようにホトマス
ク７０１でイオン注入を施したくない領域をカバー後、
例えばリンイオンなどのＮ型不純物イオン６０１をイオ
ン注入し、Ｎ型層１０３を形成する。ここで、９００℃
〜１２００℃程度の温度で数十から数百分程度の拡散を
施すことにより（ｄ）に示したようなＮ型領域５０１を
形成する。この後、（ｅ）に示したように公知の技術に
よりフィールド酸化膜２０４を形成する。ここで、
（ｆ）に示したように例えばボロンイオンなどのＰ型不
純物イオン６０２をイオン注入後、９００℃から１２０
０℃程度の温度で数十から数百分程度の拡散を施すこと
で、（ｇ）に示すようにＰ型ベース層４１４を形成す
る。この後、高濃度Ｎ型層４１１と４１３及び高濃度Ｐ
型層４１２を形成し、層間絶縁膜、コンタクト穴、メタ
ル配線等を形成し、コレクタ電極２０５、ベース電極２
０６、エミッタ電極２０７を形成し、（ｈ）に示したＮ
ＰＮ型バイポーラトランジスタを得る。
【００２４】図１３は、本発明の第６の実施形態である
Ｐ型チャネルＭＯＳ電界効果トランジスタの製造方法を
製造工程順に示した断面構造図である。（ａ）に示した
ようにデバイス形成領域がＮ型であるＳＯＩ基板１０１
上に、（ｂ）に示すようにトレンチ溝を形成し、例えば
ポリシリコン膜やシリコン酸化膜などをＣＶＤ法などで
堆積し、ＣＭＰ法などにより平坦化することにより、絶
縁膜で充填されたトレンチ溝１０２を形成する。次に、
例えばシリコン酸化膜２１５、シリコン窒化膜２１６を
デバイスのアクティブ領域を定めるように、すなわちシ
リコン酸化膜及びシリコン窒化膜を残した領域がデバイ
スのアクティブ領域となるように加工を施し、例えばボ
ロンイオンなどのＰ型不純物イオン６０４をイオン注入
する。ここで、（ｃ）に示すようにフィールド酸化膜を
形成するのであるが、酸化工程前に９００℃から１２０
０℃程度の温度で数十から数百分程度の拡散を施してお
き、先に注入したＰ型不純物を拡散させておく。この結
果、フィールド酸化膜２０４とともにＰ型不純物層４１
０が形成される。ここで、（ｄ）に示すようにゲート酸
化膜３０１、ゲート電極３０２を形成後、（ｅ）に示す
ように例えばリンイオンなどのＮ型不純物イオン６０１
をイオン注入し、９００℃から１２００℃程度の温度で
数十から数百分程度の拡散を施すことで、Ｎ型層（ｎ−
ｂｏｄｙ層）４０４を形成する。ここで、（ｆ）に示す
ように例えばリンイオンなどのＮ型不純物イオンを数百
ｋｅＶから千数百ｋｅＶのエネルギーのいわゆる高エネ
ルギーイオン注入をすることで、埋め込み酸化膜近傍の
濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３
以下となるようにＮ型層５０２を形成する。ここで、
（ｇ）に示すように例えばヒ素イオンなどのＮ型不純物
イオンを注入することで高濃度Ｎ型層４０１、また、例
えばボロンイオンなどのＰ型不純物イオンをイオン注入
することで高濃度Ｐ型層４０２、４０３を形成する。こ
こで、（ｈ）に示すように例えばシリコン酸化膜などの
絶縁膜を例えばＣＶＤ法などにより堆積し、層間絶縁膜
２０３を形成後、コンタクト穴、メタル配線加工を行
い、ソース電極２０１及びドレイン電極２０２を形成
し、Ｐ型チャネルＭＯＳ電界効果トランジスタを得る。
Ｐ型チャネルＭＯＳ電界効果トランジスタの製造方法を
製造工程順に示した断面構造図である。（ａ）に示した
ようにデバイス形成領域がＮ型であるＳＯＩ基板１０１
上に、（ｂ）に示すようにトレンチ溝を形成し、例えば
ポリシリコン膜やシリコン酸化膜などをＣＶＤ法などで
堆積し、ＣＭＰ法などにより平坦化することにより、絶
縁膜で充填されたトレンチ溝１０２を形成する。次に、
例えばシリコン酸化膜２１５、シリコン窒化膜２１６を
デバイスのアクティブ領域を定めるように、すなわちシ
リコン酸化膜及びシリコン窒化膜を残した領域がデバイ
スのアクティブ領域となるように加工を施し、例えばボ
ロンイオンなどのＰ型不純物イオン６０４をイオン注入
する。ここで、（ｃ）に示すようにフィールド酸化膜を
形成するのであるが、酸化工程前に９００℃から１２０
０℃程度の温度で数十から数百分程度の拡散を施してお
き、先に注入したＰ型不純物を拡散させておく。この結
果、フィールド酸化膜２０４とともにＰ型不純物層４１
０が形成される。ここで、（ｄ）に示すようにゲート酸
化膜３０１、ゲート電極３０２を形成後、（ｅ）に示す
ように例えばリンイオンなどのＮ型不純物イオン６０１
をイオン注入し、９００℃から１２００℃程度の温度で
数十から数百分程度の拡散を施すことで、Ｎ型層（ｎ−
ｂｏｄｙ層）４０４を形成する。ここで、（ｆ）に示す
ように例えばリンイオンなどのＮ型不純物イオンを数百
ｋｅＶから千数百ｋｅＶのエネルギーのいわゆる高エネ
ルギーイオン注入をすることで、埋め込み酸化膜近傍の
濃度が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３
以下となるようにＮ型層５０２を形成する。ここで、
（ｇ）に示すように例えばヒ素イオンなどのＮ型不純物
イオンを注入することで高濃度Ｎ型層４０１、また、例
えばボロンイオンなどのＰ型不純物イオンをイオン注入
することで高濃度Ｐ型層４０２、４０３を形成する。こ
こで、（ｈ）に示すように例えばシリコン酸化膜などの
絶縁膜を例えばＣＶＤ法などにより堆積し、層間絶縁膜
２０３を形成後、コンタクト穴、メタル配線加工を行
い、ソース電極２０１及びドレイン電極２０２を形成
し、Ｐ型チャネルＭＯＳ電界効果トランジスタを得る。
【００２５】図１４は、本発明の第５の実施形態である
Ｎ型チャネルＭＯＳ電界効果トランジスタの製造方法を
製造工程順に示した断面構造図である。（ａ）に示した
ようにデバイス形成領域がＮ型であるＳＯＩ基板１０１
上に、（ｂ）に示すようにトレンチ溝を形成後、例えば
ポリシリコン膜やシリコン酸化膜などを例えばＣＶＤ法
などにより堆積することで絶縁膜で充填されたトレンチ
溝１０２を形成する。ここで、（ｃ）に示したようにホ
トマスク７０１でイオン注入を施したくない領域をカバ
ー後、例えばリンイオンなどのＮ型不純物イオン６０１
をイオン注入し、Ｎ型層１０３を形成する。ここで、９
００℃〜１２００℃程度の温度で数十から数百分程度の
拡散を施すことにより、（ｄ）に示したようなＮ型領域
５０１を形成する。この後、（ｅ）に示したように公知
の技術によりフィールド酸化膜２０４を形成する。ここ
で、（ｆ）に示したようにゲート酸化膜３０１、ゲート
電極３０２を形成する。ここで、（ｇ）に示すように例
えばボロンイオンなどのＰ型不純物イオン６０２及び例
えばリンイオンなどのＮ型不純物イオン６０３をイオン
注入し、９００℃から１２００℃程度の温度で数十から
数百分程度の拡散を施すことで、Ｐ型層（ｐ−ｂｏｄｙ
層）４０４及びＮ型層５０２を形成する。ここで、Ｎ型
層５０２は、埋め込み酸化膜に接触している部分の濃度
が３×１０１ ６／ｃｍ３以上１×１０２２／ｃｍ３以下
になるように、Ｎ型不純物イオンの注入ドーズ量及び拡
散温度、拡散時間を調整してある。ここで、（ｈ）に示
すように例えばボロンイオンなどのＰ型不純物イオンを
注入することで高濃度Ｐ型層４０１を、また、ヒ素イオ
ンなどをイオン注入することで高濃度Ｎ型層４０２、４
０３を形成し、Ｎ型チャネルＭＯＳ電界効果トランジス
タを得る。
Ｎ型チャネルＭＯＳ電界効果トランジスタの製造方法を
製造工程順に示した断面構造図である。（ａ）に示した
ようにデバイス形成領域がＮ型であるＳＯＩ基板１０１
上に、（ｂ）に示すようにトレンチ溝を形成後、例えば
ポリシリコン膜やシリコン酸化膜などを例えばＣＶＤ法
などにより堆積することで絶縁膜で充填されたトレンチ
溝１０２を形成する。ここで、（ｃ）に示したようにホ
トマスク７０１でイオン注入を施したくない領域をカバ
ー後、例えばリンイオンなどのＮ型不純物イオン６０１
をイオン注入し、Ｎ型層１０３を形成する。ここで、９
００℃〜１２００℃程度の温度で数十から数百分程度の
拡散を施すことにより、（ｄ）に示したようなＮ型領域
５０１を形成する。この後、（ｅ）に示したように公知
の技術によりフィールド酸化膜２０４を形成する。ここ
で、（ｆ）に示したようにゲート酸化膜３０１、ゲート
電極３０２を形成する。ここで、（ｇ）に示すように例
えばボロンイオンなどのＰ型不純物イオン６０２及び例
えばリンイオンなどのＮ型不純物イオン６０３をイオン
注入し、９００℃から１２００℃程度の温度で数十から
数百分程度の拡散を施すことで、Ｐ型層（ｐ−ｂｏｄｙ
層）４０４及びＮ型層５０２を形成する。ここで、Ｎ型
層５０２は、埋め込み酸化膜に接触している部分の濃度
が３×１０１ ６／ｃｍ３以上１×１０２２／ｃｍ３以下
になるように、Ｎ型不純物イオンの注入ドーズ量及び拡
散温度、拡散時間を調整してある。ここで、（ｈ）に示
すように例えばボロンイオンなどのＰ型不純物イオンを
注入することで高濃度Ｐ型層４０１を、また、ヒ素イオ
ンなどをイオン注入することで高濃度Ｎ型層４０２、４
０３を形成し、Ｎ型チャネルＭＯＳ電界効果トランジス
タを得る。
【００２６】次に、図１５〜図１７を用いて本発明の適
用例を説明する。図１５は、本発明のＮ型チャネルＭＯ
Ｓ電界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果
トランジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮ
Ｐ型バイポーラトランジスタを実現する一例として、電
話等の有線回線の加入者から電話局への経路を示したブ
ロック図である。現在、電話はアナログ回線とＩＳＤＮ
回線であるデジタル回線の両方が混在しているが、ブロ
ック図中遠隔ターミナルと示された交換機ラインカード
でアナログ、デジタル回線から来た信号とも、デジタル
信号に変換され、光ファイバーを通して電話局内に設置
された交換機に送られる。ここで、交換機ラインカード
用のＩＣは、現在高耐圧部と低耐圧部の２チップ構成と
なっている。また、高耐圧部では耐圧が３００Ｖ以上の
ＭＯＳトランジスタやバイポーラトランジスタが必要と
なっている。ここに、本発明のＳＯＩ基板を用いたデバ
イスを適用することでＳＯＩ基板のＳｉ層の厚さが１．
５μｍ、埋め込み酸化膜厚が３μｍ程度でも耐圧３００
Ｖ以上のデバイスを作成することが可能となり、交換機
ラインカード用のＩＣの１チップ化が可能となる。ま
た、Ｓｉ層厚が１．５μｍ、埋め込み酸化膜厚が３μｍ
という仕様のウエハは、現在８インチでも供給可能なレ
ベルであり、チップの低コスト化も図れる。
用例を説明する。図１５は、本発明のＮ型チャネルＭＯ
Ｓ電界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果
トランジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮ
Ｐ型バイポーラトランジスタを実現する一例として、電
話等の有線回線の加入者から電話局への経路を示したブ
ロック図である。現在、電話はアナログ回線とＩＳＤＮ
回線であるデジタル回線の両方が混在しているが、ブロ
ック図中遠隔ターミナルと示された交換機ラインカード
でアナログ、デジタル回線から来た信号とも、デジタル
信号に変換され、光ファイバーを通して電話局内に設置
された交換機に送られる。ここで、交換機ラインカード
用のＩＣは、現在高耐圧部と低耐圧部の２チップ構成と
なっている。また、高耐圧部では耐圧が３００Ｖ以上の
ＭＯＳトランジスタやバイポーラトランジスタが必要と
なっている。ここに、本発明のＳＯＩ基板を用いたデバ
イスを適用することでＳＯＩ基板のＳｉ層の厚さが１．
５μｍ、埋め込み酸化膜厚が３μｍ程度でも耐圧３００
Ｖ以上のデバイスを作成することが可能となり、交換機
ラインカード用のＩＣの１チップ化が可能となる。ま
た、Ｓｉ層厚が１．５μｍ、埋め込み酸化膜厚が３μｍ
という仕様のウエハは、現在８インチでも供給可能なレ
ベルであり、チップの低コスト化も図れる。
【００２７】図１６は、本発明のＮ型チャネルＭＯＳ電
界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トラ
ンジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型
バイポーラトランジスタを実現する一例として、（ａ）
は自動車のエンジン制御システムのブロック図である。
各種のセンサー信号によりエンジンの状態を検知し、Ｅ
ＣＵ（Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ Ｕｎｉｔｓ）に
よって燃料噴射制御や点火時期制御、アイドル回転数制
御など複数の制御を集中的にコントロールし、エンジン
を最適な状態で運転させる。また、（ｂ）はＡＢＳ（Ａ
ｎｔｉ ｌｏｃｋ Ｂｒａｋｅ Ｓｙｓｔｅｍ）のブロ
ック図である。車輪速度センサーから車輪速度の信号を
受けてＥＣＵが車速や路面に応じた適切な制御信号をア
クチュエーターに送る。アクチュエーターはＥＣＵから
の制御信号により各ホイールシリンダのブレーキ油圧を
制御する。この中でＥＣＵは、通常高耐圧のＭＯＳトラ
ンジスタまたはバイポーラトランジスタと低耐圧のＭＯ
Ｓトランジスタ等により構成されるパワーＩＣである。
このパワーＩＣの耐圧は、現在の１４Ｖ電源システムで
は４０〜６０Ｖ、また、２００３年ごろから導入が予定
されている４２Ｖ電源システムでは８０Ｖ〜１００Ｖ程
度となる。この高耐圧デバイス部分に本発明の構造を適
用することにより、ＳＯＩ基板のＳｉ層の薄層化、埋め
込み酸化膜の薄層化が達成でき、スループットが向上
し、コスト低下につながる。
界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トラ
ンジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型
バイポーラトランジスタを実現する一例として、（ａ）
は自動車のエンジン制御システムのブロック図である。
各種のセンサー信号によりエンジンの状態を検知し、Ｅ
ＣＵ（Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ Ｕｎｉｔｓ）に
よって燃料噴射制御や点火時期制御、アイドル回転数制
御など複数の制御を集中的にコントロールし、エンジン
を最適な状態で運転させる。また、（ｂ）はＡＢＳ（Ａ
ｎｔｉ ｌｏｃｋ Ｂｒａｋｅ Ｓｙｓｔｅｍ）のブロ
ック図である。車輪速度センサーから車輪速度の信号を
受けてＥＣＵが車速や路面に応じた適切な制御信号をア
クチュエーターに送る。アクチュエーターはＥＣＵから
の制御信号により各ホイールシリンダのブレーキ油圧を
制御する。この中でＥＣＵは、通常高耐圧のＭＯＳトラ
ンジスタまたはバイポーラトランジスタと低耐圧のＭＯ
Ｓトランジスタ等により構成されるパワーＩＣである。
このパワーＩＣの耐圧は、現在の１４Ｖ電源システムで
は４０〜６０Ｖ、また、２００３年ごろから導入が予定
されている４２Ｖ電源システムでは８０Ｖ〜１００Ｖ程
度となる。この高耐圧デバイス部分に本発明の構造を適
用することにより、ＳＯＩ基板のＳｉ層の薄層化、埋め
込み酸化膜の薄層化が達成でき、スループットが向上
し、コスト低下につながる。
【００２８】図１７は、本発明のＮ型チャネルＭＯＳ電
界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トラ
ンジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型
バイポーラトランジスタを実現する一例として、ＰＤＰ
（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）のブロ
ック図である。パネル部を囲むようにパネルを点灯する
ためのドライバＩＣが配置される。このドライバＩＣ
は、通常アドレス用ドライバＩＣとデータ用ドライバＩ
Ｃの２種類に分けられる。また、その耐圧もアドレス用
ドライバＩＣが２００Ｖ程度以上、データ用ドライバＩ
Ｃが１００Ｖ程度以上の耐圧を必要とする。このドライ
バＩＣの高耐圧デバイス部分に本発明構造のデバイスを
適用することにより、例えばアドレス用ドライバＩＣで
はＳｉ層厚が１．５μｍ、埋め込み酸化膜厚が２．０μ
ｍで２００Ｖ以上のデバイスを作ることができ、ウエハ
の大口径化が容易になり、コストを安くすることができ
る。また、データ用ドライバＩＣにおいても、Ｓｉ層厚
が１．５μｍ、埋め込み酸化膜厚０．５μｍで１００Ｖ
以上のデバイスを作ることができ、ウエハの大口径化を
容易にし、コストを安くすることができる。
界効果トランジスタ、Ｐ型チャネルＭＯＳ電界効果トラ
ンジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型
バイポーラトランジスタを実現する一例として、ＰＤＰ
（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）のブロ
ック図である。パネル部を囲むようにパネルを点灯する
ためのドライバＩＣが配置される。このドライバＩＣ
は、通常アドレス用ドライバＩＣとデータ用ドライバＩ
Ｃの２種類に分けられる。また、その耐圧もアドレス用
ドライバＩＣが２００Ｖ程度以上、データ用ドライバＩ
Ｃが１００Ｖ程度以上の耐圧を必要とする。このドライ
バＩＣの高耐圧デバイス部分に本発明構造のデバイスを
適用することにより、例えばアドレス用ドライバＩＣで
はＳｉ層厚が１．５μｍ、埋め込み酸化膜厚が２．０μ
ｍで２００Ｖ以上のデバイスを作ることができ、ウエハ
の大口径化が容易になり、コストを安くすることができ
る。また、データ用ドライバＩＣにおいても、Ｓｉ層厚
が１．５μｍ、埋め込み酸化膜厚０．５μｍで１００Ｖ
以上のデバイスを作ることができ、ウエハの大口径化を
容易にし、コストを安くすることができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
Ｓｉ層の厚さ、埋め込み酸化膜層の厚さを厚くすること
なく、耐圧クラスを上げるＮ型チャネルＭＯＳ電界効果
トランジスタ、Ｐ型チャネルＭＯＳ電界効果トランジス
タ、ＮＰＮ型トランジスタ、ＰＮＰ型トランジスタを得
ることができる。
Ｓｉ層の厚さ、埋め込み酸化膜層の厚さを厚くすること
なく、耐圧クラスを上げるＮ型チャネルＭＯＳ電界効果
トランジスタ、Ｐ型チャネルＭＯＳ電界効果トランジス
タ、ＮＰＮ型トランジスタ、ＰＮＰ型トランジスタを得
ることができる。
【図１】本発明の第１の実施形態を示すＮ型チャネルＭ
ＯＳ電界効果トランジスタの断面構造図
ＯＳ電界効果トランジスタの断面構造図
【図２】（ａ）従来構造のＮ型チャネルＭＯＳ電界効果
トランジスタの断面構造図、（ｂ）従来構造のＮＰＮ型
バイポーラトランジスタの断面構造図
トランジスタの断面構造図、（ｂ）従来構造のＮＰＮ型
バイポーラトランジスタの断面構造図
【図３】本発明の効果を示すＳｉ層厚＝１．５μｍ、埋
め込み酸化膜厚＝０．５μｍのＳＯＩ基板上に形成され
たＮＰＮ型バイポーラトランジスタの耐圧シミュレーシ
ョン結果を示す図
め込み酸化膜厚＝０．５μｍのＳＯＩ基板上に形成され
たＮＰＮ型バイポーラトランジスタの耐圧シミュレーシ
ョン結果を示す図
【図４】本発明の第２の実施形態を示すＮＰＮ型バイポ
ーラトランジスタの断面構造図
ーラトランジスタの断面構造図
【図５】本発明の第３の実施形態を示すＮ型チャネルＭ
ＯＳ電界効果トランジスタの断面構造図
ＯＳ電界効果トランジスタの断面構造図
【図６】本発明の第４の実施形態を示すＮＰＮ型バイポ
ーラトランジスタの断面構造図
ーラトランジスタの断面構造図
【図７】本発明の第５の実施形態を示す（ａ）Ｎ型チャ
ネルＭＯＳ電界効果トランジスタの断面構造図と（ｂ）
ＮＰＮ型バイポーラトランジスタの断面構造図
ネルＭＯＳ電界効果トランジスタの断面構造図と（ｂ）
ＮＰＮ型バイポーラトランジスタの断面構造図
【図８】本発明の第６の実施形態を示すＰ型チャネルＭ
ＯＳ電界効果トランジスタの断面構造図
ＯＳ電界効果トランジスタの断面構造図
【図９】本発明の第７の実施形態を示すＰＮＰ型バイポ
ーラトランジスタの断面構造図
ーラトランジスタの断面構造図
【図１０】本発明の第８の実施形態を示すＮ型チャネル
ＭＯＳ電界効果トランジスタとＰ型チャネルＭＯＳ電界
効果トランジスタを混載させた場合の断面構造図
ＭＯＳ電界効果トランジスタとＰ型チャネルＭＯＳ電界
効果トランジスタを混載させた場合の断面構造図
【図１１】本発明の第１の実施形態であるＮ型チャネル
ＭＯＳ電界効果トランジスタの製造方法を製造工程順に
示した断面構造図
ＭＯＳ電界効果トランジスタの製造方法を製造工程順に
示した断面構造図
【図１２】本発明の第２の実施形態であるＮＰＮ型バイ
ポーラトランジスタの製造方法を製造工程順に示した断
面構造図
ポーラトランジスタの製造方法を製造工程順に示した断
面構造図
【図１３】本発明の第６の実施形態であるＰ型チャネル
ＭＯＳ電界効果トランジスタの製造方法を製造工程順に
示した断面構造図
ＭＯＳ電界効果トランジスタの製造方法を製造工程順に
示した断面構造図
【図１４】本発明の第５の実施形態であるＮ型チャネル
ＭＯＳ電界効果トランジスタの製造方法を製造工程順に
示した断面構造図
ＭＯＳ電界効果トランジスタの製造方法を製造工程順に
示した断面構造図
【図１５】本発明の適用例を示す電話等の有線回線の加
入者から電話局への経路を示したブロック図
入者から電話局への経路を示したブロック図
【図１６】本発明の適用例を示す（ａ）自動車のエンジ
ン制御システムのブロック図、（ｂ）自動車のＡＢＳ
（Ａｎｔｉ ｌｏｃｋ Ｂｒａｋｅ Ｓｙｓｔｅｍ）の
ブロック図
ン制御システムのブロック図、（ｂ）自動車のＡＢＳ
（Ａｎｔｉ ｌｏｃｋ Ｂｒａｋｅ Ｓｙｓｔｅｍ）の
ブロック図
【図１７】本発明の適用例を示すＰＤＰ（Ｐｌａｓｍａ
Ｄｉｓｐｌａｙ Ｐａｎｅｌ）のブロック図
Ｄｉｓｐｌａｙ Ｐａｎｅｌ）のブロック図
１０１…デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、１０２…絶縁
膜で充填されたトレンチ溝、１０３…埋め込み酸化膜、
２０１…ＭＯＳトランジスタのドレイン電極、２０２…
ＭＯＳトランジスタのソース電極、２０３…層間絶縁
膜、２０４…フィールド酸化膜、２０５…バイポーラト
ランジスタのコレクタ電極、２０６…バイポーラトラン
ジスタのベース電極、２０７…バイポーラトランジスタ
のエミッタ電極、３０１…ＭＯＳトランジスタのゲート
絶縁膜、３０２…ＭＯＳトランジスタのゲート電極、４
０１…高濃度Ｐ型層、４０２、４０３…高濃度Ｎ型層、
４０４…Ｐ型層（ｐ−ｂｏｄｙ層）、４０６…高濃度Ｎ
型層、４０７…高濃度Ｐ型層、４０８…高濃度Ｐ型層、
４０９…Ｎ型層（ｎ−ｂｏｄｙ層）、４１０…Ｐ型層、
４１１…高濃度Ｎ型層、４１２…高濃度Ｐ型層、４１３
…高濃度Ｎ型層、５０１…基板濃度よりも高いＮ型層、
５０２…埋め込み酸化膜に接触する部分が８×１０１６
／ｃｍ３以上であるＮ型層、５１０…ソース−ドレイン
間距離、５１１…コレクタ−ベース間距離、６０１…Ｎ
型不純物イオン、６０２…Ｐ型不純物イオン、６０３…
Ｎ型不純物イオン、６０４…Ｐ型不純物イオン、７０１
…ホトレジスト
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、１０２…絶縁
膜で充填されたトレンチ溝、１０３…埋め込み酸化膜、
２０１…ＭＯＳトランジスタのドレイン電極、２０２…
ＭＯＳトランジスタのソース電極、２０３…層間絶縁
膜、２０４…フィールド酸化膜、２０５…バイポーラト
ランジスタのコレクタ電極、２０６…バイポーラトラン
ジスタのベース電極、２０７…バイポーラトランジスタ
のエミッタ電極、３０１…ＭＯＳトランジスタのゲート
絶縁膜、３０２…ＭＯＳトランジスタのゲート電極、４
０１…高濃度Ｐ型層、４０２、４０３…高濃度Ｎ型層、
４０４…Ｐ型層（ｐ−ｂｏｄｙ層）、４０６…高濃度Ｎ
型層、４０７…高濃度Ｐ型層、４０８…高濃度Ｐ型層、
４０９…Ｎ型層（ｎ−ｂｏｄｙ層）、４１０…Ｐ型層、
４１１…高濃度Ｎ型層、４１２…高濃度Ｐ型層、４１３
…高濃度Ｎ型層、５０１…基板濃度よりも高いＮ型層、
５０２…埋め込み酸化膜に接触する部分が８×１０１６
／ｃｍ３以上であるＮ型層、５１０…ソース−ドレイン
間距離、５１１…コレクタ−ベース間距離、６０１…Ｎ
型不純物イオン、６０２…Ｐ型不純物イオン、６０３…
Ｎ型不純物イオン、６０４…Ｐ型不純物イオン、７０１
…ホトレジスト
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/06 ３２１Ｅ
27/08 ３３１ 29/72 Ｚ
29/73
Ｆターム(参考） 5F003 AP06 AZ03 BA91 BA96 BC01
BC02 BG03 BJ15 BP21 BP24
5F048 AA05 AA10 AC03 AC05 AC06
BA16 BB01 BB05 BC03 BC05
BC07 BC11 BD04 BD09 BE01
BG05 CA03 CA04
5F082 AA02 BA06 BA22 BA47 BC01
BC09 EA09 EA10
5F110 AA13 BB04 BB12 CC02 DD05
DD13 FF12 GG02 GG32 GG34
GG37 GG52 HJ01 HJ04 HJ07
HJ13 HL03 HL04 HM02 HM12
NN02 NN23 NN35 NN65
Claims (20)
- 【請求項１】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、ソー
ス電極に接触する高濃度のＮ型層及びＰ型層と、前記高
濃度のＮ型層に接触するゲート絶縁膜／ゲート電極と、
前記ゲート電極に接触するフィールド酸化膜を介して横
方向に配置されたドレイン電極に接する高濃度のＮ型層
と、前記ソース電極に接触する高濃度のＮ型層とＰ型層
及び前記ゲート酸化膜に接触するＰ型の半導体層（ｐ−
ｂｏｄｙ層）を持つＮ型チャネル絶縁ゲート型電界効果
トランジスタにおいて、 前記ドレイン電極に接触する高濃度Ｎ型層に接触するフ
ィールド酸化膜端と、前記ソース電極に接触する高濃度
Ｎ型層に接触する前記ゲート電極とゲート酸化膜端間の
距離をソース−ドレイン間距離と定義したとき、前記ド
レイン電極に接触する高濃度Ｎ型層に接触し、前記フィ
ールド酸化膜に接触するＳｉ基板中より埋め込み酸化膜
界面に渡ってｐ−ｂｏｄｙ層と前記ドレイン電極との間
において前記ｐ−ｂｏｄｙ層に接触するＮ型層よりも濃
度の高いＮ型層を前記ソース−ドレイン間距離の９５％
以内の領域に渡って有するＮ型チャネル絶縁ゲート型電
界効果トランジスタからなることを特徴とする半導体装
置。 - 【請求項２】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、コレ
クタ電極と、フィールド酸化膜を介して設置されたエミ
ッタ電極及びベース電極を有し、前記コレクタ電極に接
触する高濃度Ｎ型層及び前記エミッタ電極に接触する高
濃度Ｎ型層、前記ベース電極に接触する高濃度Ｐ型層を
有し、前記エミッタ電極に接触する高濃度Ｎ型層と前記
ベース電極に接触する高濃度Ｐ型層に接触するＰ型のベ
ース領域を有するＮＰＮ型のバイポーラトランジスタに
おいて、 前記コレクタ電極に接触する高濃度Ｎ型層に接触するフ
ィールド酸化膜端と前記Ｐ型のベース領域に接触するフ
ィールド酸化膜端との距離をコレクタ−ベース間距離と
定義したとき、前記コレクタ電極に接触する高濃度Ｎ型
層に接触し、前記フィールド酸化膜に接触するＳｉ基板
中より埋め込み酸化膜界面に渡って前記Ｐ型のベース領
域と前記コレクタ電極との間において前記Ｐ型のベース
領域に接触するＮ型層よりも濃度の高いＮ型層を前記コ
レクタ−ベース間距離の９５％以内の領域に渡って有す
るＮＰＮ型のバイポーラトランジスタからなることを特
徴とする半導体装置。 - 【請求項３】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、ソー
ス電極に接触する高濃度のＮ型層及びＰ型層と、前記高
濃度のＮ型層に接触するゲート絶縁膜／ゲート電極と、
前記ゲート電極に接触するフィールド酸化膜を介して横
方向に配置されたドレイン電極に接する高濃度のＮ型層
と、前記ソース電極に接触する高濃度のＮ型層とＰ型層
及び前記ゲート酸化膜に接触するＰ型の半導体層（ｐ−
ｂｏｄｙ層）を持つＮ型チャネル絶縁ゲート型電界効果
トランジスタにおいて、 前記ドレイン電極に接触する高濃度Ｎ型層に接触するフ
ィールド酸化膜端と、前記ソース電極に接触する高濃度
Ｎ型層に接触するゲート電極とゲート酸化膜端間の距離
をソース−ドレイン間距離と定義したとき、前記ドレイ
ン電極に接触する高濃度Ｎ型層に接触し、前記フィール
ド酸化膜に接触するＳｉ基板中より埋め込み酸化膜界面
に渡ってｐ−ｂｏｄｙ層とドレイン電極との間において
ｐ−ｂｏｄｙ層に接触するＮ型層の濃度を１×１０１６
／ｃｍ３以下の低濃度領域とし、前記ソース−ドレイン
間距離の９５％以内の領域に渡って前記ｐ−ｂｏｄｙ層
に接触するＮ型層より高い濃度のＮ型層を有するＮ型チ
ャネル絶縁ゲート型電界効果トランジスタからなること
を特徴とする半導体装置。 - 【請求項４】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、コレ
クタ電極と、フィールド酸化膜を介して設置されたエミ
ッタ電極及びベース電極を有し、前記コレクタ電極に接
触する高濃度Ｎ型層及び前記エミッタ電極に接触する高
濃度Ｎ型層、前記ベース電極に接触する高濃度Ｐ型層を
有し、前記エミッタ電極に接触する高濃度Ｎ型層と前記
ベース電極に接触する高濃度Ｐ型層に接触するＰ型のベ
ース領域（ｐ−ｂａｓｅ層）を有するＮＰＮ型のバイポ
ーラトランジスタにおいて、 前記コレクタ電極に接触する高濃度Ｎ型層に接触するフ
ィールド酸化膜端と、前記Ｐ型のベース領域に接触する
フィールド酸化膜端との距離をコレクタ−ベース間距離
と定義したとき、前記コレクタ電極に接触する高濃度Ｎ
型層に接触し、前記ｐ−ｂａｓｅ層と前記コレクタ電極
との間において前記ｐ−ｂａｓｅ層に接触するＮ型層の
濃度を１×１０１６／ｃｍ３以下の低濃度領域とし、前
記コレクタ−ベース間距離の９５％以内の領域に渡って
前記Ｐ型ベース領域に接触するＮ型層より高い濃度のＮ
型層を有するＮＰＮ型バイポーラトランジスタからなる
ことを特徴とする半導体装置。 - 【請求項５】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、ソー
ス電極に接触する高濃度のＮ型層及びＰ型層と、前記高
濃度のＮ型層に接触するゲート絶縁膜／ゲート電極と、
前記ゲート電極に接触するフィールド酸化膜を介して横
方向に配置されたドレイン電極に接する高濃度のＮ型層
と、前記ソース電極に接触する高濃度のＮ型層とＰ型層
及び前記ゲート酸化膜に接触するＰ型の半導体層（ｐ−
ｂｏｄｙ層）を持つＮ型チャネル絶縁ゲート型電界効果
トランジスタにおいて、 前記ドレイン電極に接触する高濃度Ｎ型層の直下の全て
の領域に渡って埋め込み酸化膜に接触するＮ型層の濃度
が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下
であるＮ型チャネル絶縁ゲート型電界効果トランジスタ
からなることを特徴とする半導体装置。 - 【請求項６】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、前記
コレクタ電極と、フィールド酸化膜を介して設置された
エミッタ電極及びベース電極を有し、前記コレクタ電極
に接触する高濃度Ｎ型層及び前記エミッタ電極に接触す
る高濃度Ｎ型層、前記ベース電極に接触する高濃度Ｐ型
層を有し、前記ベース電極に接触する高濃度Ｎ型層と前
記ベース電極に接触する高濃度Ｐ型層に接触するＰ型の
ベース領域を有するＮＰＮ型のバイポーラトランジスタ
において、 前記コレクタ電極に接触する高濃度Ｎ型層の直下の全て
の領域に渡って埋め込み酸化膜に接触するＮ型層の濃度
が３×１０１６／ｃｍ３以上１×１０２２／ｃｍ３以下
であるＮＰＮ型のバイポーラトランジスタからなること
を特徴とする半導体装置。 - 【請求項７】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、ソー
ス電極に接触する高濃度のＮ型層及びＰ型層と、前記高
濃度のＰ型層に接触するゲート絶縁膜／ゲート電極と、
前記ゲート電極に接触するフィールド酸化膜を介して横
方向に配置されたドレイン電極に接する高濃度のＰ型層
と、前記ソース電極に接触する高濃度のＮ型層とＰ型層
及び前記ゲート酸化膜に接触するＮ型の半導体層（ｎ−
ｂｏｄｙ層）を持ち、前記ゲート酸化膜に接触し、前記
ドレイン電極に接触するまでフィールド酸化膜下にＰ型
層を有するＰ型チャネル絶縁ゲート型電界効果トランジ
スタにおいて、 前記ｎ−ｂｏｄｙ層直下の全ての領域に渡って埋め込み
酸化膜に接触するＮ型層の濃度が３×１０１６／ｃｍ３
以上１×１０２２／ｃｍ３以下であるＰ型チャネル絶縁
ゲート型電界効果トランジスタからなることを特徴とす
る半導体装置。 - 【請求項８】デバイス形成領域がＮ型のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板中に、デバ
イス形成領域全てに渡って埋め込み酸化膜には接触しな
いＰ型層を有し、コレクタ電極と、フィールド酸化膜を
介して設置されたエミッタ電極及びベース電極を有し、
前記コレクタ電極に接触する高濃度Ｐ型層及び前記エミ
ッタ電極に接触する高濃度Ｐ型層、前記ベース電極に接
触する高濃度Ｎ型層を有し、前記ベース電極に接触する
高濃度Ｐ型層と前記ベース電極に接触する高濃度Ｎ型層
に接触するＮ型のベース領域を有するＰＮＰ型のバイポ
ーラトランジスタにおいて、 前記Ｎ型のベース領域直下の全ての領域に渡って埋め込
み酸化膜に接触するＮ型層の濃度が３×１０１６／ｃｍ
３以上１×１０２２／ｃｍ３以下であるＰＮＰ型のバイ
ポーラトランジスタからなることを特徴とする半導体装
置。 - 【請求項９】請求項１において、前記ドレイン電極に接
触する高濃度Ｎ型層の直下の全ての領域に渡って埋め込
み酸化膜に接触するＮ型層の濃度が３×１０１６／ｃｍ
３以上１×１０２２／ｃｍ３以下であるＮ型チャネル絶
縁ゲート型電界効果トランジスタからなることを特徴と
する半導体装置。 - 【請求項１０】請求項３において、前記ドレイン電極に
接触する高濃度Ｎ型層の直下の全ての領域に渡って埋め
込み酸化膜に接触するＮ型層の濃度が３×１０１６／ｃ
ｍ３以上１×１０２２／ｃｍ３以下であるＮ型チャネル
絶縁ゲート型電界効果トランジスタからなることを特徴
とする半導体装置。 - 【請求項１１】請求項２において、前記コレクタ電極に
接触する高濃度Ｎ型層の直下の全ての領域に渡って埋め
込み酸化膜に接触するＮ型層の濃度が３×１０１６／ｃ
ｍ３以上１×１０２２／ｃｍ３以下であるＮＰＮ型のバ
イポーラトランジスタからなることを特徴とする半導体
装置。 - 【請求項１２】請求項４において、前記コレクタ電極に
接触する高濃度Ｎ型層の直下の全ての領域に渡って埋め
込み酸化膜に接触するＮ型層の濃度が３×１０１６／ｃ
ｍ３以上１×１０２２／ｃｍ３以下であるＮＰＮ型バイ
ポーラトランジスタからなることを特徴とする半導体装
置。 - 【請求項１３】請求項１から請求項１２に記載の絶縁ゲ
ート型電界効果トランジスタ及びバイポーラトランジス
タのいずれか２つ以上有することを特徴とする半導体装
置。 - 【請求項１４】請求項１から請求項１３のいずれかの半
導体装置を単体または混合で有することを特徴とする交
換機用ラインカード用ＩＣ。 - 【請求項１５】請求項１から請求項１３のいずれかの半
導体装置を単体または混合で有することを特徴とする自
動車用パワーＩＣ。 - 【請求項１６】請求項１から請求項１３のいずれかの半
導体装置を単体または混合で有することを特徴とするＰ
ＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）用
ドライバＩＣ。 - 【請求項１７】バイス形成領域がＮ型であるＳＯＩ基板
にトレンチ溝を形成後、ホトマスクでイオン注入を施し
たくない領域をカバー後、Ｎ型不純物イオンをイオン注
入してＮ型層を形成し、次いで拡散を施すことによりＮ
型領域を形成し、この後フィールド酸化膜を形成し、続
いてゲート酸化膜、ゲート電極を加工後、Ｐ型不純物を
イオン注入し、拡散を施すことによりＰ型領域（ｐ−ｂ
ｏｄｙ層）を形成し、この後Ｐ型不純物イオンをイオン
注入して高濃度Ｐ型層及びＮ型不純物イオンをイオン注
入して高濃度Ｎ型層を形成し、層間絶縁膜を形成後、ソ
ース電極、ドレイン電極を形成することを特徴とするＮ
型チャネルＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１８】デバイスの形成領域がＮ型であるＳＯＩ
基板にトレンチ溝を形成後、ホトマスクでイオン注入を
施したくない領域をカバー後、Ｎ型不純物イオンをイオ
ン注入し、Ｎ型層を形成し、次いで拡散を施すことによ
りＮ型領域を形成し、この後フィールド酸化膜を形成
し、Ｐ型不純物イオンをイオン注入後、拡散を施すこと
によりＰ型ベース層を形成し、この後高濃度Ｎ型層と及
び高濃度Ｐ型層を形成し、層間絶縁膜、コンタクト穴、
メタル配線の形成後、コレクタ電極、ベース電極、エミ
ッタ電極を形成することを特徴とするＮＰＮ型バイポー
ラトランジスタの製造方法。 - 【請求項１９】デバイス形成領域がＮ型であるＳＯＩ基
板にトレンチ溝を形成し、次にシリコン酸化膜及びシリ
コン窒化膜をデバイスのアクティブ領域を定めるように
加工し、Ｐ型不純物イオンをイオン注入し、フィールド
酸化工程前に拡散を施して先に注入したＰ型不純物を拡
散させ、この後フィールド酸化膜を形成し、フィールド
酸化膜とともにＰ型不純物層を形成し、ゲート酸化膜、
ゲート電極の形成後、Ｎ型不純物イオンをイオン注入
し、次いで拡散を施すことによりＮ型層（ｎ−ｂｏｄｙ
層）を形成し、Ｎ型不純物イオンの高エネルギーイオン
注入し、埋め込み酸化膜近傍の濃度が３×１０１６／ｃ
ｍ３以上１×１０２２／ｃｍ３以下となるようにＮ型層
を形成し、Ｎ型不純物イオンを注入することにより高濃
度Ｎ型層、また、Ｐ型不純物イオンをイオン注入するこ
とにより高濃度Ｐ型層を形成し、層間絶縁膜を形成後、
コンタクト穴、メタル配線加工を行い、ソース電極及び
ドレイン電極を形成することを特徴とするＰ型チャネル
ＭＯＳ電界効果トランジスタの製造方法。 - 【請求項２０】デバイス形成領域がＮ型であるＳＯＩ基
板にトレンチ溝を形成した後、ホトマスクでイオン注入
を施したくない領域をカバーし、Ｎ型不純物イオンをイ
オン注入してＮ型層を形成し、次いで拡散を施すことに
よりＮ型領域を形成し、この後フィールド酸化膜を形成
し、ゲート酸化膜、ゲート電極を形成し、Ｎ型不純物イ
オンをイオン注入して拡散を施すことによりＰ型層（ｐ
−ｂｏｄｙ層）及びＮ型層を形成し、ここで、Ｎ型層は
埋め込み酸化膜に接触している部分の濃度が３×１０
１６／ｃｍ３以上１×１０２２／ｃｍ３以下になるよう
にＮ型不純物イオンの注入ドーズ量及び拡散温度、拡散
時間を調整し、次に、Ｐ型不純物イオンを注入すること
により高濃度Ｐ型層、また、Ｎ型不純物イオンを注入す
ることにより高濃度Ｎ型層を形成することを特徴とする
Ｎ型チャネルＭＯＳ電界効果トランジスタの製造方法。
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