KR101078757B1 - 고전압 접합 커패시터 및 고전압 수평형 디모스트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로 - Google Patents

고전압 접합 커패시터 및 고전압 수평형 디모스트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로 Download PDF

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Abstract

본 발명의 고전압 게이트 드라이버 집적회로는, 고전압 영역과, 고전압 영역을 둘러싸는 접합 터미네이션과, 접합 터미네이션을 둘러싸는 저전압 영역과, 그리고 적어도 일부가 접합 터미네이션과 중첩되도록 고전압 영역 및/또는 저전압 영역 사이에 배치되는 레벨변동 트랜지스터 및 고전압 접합 커패시터를 포함한다.

Description

고전압 접합 커패시터 및 고전압 수평형 디모스 트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로{High voltage gate driver integrated circuit including high voltage junction capacitor and high voltage LDMOS transistor}
도 1은 종래의 고전압 게이트 드라이버 집적회로를 개략적으로 나타내 보인 레이아웃도이다.
도 2는 본 발명에 따른 고전압 게이트 드라이버 집적회로를 나타내 보인 레이아웃도이다.
도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 2의 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 본 발명에 따른 고전압 게이트 드라이버 집적회로를 이용하여 구성한 레벨변동회로를 나타내 보인 회로도이다.
본 발명은 고전압 게이트 드라이버 집적회로에 관한 것으로서, 보다 상세하게는 고전압 접합 커패시터 및 고전압 수평형 디모스 트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로에 관한 것이다.
도 1은 종래의 고전압 게이트 드라이버 집적회로를 개략적으로 나타내 보인 레이아웃도이다.
도 1을 참조하면, 종래의 고전압 게이트 드라이버 집적회로(100)는, 저전압 영역(110)과 이 저전압 영역(110)에 의해 둘러싸인 고전압 영역(120)을 포함한다. 두 영역 사이에는 접합 터미네이션(junction termination)(131)이 배치된다. 저전압 영역(110) 내에는 n형의 수평형 디모스(이하 LDMOS; Lateral Double-diffused MOS) 트랜지스터(132)가 배치된다. 고전압 영역(120) 내에는 p형의 고전압 모스(MOS) 트랜지스터(133)가 배치된다. 저전압 영역(110)으로부터 고전압 영역(120)으로의 신호전송은 접 합터미네이션(131)과 n형의 LDMOS 트랜지스터(132)을 통해 이루어진다. 반대로 고전압 영역(120)으로부터 저전압 영역(110)으로의 신호전송은 접합 터미네이션(131)과 p형의 MOS 트랜지스터(133)를 통해 이루어진다. 여기서 상기 n형의 LDMOS 트랜지스터(132) 및 p형의 MOS 트랜지스터(133)은 각각 저전압에서 고전압으로 또는 고전압에서 저전압으로의 레벨 변동(level-shifting)을 위한 소자들이다.
상기 접합 터미네이션(131)은 저전압 영역(110)과 고전압 영역(120) 사이의 전기적인 절연(isolation)을 위한 것으로서, 고전압 게이트 드라이버 집적회로(100)의 높은 신뢰성을 위해서는 충분한 폭으로 형성되어야 한다. 특히 대략 600V 이상의 브레이크다운 전압을 확보하고, 디플리션 영역 형성으로 인한 펀치-스루에 의한 오동작을 방지하기 위해서는, 접합 터미네이션(131)의 폭이 상당히 커야 한다. 그러나 이와 같은 종래의 고전압 게이트 드라이버 집적회로(100)는, 저전압 영역(110) 및 고전 압영역(120)에 각각 n채널 LDMOS 트랜지스터(132) 및 p채널 MOS 트랜지스터(133)가 포함되고, 그 사이에는 비교적 넓은 폭의 접합 터미네이션(131)이 배치되므로 소자의 크기가 커진다는 단점을 갖는다. 더욱이 필요에 따라서는 고전압 접합 커패시터가 필요한 경우도 있는데, 이 경우에는 소자 외부에 별도의 소자로서 고전압 접합 커패시터를 배치하고 배선 등의 수단을 이용하여 전기적으로 연결하여 사용하여야 한다.
본 발명이 이루고자 하는 기술적 과제는, 적어도 접합 터미네이션의 일부에 고전압 접합 커패시터 및 고전압 수평형 디모스 트랜지스터를 형성시킴으로써 소자의 집적도를 향상시킨 고전압 게이트 드라이버 집적회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 따른 고전압 게이트 드라이버 집적회로는, 고전압 영역; 상기 고전압 영역을 둘러싸는 접합 터미네이션; 상기 접합 터미네이션을 둘러싸는 저전압 영역; 및 적어도 일부가 상기 접합 터미네이션과 중첩되도록 상기 고전압 영역 및 저전압 영역 사이에 배치되는 레벨변동 트랜지스터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 따른 고전압 게이트 드라이버 집적회로는, 고전압 영역; 상기 고전압 영역을 둘러싸는 접합 터미네이션; 상기 접합 터미네이션을 둘러싸는 저전압 영역; 및 적어도 일부가 상기 접합 터미네이션과 중첩되도록 상기 고전압 영역 및 저전압 영역 사이에 배치되는 고전압 접합 커패시터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제3 실시예에 따른 고전압 게이트 드라이버 집적회로는, 고전압 영역; 상기 고전압 영역을 둘러싸는 접합 터미네이션; 상기 접합 터미네이션을 둘러싸는 저전압 영역; 및 적어도 일부가 상기 접합 터미네이션과 중첩되도록 상기 고전압 영역 및 저전압 영역 사이에 배치되는 레벨변동 트랜지스터 및 고전압 접합 커패시터를 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예 또는 제3 실시예에 있어서, 상기 레벨변동 트랜지스터는 수평형 디모스 트랜지스터인 것이 바람직하다.
이 경우 상기 수평형 디모스 트랜지스터는, 제1 도전형의 기판 위에 형성된 제2 도전형의 에피택셜층; 상기 에피택셜층의 상부에 형성된 제1 도전형의 웰 영역; 상기 웰 영역 상부에 형성된 제2 도전형의 고농도 소스 영역; 상기 에피택셜층의 상부에서 상기 웰 영역과 수평방향으로 일정 간격 이격되도록 형성된 제2 도전형의 고농도 드레인 영역; 상기 웰 영역 상부의 채널형성 영역 위에서 게이트 절연막을 개재하여 형성되는 게이트 전극; 상기 고농도 소스 영역과 전기적으로 연결되는 소스 전극; 및 상기 고농도 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 것이 바람직하다.
이 경우 상기 접합 터미네이션은, 상기 고전압 영역과 일정 간격 이격되면서 상기 고전압 영역을 둘러싸는 제1 영역; 및 상기 제1 영역과 상기 고전압 영역 사이의 제2 영역을 포함하는 것이 바람직하다.
상기 제1 영역은, 상기 웰 영역의 하부에 접촉하여 수직방향으로 상기 기판 까지 연장되어 상기 수평형 디모스 트랜지스터와 상기 저전압 영역을 전기적으로 분리시키는 절연영역을 포함하는 것이 바람직하다.
상기 웰 영역의 상부에서 상기 소스 전극과 컨택되도록 형성되는 제1 도전형의 고농도 컨택 영역을 더 포함할 수 있다.
본 발명의 제2 실시예 또는 제3 실시예에 있어서, 상기 고전압 접합 커패시터는, 상기 에피택셜층의 상부에 형성된 제1 도전형의 웰 영역; 상기 웰 영역 상부에 형성된 제1 도전형의 고농도 컨택 영역; 상기 에피택셜층의 상부에서 상기 웰 영역과 수평방향으로 일정 간격 이격되도록 형성된 제2 도전형의 고농도 드레인 영역; 상기 웰 영역 상부의 채널형성 영역 위에서 게이트 절연막을 개재하여 형성되는 게이트 전극; 상기 고농도 컨택 영역과 전기적으로 연결되되 상기 게이트 전극과 전기적으로 단락되도록 형성되는 소스 전극; 및 상기 고농도 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 것이 바람직하다.
이 경우 상기 접합 터미네이션은, 상기 고전압 영역과 일정 간격 이격되면서 상기 고전압 영역을 둘러싸는 제1 영역; 및 상기 제1 영역과 상기 고전압 영역 사이의 제2 영역을 포함하는 것이 바람직하다.
상기 제1 영역은, 상기 웰 영역의 하부에 접촉하여 수직방향으로 상기 기판까지 연장되어 상기 수평형 디모스 트랜지스터와 상기 저전압 영역을 전기적으로 분리시키는 절연영역을 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 고전압 게이트 드라이버 집적회로를 나타내 보인 레이아웃도이다. 그리고 도 3 및 도 4는 각각 도 2의 선 Ⅲ-Ⅲ'와 도 2의 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도들이다. 도 2 내지 도 4에서 동일한 참조부호는 동일한 요소를 나타낸다.
먼저 도 2를 참조하면, 본 발명의 실시예에 따른 고전압 게이트 드라이버 집적회로(200)는, 저전압 영역(210), 접합 터미네이션(250) 및 고전압 영역(230)을 포함한다. 저전압 영역(210)은 고전압 영역(230)을 둘러싼다. 접합 터미네이션(250)은 저전압 영역(210)과 고전압 영역(230) 사이에 배치된다. 고전압 영역(230)은 섬(island) 형태로 배치된다. 접합 터미네이션(250)의 일부영역에는 고전압 LDMOS 트랜지스터(240)와 고전압 접합 커패시터(260)가 배치된다. 즉 고전압 LDMOS 트랜지스터(240)의 일부는 접합 터미네이션(250)과 중첩되며 나머지는 접합 터미네이션(250)에 의해 둘러싸인다. 고전압 접합 커패시터(260)도 또한 일부는 접합 터미네이션(250)과 중첩되며 나머지는 접합 터미네이션(250)에 의해 둘러싸인다. 고전압 LDMOS 트랜지스터(240)와 고전압 접합 커패시터(260)는 동일한 단면 구조를 가지며, 단지 전기적인 배선에서만 차이가 나는데, 자세한 것은 후술하기로 한다.
다음에 도 3을 참조하면, 상기 고전압 LDMOS 트랜지스터(240)는, p-형 반도 체 기판(201), n형 에피택셜층(202), p형 제1 확산 영역(203, 204), p형 제2 확산 영역(241), p+형 확산 영역(242), n+형 소스/드레인 영역(243), n+형 매몰층(205), p형 탑(top)영역(244), 게이트 절연막(245), 게이트 전극(246), 소스 전극(247) 및 드레인 전극(248)을 포함하여 구성된다. 여기서, p형 제1 확산 영역(203, 204)은 절연영역(220)으로서, 상호 수직하게 인접하여 배치되는 p형 매몰층(203) 및 p형 불순물 영역(204)을 포함한다. 이 절연영역(220)은 접합 터미네이션(250) 내에 배치되며, 동시에 접합 터미네이션(250) 외, 즉 고전압영역(230)과 LDMOS 트랜지스터(240) 사이에도 배치된다. 상기 p형 제2 확산 영역(203, 204)에 의하여, 저전압 영역(210)의 n형 드리프트층(202), 즉 좌측의 n형 드리프트층(202)과 고전압 LDMOS 트랜지스터(240)의 n형 드리프트층(202), 즉 우측의 n형 드리프트층(202)이 전기적으로 격리된다. 이 외에도 접합 터미네이션(250)은, 절연영역(220)과 고전압영역(230) 사이의 영역(도면에서 d3를 길이로 나타낸 영역)을 포함한다.
구체적으로, n형 에피택셜층(202)은 p-형 반도체 기판(201) 위에 형성되며, 그 사이에는 p형 매몰층(203)과 n+형 매몰층(205)이 상호 이격되도록 배치된다. p형 불순물 영역(204) 위에는 p형 제2 확산 영역(241)이 형성된다. 이 p형 제2 확산 영역(241)은 그 상부 일부에 채널이 형성되는 웰 영역으로 사용된다. p형 제2 확산 영역(241)의 표면부분에는 n+형 소스 영역(243)과 p+형 확산 영역(242)이 형성된다. 한편 n+형 매몰층(205) 위의 n형 드리프트층(202) 표면 부분에는 n+형 드레인 영역(243)이 n+형 매몰층(205)과 일정 간격 이격되도록 형성된다. 소스 전극(247)은 p+형 확산 영역(242) 및 n+형 소스 영역(243)과 전기적으로 컨택되도록 형성된다. 드레인 전극(248)은 n+형 드레인 영역(243)과 전기적으로 컨택되도록 형성된다. 게이트 전극(246)은 p형 제2 확산 영역(241)의 채널영역 위에 게이트 절연막(245)을 개재하여 형성된다. 각 전극들(246, 247, 248)은 절연막(206)에 의해 절연된다.
한편 고전압 영역(230)은 p-형 반도체기판(201)과 n형 드리프트층(202) 사이에 배치되는 n+형 매몰층(207)을 포함한다. 고전압 영역(230)의 상부 일정 영역에는 불순물영역(243)이 배치되며, 이 불순물영역(243)은 금속전극에 컨택되는데, 이 금속전극은 LDMOS 트랜지스터(240)의 드레인전극(248)에 직접 연결된다.
한편 접합 터미네이션(250) 외의 p형 매몰층(203)과 n+ 매몰층(205 또는 207) 사이의 간격(d1 또는 d2)은 접합 터미네이션(250) 내의 p형 매몰층(203)과 n+ 매몰층(205) 사이의 간격(d3)의 1/2 이하가 되도록 한다.
다음에 도 4를 참조하면, 상기 고전압 접합 커패시터(260)는, 저전압 영역(210)과 접합 터미네이션(250) 사이에 배치되며, 일부는 저전압 영역(210)에 인접하는 접합 터미네이션(250)과 중첩된다. 이와 같은 고전압 접합 커패시터(260)는, p-형 반도체기판(201), n형 에피택셜층(202), p형 제1 확산 영역(203, 204), p 형 제2 확산 영역(261), p+형 확산 영역(262), n+형 드레인 영역(263), n+ 형 매몰층(205), p형 탑 영역(264), 게이트 절연막(265), 게이트 전극(266), 소스 전극(267) 및 드레인 전극(268)을 포함하여 구성된다. 여기서, p형 제1 확산 영역(203, 204)은 절연영역(220)으로서, 상호 수직하게 인접하여 배치되는 p형 매몰층(203) 및 p형 불순물 영역(204)을 포함한다. 이 절연영역(220)은 접합 터미네이션(250) 내에 배치되며, 동시에 접합 터미네이션(250) 외, 즉 고전압영역(230)과 고전압 접합 커패시터(260) 사이에도 배치된다.
구체적으로, n형 에피택셜층(202)은 p-형 반도체 기판(201) 위에 형성되며, 그 사이에는 p형 매몰층(203)과 n+형 매몰층(205)이 상호 이격되도록 배치된다. p형 불순물 영역(204) 위에는 p형 제2 확산 영역(261)이 형성된다. p형 제2 확산 영역(261)의 표면부분에는 p+형 확산 영역(262)이 형성된다. 도 3의 고전압 LDMOS 트랜지스터(240)와 비교하면 n+ 소스 영역이 없다는 것을 알 수 있다. 한편 n+형 매몰층(205) 위의 n형 드리프트층(202) 표면 부분에는 n+형 드레인 영역(263)이 n+형 매몰층(205)과 일정 간격 이격되도록 형성된다. 소스 전극(267)은 p+형 확산 영역(262)과 전기적으로 컨택되도록 형성된다. 드레인 전극(268)은 n+형 드레인 영역(263)과 전기적으로 컨택되도록 형성된다. 게이트 전극(266)은 p형 제2 확산 영역(261)의 일부영역 위에 게이트 절연막(265)을 개재하여 형성된다. 각 전극들(266, 267, 268)은 절연막(206)에 의해 절연된다.
이와 같은 구조가 고전압 접합 커패시터(260)로서 작용하기 위해서는, 상기 소스 전극(267) 및 게이트 전극(266)이 전기적으로 단락(short)되어야 한다. 즉 도면에 개략적으로 나타낸 바와 같이, 소스 단자(S)와 게이트 단자(G)는 전기적으로 연결된다. 그러면 도면에서 굵은 선(L)을 경계로 하는 pn접합이 만들어지고, 이 pn접합에 의해 고전압 접합 커패시터(260)가 형성된다. 한편 소스 전극(267)에 단락된 게이트 전극(266)은 필드 플레이트(field plate)로서의 역할만을 수행하게 된다.
접합 터미네이션(250) 및 고전압 영역(230)은 도 3과 동일하므로 중복되는 설명은 생략하기로 하며, 본 실시예에 있어서도 접합 터미네이션(250) 외의 p형 매몰층(203)과 n+ 매몰층(205 또는 207) 사이의 간격(d1 또는 d2)은 접합 터미네이션(250) 내의 p형 매몰층(203)과 n+ 매몰층(205) 사이의 간격(d3)의 1/2 이하가 되도록 한다.
도 5는 본 발명에 따른 고전압 게이트 드라이버 집적회로를 이용하여 구성한 레벨변동 회로를 나타내 보인 회로도이다.
도 5를 참조하면, 저전압 입력신호(Vin)를 입력받는 숏펄스 발생기(short pulse generator)(501)의 두 출력단들 중 하나의 출력단은 제1 레벨변동 트랜지스터(510)의 게이트 단자에 연결되고 다른 하나의 출력단은 제2 레벨변동 트랜지스터(520)의 게이트 단자에 연결된다. 제1 레벨변동 트랜지스터(510)의 드레 인-소스 사이에는 제1 기생 커패시터(511)가 배치된다. 이 제1 기생 커패시터(511)는 별도의 소자로서 배치되는 것이 아니라 제1 레벨변동 트랜지스터(510)의 구조 내에서 기생하는 커패시터이다. 마찬가지로 제2 레벨변동 트랜지스터(520)의 드레인-소스 사이에는 제2 기생 커패시터(521)가 배치된다. 이 제2 기생 커패시터(521)도 별도의 소자로서 배치되는 것이 아니라 제2 레벨변동 트랜지스터(520)의 구조내에서 기생하는 커패시터이다.
제1 레벨변동 트랜지스터(510)와 제2 레벨변동 트랜지스터(520)의 소스 단자는 접지된다. 제1 레벨변동 트랜지스터(510)의 드레인 단자는 제1 저항값(RR)을 갖는 제1 저항기(531)의 일 단자에 연결된다. 제1 저항기(531)의 다른 단자는 고전압(VB)이 인가되는 바이어스 라인에 연결된다. 제1 저항기(531)와 제1 레벨변동 트랜지스터(510)의 드레인 단자 사이의 제1 노드(a1)는 출력단자이며, 이 제1 노드(a1)에서의 노드 전압(VDR)이 출력된다. 마찬가지로 제2 레벨변동 트랜지스터(520)의 드레인 단자는 제2 저항값(RS)을 갖는 제2 저항기(532)의 일 단자에 연결된다. 제2 저항기(532)의 다른 단자는 고전압(VB)이 인가되는 바이어스 라인에 연결된다. 제2 저항기(532)와 제2 레벨변동 트랜지스터(520)의 드레인 단자 사이의 제2 노드(a2)는 출력 단자이며, 이 제2 노드(a2)에서의 노드 전압(VDS)이 출력된다.
고전압 바이어스 라인과 제1 노드(a1) 사이에는 제1 바이패스(by-pass)용 트 랜지스터(540)가 배치된다. 제1 바이패스용 트랜지스터(540)는 p채널형 모스트랜지스터로서, 드레인 단자는 고전압 바이어스 라인에 연결되고 소스 단자는 제1 노드(a1)에 연결된다. 고전압 바이어스 라인과 제2 노드(a2) 사이에는 제2 바이패스용 트랜지스터(550)가 배치된다. 제2 바이패스용 트랜지스터(550)도 p채널형 모스트랜지스터로서, 드레인 단자는 고전압 바이어스 라인에 연결되고 소스 단자는 제2 노드(a2)에 연결된다. 제1 바이패스용 트랜지스터(540) 및 제2 바이패스용 트랜지스터(550)의 게이트 단자가 연결되는 게이트 라인은 동일하며, 이 게이트 라인과 고전압 바이어스 라인 사이에는 제3 저항값(RQ)을 갖는 제3 저항기(533) 및 제너 다이오드(534)가 병렬로 배치된다.
한편 상기 게이트 라인은 일정한 커패시턴스(CQ)를 갖는 고전압 접합 커패시터(560)의 일 단자에 연결되며, 고전압 접합 커패시터(560)의 다른 단자는 접지된다. 여기서 상기 고전압 접합 커패시터(560)는 도 4의 고전압 접합 커패시터이다.
이와 같은 구조의 레벨변동 회로에 있어서, 출력은, 앞서 언급한 바와 같이, 제1 노드(a1)에서의 제1 노드 전압(VDR)과 제2 노드(a2)에서의 제2 노드 전압(VDS)이 된다. 제1 노드 전압(VDR)은 고전압 바이어스 라인으로터 인가되는 고전압(VB)에서 제1 저항기(531)에서의 전압 강하량(VBR)의 차에 해당하며, 마찬가지로 제2 노 드전압(VDS)은 고전압 바이어스 라인으로부터 인가되는 고전압(VB)에서 제2 저항기(532)에서의 전압 강하량(VBS)의 차에 해당한다.
제1 바이패스용 트랜지스터(540), 제2 바이패스용 트랜지스터(550), 제2 저항기(533) 및 고전압 접합 커패시터(534)가 있지 않는 경우, 제1 레벨변동 트랜지스터(510) 및 제2 레벨변동 트랜지스터(520)가 턴 오프되어 있는 경우 고전압 바이어스라인과 접지 라인 사이에 전류가 흐르지 않아야 되며, 따라서 제1 저항기(531) 및 제2 저항기(532)에서의 전압 강하는 발생하지 않아야 한다. 그러나 실제로는 제1 기생 커패시터(511) 및 제2 기생 커패시터(521)가 존재하므로 제1 기생 커패시터(511) 및 제2 기생 커패시터(521)의 충전에 기인한 전류가 제1 저항기(531) 및 제2 저항기(532)을 통해 흐른다. 이 경우 출력단자인 제1 노드(a1) 및 제2 노드(a2)에는 원하지 않는 크기의 전압이 출력될 수 있다.
그러나 제1 바이패스용 트랜지스터(540), 제2 바이패스용 트랜지스터(550), 제3 저항기(533) 및 고전압 접합 커패시터(560)가 존재하는 경우, 상기와 같은 문제가 발생하지 않는다. 보다 구체적으로 설명하면, 제1 레벨변동 트랜지스터(510) 및 제2 레벨변동 트랜지스터(520)가 턴 오프되어 있는 경우, 먼저 고전압 접합 커패시터(560)의 충전을 위해 고전압 바이어스 라인으로부터 전류가 제3 저항기(533)를 통해 흐른다. 이 전류에 의해 제3 저항기(533)에서 일정 크기(VRQ)의 전압 강하가 발생하고, 따라서 제1 바이패스용 트랜지스터(540) 및 제2 바이패스용 트랜지스터(550)가 턴 온 된다. 이와 같이 제1 바이패스용 트랜지스터(540) 및 제2 바이패스용 트랜지스터(550)가 턴 온 됨에 따라, 고전압 바이어스 라인으로부터의 전류는 제1 저항기(531) 및 제2 저항기(532)를 통하지 않고 제1 바이패스용 트랜지스터(540) 및 제2 바이패스용 트랜지스터(550)를 통해 흐른다. 따라서 출력단자인 제1 노드(a1) 및 제2 노드(a2)에서의 노드 전압은 변화되지 않는다.
이상의 설명에서와 같이, 본 발명에 따른 고전압 접합 커패시터 및 고전압 수평형 디모스 트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로에 따르면, 레벨 변동을 위한 수평형 디모스 트랜지스터와 바이패스회로 형성 등을 위한 고전압 접합 트랜지스터가 고전압 게이트 드라이버 집적회로의 접합터미네이션에 중첩되도록 형성되는 구조를 가짐으로써, 외부의 별도의 접합 커패시터를 갖는 구조에 비하여 적은 셀 면적으로 요구한다는 이점이 있다. 또한 고전압 접합 커패시터를 수평형 디모스 트랜지스터의 구조를 이용하여 형성함으로써 그 제조도 용이하다는 이점도 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (11)

  1. 고전압 영역;
    상기 고전압 영역을 둘러싸는 접합 터미네이션;
    상기 접합 터미네이션을 둘러싸는 저전압 영역; 및
    적어도 일부가 상기 접합 터미네이션과 중첩되도록 상기 고전압 영역 및 저전압 영역 사이에 배치되는 수평형 디모스 트랜지스터를 포함하고,
    상기 수평형 디모스 트랜지스터는,
    제1 도전형의 기판 위에 형성된 제2 도전형의 에피택셜층;
    상기 에피택셜층의 상부에 형성된 제1 도전형의 웰 영역;
    상기 웰 영역 상부에 형성된 제2 도전형의 고농도 소스 영역;
    상기 에피택셜층의 상부에서 상기 웰 영역과 수평방향으로 일정 간격 이격되도록 형성된 제2 도전형의 고농도 드레인 영역;
    상기 웰 영역 상부의 채널형성 영역 위에서 게이트 절연막을 개재하여 형성되는 게이트 전극;
    상기 고농도 소스 영역과 전기적으로 연결되는 소스 전극; 및
    상기 고농도 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  2. 고전압 영역;
    상기 고전압 영역을 둘러싸는 접합 터미네이션;
    상기 접합 터미네이션을 둘러싸는 저전압 영역; 및
    적어도 일부가 상기 접합 터미네이션과 중첩되도록 상기 고전압 영역 및 저전압 영역 사이에 배치되는 고전압 접합 커패시터를 포함하고,
    상기 고전압 접합 커패시터는,
    반도체 기판 상에 형성된 에피택셜층;
    상기 에피택셜층의 상부에 형성된 제1 도전형의 웰 영역;
    상기 웰 영역 상부에 형성된 제1 도전형의 고농도 컨택 영역;
    상기 에피택셜층의 상부에서 상기 웰 영역과 수평방향으로 일정 간격 이격되도록 형성된 제2 도전형의 고농도 드레인 영역;
    상기 웰 영역 상부의 채널형성 영역 위에서 게이트 절연막을 개재하여 형성되는 게이트 전극;
    상기 고농도 컨택 영역과 전기적으로 연결되되 상기 게이트 전극과 전기적으로 단락되도록 형성되는 소스 전극; 및
    상기 고농도 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  3. 고전압 영역;
    상기 고전압 영역을 둘러싸는 접합 터미네이션;
    상기 접합 터미네이션을 둘러싸는 저전압 영역; 및
    적어도 일부가 상기 접합 터미네이션과 중첩되도록 상기 고전압 영역 및 저전압 영역 사이에 배치되는 레벨변동 트랜지스터 및 고전압 접합 커패시터를 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  4. 제3항에 있어서,
    상기 레벨변동 트랜지스터는 수평형 디모스 트랜지스터인 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  5. 삭제
  6. 제1항에 있어서, 상기 접합 터미네이션은,
    상기 고전압 영역과 일정 간격 이격되면서 상기 고전압 영역을 둘러싸는 제1 영역; 및
    상기 제1 영역과 상기 고전압 영역 사이의 제2 영역을 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  7. 제6항에 있어서,
    상기 제1 영역은, 상기 웰 영역의 하부에 접촉하여 수직방향으로 상기 기판까지 연장되어 상기 수평형 디모스 트랜지스터와 상기 저전압 영역을 전기적으로 분리시키는 절연영역을 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  8. 제1항에 있어서,
    상기 웰 영역의 상부에서 상기 소스 전극과 컨택되도록 형성되는 제1 도전형의 고농도 컨택 영역을 더 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  9. 제3항에 있어서, 상기 고전압 접합 커패시터는,
    반도체 기판 상에 형성된 에피택셜층;
    상기 에피택셜층의 상부에 형성된 제1 도전형의 웰 영역;
    상기 웰 영역 상부에 형성된 제1 도전형의 고농도 컨택 영역;
    상기 에피택셜층의 상부에서 상기 웰 영역과 수평방향으로 일정 간격 이격되도록 형성된 제2 도전형의 고농도 드레인 영역;
    상기 웰 영역 상부의 채널형성 영역 위에서 게이트 절연막을 개재하여 형성되는 게이트 전극;
    상기 고농도 컨택 영역과 전기적으로 연결되되 상기 게이트 전극과 전기적으로 단락되도록 형성되는 소스 전극; 및
    상기 고농도 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  10. 제8항에 있어서, 상기 접합 터미네이션은,
    상기 고전압 영역과 일정 간격 이격되면서 상기 고전압 영역을 둘러싸는 제1 영역; 및
    상기 제1 영역과 상기 고전압 영역 사이의 제2 영역을 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
  11. 제10항에 있어서,
    상기 제1 영역은, 상기 웰 영역의 하부에 접촉하여 수직방향으로 상기 기판까지 연장되어 상기 수평형 디모스 트랜지스터와 상기 저전압 영역을 전기적으로 분리시키는 절연영역을 포함하는 것을 특징으로 하는 고전압 게이트 드라이버 집적회로.
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