JPH09205201A - 横型ｍｏｓｆｅｔ - Google Patents
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- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 18
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- 230000005684 electric field Effects 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 4
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】横型ＭＯＳＦＥＴのドレイン領域の電界集中を
緩和すること。 【解決手段】ｐ形基板７上にｐウェル領域６を形成し、
ｐウェル領域６の表面層にｎオフセット領域４、ｎ+ ソ
ース領域３およびｎ+ ドレイン領域５が形成され、ｎ+
ソース領域３とｎオフセット領域４とに挟まれたｐウェ
ル領域６上にはゲート絶縁膜２を介して単結晶シリコン
でゲート電極１０が形成され、該単結晶シリコンにｎ形
不純物原子をドープし、ｎ+ ソース領域３側の濃度を高
く、ｎオフセット領域４側の濃度を低くする。こうする
ことで、ゲート電極１０にも等電位線が拡がり、ｎオフ
セット領域４での電界集中が緩和される。
緩和すること。 【解決手段】ｐ形基板７上にｐウェル領域６を形成し、
ｐウェル領域６の表面層にｎオフセット領域４、ｎ+ ソ
ース領域３およびｎ+ ドレイン領域５が形成され、ｎ+
ソース領域３とｎオフセット領域４とに挟まれたｐウェ
ル領域６上にはゲート絶縁膜２を介して単結晶シリコン
でゲート電極１０が形成され、該単結晶シリコンにｎ形
不純物原子をドープし、ｎ+ ソース領域３側の濃度を高
く、ｎオフセット領域４側の濃度を低くする。こうする
ことで、ゲート電極１０にも等電位線が拡がり、ｎオフ
セット領域４での電界集中が緩和される。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば低オン電
圧および高耐圧を必要とする電源用ＩＣやモータ駆動用
ＩＣなどに内蔵される横型ＭＯＳＦＥＴに関する。
圧および高耐圧を必要とする電源用ＩＣやモータ駆動用
ＩＣなどに内蔵される横型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】図６に従来の高耐圧横型ＭＯＳＦＥＴの
要部断面図を示す。ｐ形基板７上にｐウェル領域６を形
成し、ｐウェル領域６の表面層にｎオフセット領域４、
ｎ+ ソース領域３およびｎ+ ドレイン領域５が形成され
る。ｎ+ ソース領域３とｎオフセット領域４に挟まれた
ｐウェル領域６上にはゲート絶縁膜２を介して多結晶シ
リコンでゲート電極１が形成される。ゲート絶縁膜２は
ｐウェル領域６と隣接するｎ+ ソース領域３およびｎ+
ドレイン領域５の一部表面を被覆してもよい。多結晶シ
リコンにｎ形不純物原子を高濃度にドープし低抵抗とす
る。ｎ+ ソース領域３上とｎ+ ドレイン領域５上にはソ
ース電極２１とドレイン電極２２が形成される。このＭ
ＯＳＦＥＴはオフセットタイプの横型ＭＯＳＦＥＴとい
う。
要部断面図を示す。ｐ形基板７上にｐウェル領域６を形
成し、ｐウェル領域６の表面層にｎオフセット領域４、
ｎ+ ソース領域３およびｎ+ ドレイン領域５が形成され
る。ｎ+ ソース領域３とｎオフセット領域４に挟まれた
ｐウェル領域６上にはゲート絶縁膜２を介して多結晶シ
リコンでゲート電極１が形成される。ゲート絶縁膜２は
ｐウェル領域６と隣接するｎ+ ソース領域３およびｎ+
ドレイン領域５の一部表面を被覆してもよい。多結晶シ
リコンにｎ形不純物原子を高濃度にドープし低抵抗とす
る。ｎ+ ソース領域３上とｎ+ ドレイン領域５上にはソ
ース電極２１とドレイン電極２２が形成される。このＭ
ＯＳＦＥＴはオフセットタイプの横型ＭＯＳＦＥＴとい
う。
【０００３】図７は図６のＭＯＳＦＥＴに電圧を印加し
た時のポテンシャル分布である。ソース電極２１が低電
位、ドレイン電極２２が高電位になるように電圧を印加
すると空乏層はｎオフセット領域４に拡がる。またこの
印加電圧で形成される等電位線３２はゲート電極１が低
抵抗であるため、ゲート絶縁膜２内のみを通りゲート電
極１には拡がらない。
た時のポテンシャル分布である。ソース電極２１が低電
位、ドレイン電極２２が高電位になるように電圧を印加
すると空乏層はｎオフセット領域４に拡がる。またこの
印加電圧で形成される等電位線３２はゲート電極１が低
抵抗であるため、ゲート絶縁膜２内のみを通りゲート電
極１には拡がらない。
【０００４】図８に従来のＬＯＣＯＳ構造の高耐圧ＭＯ
ＳＦＥＴの要部断面図を示す。ゲート電極１のｎ+ ドレ
イン領域５端部は厚い選択酸化膜８上に形成され、ｎ+
ドレイン領域５にはドリフト領域にあたるｎオフセット
領域４が図のように形成され、ｎ+ ドレイン領域５端部
の電界を緩和して、高耐圧化を図っている。
ＳＦＥＴの要部断面図を示す。ゲート電極１のｎ+ ドレ
イン領域５端部は厚い選択酸化膜８上に形成され、ｎ+
ドレイン領域５にはドリフト領域にあたるｎオフセット
領域４が図のように形成され、ｎ+ ドレイン領域５端部
の電界を緩和して、高耐圧化を図っている。
【０００５】
【発明が解決しようとする課題】しかし、前記の図７に
おいてはゲート絶縁膜２が極めて薄いため、図７のＡ部
で示されるように等電位線３２はｎオフセット領域４で
詰まり電界集中を起こし、耐圧を低下させる。また図８
においては、選択酸化膜８の形成とドリフト領域にあた
るｎオフセット領域４の不純物濃度の低濃度化により、
電界集中はある程度抑制できるがさらに高耐圧化するた
めには十分ではない。
おいてはゲート絶縁膜２が極めて薄いため、図７のＡ部
で示されるように等電位線３２はｎオフセット領域４で
詰まり電界集中を起こし、耐圧を低下させる。また図８
においては、選択酸化膜８の形成とドリフト領域にあた
るｎオフセット領域４の不純物濃度の低濃度化により、
電界集中はある程度抑制できるがさらに高耐圧化するた
めには十分ではない。
【０００６】この発明の目的は、前記の課題を解決し
て、ドレイン側のオフセット領域での電界集中を緩和し
て、高耐圧の横型ＭＯＳＦＥＴを提供することにある。
て、ドレイン側のオフセット領域での電界集中を緩和し
て、高耐圧の横型ＭＯＳＦＥＴを提供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形領域の表面層に第２導電形のソース領
域と第２導電形のオフセット領域とがそれぞれ選択的に
形成され、オフセット領域の表面層に第２導電形のドレ
イン領域が選択的に形成され、ソース領域とオフセット
領域とに挟まれた第１導電形領域上にゲート絶縁膜を介
して単結晶シリコンのゲート電極を形成し、該単結晶シ
リコンに第２導電形の不純物原子を導入し、かつ、該不
純物原子の濃度がソース側で高く、ドレイン側で低い構
成とする。 第２導電形領域の表面層に第２導電形のオ
フセット領域と第１導電形のベース領域とがそれぞれ選
択的に形成され、ベース領域の表面層にソース領域が選
択的に形成され、ソース領域とオフセット領域とに挟ま
れた第１導電形領域上とベース領域上とにゲート絶縁膜
を介して単結晶シリコンのゲート電極を形成し、該単結
晶シリコンに第２導電形の不純物原子を導入し、かつ、
該不純物原子の濃度がソース側で高く、ドレイン側で低
い構成とするとよい。
めに、第１導電形領域の表面層に第２導電形のソース領
域と第２導電形のオフセット領域とがそれぞれ選択的に
形成され、オフセット領域の表面層に第２導電形のドレ
イン領域が選択的に形成され、ソース領域とオフセット
領域とに挟まれた第１導電形領域上にゲート絶縁膜を介
して単結晶シリコンのゲート電極を形成し、該単結晶シ
リコンに第２導電形の不純物原子を導入し、かつ、該不
純物原子の濃度がソース側で高く、ドレイン側で低い構
成とする。 第２導電形領域の表面層に第２導電形のオ
フセット領域と第１導電形のベース領域とがそれぞれ選
択的に形成され、ベース領域の表面層にソース領域が選
択的に形成され、ソース領域とオフセット領域とに挟ま
れた第１導電形領域上とベース領域上とにゲート絶縁膜
を介して単結晶シリコンのゲート電極を形成し、該単結
晶シリコンに第２導電形の不純物原子を導入し、かつ、
該不純物原子の濃度がソース側で高く、ドレイン側で低
い構成とするとよい。
【０００８】前記のオフセット領域の表面層に選択酸化
膜を形成し、ＬＯＣＯＳ構造とするとよい。第１導電形
領域の表面層に第２導電形のソース領域と第２導電形の
ドレイン領域とが選択的にそれぞれ形成され、ソース領
域と対向するドレイン領域と接触する低濃度の第２導電
形のＬＤＤ領域が形成され、ソース領域とＬＤＤ領域と
に挟まれた第２導電形領域上にゲート絶縁膜を介して単
結晶シリコンのゲート電極を形成し、該単結晶シリコン
に第２導電形の不純物原子を導入し、かつ、該不純物原
子の濃度がソース側で高く、ドレイン側で低い構成とす
るとよい。
膜を形成し、ＬＯＣＯＳ構造とするとよい。第１導電形
領域の表面層に第２導電形のソース領域と第２導電形の
ドレイン領域とが選択的にそれぞれ形成され、ソース領
域と対向するドレイン領域と接触する低濃度の第２導電
形のＬＤＤ領域が形成され、ソース領域とＬＤＤ領域と
に挟まれた第２導電形領域上にゲート絶縁膜を介して単
結晶シリコンのゲート電極を形成し、該単結晶シリコン
に第２導電形の不純物原子を導入し、かつ、該不純物原
子の濃度がソース側で高く、ドレイン側で低い構成とす
るとよい。
【０００９】前記のソース領域とドレイン領域とに挟ま
れた第１導電形領域の表面層にソース領域と接触する第
２導電形の第１領域およびドレイン領域と接触する第２
導電形の第２領域がそれぞれ形成されると効果的であ
る。前記の構成とすることで、ゲート電極内も空乏層化
することで、ゲート絶縁膜内で急激に等電位線が曲がら
ず、オフセット領域の等電位線の間隔が開き、電界集中
を緩和できる。このゲート電極構造をＤＭＯＳＦＥＴや
ＬＯＣＯＳ構造のＭＯＳＦＥＴおよびＬＤＤ構造のＭＯ
ＳＦＥＴに適用することで耐圧を向上させることができ
る。
れた第１導電形領域の表面層にソース領域と接触する第
２導電形の第１領域およびドレイン領域と接触する第２
導電形の第２領域がそれぞれ形成されると効果的であ
る。前記の構成とすることで、ゲート電極内も空乏層化
することで、ゲート絶縁膜内で急激に等電位線が曲がら
ず、オフセット領域の等電位線の間隔が開き、電界集中
を緩和できる。このゲート電極構造をＤＭＯＳＦＥＴや
ＬＯＣＯＳ構造のＭＯＳＦＥＴおよびＬＤＤ構造のＭＯ
ＳＦＥＴに適用することで耐圧を向上させることができ
る。
【００１０】
【発明の実施の形態】以下の図の説明では第１導電形を
ｐ形、第２導電形をｎ形とするが、逆の導電形にしても
勿論よい。図１はこの発明の第１実施例の要部断面図で
ある。ｐ形基板７上にｐウェル領域６を形成し、ｐウェ
ル領域６の表面層にｎオフセット領域４、ｎ+ ソース領
域３およびｎ+ ドレイン領域５が形成される。ｎ+ ソー
ス領域３とｎオフセット領域４に挟まれたｐウェル領域
６上にはゲート絶縁膜２を介して単結晶シリコンでゲー
ト電極１０が形成される。ゲート絶縁膜２はｐウェル領
域６と隣接するｎ+ソース領域３およびｎ+ ドレイン領
域５の一部表面を被覆してもよい。ゲート電極１０を形
成する単結晶シリコンにｐ形不純物原子をドープし、ｎ
+ ソース領域３側の濃度を高く、ｎオフセット領域４側
の濃度を低くする。ｎ+ ソース領域３上とｎ+ ドレイン
領域５上にはソース電極２１とドレイン電極２２がそれ
ぞれ形成される。ソース電極２１が低電位、ドレイン電
極２２が高電位になるように電圧を印加すると空乏層は
ｎ+ ドレイン領域のみと比べ、ｎオフセット領域４が存
在すると拡がりやすくなる。またｎオフセット領域４側
のゲート電極１０に低濃度領域１２を形成することでゲ
ート電極１０にも等電位線が拡がり、その結果ｎオフセ
ット領域４での電界集中が緩和される。このｎオフセッ
ト領域４をドレイン領域の一部と見なすとドレイン領域
での電界集中が緩和されることとなる。
ｐ形、第２導電形をｎ形とするが、逆の導電形にしても
勿論よい。図１はこの発明の第１実施例の要部断面図で
ある。ｐ形基板７上にｐウェル領域６を形成し、ｐウェ
ル領域６の表面層にｎオフセット領域４、ｎ+ ソース領
域３およびｎ+ ドレイン領域５が形成される。ｎ+ ソー
ス領域３とｎオフセット領域４に挟まれたｐウェル領域
６上にはゲート絶縁膜２を介して単結晶シリコンでゲー
ト電極１０が形成される。ゲート絶縁膜２はｐウェル領
域６と隣接するｎ+ソース領域３およびｎ+ ドレイン領
域５の一部表面を被覆してもよい。ゲート電極１０を形
成する単結晶シリコンにｐ形不純物原子をドープし、ｎ
+ ソース領域３側の濃度を高く、ｎオフセット領域４側
の濃度を低くする。ｎ+ ソース領域３上とｎ+ ドレイン
領域５上にはソース電極２１とドレイン電極２２がそれ
ぞれ形成される。ソース電極２１が低電位、ドレイン電
極２２が高電位になるように電圧を印加すると空乏層は
ｎ+ ドレイン領域のみと比べ、ｎオフセット領域４が存
在すると拡がりやすくなる。またｎオフセット領域４側
のゲート電極１０に低濃度領域１２を形成することでゲ
ート電極１０にも等電位線が拡がり、その結果ｎオフセ
ット領域４での電界集中が緩和される。このｎオフセッ
ト領域４をドレイン領域の一部と見なすとドレイン領域
での電界集中が緩和されることとなる。
【００１１】図２にソース・ドレイン間に電圧を印加し
たときのポテンシャル分布を示す。同図はｎオフセット
領域４とｐウェル領域６の近傍を拡大した図である。ゲ
ート電極１０を形成する単結晶シリコンのドレイン側に
１０15から１０17ｃｍ-3程度のｐ形不純物を弱くドープ
し、低濃度領域１２を形成し、一方ソース側には１０ 18
から１０20ｃｍ-3のｐ形不純物をドープし、高濃度領域
１１を形成する。その境界は一例として図１の点線で示
している。こうすることで、等電位線はゲート絶縁膜２
を突き抜けこの低濃度領域１２にも拡がり、Ａ部の電界
集中が緩和される。
たときのポテンシャル分布を示す。同図はｎオフセット
領域４とｐウェル領域６の近傍を拡大した図である。ゲ
ート電極１０を形成する単結晶シリコンのドレイン側に
１０15から１０17ｃｍ-3程度のｐ形不純物を弱くドープ
し、低濃度領域１２を形成し、一方ソース側には１０ 18
から１０20ｃｍ-3のｐ形不純物をドープし、高濃度領域
１１を形成する。その境界は一例として図１の点線で示
している。こうすることで、等電位線はゲート絶縁膜２
を突き抜けこの低濃度領域１２にも拡がり、Ａ部の電界
集中が緩和される。
【００１２】図３はこの発明の第２実施例の要部断面図
である。第１実施例との違いはｐウェル領域６がｎウェ
ル領域１３に代わり、ｎウェル領域１３にｐベース領域
９を設けた点とゲート電極１０ａは単結晶シリコンにｎ
形不純物原子をドープして形成されている点である。ｎ
チャネルはｐベース領域９の表面に形成される。この場
合も第１実施例と同様にゲート電極１０ａに低濃度領域
１２ａを形成することで、ｎオフセット領域４内の電界
集中を緩和できる。
である。第１実施例との違いはｐウェル領域６がｎウェ
ル領域１３に代わり、ｎウェル領域１３にｐベース領域
９を設けた点とゲート電極１０ａは単結晶シリコンにｎ
形不純物原子をドープして形成されている点である。ｎ
チャネルはｐベース領域９の表面に形成される。この場
合も第１実施例と同様にゲート電極１０ａに低濃度領域
１２ａを形成することで、ｎオフセット領域４内の電界
集中を緩和できる。
【００１３】図４はこの発明の第３実施例の要部断面図
である。ｎオフセット領域４上に選択酸化膜８を形成
し、その後、このｎ+ ドレイン領域５を形成する通称Ｌ
ＯＣＯＳといわれる構造を有するＭＯＳＦＥＴにおい
て、図３のようにｎ形のゲート電極１０ａに低濃度領域
１２ａを形成することで、ＬＯＣＯＳ構造での電界集中
の緩和をさらに強めることができる。
である。ｎオフセット領域４上に選択酸化膜８を形成
し、その後、このｎ+ ドレイン領域５を形成する通称Ｌ
ＯＣＯＳといわれる構造を有するＭＯＳＦＥＴにおい
て、図３のようにｎ形のゲート電極１０ａに低濃度領域
１２ａを形成することで、ＬＯＣＯＳ構造での電界集中
の緩和をさらに強めることができる。
【００１４】図５はこの発明の第４実施例の要部断面図
である。図１との違いはｐウェル領域６にゲート絶縁膜
２とゲート電極１０とをマスクとしてｎ- 領域が形成さ
れ、その後で酸化膜等をゲート絶縁膜２とゲート電極１
０の側壁に形成して、ｎ+ ソース領域３とｎ+ ドレイン
領域５とを形成することで、ｎ+ ドレイン領域５と接す
るｎ- 領域であるＬＤＤ領域１４を形成する点である。
前記のゲート電極１０は単結晶シリコンにｐ形不純物原
子をドープして形成され、このゲート電極１０のｎ+ ド
レイン領域１２側には低濃度領域１２が形成される。
尚、ＬＤＤ領域１４と同時にｎ+ ソース領域３と接する
ｎ- 領域１５（点線で示す）も付加的に形成されるが、
このｎ- 領域１５は電界集中の緩和には効果を及ぼさな
いため、その存在の有無は問わない。ＬＤＤ領域１４を
設けることで、空乏層の拡がりが大きくなり、ｎ+ ドレ
イン領域５での電界集中が緩和される訳であるが、ゲー
ト電極１０に低濃度領域１２を設けることで、さらに電
界集中の緩和は増進される。尚、このｎ形のＬＤＤ領域
１４を設けたＭＯＳＦＥＴをｎ導電形ＬＤＤＭＯＳＦＥ
Ｔという。また各領域の導電形を逆にしてもよく、その
場合はｐ導電形ＬＤＤＭＯＳＦＥＴとなる。
である。図１との違いはｐウェル領域６にゲート絶縁膜
２とゲート電極１０とをマスクとしてｎ- 領域が形成さ
れ、その後で酸化膜等をゲート絶縁膜２とゲート電極１
０の側壁に形成して、ｎ+ ソース領域３とｎ+ ドレイン
領域５とを形成することで、ｎ+ ドレイン領域５と接す
るｎ- 領域であるＬＤＤ領域１４を形成する点である。
前記のゲート電極１０は単結晶シリコンにｐ形不純物原
子をドープして形成され、このゲート電極１０のｎ+ ド
レイン領域１２側には低濃度領域１２が形成される。
尚、ＬＤＤ領域１４と同時にｎ+ ソース領域３と接する
ｎ- 領域１５（点線で示す）も付加的に形成されるが、
このｎ- 領域１５は電界集中の緩和には効果を及ぼさな
いため、その存在の有無は問わない。ＬＤＤ領域１４を
設けることで、空乏層の拡がりが大きくなり、ｎ+ ドレ
イン領域５での電界集中が緩和される訳であるが、ゲー
ト電極１０に低濃度領域１２を設けることで、さらに電
界集中の緩和は増進される。尚、このｎ形のＬＤＤ領域
１４を設けたＭＯＳＦＥＴをｎ導電形ＬＤＤＭＯＳＦＥ
Ｔという。また各領域の導電形を逆にしてもよく、その
場合はｐ導電形ＬＤＤＭＯＳＦＥＴとなる。
【００１５】
【発明の効果】この発明によれば、ゲート電極を形成す
る単結晶シリコンの不純物濃度をドレイン側（またはオ
フセット側）で低くすることで、ドレイン側のゲート絶
縁膜内に集中する等電位線をゲート電極まで拡げ、ドレ
イン領域（またはオフセット領域）の等電位線の間隔を
拡げて、電界集中を緩和し、高耐圧化を図ることができ
る。
る単結晶シリコンの不純物濃度をドレイン側（またはオ
フセット側）で低くすることで、ドレイン側のゲート絶
縁膜内に集中する等電位線をゲート電極まで拡げ、ドレ
イン領域（またはオフセット領域）の等電位線の間隔を
拡げて、電界集中を緩和し、高耐圧化を図ることができ
る。
【図１】この発明の第１実施例の要部断面図
【図２】図１のソース・ドレイン間に電圧を印加したと
きのポテンシャル分布図
きのポテンシャル分布図
【図３】この発明の第２実施例の要部断面図
【図４】この発明の第３実施例の要部断面図
【図５】この発明の第４実施例の要部断面図
【図６】従来の高耐圧横型ＭＯＳＦＥＴの要部断面図
【図７】図６のＭＯＳＦＥＴのソース・ドレイン間に電
圧を印加したときのポテンシャル分布図
圧を印加したときのポテンシャル分布図
【図８】従来のＬＯＣＯＳ構造の高耐圧ＭＯＳＦＥＴの
要部構造図
要部構造図
１ ゲート電極 ２ ゲート絶縁膜 ３ ｎ+ ソース領域 ４ ｎオフセット領域 ５ ｎ+ ドレイン領域 ６ ｐウェル領域 ７ ｐ形基板 ８ 選択酸化膜 ９ ｐベース領域 １０ ゲート電極（ｐ形） １０ａ ゲート電極（ｎ形） １１ 高濃度領域（ｐ形） １１ａ 高濃度領域（ｎ形） １２ 低濃度領域（ｐ形） １２ａ 低濃度領域（ｎ形） １３ ｎウェル領域 １４ ＬＤＤ領域 １５ ｎ- 領域 ２１ ソース電極 ２２ ドレイン電極 ３１ 等電位線 ３２ 等電位線
Claims (4)
- 【請求項１】第１導電形領域の表面層に第２導電形のソ
ース領域と第２導電形のオフセット領域とがそれぞれ選
択的に形成され、オフセット領域の表面層に第２導電形
のドレイン領域が選択的に形成され、ソース領域とオフ
セット領域とに挟まれた第１導電形領域上にゲート絶縁
膜を介して単結晶シリコンのゲート電極を形成し、該単
結晶シリコンに第１導電形の不純物原子を導入し、該不
純物原子の濃度がソース側で高く、ドレイン側で低いこ
とを特徴とする横型ＭＯＳＦＥＴ。 - 【請求項２】第２導電形領域の表面層に第２導電形のオ
フセット領域と第１導電形のベース領域とがそれぞれ選
択的に形成され、ベース領域の表面層にソース領域が選
択的に形成され、ソース領域とオフセット領域とに挟ま
れた第１導電形領域上とベース領域上とにゲート絶縁膜
を介して単結晶シリコンのゲート電極を形成し、該単結
晶シリコンに第２導電形の不純物原子を導入し、該不純
物原子の濃度がソース側で高く、ドレイン側で低いこと
を特徴とする横型ＭＯＳＦＥＴ。 - 【請求項３】オフセット領域の表面層に選択酸化膜が形
成されることを特徴とする請求項１又は２記載の横型Ｍ
ＯＳＦＥＴ。 - 【請求項４】第１導電形領域の表面層に第２導電形のソ
ース領域と第２導電形のドレイン領域とが選択的にそれ
ぞれ形成され、ソース領域と対向するドレイン領域と接
触する低濃度の第２導電形のＬＤＤ領域が形成され、ソ
ース領域とＬＤＤ領域とに挟まれた第２導電形領域上に
ゲート絶縁膜を介して単結晶シリコンのゲート電極を形
成し、該単結晶シリコンに第１導電形の不純物原子を導
入し、該不純物原子の濃度がソース側で高く、ドレイン
側で低いことを特徴とする横型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136096A JPH09205201A (ja) | 1996-01-26 | 1996-01-26 | 横型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136096A JPH09205201A (ja) | 1996-01-26 | 1996-01-26 | 横型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205201A true JPH09205201A (ja) | 1997-08-05 |
Family
ID=11775867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136096A Pending JPH09205201A (ja) | 1996-01-26 | 1996-01-26 | 横型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205201A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465839B2 (en) | 2000-04-07 | 2002-10-15 | Denso Corporation | Semiconductor device having lateral MOSFET (LDMOS) |
| JP2009170468A (ja) * | 2008-01-10 | 2009-07-30 | Sharp Corp | Ｍｏｓ電界効果トランジスタ |
| JP2010212636A (ja) * | 2009-03-12 | 2010-09-24 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2010272729A (ja) * | 2009-05-22 | 2010-12-02 | Furukawa Electric Co Ltd:The | 半導体素子 |
-
1996
- 1996-01-26 JP JP1136096A patent/JPH09205201A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465839B2 (en) | 2000-04-07 | 2002-10-15 | Denso Corporation | Semiconductor device having lateral MOSFET (LDMOS) |
| US6573144B2 (en) | 2000-04-07 | 2003-06-03 | Shigeki Takahashi | Method for manufacturing a semiconductor device having lateral MOSFET (LDMOS) |
| JP2009170468A (ja) * | 2008-01-10 | 2009-07-30 | Sharp Corp | Ｍｏｓ電界効果トランジスタ |
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