JPH04151875A - 二重拡散型ｍｏｓトランジスタ - Google Patents
二重拡散型ｍｏｓトランジスタInfo
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- JPH04151875A JPH04151875A JP2277158A JP27715890A JPH04151875A JP H04151875 A JPH04151875 A JP H04151875A JP 2277158 A JP2277158 A JP 2277158A JP 27715890 A JP27715890 A JP 27715890A JP H04151875 A JPH04151875 A JP H04151875A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、第１導電型半導体基板上に形成された、上記
基板と同導電型のドレイン、ソース領域と、上記ソース
領域の周囲に形成された第２導電型のべ一ヌ領域とを有
する二重拡散型ＭＯＳ）ランジスタに関するものである
。
基板と同導電型のドレイン、ソース領域と、上記ソース
領域の周囲に形成された第２導電型のべ一ヌ領域とを有
する二重拡散型ＭＯＳ）ランジスタに関するものである
。
〈従来の技術〉
従来の技術を用いた二重拡散型ＭＯ３）ランジヌタの構
造例を第４図に示す。図に於いて、■は第１導電型半導
体基板、２は第１導電型ドレイン領域（不純物拡散Ｎ）
、３は第２導電型ベース領域（不純物拡散層）、４は第
１導電型ソース領域（不純物拡散層）、５はフィールド
酸化膜（ロコス膜）、６はゲート酸化膜、７はゲート電
極、８は層間絶縁膜、９はドレイン電極、１０はソース
電極である。
造例を第４図に示す。図に於いて、■は第１導電型半導
体基板、２は第１導電型ドレイン領域（不純物拡散Ｎ）
、３は第２導電型ベース領域（不純物拡散層）、４は第
１導電型ソース領域（不純物拡散層）、５はフィールド
酸化膜（ロコス膜）、６はゲート酸化膜、７はゲート電
極、８は層間絶縁膜、９はドレイン電極、１０はソース
電極である。
上記に於いて、ベース領域３の不純物濃度は該トランジ
スタの閾値を決定するため、所望の値を得るためには比
較的低濃度（〜１０ｃｍ）で形成する。しかし、とのベ
ース領域３の抵抗値が高いと、ベース領域３の電位はソ
ース領域４のそれに比べ、部分的に置い領域を生じ、第
５図に示す寄生バイポーラトランジスタ１１がオン状態
になる。
スタの閾値を決定するため、所望の値を得るためには比
較的低濃度（〜１０ｃｍ）で形成する。しかし、とのベ
ース領域３の抵抗値が高いと、ベース領域３の電位はソ
ース領域４のそれに比べ、部分的に置い領域を生じ、第
５図に示す寄生バイポーラトランジスタ１１がオン状態
になる。
〈発明が解決しようとする課題〉
前述のように、従来の技術では、寄生パイボーラトラン
ジヌタ１１がオン状態となるため、二重拡散型ＭＯ３＋
−ランジヌク動作時の耐圧が低下する（第６図）。
ジヌタ１１がオン状態となるため、二重拡散型ＭＯ３＋
−ランジヌク動作時の耐圧が低下する（第６図）。
本発明は上記問題点全解決する手段を提供するものであ
る。
る。
〈課題を解決するための手段〉
ソース領域下方のベース領域部分に、高加速エネルギ・
イオン注入装置を用いて、ベース領域と同導電型の不純
物を注入することにより、該ベース領域部分の抵抗を低
減する。
イオン注入装置を用いて、ベース領域と同導電型の不純
物を注入することにより、該ベース領域部分の抵抗を低
減する。
〈作 用〉
ソース領域下方のベース領域部分の低抵抗化により、寄
生パイポーラトランジスタの動作が抑ＩＪされ、二重拡
散５Ｍ０３）ランジヌタ動作時の耐圧低下が防止される
。高加速エネルギ・イオン注入技術により、ソース領域
下方ベース領域形成のみ低抵抗化するため、閾値を決定
するベース領域表面部分の不純物濃度を下げる必要がな
く、プロセスを複雑化せず、二重拡散型ＭＯ３）ランジ
スタの低入力電圧、高電源電圧動作全可能にする。
生パイポーラトランジスタの動作が抑ＩＪされ、二重拡
散５Ｍ０３）ランジヌタ動作時の耐圧低下が防止される
。高加速エネルギ・イオン注入技術により、ソース領域
下方ベース領域形成のみ低抵抗化するため、閾値を決定
するベース領域表面部分の不純物濃度を下げる必要がな
く、プロセスを複雑化せず、二重拡散型ＭＯ３）ランジ
スタの低入力電圧、高電源電圧動作全可能にする。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
第１図は本発明に係る二重拡散型ＭＯ３）ランジスタの
一実施例の構造を示す断面図である。
一実施例の構造を示す断面図である。
従来のトランジスタと異なる点は、ソース領域直下のベ
ース領域部分が低抵抗化され、低抵抗ベース領域８１が
形成されている点である。その他の構成は、第４図のト
ランジスタと同一であるので、対応する部分には同一の
符号を符し、詳細な説明は省略する。
ース領域部分が低抵抗化され、低抵抗ベース領域８１が
形成されている点である。その他の構成は、第４図のト
ランジスタと同一であるので、対応する部分には同一の
符号を符し、詳細な説明は省略する。
以下、第２図全参照して製造方法について説明する。
通常のプロセスにより、Ｎ型Ｓｉ基板１に、ロコス酸化
（フィールド酸化膜５の形成）、グー１−電極（７）形
成、Ｐ型ベース拡散（ベース領域３の形成）ヲ行った後
、フォトリソグラフィー工程により、ベース領域内に低
抵抗領域を形成すべき箇所のみフォトレジスト１２に窓
開けし、ソース領域となる部分の下方のべ一ヌ領域部分
にピーク濃度をもつ様に、高加速エネルギ（〜ＩＭｅＶ
）でＰ型不純物（例えば、ボロン）をイオン注入する（
第２図（ａ））。
（フィールド酸化膜５の形成）、グー１−電極（７）形
成、Ｐ型ベース拡散（ベース領域３の形成）ヲ行った後
、フォトリソグラフィー工程により、ベース領域内に低
抵抗領域を形成すべき箇所のみフォトレジスト１２に窓
開けし、ソース領域となる部分の下方のべ一ヌ領域部分
にピーク濃度をもつ様に、高加速エネルギ（〜ＩＭｅＶ
）でＰ型不純物（例えば、ボロン）をイオン注入する（
第２図（ａ））。
その後、Ｎ型不純物の導入により、ドレイン、ソース領
域２．４を形成し、層間絶縁膜８を堆積する（第２図（
ｂ））。以後、通常のプロセスを経て、第１図に示す構
造の二重拡散型ＭＯＳ）ランジスタが形成される。
域２．４を形成し、層間絶縁膜８を堆積する（第２図（
ｂ））。以後、通常のプロセスを経て、第１図に示す構
造の二重拡散型ＭＯＳ）ランジスタが形成される。
第３図は、第１図に於けるＡ−Ａ’部の深さ方向不純物
濃度プロファイルであり、Ｃ３はベース領域形成のため
に導入されたＰ型不純物の濃度プロファイル、Ｃ３１は
ベース領域部分的低抵抗化のために注入されたＰ型不純
物の濃度プロファイル、Ｃ４はソース領域形成のために
導入されたＮ型不純物の濃度プロファイルである。
濃度プロファイルであり、Ｃ３はベース領域形成のため
に導入されたＰ型不純物の濃度プロファイル、Ｃ３１は
ベース領域部分的低抵抗化のために注入されたＰ型不純
物の濃度プロファイル、Ｃ４はソース領域形成のために
導入されたＮ型不純物の濃度プロファイルである。
〈発明の効果〉
以上詳細に説明したように、本発明の二重拡散ｆｆＭＯ
３）ランジスタによれば、ソース領域下方のベース領域
部分全低択抗化しているので、寄生バイポーラトランジ
スタの動作が抑制され、ＭＯＳトランジスタ動作時の耐
圧向上を達成することができるものである。
３）ランジスタによれば、ソース領域下方のベース領域
部分全低択抗化しているので、寄生バイポーラトランジ
スタの動作が抑制され、ＭＯＳトランジスタ動作時の耐
圧向上を達成することができるものである。
第１図は本発明の一実施例の断面図、第２図（ａ）及び
（ｂ）は同実施例の製造方法の説明に供する断面図、第
３図は同実施例に於ける深さ方向不純物濃度プロファイ
／Ｌ’に示す図、第４図は従来のトランジスタの断面図
、第５図は同トランジスタの等価回路図、第６図は同ト
ランジスタのＩ −Ｖ特性図である。 符号の説明 １：第１導電型半導体基板、 ２：第１導電型ドレイン
領域、 ３：第２導電型ベース領域、４：第１導電型ソ
ース領域、 ３１：低抵抗ベース領域。 代理人 弁理士 梅 １） 勝（他２名）Ａ′ 第１図 ｗＸ３図 ７ａ２図 第５図 第６図
（ｂ）は同実施例の製造方法の説明に供する断面図、第
３図は同実施例に於ける深さ方向不純物濃度プロファイ
／Ｌ’に示す図、第４図は従来のトランジスタの断面図
、第５図は同トランジスタの等価回路図、第６図は同ト
ランジスタのＩ −Ｖ特性図である。 符号の説明 １：第１導電型半導体基板、 ２：第１導電型ドレイン
領域、 ３：第２導電型ベース領域、４：第１導電型ソ
ース領域、 ３１：低抵抗ベース領域。 代理人 弁理士 梅 １） 勝（他２名）Ａ′ 第１図 ｗＸ３図 ７ａ２図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板上に形成された、上記基板と
同導電型のドレイン、ソース領域と、上記ソース領域の
周囲に形成された第２導電型のベース領域とを有する二
重拡散型ＭＯＳトランジスタに於いて、 上記ソース領域下方のベース領域部分を低抵抗化したこ
とを特徴とする二重拡散型ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277158A JPH04151875A (ja) | 1990-10-15 | 1990-10-15 | 二重拡散型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277158A JPH04151875A (ja) | 1990-10-15 | 1990-10-15 | 二重拡散型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04151875A true JPH04151875A (ja) | 1992-05-25 |
Family
ID=17579612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277158A Pending JPH04151875A (ja) | 1990-10-15 | 1990-10-15 | 二重拡散型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04151875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| JP2001352070A (ja) * | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP2010212726A (ja) * | 2000-04-07 | 2010-09-24 | Denso Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-10-15 JP JP2277158A patent/JPH04151875A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US5897355A (en) * | 1994-08-03 | 1999-04-27 | National Semiconductor Corporation | Method of manufacturing insulated gate semiconductor device to improve ruggedness |
| JP2001352070A (ja) * | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP2010212726A (ja) * | 2000-04-07 | 2010-09-24 | Denso Corp | 半導体装置およびその製造方法 |
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