JP3315356B2 - 高耐圧半導体装置 - Google Patents
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Description
なる高耐圧半導体装置に関する。
る高耐圧半導体素子と、低耐圧駆動回路などに用いられ
る低耐圧半導体素子とが同一の基板に形成され、パワー
ICが製造される。この種のパワーICは、広く知られ
ており、多くの用途が考えられている。通常、このよう
なパワーICは出力段に高耐圧半導体装置としての高耐
圧MOSFETが用いられており、この高耐圧MOSF
ETは低いオン抵抗が要求されている。
を示す断面図である。この高耐圧MOSFETは、高抵
抗のp型半導体基板1の表面にp型ボディ層2が選択的
に形成されている。p型ボディ層2の表面には低抵抗の
n型ソース層3が選択的に形成されている。
なる表面には、高抵抗のn型オフセット層4が形成され
ている。n型オフセット層4の表面には、低抵抗のn型
ドレイン層5が選択的に形成されている。また、n型ソ
ース層3とn型オフセット層4によって挟まれるp型ボ
ディ層2表面とこの表面に隣接するn型オフセット層4
表面の一部には、ゲート絶縁膜6およびフィールド酸化
膜7を介してゲート電極8が形成されている。
には、これら両層にコンタクトするソース電極9が形成
されている。n型ドレイン層5上には、ドレイン電極1
0が形成されている。
レイン層5がオフセット層4内に形成されているので、
オフセット層4がいわゆるリサーフ層として作用する。
このリサーフ層は、素子の高耐圧を保ちながらオン抵抗
を低い値に抑制可能とする。なお、この高耐圧MOSF
ETのゲート電圧VG =0V(オフ状態)から5Vまで
のドレイン電圧−ドレイン電流の特性曲線は図5に示す
通りである。
うな高耐圧MOSFETでは、図5に示すように、ゲー
トオフ時及びゲート電圧VG が1V程度で低いときには
高い耐圧を保つものの、1Vを越えた通常のゲート電圧
VG となるゲートオン時には低い耐圧となる問題があ
る。
オン時に素子を流れるドレイン電流により、n型オフセ
ット層4表面において、等電位線がドレイン側で密にな
ってドレイン側に電子が増えた分、ソース側で正の空間
電荷が生じ、この正の空間電荷がn型オフセット層4の
ドーズされた電荷を打消してしまう。このため、ゲート
オン時に、n型オフセット層4がリサーフ層として作用
しなくなり、耐圧を低下させてしまう問題がある。この
問題は、特にゲート電圧VG が定格の1/2以上の3V
以上で顕著になる。
オン時に低い耐圧となるため、ドレインが電源に直結し
てゲートをバイアスする構成のアナログ回路には使用不
可能であるという問題がある。
ン電流をID 、電子の電荷量をq(=1.6×10-19
C;単位クーロン)、電子のドリフト速度をυdrift
(=8×106 cm/sec)とすると、このドレイン
電流ID で打消されるn型オフセット層4の負電荷はI
D /(q・υdrift )cm-2である。また、ゲート幅
は、図4の紙面奥行き方向に沿ったゲート長であり、本
明細書中、チャネル幅ともいう。
で、低いオン抵抗を得られると共に、ゲートのオン状態
/オフ状態の両方で高耐圧を実現し得る高耐圧半導体装
置を提供することを目的とする。
ット層をソース側からドレイン側にかけて2層構成と
し、ソース側の第1オフセット層よりも高ドーズ量の第
2オフセット層をドレイン層側に設けた構造を用いる。
低いオン抵抗によって素子を流れるドレイン電流によ
り、ソース側の第1オフセット層の電荷が打ち消された
としても、ドレイン側の第2オフセット層には電荷を残
してリサーフ層として作用させ、素子全体としては、低
いオン抵抗を前提としつつ、ゲートのオン状態/オフ状
態の両方で高耐圧を実現させることにある。
具体的には以下のような手段が講じられる。本発明は、
半導体基板と、前記半導体基板の表面に選択的に形成さ
れた第1導電型ボディ層と、前記第1導電型ボディ層の
表面に選択的に形成された第2導電型ソース層と、前記
半導体基板の表面の前記第1導電型ボディ層とは異なる
領域に選択的に形成された第2導電型第1オフセット層
と、前記第2導電型第1オフセット層の表面に選択的に
形成された第2導電型第2オフセット層と、前記第2導
電型第2オフセット層の表面に選択的に形成され、前記
第2導電型第2オフセット層よりも高いキャリア密度を
もつ第2導電型ドレイン層と、前記第2導電型ソース層
と前記第2導電型第1オフセット層とに挟まれた領域上
にゲー卜絶縁膜を介して形成されたゲート電極と、前記
第1導電型ボディ層表面と前記第2導電型ソース層表面
の両者に接して形成されたソース電極と、前記第2導電
型ドレイン層表面に形成されたドレイン電極とを備えた
構造の高耐圧半導体装置に関する。
明は、素子のチャネルでのキャリアの移動度をμ[cm
2 /V・s]、前記ゲート絶縁膜の誘電率をε[F/c
m]、前記ゲート絶縁膜の膜厚をd[cm]、チャネル
長をL[cm]、スレショルド電圧をVT [V]、定格
ゲート電圧をVG [V]としたとき、下記(1)式で規
定されるチャネル幅1cm当りのドレイン電流ID に対
し、電子の電荷量をq[C]とし、キャリアのドリフト
速度をυdrift [cm/sec]としたとき、前記第2
導電型第2オフセット層のドーズ量n2 は下記(2)式
を満足する高耐圧半導体装置である。 ID=(μ・ε)・(VG/2−VT)/(4・L・d)[A/cm]…(1) n2 ≧ID /(q・υdrift )[cm-2]…(2) また、請求項2に対応する発明は、前記ゲート電極は、
前記第2導電型ソース層と前記第2導電型第1オフセッ
ト層とに挟まれた領域上に隣接する前記第2導電型第1
オフセット層表面の一部に、前記ゲー卜絶縁膜及びフィ
ールド酸化膜を介して形成されており、前記第2導電型
第1オフセット層のドーズ量n 1 は1.5〜4×10 12
[cm -2 ]の範囲内にあり、前記第2導電型第2オフセ
ット層のドーズ量n2 は3×10 12 〜1.6×10
13 [cm -2 ]の範囲内にあり且つ下記式を満足する高耐
圧半導体装置である。 2n1 ≦n2 ≦4n1 (作用) 従って、請求項1に対応する発明は以上のような手段を
講じたことにより、ゲートオフの時、従来同様に、第2
導電型第1オフセット層がリサーフとして作用して高耐
圧を実現し、また、ゲートオンの時、低いオン抵抗によ
って素子を流れるドレイン電流により、第2導電型第1
オフセット層の電荷が打消されるものの、第2導電型第
1オフセット層のドーズ量n1 よりも高ドーズ量n2 の
第2導電型第2オフセット層がリサーフとして作用する
ので、低いオン抵抗を得られると共に、ゲートのオン状
態/オフ状態の両方で高耐圧を実現させることができ
る。
・υdrift )[cm-2]として規定しているので、この
作用を容易且つ確実に奏することができる。また、請求
項2に対応する発明は、請求項1に対応する作用と同様
の高耐圧を奏する作用に加え、このときの条件を2n1
≦n2 ≦4n1 として規定しているので、前述した作用
を容易且つ確実に奏することができる。
項1に対応する作用と同様の高耐圧を奏する作用に加
え、第2導電型第1オフセット層のドーズ量と、第2導
電型第2オフセット層のドーズ量とを具体的な数値で規
定しているので、前述した作用をより一層、容易且つ確
実に奏することができる。
て図面を参照しながら説明する。図1は本発明の一実施
形態に係る高耐圧MOSFETの素子構造を示す断面図
である。この高耐圧MOSFETは、高抵抗のp型半導
体基板11の表面にはp型ボディ層12が選択的に形成
されている。p型ボディ層12の表面には低抵抗のn型
ソース層13が選択的に形成されている。
異なる表面には高抵抗のn型第1オフセット層14が形
成され、n型第1オフセット層14に隣接してn型第1
オフセット層14よりも低抵抗(高ドーズ量)のn型第
2オフセット層15が形成されている。
2オフセット層5よりも低抵抗のn型ドレイン層16が
選択的に形成されている。また、n型ソース層13とn
型第1オフセット層14によって挟まれるp型ボディ層
12表面とこの表面に隣接するn型第1オフセット層1
4表面の一部には、ゲート絶縁膜17およびフィールド
酸化膜18を介してゲート電極19が形成されている。
12には、これら両層にコンタクトするソース電極20
が形成されている。n型ドレイン層16上には、ドレイ
ン電極21が形成されている。
動度をμ[cm2 /V・s]、ゲート絶縁膜17の誘電
率をε[F/cm]、ゲート絶縁膜17の膜厚をd[c
m]、チャネル長をL[cm]、スレショルド電圧をV
T [V]、定格ゲート電圧をVG [V]としたとき、チ
ャネル幅1cm当りのドレイン電流ID は、次の(1)
式で規定される。 ID =(μ・ε)・(VG /2−VT )/(4・L・d)[A/cm]…(1) このとき、前述した電子の電荷量q[c]及び電子のド
リフト速度υdrift [cm/sec]を用い、n型第2
オフセット層15のドーズ量n2 は次の(2)式の関係
を満足するように設定される。 n2 ≧ID /(q・υdrift )[cm-2]…(2) 本実施形態では、μ=700[cm2 /V・s]、ε=
3.5×10-13 [F/cm]、d=1.5×10
-6[cm]、L=1×104 [cm]、VT =1
[V]、VG =5[V]に対し、ドーズ量n2 =9×1
012[cm-2]である。
ETの作用について説明する。この高耐圧MOSFET
は、ゲート電圧VG =0Vのゲートオフの時、従来同様
に、n型第1オフセット層14がリサーフとして作用
し、図2に示すように、高耐圧を実現する。
時、素子に流れるドレイン電流により、n型第1オフセ
ット層14の電荷が打消されるものの、n型第1オフセ
ット層14よりも高ドーズ量のn型第2オフセット層1
5がリサーフとして作用し、図2に示すように、高耐圧
を実現する。また、前述したように、ゲートのオン状態
/オフ状態の両方で高耐圧を実現しているが、同時に低
いオン抵抗を得ている。すなわち、低いオン抵抗を得ら
れつつ、ゲート電圧0V〜5Vの範囲にわたって高い耐
圧を実現させることができる。
とn型第2オフセット層15のド一ズ量n2 との関係を
示す図である。なお、このときのn型第1オフセット層
14のドーズ量n1 は3×1012[cm-2]である。図
3に示すように、n2 が6×1012〜1.2×10
13[cm-2]の範囲内にあるとき、耐圧が大きく向上さ
れていることが分かる。
≦4n1 の範囲内にあることが好ましいことが分かる。
その理由は、n2 が2n1 より小さい場合(n2 <2n
1 )、ドレイン電流によって電荷が打ち消されてしまう
からである。また、n2 が4n1 より大きい場合(4n
1 <n2 )、n型第2オフセット層15が完全には空乏
化せず、リサーフとして作用しないため、耐圧の向上に
寄与しないからである。
型第1オフセット層14のドーズ量n1 は1.5〜4×
1012[cm-2]の範囲内にあり、且つn型第2オフセ
ット層15のドーズ量n2 は3×1012〜1.6×10
13[cm-2]の範囲内にあることが、低いオン抵抗を得
られつつ、ゲートのオンオフに関わらずに高い耐圧を実
現させる素子動作上、好ましいという結果が得られてい
る。
トオフの時、従来同様に、n型第1オフセット層14が
リサーフとして作用して高耐圧を実現し、また、ゲート
オンの時、低いオン抵抗によって素子を流れるドレイン
電流ID により、n型第1オフセット層14の電荷が打
消されるものの、n型第1オフセット層14のドーズ量
n1 よりも高ドーズ量n2 のn型第2オフセット層15
がリサーフとして作用するので、低いオン抵抗を得られ
ると共に、ゲートのオン状態/オフ状態の両方で高耐圧
を実現させることができる。
・υdrift )[cm-2]を満足するように設定している
ので、この効果を容易且つ確実に奏することができる。
なお、この場合、使用したいドレイン電流ID の値によ
っても、ドーズ量の最適化を図ることができるので好ま
しい。
量n1 を1.5〜4×1012[cm-2]の範囲内とし、
n型第2オフセット層15のドーズ量n2 を3×1012
〜1.6×1013[cm-2]の範囲内としても、前述し
た効果をより一層、容易且つ確実に奏することができ
る。
4n1 として実験的に求めたので、前述した効果を容易
且つ確実に奏することができる。 (他の実施形態)なお、上記実施形態では、第1導電型
をp型とし、第2導電型をn型とした場合について説明
したが、これに限らず、第1導電型をn型とし、第2導
電型をp型としても、本発明を同様に実施して同様の効
果を得ることができる。その他、本発明はその要旨を逸
脱しない範囲で種々変形して実施できる。
いオン抵抗を得られると共に、ゲートのオン状態/オフ
状態の両方で高耐圧を実現できる高耐圧半導体装置を提
供できる。
の素子構造を示す断面図
流の特性曲線を示す図
フセット層のドーズ量と素子耐圧との関係を示す図
面図
レイン電流の特性曲線を示す図
Claims (2)
- 【請求項1】 半導体基板と、 前記半導体基板の表面に選択的に形成された第1導電型
ボディ層と、 前記第1導電型ボディ層の表面に選択的に形成された第
2導電型ソース層と、 前記半導体基板の表面の前記第1導電型ボディ層とは異
なる領域に選択的に形成された第2導電型第1オフセッ
ト層と、 前記第2導電型第1オフセット層の表面に選択的に形成
された第2導電型第2オフセット層と、 前記第2導電型第2オフセット層の表面に選択的に形成
され、前記第2導電型第2オフセット層よりも高いキャ
リア密度をもつ第2導電型ドレイン層と、 前記第2導電型ソース層と前記第2導電型第1オフセッ
ト層とに挟まれた領域上にゲー卜絶縁膜を介して形成さ
れたゲート電極と、 前記第1導電型ボディ層表面と前記第2導電型ソース層
表面の両者に接して形成されたソース電極と、 前記第2導電型ドレイン層表面に形成されたドレイン電
極とを備えた高耐圧半導体装置であって、 素子のチャネルでのキャリアの移動度をμ[cm2 /V
・s]、前記ゲート絶縁膜の誘電率をε[F/cm]、
前記ゲート絶縁膜の膜厚をd[cm]、チャネル長をL
[cm]、スレショルド電圧をVT [V]、定格ゲート
電圧をVG [V]としたとき、下記(1)式で規定され
るチャネル幅1cm当りのドレイン電流ID に対し、 電子の電荷量をq[C]とし、キャリアのドリフト速度
をυdrift [cm/sec]としたとき、 前記第2導電型第2オフセット層のドーズ量n2は下記
(2)式を満足することを特徴とする高耐圧半導体装
置。 ID=(μ・ε)・(VG/2−VT)/(4・L・d)[A/cm]…(1) n2 ≧ID /(q・υdrift )[cm-2]…(2) - 【請求項2】 半導体基板と、 前記半導体基板の表面に選択的に形成された第1導電型
ボディ層と、 前記第1導電型ボディ層の表面に選択的に形成された第
2導電型ソース層と、 前記半導体基板の表面の前記第1導電型ボディ層とは異
なる領域に選択的に形成された第2導電型第1オフセッ
ト層と、 前記第2導電型第1オフセット層の表面に選択的に形成
された第2導電型第2オフセット層と、 前記第2導電型第2オフセット層の表面に選択的に形成
され、前記第2導電型第2オフセット層よりも高いキャ
リア密度をもつ第2導電型ドレイン層と、 前記第2導電型ソース層と前記第2導電型第1オフセッ
ト層とに挟まれた領域上にゲー卜絶縁膜を介して形成さ
れたゲート電極と、 前記第1導電型ボディ層表面と前記第2導電型ソース層
表面の両者に接して形成されたソース電極と、 前記第2導電型ドレイン層表面に形成されたドレイン電
極とを備えた高耐圧半導体装置であって、前記ゲート電極は、前記第2導電型ソース層と前記第2
導電型第1オフセット層とに挟まれた領域上に隣接する
前記第2導電型第1オフセット層表面の一部に、前記ゲ
ー卜絶縁膜及びフィールド酸化膜を介して形成されてお
り、 前記第2導電型第1オフセット層のドーズ量n 1 は1.
5〜4×10 12 [cm -2 ]の範囲内にあり、前記第2導
電型第2オフセット層のドーズ量n2 は3×10 12 〜
1.6×10 13 [cm -2 ]の範囲内にあり且つ下記式を
満足することを特徴とする高耐圧半導体装置。 2n1 ≦n2 ≦4n1
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