JP2002353441A - パワーｍｏｓトランジスタ - Google Patents
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Abstract
(57)【要約】
【課題】静電放電（ＥＳＤ）に対する耐量が高いパワー
ＭＯＳトランジスタを提供する。 【解決手段】半導体基板におけるｎウェル層３の表層部
にチャネル領域４が形成されるとともにチャネル領域４
の表層部にソース領域５が形成され、さらに、チャネル
領域４よりも深いｐ+ボディ領域６が形成されている。
ドレイン電極１２の下方における半導体基板にｐ+不純
物拡散埋込層１５が形成され、ドレイン電極１２からｐ
+ボディ領域６を介してソース電極１０に至るブレーク
電流経路の一部となる。半導体基板においてｐ+不純物
拡散埋込層１５からｐ+ボディ領域６の下方までｐ不純
物拡散埋込層１６が延設され、ブレーク電流経路の一部
となる。
ＭＯＳトランジスタを提供する。 【解決手段】半導体基板におけるｎウェル層３の表層部
にチャネル領域４が形成されるとともにチャネル領域４
の表層部にソース領域５が形成され、さらに、チャネル
領域４よりも深いｐ+ボディ領域６が形成されている。
ドレイン電極１２の下方における半導体基板にｐ+不純
物拡散埋込層１５が形成され、ドレイン電極１２からｐ
+ボディ領域６を介してソース電極１０に至るブレーク
電流経路の一部となる。半導体基板においてｐ+不純物
拡散埋込層１５からｐ+ボディ領域６の下方までｐ不純
物拡散埋込層１６が延設され、ブレーク電流経路の一部
となる。
Description
【０００１】
【発明の属する技術分野】この発明は、スイッチング素
子として大電流を駆動できるパワーＭＯＳトランジスタ
に係り、特にドレインをソースと同じ面に配置する横型
ＤＭＯＳ（Ｌateral Ｄouble Ｄiffused ＭＯＳ）ト
ランジスタに関するものである。
子として大電流を駆動できるパワーＭＯＳトランジスタ
に係り、特にドレインをソースと同じ面に配置する横型
ＤＭＯＳ（Ｌateral Ｄouble Ｄiffused ＭＯＳ）ト
ランジスタに関するものである。
【０００２】
【従来の技術】従来、大電流を駆動するためのパワー素
子として、縦形の二重拡散ＭＯＳトランジスタ（ＶＤＭ
ＯＳ）、及びそのドレイン電極を表面から取り出せるよ
うにしたアップドレイン構造が広く使われてきた。それ
に対し、近年では横形二重拡散型ＭＯＳトランジスタ
（ＬＤＭＯＳ）が広く普及し始めている。これは、微細
加工技術の進歩によりオン抵抗を低く作れるようになっ
たためであるが、静電放電（ＥＳＤ）に対する耐量が低
く、その用途が限られるという問題がある。
子として、縦形の二重拡散ＭＯＳトランジスタ（ＶＤＭ
ＯＳ）、及びそのドレイン電極を表面から取り出せるよ
うにしたアップドレイン構造が広く使われてきた。それ
に対し、近年では横形二重拡散型ＭＯＳトランジスタ
（ＬＤＭＯＳ）が広く普及し始めている。これは、微細
加工技術の進歩によりオン抵抗を低く作れるようになっ
たためであるが、静電放電（ＥＳＤ）に対する耐量が低
く、その用途が限られるという問題がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、静電放電
（ＥＳＤ）に対する耐量が高いパワーＭＯＳトランジス
タを提供することにある。
景の下になされたものであり、その目的は、静電放電
（ＥＳＤ）に対する耐量が高いパワーＭＯＳトランジス
タを提供することにある。
【０００４】
【課題を解決するための手段】ＬＤＭＯＳのＥＳＤ耐量
が低い原因の一つとなっているブレーク電流（降伏電
流）の経路となる部分にソース部が存在し、寄生バイポ
ーラアクションを起こしやすい構造となっているという
点に着目し、以下のようにした。
が低い原因の一つとなっているブレーク電流（降伏電
流）の経路となる部分にソース部が存在し、寄生バイポ
ーラアクションを起こしやすい構造となっているという
点に着目し、以下のようにした。
【０００５】請求項１に記載のパワーＭＯＳトランジス
タにおいては、ドレイン電極の下方における半導体基板
に形成され、ドレイン電極からボディ領域を介してソー
ス電極に至るブレーク電流経路の一部となる高濃度不純
物拡散埋込層と、半導体基板において高濃度不純物拡散
埋込層からボディ領域の下方まで延設され、ブレーク電
流経路の一部となる低濃度不純物拡散埋込層と、を備え
た。その結果、ブレーク電流（降伏電流）がソース領域
の近傍に流れにくくなり、ＥＳＤ耐量が向上する。
タにおいては、ドレイン電極の下方における半導体基板
に形成され、ドレイン電極からボディ領域を介してソー
ス電極に至るブレーク電流経路の一部となる高濃度不純
物拡散埋込層と、半導体基板において高濃度不純物拡散
埋込層からボディ領域の下方まで延設され、ブレーク電
流経路の一部となる低濃度不純物拡散埋込層と、を備え
た。その結果、ブレーク電流（降伏電流）がソース領域
の近傍に流れにくくなり、ＥＳＤ耐量が向上する。
【０００６】ここで、請求項２に記載のように、ボディ
領域の下方における半導体基板に形成され、ブレーク電
流経路の一部となる高濃度不純物拡散埋込層を設けるよ
うにするとよい。
領域の下方における半導体基板に形成され、ブレーク電
流経路の一部となる高濃度不純物拡散埋込層を設けるよ
うにするとよい。
【０００７】請求項３に記載のパワーＭＯＳトランジス
タにおいては、ドレイン電極の下方における半導体基板
に縦方向に延びる溝と、溝内に充填され、ドレイン電極
からボディ領域を介してソース電極に至るブレーク電流
経路の一部となる導電性材料と、半導体基板において導
電性材料からボディ領域の下方まで延設され、ブレーク
電流経路の一部となる不純物拡散埋込層と、を備えた。
その結果、ブレーク電流がソース領域の近傍に流れにく
くなり、ＥＳＤ耐量が向上する。
タにおいては、ドレイン電極の下方における半導体基板
に縦方向に延びる溝と、溝内に充填され、ドレイン電極
からボディ領域を介してソース電極に至るブレーク電流
経路の一部となる導電性材料と、半導体基板において導
電性材料からボディ領域の下方まで延設され、ブレーク
電流経路の一部となる不純物拡散埋込層と、を備えた。
その結果、ブレーク電流がソース領域の近傍に流れにく
くなり、ＥＳＤ耐量が向上する。
【０００８】ここで、請求項４に記載のように、ボディ
領域は、半導体基板に縦方向に延びる溝内に充填された
導電性材料よりなるものとするとよい。また、請求項５
に記載のように、ボディ領域用の導電性材料として第２
導電型の不純物をドープしたポリシリコンを用い、ブレ
ーク電流経路を形成するための導電性材料として第１導
電型の不純物をドープしたポリシリコンを用いるとよ
い。
領域は、半導体基板に縦方向に延びる溝内に充填された
導電性材料よりなるものとするとよい。また、請求項５
に記載のように、ボディ領域用の導電性材料として第２
導電型の不純物をドープしたポリシリコンを用い、ブレ
ーク電流経路を形成するための導電性材料として第１導
電型の不純物をドープしたポリシリコンを用いるとよ
い。
【０００９】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００１０】図１には、本実施の形態におけるパワーＭ
ＯＳトランジスタの縦断面および平面を示す。ｎ-シリ
コン基板１の上には、ｐ-エピタキシャル層（シリコン
層）２が形成されている。ｐ-エピタキシャル層２の表
層部にはｎウェル層（半導体層）３が形成されている。
本実施形態においては、ｎ-シリコン基板１とｐ-エピタ
キシャル層２とｎウェル層３にて半導体基板を構成して
いる。
ＯＳトランジスタの縦断面および平面を示す。ｎ-シリ
コン基板１の上には、ｐ-エピタキシャル層（シリコン
層）２が形成されている。ｐ-エピタキシャル層２の表
層部にはｎウェル層（半導体層）３が形成されている。
本実施形態においては、ｎ-シリコン基板１とｐ-エピタ
キシャル層２とｎウェル層３にて半導体基板を構成して
いる。
【００１１】ｎウェル層３の表層部にはｐチャネル領域
となるｐウェル層４が形成されている。ｐウェル層（ｐ
チャネル領域）４の表層部にはｎ+ソース領域５が形成
されている。また、ｎウェル層３の表層部にはｐ+ボデ
ィ領域６が形成され、ｐ+ボディ領域６はｎ+ソース領域
５とｐチャネル領域４を貫通している。つまり、ｐ+ボ
ディ領域６は、半導体基板においてｐチャネル領域４の
表層部からｐチャネル領域４よりも深く形成されてい
る。
となるｐウェル層４が形成されている。ｐウェル層（ｐ
チャネル領域）４の表層部にはｎ+ソース領域５が形成
されている。また、ｎウェル層３の表層部にはｐ+ボデ
ィ領域６が形成され、ｐ+ボディ領域６はｎ+ソース領域
５とｐチャネル領域４を貫通している。つまり、ｐ+ボ
ディ領域６は、半導体基板においてｐチャネル領域４の
表層部からｐチャネル領域４よりも深く形成されてい
る。
【００１２】さらに、半導体基板の上面（ｎウェル層３
の表面側）において、少なくともｐチャネル領域４の一
部領域に対しゲート絶縁膜７を介してゲート電極８が配
置されている。ゲート電極８の上には層間絶縁膜９が形
成されている。また、半導体基板の上面（ｎウェル層３
の表面側）において層間絶縁膜９の上にはソース電極１
０が配置され、このソース電極１０はｎ+ソース領域５
およびｐ+ボディ領域６と接している。
の表面側）において、少なくともｐチャネル領域４の一
部領域に対しゲート絶縁膜７を介してゲート電極８が配
置されている。ゲート電極８の上には層間絶縁膜９が形
成されている。また、半導体基板の上面（ｎウェル層３
の表面側）において層間絶縁膜９の上にはソース電極１
０が配置され、このソース電極１０はｎ+ソース領域５
およびｐ+ボディ領域６と接している。
【００１３】ｎウェル層３の表層部においてｐチャネル
領域４とは離間する部位にｎ+領域１１が形成されてい
る。半導体基板の上面において層間絶縁膜９の上にはド
レイン電極１２が形成され、このドレイン電極１２はｎ
+領域１１と接している。このように、ｎウェル層３の
表面側においてｐチャネル領域４とは離間する部位にド
レイン電極１２がｎ+領域１１を介してｎウェル層３と
接するように配置されている。なお、ソースセル（ｐチ
ャネル領域４）とドレインセル（ｎ+領域１１）との間
にはＬＯＣＯＳ酸化膜１３が形成されている。また、ソ
ース・ドレイン電極１０，１２の上にはパッシベーショ
ン膜１４が形成されている。
領域４とは離間する部位にｎ+領域１１が形成されてい
る。半導体基板の上面において層間絶縁膜９の上にはド
レイン電極１２が形成され、このドレイン電極１２はｎ
+領域１１と接している。このように、ｎウェル層３の
表面側においてｐチャネル領域４とは離間する部位にド
レイン電極１２がｎ+領域１１を介してｎウェル層３と
接するように配置されている。なお、ソースセル（ｐチ
ャネル領域４）とドレインセル（ｎ+領域１１）との間
にはＬＯＣＯＳ酸化膜１３が形成されている。また、ソ
ース・ドレイン電極１０，１２の上にはパッシベーショ
ン膜１４が形成されている。
【００１４】そして、ゲート電圧の印加によるトランジ
スタ・オン時には、ゲート絶縁膜７の下をドレイン電極
１２からソース電極１０に向かってドレイン電流が流れ
る。本実施の形態においては、負荷（例えば、モータ等
のインダクタンス）がＬＤＭＯＳトランジスタのドレイ
ン側に配置される、いわゆるロウサイド（ＬｏｗＳｉｄ
ｅ）スイッチ仕様であり、ソースは接地し、高電位とグ
ランド側との間に配置される負荷に対してグランド側に
パワーＭＯＳトランジスタを配置している。
スタ・オン時には、ゲート絶縁膜７の下をドレイン電極
１２からソース電極１０に向かってドレイン電流が流れ
る。本実施の形態においては、負荷（例えば、モータ等
のインダクタンス）がＬＤＭＯＳトランジスタのドレイ
ン側に配置される、いわゆるロウサイド（ＬｏｗＳｉｄ
ｅ）スイッチ仕様であり、ソースは接地し、高電位とグ
ランド側との間に配置される負荷に対してグランド側に
パワーＭＯＳトランジスタを配置している。
【００１５】ここまでの説明において、出力端子（ドレ
イン）から入った静電放電によるサージ電流は横方向に
形成された寄生トランジスタ（ｎ+ソース領域５とｐチ
ャネル領域４とｎウェル層３によるｎｐｎトランジス
タ）を介してソース電極１０に向かって電流が流れよう
とする。
イン）から入った静電放電によるサージ電流は横方向に
形成された寄生トランジスタ（ｎ+ソース領域５とｐチ
ャネル領域４とｎウェル層３によるｎｐｎトランジス
タ）を介してソース電極１０に向かって電流が流れよう
とする。
【００１６】一方、ドレイン電極１２の下方における半
導体基板には、ｐ+不純物拡散埋込層１５が形成される
とともに、このｐ+不純物拡散埋込層１５からｐ不純物
拡散埋込層１６がｐ+ボディ領域６の下方まで延設され
ている。また、ｐ+ボディ領域６の下方における半導体
基板にはｐ+不純物拡散埋込層１７が形成され、ｐ+不純
物拡散埋込層１７はｐ不純物拡散埋込層１６とｐ+ボデ
ィ領域６に接触している。各埋込層１５，１６，１７
は、ｎ-シリコン基板１とｐ-エピタキシャル層２との境
界部分に形成されている。図１において一点鎖線でブレ
ーク電流経路を示し、ブレーク電流はドレイン電極１２
からソース電極１０に流れることとなる。このとき、ｐ
+不純物拡散埋込層１５とｐ不純物拡散埋込層１６とｐ+
不純物拡散埋込層１７は、ドレイン電極１２からｐ+ボ
ディ領域６を介してソース電極１０に至るブレーク電流
経路の一部となる。
導体基板には、ｐ+不純物拡散埋込層１５が形成される
とともに、このｐ+不純物拡散埋込層１５からｐ不純物
拡散埋込層１６がｐ+ボディ領域６の下方まで延設され
ている。また、ｐ+ボディ領域６の下方における半導体
基板にはｐ+不純物拡散埋込層１７が形成され、ｐ+不純
物拡散埋込層１７はｐ不純物拡散埋込層１６とｐ+ボデ
ィ領域６に接触している。各埋込層１５，１６，１７
は、ｎ-シリコン基板１とｐ-エピタキシャル層２との境
界部分に形成されている。図１において一点鎖線でブレ
ーク電流経路を示し、ブレーク電流はドレイン電極１２
からソース電極１０に流れることとなる。このとき、ｐ
+不純物拡散埋込層１５とｐ不純物拡散埋込層１６とｐ+
不純物拡散埋込層１７は、ドレイン電極１２からｐ+ボ
ディ領域６を介してソース電極１０に至るブレーク電流
経路の一部となる。
【００１７】また、図１での下側に示すように、ｐ+不
純物拡散埋込層１５はドレインセルの中央部において角
形に形成され、また、ｐ+不純物拡散埋込層１７はソー
スセルの中央部において角形に形成されている。このよ
うに、ｐ+不純物拡散埋込層１５，１７はメッシュの中
心に点在する形で配置されている。
純物拡散埋込層１５はドレインセルの中央部において角
形に形成され、また、ｐ+不純物拡散埋込層１７はソー
スセルの中央部において角形に形成されている。このよ
うに、ｐ+不純物拡散埋込層１５，１７はメッシュの中
心に点在する形で配置されている。
【００１８】そして、ｐ-エピタキシャル層２とｎウェ
ル層３との界面にはボディダイオードＤ１，Ｄ２が形成
される。つまり、ドレイン電極１２の下方におけるｐ-
エピタキシャル層２とｎウェル層３との界面にはボディ
ダイオードＤ１が形成され、その他の領域でのｐ-エピ
タキシャル層２とｎウェル層３との界面にはボディダイ
オードＤ２が形成される。ここで、ｐ型の不純物拡散埋
込層１５，１７の不純物濃度をｐ型の不純物拡散埋込層
１６よりも濃くすることにより、ダイオードＤ２の降伏
電圧をダイオードＤ１より高くすることができる。さら
に、このｐ不純物拡散埋込層１６によりボディ領域６ま
でのブレーク電流経路を低抵抗化させることができる。
ル層３との界面にはボディダイオードＤ１，Ｄ２が形成
される。つまり、ドレイン電極１２の下方におけるｐ-
エピタキシャル層２とｎウェル層３との界面にはボディ
ダイオードＤ１が形成され、その他の領域でのｐ-エピ
タキシャル層２とｎウェル層３との界面にはボディダイ
オードＤ２が形成される。ここで、ｐ型の不純物拡散埋
込層１５，１７の不純物濃度をｐ型の不純物拡散埋込層
１６よりも濃くすることにより、ダイオードＤ２の降伏
電圧をダイオードＤ１より高くすることができる。さら
に、このｐ不純物拡散埋込層１６によりボディ領域６ま
でのブレーク電流経路を低抵抗化させることができる。
【００１９】このようにして、ドレイン電極１２からｐ
+不純物拡散埋込層１５、ｐ不純物拡散埋込層１６、ｐ+
不純物拡散埋込層１７、ｐ+ボディ領域６を通してソー
ス電極１０に至るブレーク電流経路を形成することがで
きる。この構造とすることにより、ダイオードＤ１の降
伏時の電流経路を低抵抗化でき、ソース部に存在する寄
生バイポーラトランジスタ（ｎ+ソース領域５とｐチャ
ネル領域４とｎウェル層３によるｎｐｎトランジスタ）
の動作が起きにくくソース領域５の近傍にブレーク電流
が流れにくくなり、ＥＳＤ耐量を上げることができる
（向上することができる）。
+不純物拡散埋込層１５、ｐ不純物拡散埋込層１６、ｐ+
不純物拡散埋込層１７、ｐ+ボディ領域６を通してソー
ス電極１０に至るブレーク電流経路を形成することがで
きる。この構造とすることにより、ダイオードＤ１の降
伏時の電流経路を低抵抗化でき、ソース部に存在する寄
生バイポーラトランジスタ（ｎ+ソース領域５とｐチャ
ネル領域４とｎウェル層３によるｎｐｎトランジスタ）
の動作が起きにくくソース領域５の近傍にブレーク電流
が流れにくくなり、ＥＳＤ耐量を上げることができる
（向上することができる）。
【００２０】次に、このように構成した半導体装置の製
造方法について、図２，３を用いて説明する。図２に示
すように、ｎ-シリコン基板１の上にｐ-エピタキシャル
層２を成長させる前に、ｎ-シリコン基板１の上面部に
ｐ不純物拡散埋込層（１６）とｐ+不純物拡散埋込層
（１５，１７）となる領域１５ａ，１６ａ，１７ａを形
成しておく。詳しくは、ｎ-シリコン基板１の全面にボ
ロン等のインプラによりｐ不純物拡散埋込層（１６）と
なる領域１６ａを形成するとともに、マスクを用いたイ
ンプラによりｐ+不純物拡散埋込層（１５，１７）とな
る領域１５ａ，１７ａを形成する。このようにしてか
ら、ｎ-シリコン基板１の上にｐ-エピタキシャル層２を
必要な厚さだけ成長させる。
造方法について、図２，３を用いて説明する。図２に示
すように、ｎ-シリコン基板１の上にｐ-エピタキシャル
層２を成長させる前に、ｎ-シリコン基板１の上面部に
ｐ不純物拡散埋込層（１６）とｐ+不純物拡散埋込層
（１５，１７）となる領域１５ａ，１６ａ，１７ａを形
成しておく。詳しくは、ｎ-シリコン基板１の全面にボ
ロン等のインプラによりｐ不純物拡散埋込層（１６）と
なる領域１６ａを形成するとともに、マスクを用いたイ
ンプラによりｐ+不純物拡散埋込層（１５，１７）とな
る領域１５ａ，１７ａを形成する。このようにしてか
ら、ｎ-シリコン基板１の上にｐ-エピタキシャル層２を
必要な厚さだけ成長させる。
【００２１】そして、図３に示すように、ｐ-エピタキ
シャル層２の上面から砒素（Ａｓ）もしくはリン（Ｐ）
をインプラするとともに熱拡散させて、ｐ-エピタキシ
ャル層２の表層部にＬＤＭＯＳのドリフト層となるｎウ
ェル層３を形成する。また、ｐ-エピタキシャル層２の
上面からボロン（Ｂ）をインプラするとともに熱拡散さ
せて、所定深さのｐ+ボディ領域６を形成する。
シャル層２の上面から砒素（Ａｓ）もしくはリン（Ｐ）
をインプラするとともに熱拡散させて、ｐ-エピタキシ
ャル層２の表層部にＬＤＭＯＳのドリフト層となるｎウ
ェル層３を形成する。また、ｐ-エピタキシャル層２の
上面からボロン（Ｂ）をインプラするとともに熱拡散さ
せて、所定深さのｐ+ボディ領域６を形成する。
【００２２】その後は、図１に示すように、通常のＬＤ
ＭＯＳの製造技術を用いてＬＯＣＯＳ酸化膜、ポリシリ
コンゲート電極、チャネル領域、ソース領域、配線の形
成を行う。詳しくは、半導体基板におけるｎウェル層３
の表層部に二重拡散により外側のｐチャネル領域４およ
び内側のｎ+ソース領域５を形成するとともに、ｎ+領域
１１を形成する。また、少なくともチャネル領域４の一
部領域に対しゲート絶縁膜７を介してゲート電極８を配
置する。また、半導体基板の上面側にソース電極１０を
ｎ+ソース領域５およびｐ+ボディ領域６と接するように
配置する。さらに、ｎ+領域１１の上にドレイン電極１
２を配置する。
ＭＯＳの製造技術を用いてＬＯＣＯＳ酸化膜、ポリシリ
コンゲート電極、チャネル領域、ソース領域、配線の形
成を行う。詳しくは、半導体基板におけるｎウェル層３
の表層部に二重拡散により外側のｐチャネル領域４およ
び内側のｎ+ソース領域５を形成するとともに、ｎ+領域
１１を形成する。また、少なくともチャネル領域４の一
部領域に対しゲート絶縁膜７を介してゲート電極８を配
置する。また、半導体基板の上面側にソース電極１０を
ｎ+ソース領域５およびｐ+ボディ領域６と接するように
配置する。さらに、ｎ+領域１１の上にドレイン電極１
２を配置する。
【００２３】その結果、ドレイン電極１２の下方におけ
る半導体基板には、ｐ+不純物拡散埋込層１５が形成さ
れるとともに、ｐ+ボディ領域６の下端においてはｐ+不
純物拡散埋込層１７が形成される。さらに、ｐ+不純物
拡散埋込層１５とｐ+不純物拡散埋込層１７をつなぐｐ
不純物拡散埋込層１６が形成される。
る半導体基板には、ｐ+不純物拡散埋込層１５が形成さ
れるとともに、ｐ+ボディ領域６の下端においてはｐ+不
純物拡散埋込層１７が形成される。さらに、ｐ+不純物
拡散埋込層１５とｐ+不純物拡散埋込層１７をつなぐｐ
不純物拡散埋込層１６が形成される。
【００２４】次に、本実施形態の応用例を説明する。図
１においてはｐ+不純物拡散埋込層１５，１７はドレイ
ンセル・ソースセルの中央部において角形に形成した
が、図４に示すように、ｐ+不純物拡散埋込層１５，１
７をドレインセル・ソースセルにおいて帯状に形成して
もよい。つまり、ｐ+不純物拡散埋込層１５，１７をメ
ッシュの中心に点在する形ではなくストライプ状に配置
してもよい。
１においてはｐ+不純物拡散埋込層１５，１７はドレイ
ンセル・ソースセルの中央部において角形に形成した
が、図４に示すように、ｐ+不純物拡散埋込層１５，１
７をドレインセル・ソースセルにおいて帯状に形成して
もよい。つまり、ｐ+不純物拡散埋込層１５，１７をメ
ッシュの中心に点在する形ではなくストライプ状に配置
してもよい。
【００２５】また、基板の外周部での構造として、図５
に示すように、ＬＯＣＯＳ酸化膜２０が形成されたフィ
ールド領域において、外周セルをソースと限定して接合
分離してもよい。
に示すように、ＬＯＣＯＳ酸化膜２０が形成されたフィ
ールド領域において、外周セルをソースと限定して接合
分離してもよい。
【００２６】また、図６に示すように、図１でのｐ+不
純物拡散埋込層１７を形成しない形態にて実施すること
もできる。また、図１のｎ-基板の代わりにｐ+基板を用
いることもできる。
純物拡散埋込層１７を形成しない形態にて実施すること
もできる。また、図１のｎ-基板の代わりにｐ+基板を用
いることもできる。
【００２７】また、図７に示すように、ＳＯＩ基板を用
いることもできる。この図７において、第１のシリコン
基板３０の上にはシリコン酸化膜３１を介して第２のシ
リコン基板３２が貼り合わされ、かつ、第２のシリコン
基板３２は薄膜化されている。この薄膜層３２において
素子が形成されている。シリコン層３２の底部にはｐ埋
込層１６が形成されている。また、ドレイン電極１２の
下方にはｐ+埋込層１５が、また、ソース電極１０の下
方にはｐ+埋込層１７が形成されている。また、ドレイ
ンセルの中央（ドレイン電極１２の下方）のｐ+不純物
拡散埋込層１５を貫通するようにトレンチ３３が形成さ
れ、トレンチ内は絶縁材料３４が充填されている。ま
た、ソースセルの中央（ソース電極１０の下方）のｐ+
不純物拡散埋込層１７を貫通するようにトレンチ３５が
形成され、トレンチ内は絶縁材料３６が充填されてい
る。さらに、基板外周部にはトレンチ３７が形成され、
トレンチ内は絶縁材料３８が充填されている。このよう
にして、トレンチにより各島に区画している。
いることもできる。この図７において、第１のシリコン
基板３０の上にはシリコン酸化膜３１を介して第２のシ
リコン基板３２が貼り合わされ、かつ、第２のシリコン
基板３２は薄膜化されている。この薄膜層３２において
素子が形成されている。シリコン層３２の底部にはｐ埋
込層１６が形成されている。また、ドレイン電極１２の
下方にはｐ+埋込層１５が、また、ソース電極１０の下
方にはｐ+埋込層１７が形成されている。また、ドレイ
ンセルの中央（ドレイン電極１２の下方）のｐ+不純物
拡散埋込層１５を貫通するようにトレンチ３３が形成さ
れ、トレンチ内は絶縁材料３４が充填されている。ま
た、ソースセルの中央（ソース電極１０の下方）のｐ+
不純物拡散埋込層１７を貫通するようにトレンチ３５が
形成され、トレンチ内は絶縁材料３６が充填されてい
る。さらに、基板外周部にはトレンチ３７が形成され、
トレンチ内は絶縁材料３８が充填されている。このよう
にして、トレンチにより各島に区画している。
【００２８】製造の際には、図８に示すように、第１の
シリコン基板３０を用意するとともに、第２のシリコン
基板３２の一方の面にｐ不純物拡散埋込層（１６）とｐ
+不純物拡散埋込層（１５，１７）となる領域１５ａ，
１６ａ，１７ａを形成しておく。そして、第１のシリコ
ン基板３０の上にシリコン酸化膜３１を介して第２のシ
リコン基板３２を貼り合わせる。さらに、第２のシリコ
ン基板３２を薄膜化した後、薄膜層３２において素子を
形成すればよい。
シリコン基板３０を用意するとともに、第２のシリコン
基板３２の一方の面にｐ不純物拡散埋込層（１６）とｐ
+不純物拡散埋込層（１５，１７）となる領域１５ａ，
１６ａ，１７ａを形成しておく。そして、第１のシリコ
ン基板３０の上にシリコン酸化膜３１を介して第２のシ
リコン基板３２を貼り合わせる。さらに、第２のシリコ
ン基板３２を薄膜化した後、薄膜層３２において素子を
形成すればよい。
【００２９】ハイサイド、ロウサイドでの結線について
言及する。ハイサイド、ロウサイドにかかわらず図５の
ようにシリコン基板１がｎ型ならば基板電位をドレイン
と同電位に設定する。シリコン基板１がｐ型ならば基板
電位はソース電位にする。これは、ハイサイドでの使用
はｐ-エピタキシャル層の電位が変化して使いづらいた
めである。これに対し、図９のようにＳＯＩ基板を用
い、かつトレンチを形成する場合においては、この制限
はなくなる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
言及する。ハイサイド、ロウサイドにかかわらず図５の
ようにシリコン基板１がｎ型ならば基板電位をドレイン
と同電位に設定する。シリコン基板１がｐ型ならば基板
電位はソース電位にする。これは、ハイサイドでの使用
はｐ-エピタキシャル層の電位が変化して使いづらいた
めである。これに対し、図９のようにＳＯＩ基板を用
い、かつトレンチを形成する場合においては、この制限
はなくなる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００３０】図１０には、本実施の形態におけるパワー
ＭＯＳトランジスタの縦断面を示す。図１０において、
ｐ-シリコン基板５１の上にはｎ-エピタキシャル層（半
導体層）５２が形成されている。本実施の形態において
はｐ-シリコン基板５１とｎ-エピタキシャル層５２によ
り半導体基板を構成している。ｎ-エピタキシャル層５
２の表層部にはｐチャネル領域５３が形成されている。
ｐチャネル領域５３の表層部にはｎ+ソース領域５４が
形成されている。半導体基板においてｐチャネル領域５
３の表層部からｐチャネル領域５３よりも深くボディ領
域５６が形成されている。このボディ領域５６は、半導
体基板に縦方向に延びる溝５５内に充填した導電性材料
よりなり、この導電性材料にはｐ+ポリシリコン（ｐ型
不純物をドープしたポリシリコン）を用いている。
ＭＯＳトランジスタの縦断面を示す。図１０において、
ｐ-シリコン基板５１の上にはｎ-エピタキシャル層（半
導体層）５２が形成されている。本実施の形態において
はｐ-シリコン基板５１とｎ-エピタキシャル層５２によ
り半導体基板を構成している。ｎ-エピタキシャル層５
２の表層部にはｐチャネル領域５３が形成されている。
ｐチャネル領域５３の表層部にはｎ+ソース領域５４が
形成されている。半導体基板においてｐチャネル領域５
３の表層部からｐチャネル領域５３よりも深くボディ領
域５６が形成されている。このボディ領域５６は、半導
体基板に縦方向に延びる溝５５内に充填した導電性材料
よりなり、この導電性材料にはｐ+ポリシリコン（ｐ型
不純物をドープしたポリシリコン）を用いている。
【００３１】ｎ-エピタキシャル層５２の表面側におい
て少なくともｐチャネル領域５３の一部領域に対しゲー
ト絶縁膜５７を介してゲート電極５８が配置されてい
る。ゲート電極５８の上には層間絶縁膜５９が形成され
ている。層間絶縁膜５９の上にはソース電極６０が配置
され、ソース電極６０はｎ+ソース領域５４およびボデ
ィ領域５６と接している。また、ｎ-エピタキシャル層
５２の表面側においてｐチャネル領域５３とは離間する
部位にｎ+領域６１が形成され、その上にドレイン電極
６２が配置されている。このように、ドレイン電極６２
は、ｎ-エピタキシャル層５２の表面側においてｐチャ
ネル領域５３とは離間する部位においてｎ +領域６１を
介してｎ-エピタキシャル層５２と接している。なお、
図１０において符号６６はＬＯＣＯＳ酸化膜である。
て少なくともｐチャネル領域５３の一部領域に対しゲー
ト絶縁膜５７を介してゲート電極５８が配置されてい
る。ゲート電極５８の上には層間絶縁膜５９が形成され
ている。層間絶縁膜５９の上にはソース電極６０が配置
され、ソース電極６０はｎ+ソース領域５４およびボデ
ィ領域５６と接している。また、ｎ-エピタキシャル層
５２の表面側においてｐチャネル領域５３とは離間する
部位にｎ+領域６１が形成され、その上にドレイン電極
６２が配置されている。このように、ドレイン電極６２
は、ｎ-エピタキシャル層５２の表面側においてｐチャ
ネル領域５３とは離間する部位においてｎ +領域６１を
介してｎ-エピタキシャル層５２と接している。なお、
図１０において符号６６はＬＯＣＯＳ酸化膜である。
【００３２】ドレイン電極６２の下方における半導体基
板には縦方向に延びる溝６３が形成され、溝６３内に導
電性材料６４が充填されている。導電性材料６４は、ｎ
+ポリシリコン（ｎ型不純物をドープしたポリシリコ
ン）よりなる。この導電性材料６４は、ドレイン電極６
２からボディ領域５６を介してソース電極６０に至るブ
レーク電流経路の一部となる。また、半導体基板におい
て導電性材料６４からボディ領域５６の下方までｎ+不
純物拡散埋込層６５が延設されている。ｎ+不純物拡散
埋込層６５は、ｐ-シリコン基板５１とｎ-エピタキシャ
ル層５２との境界部分に形成されている。このｎ+不純
物拡散埋込層６５は、ブレーク電流経路の一部となる。
板には縦方向に延びる溝６３が形成され、溝６３内に導
電性材料６４が充填されている。導電性材料６４は、ｎ
+ポリシリコン（ｎ型不純物をドープしたポリシリコ
ン）よりなる。この導電性材料６４は、ドレイン電極６
２からボディ領域５６を介してソース電極６０に至るブ
レーク電流経路の一部となる。また、半導体基板におい
て導電性材料６４からボディ領域５６の下方までｎ+不
純物拡散埋込層６５が延設されている。ｎ+不純物拡散
埋込層６５は、ｐ-シリコン基板５１とｎ-エピタキシャ
ル層５２との境界部分に形成されている。このｎ+不純
物拡散埋込層６５は、ブレーク電流経路の一部となる。
【００３３】ボディ領域（ｐ+ポリシリコン）５６とｎ-
エピタキシャル層５２の界面にはボディダイオードＤ１
０が形成され、ＬＤＭＯＳトランジスタの耐圧が決定さ
れる。この耐圧は、ｐ+ポリシリコン５６の深さ、濃
度、基板厚さ、工程内熱処理等によって必要な耐圧値に
設定される。また、ｐチャネル領域５３とｎ-エピタキ
シャル層５２の界面にはボディダイオードＤ１１が形成
されている。ボディダイオードＤ１１の降伏電圧はボデ
ィダイオードＤ１０の降伏電圧よりも高い。
エピタキシャル層５２の界面にはボディダイオードＤ１
０が形成され、ＬＤＭＯＳトランジスタの耐圧が決定さ
れる。この耐圧は、ｐ+ポリシリコン５６の深さ、濃
度、基板厚さ、工程内熱処理等によって必要な耐圧値に
設定される。また、ｐチャネル領域５３とｎ-エピタキ
シャル層５２の界面にはボディダイオードＤ１１が形成
されている。ボディダイオードＤ１１の降伏電圧はボデ
ィダイオードＤ１０の降伏電圧よりも高い。
【００３４】また、図１０での下側に示すように、溝６
３および導電性材料６４はドレインセルの中央部におい
て角形に形成され、また、溝５５および導電性材料５６
はソースセルの中央部において角形に形成されている。
このように、溝６３，５５および導電性材料６４，５６
はメッシュの中心に点在する形で配置されている。
３および導電性材料６４はドレインセルの中央部におい
て角形に形成され、また、溝５５および導電性材料５６
はソースセルの中央部において角形に形成されている。
このように、溝６３，５５および導電性材料６４，５６
はメッシュの中心に点在する形で配置されている。
【００３５】このようにして本トランジスタは、ｎ型、
ｐ型の２種類のポリシリコン５６，６４をトレンチ５
５，６３内に埋め込み、深くて濃い層を形成することに
より、ＥＳＤ耐量の高いＬＤＭＯＳ素子を実現してい
る。つまり、ブレーク電流をｎ+ソース領域５４の近傍
に流れにくくし、即ち、ソース部に存在する寄生バイポ
ーラトランジスタ（ｎ+ソース領域５４とｐチャネル領
域５３とｎ-エピタキシャル層５２によるｎｐｎトラン
ジスタ）の動作が起きにくくすることにより、ＥＳＤ耐
量を向上させている。
ｐ型の２種類のポリシリコン５６，６４をトレンチ５
５，６３内に埋め込み、深くて濃い層を形成することに
より、ＥＳＤ耐量の高いＬＤＭＯＳ素子を実現してい
る。つまり、ブレーク電流をｎ+ソース領域５４の近傍
に流れにくくし、即ち、ソース部に存在する寄生バイポ
ーラトランジスタ（ｎ+ソース領域５４とｐチャネル領
域５３とｎ-エピタキシャル層５２によるｎｐｎトラン
ジスタ）の動作が起きにくくすることにより、ＥＳＤ耐
量を向上させている。
【００３６】以上のごとく、この構造とすることによ
り、平面的な面積を増加することなく、ボディダイオー
ドＤ１０の降伏時の電流経路を低抵抗化でき、ｎ+ソー
ス領域５４近傍に電流が流れにくくなり、オン抵抗の増
加を伴わず、かつＥＳＤ耐量を上げることが可能である
（向上することができる）。
り、平面的な面積を増加することなく、ボディダイオー
ドＤ１０の降伏時の電流経路を低抵抗化でき、ｎ+ソー
ス領域５４近傍に電流が流れにくくなり、オン抵抗の増
加を伴わず、かつＥＳＤ耐量を上げることが可能である
（向上することができる）。
【００３７】次に、製造方法について説明する。図１１
に示すように、ｐ-シリコン基板５１の上にｎ-エピタキ
シャル層５２を成長させる前に、ｐ-シリコン基板５１
の上面部にｎ+不純物拡散埋込層６５となる領域を形成
しておく。このようにしてから、ｐ-シリコン基板５１
の上にｎ-エピタキシャル層５２を成長させる。
に示すように、ｐ-シリコン基板５１の上にｎ-エピタキ
シャル層５２を成長させる前に、ｐ-シリコン基板５１
の上面部にｎ+不純物拡散埋込層６５となる領域を形成
しておく。このようにしてから、ｐ-シリコン基板５１
の上にｎ-エピタキシャル層５２を成長させる。
【００３８】その後、ポリシリコンゲート電極とアルミ
配線の間の層間絶縁膜（ＢＰＳＧ等）を堆積する前まで
は、通常のＬＤＭＯＳの形成工程と同じ拡散、ポリシリ
コン膜等の形成を行う。詳しくは、図１２に示すよう
に、ゲート酸化膜５７を介してポリシリコンゲート電極
５８を配置する。また、ｎ-エピタキシャル層５２の表
層部に二重拡散により外側のｐチャネル領域５３および
内側のｎ+ソース領域５４を形成するとともに、ｎ-エピ
タキシャル層５２の表層部におけるｐチャネル領域５３
とは離間する部位においてｎ+領域６１を形成する。
配線の間の層間絶縁膜（ＢＰＳＧ等）を堆積する前まで
は、通常のＬＤＭＯＳの形成工程と同じ拡散、ポリシリ
コン膜等の形成を行う。詳しくは、図１２に示すよう
に、ゲート酸化膜５７を介してポリシリコンゲート電極
５８を配置する。また、ｎ-エピタキシャル層５２の表
層部に二重拡散により外側のｐチャネル領域５３および
内側のｎ+ソース領域５４を形成するとともに、ｎ-エピ
タキシャル層５２の表層部におけるｐチャネル領域５３
とは離間する部位においてｎ+領域６１を形成する。
【００３９】引き続き、図１３に示すように、フォトに
より基板の上にマスク７０を形成し、基板のエッチング
によりソース部に溝５５を形成する。さらに、ｐ型イオ
ンであるボロン（Ｂ）を打ち込む。そして、図１４に示
すように、溝５５を埋めるようにポリシリコン膜を形成
した後、エッチバックにより溝５５以外のポリシリコン
膜を除去する。これにより、溝５５の内部に、ｐ+ポリ
シリコン（導電性材料）５６が充填され、縦方向に延び
るボディ領域が形成される。なお、前述のボロンのイン
プラは行わずに、ボロンをドープしたポリシリコン膜を
形成してもよい。
より基板の上にマスク７０を形成し、基板のエッチング
によりソース部に溝５５を形成する。さらに、ｐ型イオ
ンであるボロン（Ｂ）を打ち込む。そして、図１４に示
すように、溝５５を埋めるようにポリシリコン膜を形成
した後、エッチバックにより溝５５以外のポリシリコン
膜を除去する。これにより、溝５５の内部に、ｐ+ポリ
シリコン（導電性材料）５６が充填され、縦方向に延び
るボディ領域が形成される。なお、前述のボロンのイン
プラは行わずに、ボロンをドープしたポリシリコン膜を
形成してもよい。
【００４０】そして、図１５に示すように、ソース部と
同様にトレイン部においても溝形成、ｎ型イオンの注
入、エッチバックを行う。つまり、ドレイン電極形成部
での半導体基板に縦方向に延びる溝６３を形成するとと
もに当該溝６３内をｎ+ポリシリコン（導電性材料）６
４で充填する。このとき、導電性材料６４からｎ+不純
物拡散埋込層６５がボディ領域６５の下方まで延設され
ることになる。
同様にトレイン部においても溝形成、ｎ型イオンの注
入、エッチバックを行う。つまり、ドレイン電極形成部
での半導体基板に縦方向に延びる溝６３を形成するとと
もに当該溝６３内をｎ+ポリシリコン（導電性材料）６
４で充填する。このとき、導電性材料６４からｎ+不純
物拡散埋込層６５がボディ領域６５の下方まで延設され
ることになる。
【００４１】その後、図１０に示すように、通常の配線
工程でソース電極６０とドレイン電極６２を形成する。
これにより、ソース電極６０が半導体基板の上面側にお
いてｐチャネル領域５３とｎ+ソース領域５４に接する
ように配置されるとともに、ドレイン電極６２がｎ+領
域６１の上に配置される。
工程でソース電極６０とドレイン電極６２を形成する。
これにより、ソース電極６０が半導体基板の上面側にお
いてｐチャネル領域５３とｎ+ソース領域５４に接する
ように配置されるとともに、ドレイン電極６２がｎ+領
域６１の上に配置される。
【００４２】以下、本実施形態の応用例を説明する。図
１０においては溝５５，６３（導電性材料５６，６４）
はドレインセル・ソースセルの中央部において角形に形
成したが、図１６に示すように、溝５５，６３（導電性
材料５６，６４）をドレインセル・ソースセルにおいて
帯状に形成してもよい。つまり、溝５５，６３および導
電性材料５６，６４はメッシュの中心に点在する形では
なくストライプ状に配置してもよい。
１０においては溝５５，６３（導電性材料５６，６４）
はドレインセル・ソースセルの中央部において角形に形
成したが、図１６に示すように、溝５５，６３（導電性
材料５６，６４）をドレインセル・ソースセルにおいて
帯状に形成してもよい。つまり、溝５５，６３および導
電性材料５６，６４はメッシュの中心に点在する形では
なくストライプ状に配置してもよい。
【００４３】また、基板の外周部での構造として、図１
７に示すようにしてもよい。図１７において、フィール
ド領域においてｎ+埋込領域８０を形成している。ま
た、半導体基板に縦方向に延びる溝８１を形成するとと
もに当該溝８１内にｎ+ポリシリコン（導電性材料）８
２を充填している。そして、電極６２により導電性材料
８２とｎ+埋込領域８０を通して基板電位をとるように
している。
７に示すようにしてもよい。図１７において、フィール
ド領域においてｎ+埋込領域８０を形成している。ま
た、半導体基板に縦方向に延びる溝８１を形成するとと
もに当該溝８１内にｎ+ポリシリコン（導電性材料）８
２を充填している。そして、電極６２により導電性材料
８２とｎ+埋込領域８０を通して基板電位をとるように
している。
【００４４】また、本実施形態においてもＳＯＩ基板を
用いるとともに素子分離用トレンチを形成してもよい。
詳しくは、図１８に示すように、ｐ-シリコン基板９１
の上に絶縁膜（ＳｉＯ2）９２を介してｎ-シリコン基板
９３が形成され、ｎ-シリコン層９３での底部にｎ+層９
６が埋め込まれている。また、基板の外周部での構造と
して、フィールド領域において埋込シリコン酸化膜９２
に達するトレンチ９４を形成するとともにトレンチ９４
内を絶縁材料で埋め込んでいる。
用いるとともに素子分離用トレンチを形成してもよい。
詳しくは、図１８に示すように、ｐ-シリコン基板９１
の上に絶縁膜（ＳｉＯ2）９２を介してｎ-シリコン基板
９３が形成され、ｎ-シリコン層９３での底部にｎ+層９
６が埋め込まれている。また、基板の外周部での構造と
して、フィールド領域において埋込シリコン酸化膜９２
に達するトレンチ９４を形成するとともにトレンチ９４
内を絶縁材料で埋め込んでいる。
【図１】第１の実施の形態におけるパワーＭＯＳトラン
ジスタを示す図。
ジスタを示す図。
【図２】第１の実施の形態におけるパワーＭＯＳトラン
ジスタの製造工程を説明するための縦断面図。
ジスタの製造工程を説明するための縦断面図。
【図３】同じくパワーＭＯＳトランジスタの製造工程を
説明するための縦断面図。
説明するための縦断面図。
【図４】別例のパワーＭＯＳトランジスタの平面図。
【図５】別例のパワーＭＯＳトランジスタの縦断面図。
【図６】別例のパワーＭＯＳトランジスタの縦断面図。
【図７】パワーＭＯＳトランジスタの製造工程を説明す
るための縦断面図。
るための縦断面図。
【図８】同じくパワーＭＯＳトランジスタの製造工程を
説明するための縦断面図。
説明するための縦断面図。
【図９】別例のパワーＭＯＳトランジスタの縦断面図。
【図１０】第２の実施の形態におけるパワーＭＯＳトラ
ンジスタを示す図。
ンジスタを示す図。
【図１１】第２の実施の形態におけるパワーＭＯＳトラ
ンジスタの製造工程を説明するための縦断面図。
ンジスタの製造工程を説明するための縦断面図。
【図１２】同じくパワーＭＯＳトランジスタの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図１３】同じくパワーＭＯＳトランジスタの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図１４】同じくパワーＭＯＳトランジスタの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図１５】同じくパワーＭＯＳトランジスタの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図１６】別例のパワーＭＯＳトランジスタの平面図。
【図１７】別例のパワーＭＯＳトランジスタの縦断面
図。
図。
【図１８】別例のパワーＭＯＳトランジスタの縦断面
図。
図。
１…ｎ-シリコン基板、２…ｐ-エピタキシャル層、３…
ｎウェル層、４…ｐチャネル領域（ｐウェル層）、５…
ｎ+ソース領域、６…ｐ+ボディ領域、７…ゲート絶縁
膜、８…ゲート電極、９…層間絶縁膜、１０…ソース電
極、１１…ｎ+領域、１２…ドレイン電極、１５…ｐ+不
純物拡散埋込層、１６…ｐ不純物拡散埋込層、１７…ｐ
+不純物拡散埋込層、５１…ｐ-シリコン基板、５２…ｎ
-エピタキシャル層、５３…ｐチャネル領域、５４…ｎ+
ソース領域、５５…溝、５６…ボディ領域（導電性材
料）、５７…ゲート絶縁膜、５８…ゲート電極、６１…
ｎ +領域、６２…ドレイン電極、６３…溝、６４…導電
性材料、６５…ｎ+不純物拡散埋込層。
ｎウェル層、４…ｐチャネル領域（ｐウェル層）、５…
ｎ+ソース領域、６…ｐ+ボディ領域、７…ゲート絶縁
膜、８…ゲート電極、９…層間絶縁膜、１０…ソース電
極、１１…ｎ+領域、１２…ドレイン電極、１５…ｐ+不
純物拡散埋込層、１６…ｐ不純物拡散埋込層、１７…ｐ
+不純物拡散埋込層、５１…ｐ-シリコン基板、５２…ｎ
-エピタキシャル層、５３…ｐチャネル領域、５４…ｎ+
ソース領域、５５…溝、５６…ボディ領域（導電性材
料）、５７…ゲート絶縁膜、５８…ゲート電極、６１…
ｎ +領域、６２…ドレイン電極、６３…溝、６４…導電
性材料、６５…ｎ+不純物拡散埋込層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 １０２Ａ Ｆターム(参考） 5F048 AA02 AA05 AC06 AC10 BA12 BA16 BB01 BB02 BC03 BD05 BE03 BF16 BG05 CC06 5F110 AA22 BB12 CC02 DD05 DD13 DD24 EE09 FF02 GG02 GG12 GG36 HJ06 HL03 HM04 NN02 NN22 NN62 NN65 QQ17 5F140 AA17 AA38 AB06 AC21 AC36 BA01 BA16 BB12 BB13 BC06 BC12 BC19 BD19 BF01 BF04 BH02 BH13 BH30 BH43 BH47 BJ01 BJ05 CB01 CB08 CB10 CC07 CD02 DA06 DA08
Claims (5)
- 【請求項１】 半導体基板における第１導電型の半導体
層（３）の表層部に形成された第２導電型のチャネル領
域（４）と、 前記チャネル領域（４）の表層部に形成された第１導電
型のソース領域（５）と、 前記半導体基板において前記チャネル領域（４）の表層
部から当該チャネル領域（４）よりも深く形成されたボ
ディ領域（６）と、 前記半導体層（３）の表面側において少なくとも前記チ
ャネル領域（４）の一部領域に対しゲート絶縁膜（７）
を介して配置されたゲート電極（８）と、 前記半導体層（３）の表面側において前記ソース領域
（５）およびボディ領域（６）と接するように配置され
たソース電極（１０）と、 前記半導体層（３）の表面側において前記チャネル領域
（４）とは離間する部位に当該半導体層（３）と接する
ように配置されたドレイン電極（１２）と、 前記ドレイン電極（１２）の下方における前記半導体基
板に形成され、前記ドレイン電極（１２）からボディ領
域（６）を介してソース電極（１０）に至るブレーク電
流経路の一部となる高濃度不純物拡散埋込層（１５）
と、 前記半導体基板において前記高濃度不純物拡散埋込層
（１５）から前記ボディ領域（６）の下方まで延設さ
れ、前記ブレーク電流経路の一部となる低濃度不純物拡
散埋込層（１６）と、を備えたことを特徴とするパワー
ＭＯＳトランジスタ。 - 【請求項２】 前記ボディ領域（６）の下方における前
記半導体基板に形成され、前記ブレーク電流経路の一部
となる高濃度不純物拡散埋込層（１７）を備えたことを
特徴とする請求項１に記載のパワーＭＯＳトランジス
タ。 - 【請求項３】 半導体基板における第１導電型の半導体
層（５２）の表層部に形成された第２導電型のチャネル
領域（５３）と、 前記チャネル領域（５３）の表層部に形成された第１導
電型のソース領域（５４）と、 前記半導体基板において前記チャネル領域（５３）の表
層部から当該チャネル領域（５３）よりも深く形成され
たボディ領域（５６）と、 前記半導体層（５２）の表面側において少なくとも前記
チャネル領域（５３）の一部領域に対しゲート絶縁膜
（５７）を介して配置されたゲート電極（５８）と、 前記半導体層（５２）の表面側において前記ソース領域
（５４）およびボディ領域（５６）と接するように配置
されたソース電極（６０）と、 前記半導体層（５２）の表面側において前記チャネル領
域（５３）とは離間する部位に当該半導体層（５２）と
接するように配置されたドレイン電極（６２）と、 前記ドレイン電極（６２）の下方における半導体基板に
縦方向に延びる溝（６３）と、 前記溝（６３）内に充填され、前記ドレイン電極（６
２）からボディ領域（５６）を介してソース電極（６
０）に至るブレーク電流経路の一部となる導電性材料
（６４）と、 前記半導体基板において前記導電性材料（６４）から前
記ボディ領域（５６）の下方まで延設され、前記ブレー
ク電流経路の一部となる不純物拡散埋込層（６５）と、
を備えたことを特徴とするパワーＭＯＳトランジスタ。 - 【請求項４】 前記ボディ領域（５６）は、半導体基板
に縦方向に延びる溝（５５）内に充填された導電性材料
よりなることを特徴とする請求項３に記載のパワーＭＯ
Ｓトランジスタ。 - 【請求項５】 前記ボディ領域用の導電性材料（５６）
は第２導電型の不純物をドープしたポリシリコンであ
り、前記ブレーク電流経路を形成するための導電性材料
（６４）は第１導電型の不純物をドープしたポリシリコ
ンであることを特徴とする請求項４に記載のパワーＭＯ
Ｓトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001151855A JP2002353441A (ja) | 2001-05-22 | 2001-05-22 | パワーｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001151855A JP2002353441A (ja) | 2001-05-22 | 2001-05-22 | パワーｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353441A true JP2002353441A (ja) | 2002-12-06 |
Family
ID=18996620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001151855A Pending JP2002353441A (ja) | 2001-05-22 | 2001-05-22 | パワーｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353441A (ja) |
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2001
- 2001-05-22 JP JP2001151855A patent/JP2002353441A/ja active Pending
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