JPH09232527A - 強誘電体メモリ装置及びその製造方法 - Google Patents
強誘電体メモリ装置及びその製造方法Info
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- JPH09232527A JPH09232527A JP9032324A JP3232497A JPH09232527A JP H09232527 A JPH09232527 A JP H09232527A JP 9032324 A JP9032324 A JP 9032324A JP 3232497 A JP3232497 A JP 3232497A JP H09232527 A JPH09232527 A JP H09232527A
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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Abstract
(57)【要約】
【課題】 トランジスタとキャパシタとを備える高集積
の強誘電体メモリ装置及びその製造方法を提供する。 【解決手段】 キャパシタ（２２２，２２４，２２６）
の下部電極２２２とトランジスタのドレイン領域２１８
とを、１つのバッティングコンタクトホールにより露出
させ、前記バッティングコンタクトホール内にフイリン
グパターン２２３ａを形成させることにより、高集積の
強誘電体メモリ装置のセルを具現することができる。
の強誘電体メモリ装置及びその製造方法を提供する。 【解決手段】 キャパシタ（２２２，２２４，２２６）
の下部電極２２２とトランジスタのドレイン領域２１８
とを、１つのバッティングコンタクトホールにより露出
させ、前記バッティングコンタクトホール内にフイリン
グパターン２２３ａを形成させることにより、高集積の
強誘電体メモリ装置のセルを具現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に係り、特に高集積化が可能な強誘電体
メモリ装置及びその製造方法に関する。
びその製造方法に係り、特に高集積化が可能な強誘電体
メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】最近、薄膜形成技術の進歩により強誘電
体膜を用いる不揮発性メモリ装置に対する研究が活発に
行われている。強誘電体メモリ装置は強誘電体膜の自発
分極現象を用いるもので、ＥＰＲＯＭ（electrically p
rogrammable read-only memory）又はＥＥＰＲＯＭ（el
ectrically erasable & programmable read-only memor
y ）に比べて読出し／書込み動作が速い長所がある。
体膜を用いる不揮発性メモリ装置に対する研究が活発に
行われている。強誘電体メモリ装置は強誘電体膜の自発
分極現象を用いるもので、ＥＰＲＯＭ（electrically p
rogrammable read-only memory）又はＥＥＰＲＯＭ（el
ectrically erasable & programmable read-only memor
y ）に比べて読出し／書込み動作が速い長所がある。
【０００３】更に、ＤＲＡＭに用いられるセルキャパシ
タの誘電膜として強誘電体膜を用いると、リフレッシュ
動作を不要とするため、ＤＲＡＭの電力消耗及び動作速
度を向上させることができる。このような強誘電体メモ
リ装置は、ＲＡＭのように単一電源電圧で読出し／書込
み動作が行えるので、強誘電体ＲＡＭ（Ferroelectric
RAM ：ＦＲＡＭ）とも呼ばれる。
タの誘電膜として強誘電体膜を用いると、リフレッシュ
動作を不要とするため、ＤＲＡＭの電力消耗及び動作速
度を向上させることができる。このような強誘電体メモ
リ装置は、ＲＡＭのように単一電源電圧で読出し／書込
み動作が行えるので、強誘電体ＲＡＭ（Ferroelectric
RAM ：ＦＲＡＭ）とも呼ばれる。
【０００４】このＦＲＡＭは、単位セルの構成要素に応
じて２種類に分類される。その１つは、単位セルが強誘
電体膜をゲート絶縁膜として用いる１つのトランジスタ
で構成されたものであり、もう１つは、単位セルが１つ
のアクセストランジスタ及び強誘電体膜を誘電膜として
用いる１つのセルキャパシタで構成されたものである。
ここで、前者のＦＲＡＭは、チャンネル領域であるシリ
コン基板とゲート絶縁膜である強誘電体膜との界面に、
シリコン基板と酸素原子との反応により成長するシリコ
ン酸化膜が形成されやすい。更に、シリコン基板と強誘
電体膜との格子定数の差又は熱膨張係数の差により、優
れた膜質の強誘電体膜を形成することが困難である。
じて２種類に分類される。その１つは、単位セルが強誘
電体膜をゲート絶縁膜として用いる１つのトランジスタ
で構成されたものであり、もう１つは、単位セルが１つ
のアクセストランジスタ及び強誘電体膜を誘電膜として
用いる１つのセルキャパシタで構成されたものである。
ここで、前者のＦＲＡＭは、チャンネル領域であるシリ
コン基板とゲート絶縁膜である強誘電体膜との界面に、
シリコン基板と酸素原子との反応により成長するシリコ
ン酸化膜が形成されやすい。更に、シリコン基板と強誘
電体膜との格子定数の差又は熱膨張係数の差により、優
れた膜質の強誘電体膜を形成することが困難である。
【０００５】したがって、後者のＦＲＡＭ、すなわち、
ＤＲＡＭセル構造と同様の構造を有しており、セルキャ
パシタの誘電膜として強誘電膜を用いるＦＲＡＭに対す
る研究が活発に行われている。ここで、前記強誘電体膜
としてはＰＺＴ膜（ＰｂＺｒ x Ｔｉ1-x Ｏ3 ）が広く用
いられている。この際、セルキャパシタの下部電極、す
なわちストレージ電極は、耐酸化性で溶融点の高い物質
で形成しなければ優れたキャパシタ特性を得ることがで
きず、その代表的な物質としては白金がある。
ＤＲＡＭセル構造と同様の構造を有しており、セルキャ
パシタの誘電膜として強誘電膜を用いるＦＲＡＭに対す
る研究が活発に行われている。ここで、前記強誘電体膜
としてはＰＺＴ膜（ＰｂＺｒ x Ｔｉ1-x Ｏ3 ）が広く用
いられている。この際、セルキャパシタの下部電極、す
なわちストレージ電極は、耐酸化性で溶融点の高い物質
で形成しなければ優れたキャパシタ特性を得ることがで
きず、その代表的な物質としては白金がある。
【０００６】ＰＺＴ形成工程として通常に用いられる技
術によれば、ＰＺＴをゾル−ゲル（sol-gel ）コーティ
ング方式でデポジッションさせた後、Ｏ2 雰囲気の炉内
で５００〜６５０℃の温度でアニーリングすることによ
り、適切な分極特性を有するＰＺＴを形成する。この
際、強誘電体膜として用いられたＰＺＴのアニーリング
温度は５００〜６５０℃であるため、アルミニウム膜で
形成された下部電極が変形する。したがって、ＰＺＴを
強誘電体膜として用いる場合には、アルミニウムを下部
電極に適用しにくい。又、下部電極としてタングステン
を用いる場合にも、ＰＺＴのアリーリングによるタング
ステンの酸化により、タングステンの導電性が喪失さ
れ、その誘電率は低くなる。したがって、６５０℃より
高い溶融点及び耐酸化性を有する白金を用いて下部電極
を形成することが望ましい。
術によれば、ＰＺＴをゾル−ゲル（sol-gel ）コーティ
ング方式でデポジッションさせた後、Ｏ2 雰囲気の炉内
で５００〜６５０℃の温度でアニーリングすることによ
り、適切な分極特性を有するＰＺＴを形成する。この
際、強誘電体膜として用いられたＰＺＴのアニーリング
温度は５００〜６５０℃であるため、アルミニウム膜で
形成された下部電極が変形する。したがって、ＰＺＴを
強誘電体膜として用いる場合には、アルミニウムを下部
電極に適用しにくい。又、下部電極としてタングステン
を用いる場合にも、ＰＺＴのアリーリングによるタング
ステンの酸化により、タングステンの導電性が喪失さ
れ、その誘電率は低くなる。したがって、６５０℃より
高い溶融点及び耐酸化性を有する白金を用いて下部電極
を形成することが望ましい。
【０００７】図１及び図２は従来の技術によるＦＲＡＭ
を説明するための図面である。図１は従来のＦＲＡＭの
セルアレー領域の一部を示すセル配置図であり、図２は
図１の２−２′線による断面図である。図１を参照すれ
ば、従来のセル配置図は、ｘ方向に所定の長さを有する
ように配置された活性領域１１２と、前記活性領域１１
２を横切るｙ方向に相互に平行に配置された一対のワー
ドライン１３０ａ，１３０ｂとを含む。ここで、前記活
性領域１１２は一対のワードライン１３０ａ，１３０ｂ
により３つの領域に分割されるが、この３つの領域のう
ち、一対のワードライン１３０ａと１３０ｂとの間に位
置する領域は共通ソース領域（または、共通ドレイン領
域）を示し、前記ワードライン１３０ａに隣接する領域
は第１ドレイン領域（または、第１ソース領域）を示
し、前記ワードライン１３０ｂに隣接する領域は第２ド
レイン領域（または、第２ソース領域）を示す。
を説明するための図面である。図１は従来のＦＲＡＭの
セルアレー領域の一部を示すセル配置図であり、図２は
図１の２−２′線による断面図である。図１を参照すれ
ば、従来のセル配置図は、ｘ方向に所定の長さを有する
ように配置された活性領域１１２と、前記活性領域１１
２を横切るｙ方向に相互に平行に配置された一対のワー
ドライン１３０ａ，１３０ｂとを含む。ここで、前記活
性領域１１２は一対のワードライン１３０ａ，１３０ｂ
により３つの領域に分割されるが、この３つの領域のう
ち、一対のワードライン１３０ａと１３０ｂとの間に位
置する領域は共通ソース領域（または、共通ドレイン領
域）を示し、前記ワードライン１３０ａに隣接する領域
は第１ドレイン領域（または、第１ソース領域）を示
し、前記ワードライン１３０ｂに隣接する領域は第２ド
レイン領域（または、第２ソース領域）を示す。
【０００８】又、従来のセル配置図は、前記第１，２ド
レイン領域とｘ方向に隣接する領域に配置される一対の
下部電極１２２ａ，１２２ｂと、前記一対の下部電極１
２２ａ，１２２ｂの所定領域上に配置される一対の上部
電極１２６ａ，１２６ｂと、前記第１，第２ドレイン領
域の所定領域を露出させるための一対の第１コンタクト
ホール１１２ａ，１１２ｂと、前記一対の上部電極１２
６ａ，１２６ｂに隣接しながら、前記一対の下部電極１
２２ａ，１２２ｂの所定領域を露出させるための一対の
第２コンタクトホール１３２ａ，１３２ｂと、前記第１
コンタクトホール１１２ａ及び前記第２コンタクトホー
ル１３２ａを通して、前記第１ドレイン領域に前記下部
電極１２２ａを連結させる第１配線１２３ａと、前記第
１コンタクトホール１１２ａ及び前記第２コンタクトホ
ール１３２ｂを通して、前記第２ドレイン領域に前記下
部電極１２２ｂを連結させる第２配線１２３ｂと、前記
共通ソース領域の所定領域を露出させるための第３コン
タクトホール１４０ａと、前記第３コンタクトホール１
４０ａを通して前記共通ソース領域に連結しつつ、ｘ方
向に配置されたビットライン１４０と、前記一対の上部
電極１２６ａ，１２６ｂを露出させるための一対の第４
コンタクトホール１５０ａ，１５０ｂと、前記第４コン
タクトホール１５０ａを通して前記上部電極１２６ａに
連結しつつ、ｙ方向に配置された第１上部電極ライン１
５５ａと、前記第４コンタクトホール１５０ｂを通して
前記上部電極１２６ｂに連結しつつ、ｙ方向に配置され
た第２上部電極ライン１５５ｂとを備える。
レイン領域とｘ方向に隣接する領域に配置される一対の
下部電極１２２ａ，１２２ｂと、前記一対の下部電極１
２２ａ，１２２ｂの所定領域上に配置される一対の上部
電極１２６ａ，１２６ｂと、前記第１，第２ドレイン領
域の所定領域を露出させるための一対の第１コンタクト
ホール１１２ａ，１１２ｂと、前記一対の上部電極１２
６ａ，１２６ｂに隣接しながら、前記一対の下部電極１
２２ａ，１２２ｂの所定領域を露出させるための一対の
第２コンタクトホール１３２ａ，１３２ｂと、前記第１
コンタクトホール１１２ａ及び前記第２コンタクトホー
ル１３２ａを通して、前記第１ドレイン領域に前記下部
電極１２２ａを連結させる第１配線１２３ａと、前記第
１コンタクトホール１１２ａ及び前記第２コンタクトホ
ール１３２ｂを通して、前記第２ドレイン領域に前記下
部電極１２２ｂを連結させる第２配線１２３ｂと、前記
共通ソース領域の所定領域を露出させるための第３コン
タクトホール１４０ａと、前記第３コンタクトホール１
４０ａを通して前記共通ソース領域に連結しつつ、ｘ方
向に配置されたビットライン１４０と、前記一対の上部
電極１２６ａ，１２６ｂを露出させるための一対の第４
コンタクトホール１５０ａ，１５０ｂと、前記第４コン
タクトホール１５０ａを通して前記上部電極１２６ａに
連結しつつ、ｙ方向に配置された第１上部電極ライン１
５５ａと、前記第４コンタクトホール１５０ｂを通して
前記上部電極１２６ｂに連結しつつ、ｙ方向に配置され
た第２上部電極ライン１５５ｂとを備える。
【０００９】上述した従来の技術によるＦＲＡＭを図２
に示す断面図を参照してさらに具体的に説明する。従来
のＦＲＡＭは、フィールド酸化膜１１４により活性領域
と非活性領域が限定された半導体基板１１６と、前記活
性領域上の所定領域に形成されたゲート電極の役割をす
るワードライン１３０ａと、前記ワードライン１３０ａ
の両側の活性領域の表面にそれぞれ形成された共通ソー
ス領域１１７及び第１ドレイン領域１１８と、前記共通
ソース領域１１７，第１ドレイン領域１１８及びワード
ライン１３０ａが形成された基板の全面に形成され、前
記共通ソース領域１１７及び第１ドレイン領域１１８の
一部を露出させる第１層間絶縁膜パターン５００と、前
記第１層間絶縁膜パターン５００の所定領域上にそれぞ
れ順次に積層された下部電極１２２ａ，強誘電体膜１２
４及び上部電極１２６ａからなるキャパシタとを含む。
ここで、前記下部電極１２２ａ及び強誘電体膜１２４は
それぞれ白金膜及びＰＺＴ膜で形成される。
に示す断面図を参照してさらに具体的に説明する。従来
のＦＲＡＭは、フィールド酸化膜１１４により活性領域
と非活性領域が限定された半導体基板１１６と、前記活
性領域上の所定領域に形成されたゲート電極の役割をす
るワードライン１３０ａと、前記ワードライン１３０ａ
の両側の活性領域の表面にそれぞれ形成された共通ソー
ス領域１１７及び第１ドレイン領域１１８と、前記共通
ソース領域１１７，第１ドレイン領域１１８及びワード
ライン１３０ａが形成された基板の全面に形成され、前
記共通ソース領域１１７及び第１ドレイン領域１１８の
一部を露出させる第１層間絶縁膜パターン５００と、前
記第１層間絶縁膜パターン５００の所定領域上にそれぞ
れ順次に積層された下部電極１２２ａ，強誘電体膜１２
４及び上部電極１２６ａからなるキャパシタとを含む。
ここで、前記下部電極１２２ａ及び強誘電体膜１２４は
それぞれ白金膜及びＰＺＴ膜で形成される。
【００１０】又、従来のＦＲＡＭは、前記キャパシタ及
び第１層間絶縁膜パターン５００上に形成され、前記下
部電極１２２ａ及び上部電極１２６ａの一部を露出させ
る第２層間絶縁膜パターン６００と、前記第２層間絶縁
膜パターン６００上の所定領域に形成され、前記第１，
第２層間絶縁膜パターン５００，６００により露出され
た前記下部電極１２２ａを第１ドレイン領域１１８に電
気的に連結する第１配線１２３ａと、前記第１，第２層
間絶縁膜パターン５００，６００により露出された前記
共通ソース領域１１７に接続されるビットライン１４０
と、前記ビットライン１４０及び第１配線１２３ａが形
成された基板上に形成され、前記上部電極１２６ａの一
部を露出させる第３層間絶縁膜パターン７００と、前記
第２，第３層間絶縁膜パターン６００，７００により露
出された前記上部電極１２６ａに接続される第１上部電
極ライン１５５ａとを含む。
び第１層間絶縁膜パターン５００上に形成され、前記下
部電極１２２ａ及び上部電極１２６ａの一部を露出させ
る第２層間絶縁膜パターン６００と、前記第２層間絶縁
膜パターン６００上の所定領域に形成され、前記第１，
第２層間絶縁膜パターン５００，６００により露出され
た前記下部電極１２２ａを第１ドレイン領域１１８に電
気的に連結する第１配線１２３ａと、前記第１，第２層
間絶縁膜パターン５００，６００により露出された前記
共通ソース領域１１７に接続されるビットライン１４０
と、前記ビットライン１４０及び第１配線１２３ａが形
成された基板上に形成され、前記上部電極１２６ａの一
部を露出させる第３層間絶縁膜パターン７００と、前記
第２，第３層間絶縁膜パターン６００，７００により露
出された前記上部電極１２６ａに接続される第１上部電
極ライン１５５ａとを含む。
【００１１】上述したように、ドレイン領域と下部電極
との電気的な連結において、これらを直接連結させる構
造を採用する場合には、下部電極を構成する白金が半導
体基板のシリコンと反応して下部電極が導電性を喪失す
るか、シリコン基板のシリコンが他の物質に置き換えら
れることもある。これを防止するため、従来のＦＲＡＭ
においては、ドレイン領域と下部電極を直接連結せず、
上述したようにドレイン領域と下部電極上にそれぞれコ
ンタクトを形成した後、これらのコンタクトを第１配線
を通して間接的に連結させる構造を取っている。
との電気的な連結において、これらを直接連結させる構
造を採用する場合には、下部電極を構成する白金が半導
体基板のシリコンと反応して下部電極が導電性を喪失す
るか、シリコン基板のシリコンが他の物質に置き換えら
れることもある。これを防止するため、従来のＦＲＡＭ
においては、ドレイン領域と下部電極を直接連結せず、
上述したようにドレイン領域と下部電極上にそれぞれコ
ンタクトを形成した後、これらのコンタクトを第１配線
を通して間接的に連結させる構造を取っている。
【００１２】
【発明が解決しようとする課題】しかしながら、かかる
構造を採用すると、セル面積の減少が困難であるため、
高集積のＦＲＡＭには不向きであるという問題がある。
したがって、本発明の目的は、集積度を増加させうる強
誘電体メモリ装置とそのセル構造を提供することにあ
る。
構造を採用すると、セル面積の減少が困難であるため、
高集積のＦＲＡＭには不向きであるという問題がある。
したがって、本発明の目的は、集積度を増加させうる強
誘電体メモリ装置とそのセル構造を提供することにあ
る。
【００１３】本発明の他の目的は、前記強誘電体メモリ
装置及びそのセル構造の製造方法を提供するにある。
装置及びそのセル構造の製造方法を提供するにある。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、本発明の強誘電体メモリ装置のセル構造は、活性領
域と非活性領域とが限定された半導体基板と、前記活性
領域上に形成されたトランジスタと、前記トランジスタ
のドレイン領域に隣接する非活性領域の上部に順次に積
層された下部電極，強誘電体膜及び上部電極で構成され
たキャパシタと、前記ドレイン領域と下部電極とを連結
させる連結手段とを含み、前記連結手段はバッティング
コンタクトホ−ルと、該バッティングコンタクトホ−ル
を埋め込むフィリングパターンとを有することを特徴と
する。
に、本発明の強誘電体メモリ装置のセル構造は、活性領
域と非活性領域とが限定された半導体基板と、前記活性
領域上に形成されたトランジスタと、前記トランジスタ
のドレイン領域に隣接する非活性領域の上部に順次に積
層された下部電極，強誘電体膜及び上部電極で構成され
たキャパシタと、前記ドレイン領域と下部電極とを連結
させる連結手段とを含み、前記連結手段はバッティング
コンタクトホ−ルと、該バッティングコンタクトホ−ル
を埋め込むフィリングパターンとを有することを特徴と
する。
【００１５】望ましくは、前記フィリングパターンは、
Ｔｉ／ＴｉＮ／Ａｌ膜又はＴｉ／ＴｉＮ／Ｗ膜からなる
多層導電膜である。また、望ましくは、前記強誘電体膜
はＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）からなり、前記下
部電極は白金からなる。前記他の目的を達成するため
に、本発明の強誘電体メモリ装置の製造方法は、半導体
基板の所定領域に活性領域及び非活性領域を限定する素
子分離膜を形成する工程と、前記活性領域にトランジス
タを形成する工程と、前記トランジスタが形成された半
導体基板の全面に第１層間絶縁膜を形成する工程と、前
記第１層間絶縁膜の所定領域に下部電極，強誘電体膜及
び上部電極が順次に積層されたキャパシタを形成する工
程と、前記キャパシタが形成された結果物上に第２層間
絶縁膜を形成する工程と、前記第２層間絶縁膜及び前記
第１層間絶縁膜を選択的にエッチングして、前記下部電
極の一部と前記トランジスタのドレイン領域の一部とを
同時に露出させるバッティングコンタクトホールを形成
する工程と、前記バッティングコンタクトホールを埋め
込むフィリングパターンを形成する工程とを含むことを
特徴とする。
Ｔｉ／ＴｉＮ／Ａｌ膜又はＴｉ／ＴｉＮ／Ｗ膜からなる
多層導電膜である。また、望ましくは、前記強誘電体膜
はＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）からなり、前記下
部電極は白金からなる。前記他の目的を達成するため
に、本発明の強誘電体メモリ装置の製造方法は、半導体
基板の所定領域に活性領域及び非活性領域を限定する素
子分離膜を形成する工程と、前記活性領域にトランジス
タを形成する工程と、前記トランジスタが形成された半
導体基板の全面に第１層間絶縁膜を形成する工程と、前
記第１層間絶縁膜の所定領域に下部電極，強誘電体膜及
び上部電極が順次に積層されたキャパシタを形成する工
程と、前記キャパシタが形成された結果物上に第２層間
絶縁膜を形成する工程と、前記第２層間絶縁膜及び前記
第１層間絶縁膜を選択的にエッチングして、前記下部電
極の一部と前記トランジスタのドレイン領域の一部とを
同時に露出させるバッティングコンタクトホールを形成
する工程と、前記バッティングコンタクトホールを埋め
込むフィリングパターンを形成する工程とを含むことを
特徴とする。
【００１６】望ましくは、前記下部電極は白金からな
り、前記強誘電体膜はＰＺＴからなる。
り、前記強誘電体膜はＰＺＴからなる。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の実施の形態を詳しく説明する。本実施の形態にお
いて、単位セルは１つのセルキャパシタと１つのアクセ
ストランジスタとで構成される。図３を参照すれば、本
実施の形態による強誘電体メモリ装置の単位セルは、ｘ
方向に所定の長さを有するように配置された活性領域２
１２と、前記活性領域２１２を横切るｙ方向に配置され
て、アクセストランジスタのゲート電極の役割をするワ
ードライン２３０とを備える。ここで、前記活性領域２
１２はワードライン２３０により２つの領域に分割され
る。図３において、ワードライン２３０の左側の活性領
域はアクセストランジスタのドレイン領域を示し、ワー
ドライン２３０の右側の活性領域はアクセストランジス
タのソース領域を示す。
発明の実施の形態を詳しく説明する。本実施の形態にお
いて、単位セルは１つのセルキャパシタと１つのアクセ
ストランジスタとで構成される。図３を参照すれば、本
実施の形態による強誘電体メモリ装置の単位セルは、ｘ
方向に所定の長さを有するように配置された活性領域２
１２と、前記活性領域２１２を横切るｙ方向に配置され
て、アクセストランジスタのゲート電極の役割をするワ
ードライン２３０とを備える。ここで、前記活性領域２
１２はワードライン２３０により２つの領域に分割され
る。図３において、ワードライン２３０の左側の活性領
域はアクセストランジスタのドレイン領域を示し、ワー
ドライン２３０の右側の活性領域はアクセストランジス
タのソース領域を示す。
【００１８】又、本実施の形態による強誘電体メモリ装
置の単位セルは、前記ドレイン領域とｘ方向に隣接する
領域に配置された下部電極２２２と、前記下部電極２２
２の所定領域上に配置された上部電極２２６と、前記ド
レイン領域の所定領域と前記下部電極２２２の所定領域
とを共に露出させ、その内部に導電膜からなるフィリン
グパターンが埋め込まれるバッティングコンタクトホー
ル２２３と、前記ソース領域の所定領域を露出させるた
めのビットコンタクトホール２４０ａと、前記ビットコ
ンタクトホール２４０ａを通して前記ソース領域に連結
され、ｘ方向に沿って配置されたビットライン２４０
と、前記上部電極２２６の所定領域を露出させるための
上部電極ラインコンタクトホール２５０ａと、前記上部
電極ラインコンタクトホール２５０ａを通して前記上部
電極２２６に連結され、前記ワードライン２３０に平行
に配置された上部電極ライン２５０とを備える。
置の単位セルは、前記ドレイン領域とｘ方向に隣接する
領域に配置された下部電極２２２と、前記下部電極２２
２の所定領域上に配置された上部電極２２６と、前記ド
レイン領域の所定領域と前記下部電極２２２の所定領域
とを共に露出させ、その内部に導電膜からなるフィリン
グパターンが埋め込まれるバッティングコンタクトホー
ル２２３と、前記ソース領域の所定領域を露出させるた
めのビットコンタクトホール２４０ａと、前記ビットコ
ンタクトホール２４０ａを通して前記ソース領域に連結
され、ｘ方向に沿って配置されたビットライン２４０
と、前記上部電極２２６の所定領域を露出させるための
上部電極ラインコンタクトホール２５０ａと、前記上部
電極ラインコンタクトホール２５０ａを通して前記上部
電極２２６に連結され、前記ワードライン２３０に平行
に配置された上部電極ライン２５０とを備える。
【００１９】図４を参照して本実施の形態をさらに詳し
く説明する。本実施の形態による強誘電体メモリ装置の
セルは、素子分離膜２１４、例えばフィールド酸化膜に
より活性領域及び非活性領域が限定された半導体基板２
１６と、前記活性領域の所定領域上にゲート絶縁膜によ
り離間し、アクセストランジスタのゲート電極の役割を
するワードライン２３０と、前記ワードライン２３０の
両側の活性領域の表面にそれぞれ形成されたアクセスト
ランジスタのソース領域（または、ドレイン領域）２１
７及びドレイン領域（または、ソース領域）２１８と、
前記ドレイン領域２１８の所定領域を露出させながら、
素子分離膜２１４，ワードライン２３０，ドレイン領域
２１８及びソース領域２１７を覆う第１層間絶縁膜パタ
ーン５５０と、前記ドレイン領域２１８に隣接する第１
層間絶縁膜パターン５５０の所定領域上に形成された下
部電極２２２と、前記下部電極２２２の所定領域上に順
次に形成された強誘電体膜２２４及び上部電極２２６
と、前記上部電極２２６の所定領域を露出させるコンタ
クトホールと、前記第１層間絶縁膜パターン５５０によ
り露出されたドレイン領域２１８の所定領域及び前記露
出されたドレイン領域２１８の所定領域に隣接する下部
電極２２２の所定領域を同時に露出させるバッティング
コンタクトホールとを備える第２層間絶縁膜パターン６
５０と、前記ドレイン領域２１８を前記下部電極２２２
に連結させるために、前記バッティングコンタクトホー
ルの内部に導電性物質膜で形成されたフィリングパター
ン２２３ａと、前記第２層間絶縁膜パターン６５０によ
り露出された上部電極２２６の所定領域を露出させる上
部電極ラインコンタクトホールが形成されるように、前
記第２層間絶縁膜パターン６５０及び前記フィリングパ
ターン２２３ａ上に形成された第３層間絶縁膜パターン
７５０と、前記上部電極ラインコンタクトホールを通し
て前記上部電極２２６に連結された上部電極ライン２５
０とを含む。
く説明する。本実施の形態による強誘電体メモリ装置の
セルは、素子分離膜２１４、例えばフィールド酸化膜に
より活性領域及び非活性領域が限定された半導体基板２
１６と、前記活性領域の所定領域上にゲート絶縁膜によ
り離間し、アクセストランジスタのゲート電極の役割を
するワードライン２３０と、前記ワードライン２３０の
両側の活性領域の表面にそれぞれ形成されたアクセスト
ランジスタのソース領域（または、ドレイン領域）２１
７及びドレイン領域（または、ソース領域）２１８と、
前記ドレイン領域２１８の所定領域を露出させながら、
素子分離膜２１４，ワードライン２３０，ドレイン領域
２１８及びソース領域２１７を覆う第１層間絶縁膜パタ
ーン５５０と、前記ドレイン領域２１８に隣接する第１
層間絶縁膜パターン５５０の所定領域上に形成された下
部電極２２２と、前記下部電極２２２の所定領域上に順
次に形成された強誘電体膜２２４及び上部電極２２６
と、前記上部電極２２６の所定領域を露出させるコンタ
クトホールと、前記第１層間絶縁膜パターン５５０によ
り露出されたドレイン領域２１８の所定領域及び前記露
出されたドレイン領域２１８の所定領域に隣接する下部
電極２２２の所定領域を同時に露出させるバッティング
コンタクトホールとを備える第２層間絶縁膜パターン６
５０と、前記ドレイン領域２１８を前記下部電極２２２
に連結させるために、前記バッティングコンタクトホー
ルの内部に導電性物質膜で形成されたフィリングパター
ン２２３ａと、前記第２層間絶縁膜パターン６５０によ
り露出された上部電極２２６の所定領域を露出させる上
部電極ラインコンタクトホールが形成されるように、前
記第２層間絶縁膜パターン６５０及び前記フィリングパ
ターン２２３ａ上に形成された第３層間絶縁膜パターン
７５０と、前記上部電極ラインコンタクトホールを通し
て前記上部電極２２６に連結された上部電極ライン２５
０とを含む。
【００２０】ここで、前記下部電極２２２は、９００℃
以上の溶融点及び耐酸化性の特性を有する白金膜で形成
することが望ましく、前記強誘電体膜はＰＺＴ膜又はＢ
ＳＴ（Ｂａx Ｓｒ1-x ＴｉＯ3 ）膜で形成することが望
ましい。又、前記フィリングパターン２２３ａとして
は、Ｔｉ／ＴｉＮ／Ａｌ膜又はＴｉ／ＴｉＮ／Ｗ膜を用
いることができ、その他の導電性物質を用いてもよい。
以上の溶融点及び耐酸化性の特性を有する白金膜で形成
することが望ましく、前記強誘電体膜はＰＺＴ膜又はＢ
ＳＴ（Ｂａx Ｓｒ1-x ＴｉＯ3 ）膜で形成することが望
ましい。又、前記フィリングパターン２２３ａとして
は、Ｔｉ／ＴｉＮ／Ａｌ膜又はＴｉ／ＴｉＮ／Ｗ膜を用
いることができ、その他の導電性物質を用いてもよい。
【００２１】上述したように、本実施の形態によるＦＲ
ＡＭは、下部電極とドレイン領域との電気的な接続が単
一のバッティングコンタクトホールにより行われるの
で、半導体装置の高集積化に有利である。図５Ａ乃至図
５Ｃは、本実施の形態による強誘電体メモリ装置のセル
を製造する方法を説明するための断面図である。
ＡＭは、下部電極とドレイン領域との電気的な接続が単
一のバッティングコンタクトホールにより行われるの
で、半導体装置の高集積化に有利である。図５Ａ乃至図
５Ｃは、本実施の形態による強誘電体メモリ装置のセル
を製造する方法を説明するための断面図である。
【００２２】図５Ａを参照すれば、半導体基板２１６の
所定領域に素子分離膜２１４、例えばフィールド酸化膜
を形成することにより、活性領域と非活性領域を限定す
る。その後、ゲート電極の役割をするワードライン２３
０，ソース領域２１７及びドレイン領域２１８からなる
トランジスタを通常の方法で形成する。次に、前記結果
物の全面に酸化膜、例えばＣＶＤ（Chemical Vapor Dep
osition)による酸化膜からなる第１層間絶縁膜５４０を
形成する。その後、前記第１層間絶縁膜５４０上の所定
領域に、例えば白金からなる下部電極２２２，ＰＺＴか
らなる強誘電体膜２２４及び上部電極２２６が順次に積
層されたキャパシタを形成する。ここで、前記下部電極
２２２は前記ドレイン領域２１８に隣接する領域に形成
することが望ましく、前記強誘電体膜２２４及び前記上
部電極２２６は前記下部電極２２２の所定領域上に形成
する。
所定領域に素子分離膜２１４、例えばフィールド酸化膜
を形成することにより、活性領域と非活性領域を限定す
る。その後、ゲート電極の役割をするワードライン２３
０，ソース領域２１７及びドレイン領域２１８からなる
トランジスタを通常の方法で形成する。次に、前記結果
物の全面に酸化膜、例えばＣＶＤ（Chemical Vapor Dep
osition)による酸化膜からなる第１層間絶縁膜５４０を
形成する。その後、前記第１層間絶縁膜５４０上の所定
領域に、例えば白金からなる下部電極２２２，ＰＺＴか
らなる強誘電体膜２２４及び上部電極２２６が順次に積
層されたキャパシタを形成する。ここで、前記下部電極
２２２は前記ドレイン領域２１８に隣接する領域に形成
することが望ましく、前記強誘電体膜２２４及び前記上
部電極２２６は前記下部電極２２２の所定領域上に形成
する。
【００２３】次に、このようにキャパシタが形成された
半導体基板２１６の全面に酸化膜、例えばＥＣＲ（Elec
tron Cyclotron Resonance）・ＣＶＤによる酸化膜から
なる第２層間絶縁膜６４０を形成する。前記第２層間絶
縁膜６４０の形成時にＥＣＲ・ＣＶＤを用いることは、
低温（４００℃未満）で水素含有量の少ない絶縁膜を得
るためである。前記第２層間絶縁膜６４０に水素が多く
含有される場合には、後続の熱処理工程時に４００℃程
度の温度でイオン化された水素原子（Ｈ+ ）により、前
記強誘電体膜２２４の電気的な特性が劣化する。
半導体基板２１６の全面に酸化膜、例えばＥＣＲ（Elec
tron Cyclotron Resonance）・ＣＶＤによる酸化膜から
なる第２層間絶縁膜６４０を形成する。前記第２層間絶
縁膜６４０の形成時にＥＣＲ・ＣＶＤを用いることは、
低温（４００℃未満）で水素含有量の少ない絶縁膜を得
るためである。前記第２層間絶縁膜６４０に水素が多く
含有される場合には、後続の熱処理工程時に４００℃程
度の温度でイオン化された水素原子（Ｈ+ ）により、前
記強誘電体膜２２４の電気的な特性が劣化する。
【００２４】その後、前記第２層間絶縁膜６４０上に、
前記下部電極２２２の一部と前記ドレイン領域２１８の
一部とを含む領域の上部を開口させるフォトレジストパ
ターン３００を形成する。図５Ｂを参照すれば、前記フ
ォトレジストパターン３００をエッチングマスクとし
て、前記第２層間絶縁膜６４０及び前記第１層間絶縁膜
５４０をエッチングすることにより、前記下部電極２２
２の一部と前記ドレイン領域２１８の一部を同時に露出
させるバッティングコンタクトホール３２０を形成す
る。この際、前記下部電極２２２を構成する白金と、前
記第１，第２層間絶縁膜５４０，６４０を構成する酸化
膜とのエッチング選択比は、２０：１以上である。した
がって、前記第２層間絶縁膜６４０が前記下部電極２２
２の上面の深さ、すなわち、図５Ｂの“ｃ”で表された
深さまでエッチングされて下部電極２２２を構成する白
金が露出されると、エッチングにより露出された下部電
極２２２の白金はエッチングマスクとして作用する。
前記下部電極２２２の一部と前記ドレイン領域２１８の
一部とを含む領域の上部を開口させるフォトレジストパ
ターン３００を形成する。図５Ｂを参照すれば、前記フ
ォトレジストパターン３００をエッチングマスクとし
て、前記第２層間絶縁膜６４０及び前記第１層間絶縁膜
５４０をエッチングすることにより、前記下部電極２２
２の一部と前記ドレイン領域２１８の一部を同時に露出
させるバッティングコンタクトホール３２０を形成す
る。この際、前記下部電極２２２を構成する白金と、前
記第１，第２層間絶縁膜５４０，６４０を構成する酸化
膜とのエッチング選択比は、２０：１以上である。した
がって、前記第２層間絶縁膜６４０が前記下部電極２２
２の上面の深さ、すなわち、図５Ｂの“ｃ”で表された
深さまでエッチングされて下部電極２２２を構成する白
金が露出されると、エッチングにより露出された下部電
極２２２の白金はエッチングマスクとして作用する。
【００２５】その結果、次のエッチング工程では、下部
電極２２２の下方にある層間絶縁膜はエッチングされな
い。これにより、露出された前記第２層間絶縁膜６４０
及びその下方の第１層間絶縁膜５４０が順次にエッチン
グされて、図５Ｂに示したように下部電極の一部とソー
ス領域を同時に露出させるバッティングコンタクトホー
ル３２０を含む第１層間絶縁膜パターン５５０及び第２
層間絶縁膜パターン６５０が形成される。
電極２２２の下方にある層間絶縁膜はエッチングされな
い。これにより、露出された前記第２層間絶縁膜６４０
及びその下方の第１層間絶縁膜５４０が順次にエッチン
グされて、図５Ｂに示したように下部電極の一部とソー
ス領域を同時に露出させるバッティングコンタクトホー
ル３２０を含む第１層間絶縁膜パターン５５０及び第２
層間絶縁膜パターン６５０が形成される。
【００２６】図５Ｃを参照すれば、前記フォトレジスト
パターン３００を取り除き、前記下部電極２２２とドレ
イン領域２１８とが露出された結果物の全面に、前記バ
ッティングコンタクトホール３２０を埋め込む導電膜を
形成する。次いで、前記第２層間絶縁膜パターン６５０
が露出されるまで前記導電膜をエッチバックして前記バ
ッティングコンタクトホール３２０内にフィリングパタ
ーン２２３ａを形成する。前記フィリングパターン２２
３ａの形成において、障壁層として、例えばＴｉ膜３２
２及びＴｉＮ膜３２４を順次にデポジッションさせ、Ａ
ｌ膜３２６をデポジッションさせた後、エッチバックす
る。これにより、Ｔｉ／ＴｉＮ／Ａｌ膜で構成されるフ
ィリングパターン２２３ａを形成することができる。か
つ、前記フィリングパターン２２３ａを構成する導電物
質として、Ｔｉ／ＴｉＮ／Ｗ膜を用いてもよい。
パターン３００を取り除き、前記下部電極２２２とドレ
イン領域２１８とが露出された結果物の全面に、前記バ
ッティングコンタクトホール３２０を埋め込む導電膜を
形成する。次いで、前記第２層間絶縁膜パターン６５０
が露出されるまで前記導電膜をエッチバックして前記バ
ッティングコンタクトホール３２０内にフィリングパタ
ーン２２３ａを形成する。前記フィリングパターン２２
３ａの形成において、障壁層として、例えばＴｉ膜３２
２及びＴｉＮ膜３２４を順次にデポジッションさせ、Ａ
ｌ膜３２６をデポジッションさせた後、エッチバックす
る。これにより、Ｔｉ／ＴｉＮ／Ａｌ膜で構成されるフ
ィリングパターン２２３ａを形成することができる。か
つ、前記フィリングパターン２２３ａを構成する導電物
質として、Ｔｉ／ＴｉＮ／Ｗ膜を用いてもよい。
【００２７】次に、図示してはいないが、前記第２層間
絶縁膜パターン６５０及び前記第１層間絶縁膜パターン
５５０を選択的にエッチングして、前記ソース領域２１
７を露出させるビットコンタクトホール２４０ａを形成
し、前記ビットコンタクトホール２４０ａを覆うビット
ライン２４０を形成する。次いで、前記ビットライン２
４０が形成された結果物の全面に第３層間絶縁膜を形成
し、前記第３層間絶縁膜及び前記第２層間絶縁膜パター
ン６５０を選択的にエッチングして、前記上部電極２２
６の所定領域を露出させる上部電極ラインコンタクトホ
ール２５０ａを形成する。引き続き、前記上部電極ライ
ンコンタクトホール２５０ａを覆う上部電極ライン２５
０を形成することにより、本実施の形態による強誘電体
メモリ装置のセルを完成する。
絶縁膜パターン６５０及び前記第１層間絶縁膜パターン
５５０を選択的にエッチングして、前記ソース領域２１
７を露出させるビットコンタクトホール２４０ａを形成
し、前記ビットコンタクトホール２４０ａを覆うビット
ライン２４０を形成する。次いで、前記ビットライン２
４０が形成された結果物の全面に第３層間絶縁膜を形成
し、前記第３層間絶縁膜及び前記第２層間絶縁膜パター
ン６５０を選択的にエッチングして、前記上部電極２２
６の所定領域を露出させる上部電極ラインコンタクトホ
ール２５０ａを形成する。引き続き、前記上部電極ライ
ンコンタクトホール２５０ａを覆う上部電極ライン２５
０を形成することにより、本実施の形態による強誘電体
メモリ装置のセルを完成する。
【００２８】以上、本発明を具体的な実施の形態を参照
して説明したが、本発明は前記実施の形態に限るもので
なく、本発明の技術的な思想の範囲内で当分野の通常の
知識を持つ者により各種の変形が可能である。
して説明したが、本発明は前記実施の形態に限るもので
なく、本発明の技術的な思想の範囲内で当分野の通常の
知識を持つ者により各種の変形が可能である。
【００２９】
【発明の効果】上述したように、本発明による強誘電体
メモリ装置のセルは、一回の写真工程で形成される１つ
のバッティングコンタクトホールにより、キャパシタの
下部電極とドレイン領域を電気的に接続させうるので、
従来の技術による強誘電体メモリ装置に比べて集積度を
増大させることができる。
メモリ装置のセルは、一回の写真工程で形成される１つ
のバッティングコンタクトホールにより、キャパシタの
下部電極とドレイン領域を電気的に接続させうるので、
従来の技術による強誘電体メモリ装置に比べて集積度を
増大させることができる。
【図１】従来の強誘電体メモリ装置のセル配置図であ
る。
る。
【図２】図１の２−２′線による断面図である。
【図３】本実施の形態による強誘電体メモリ装置のセル
配置図である。
配置図である。
【図４】図３の４−４′線による断面図である。
【図５Ａ】本実施の形態による強誘電体メモリ装置のセ
ルを製造する方法を説明するための断面図である。
ルを製造する方法を説明するための断面図である。
【図５Ｂ】本実施の形態による強誘電体メモリ装置のセ
ルを製造する方法を説明するための断面図である。
ルを製造する方法を説明するための断面図である。
【図５Ｃ】本実施の形態による強誘電体メモリ装置のセ
ルを製造する方法を説明するための断面図である。
ルを製造する方法を説明するための断面図である。
２１４ 素子分離膜 ２１６ 半導体基板 ２１７ ソース領域（または、ドレイン領域） ２１８ ドレイン領域（または、ソース領域） ２２２ 下部電極 ２２３ａ フィリングパターン ２２４ 強誘電体膜 ２２６ 上部電極 ２３０ ワードライン ２５０ 上部電極ライン ５５０ 第１層間絶縁膜パターン ６５０ 第２層間絶縁膜パターン ７５０ 第３層間絶縁膜パターン
Claims (9)
- 【請求項１】 活性領域と非活性領域とが限定された半
導体基板と、 前記活性領域上に形成されたトランジスタと、 前記トランジスタのドレイン領域に隣接する非活性領域
の上部に順次に積層された下部電極，強誘電体膜及び上
部電極で構成されたキャパシタと、 前記ドレイン領域と下部電極とを連結させる連結手段と
を含み、 前記連結手段はバッティングコンタクトホールと、該バ
ッティングコンタクトホールを埋め込むフィリングパタ
ーンとを有することを特徴とする強誘電体メモリ装置の
セル構造。 - 【請求項２】 前記フィリングパターンは、Ｔｉ／Ｔｉ
Ｎ／Ａｌ膜又はＴｉ／ＴｉＮ／Ｗ膜からなる多層導電膜
であることを特徴とする請求項１に記載の強誘電体メモ
リ装置のセル構造。 - 【請求項３】 前記強誘電体膜はＰＺＴ（ＰｂＺｒx Ｔ
ｉ1-x Ｏ3 ）からなることを特徴とする請求項１に記載
の強誘電体メモリ装置のセル構造。 - 【請求項４】 前記下部電極は白金からなることを特徴
とする請求項１に記載の強誘電体メモリ装置のセル構
造。 - 【請求項５】 複数のセルが集積された強誘電体メモリ
装置であって、 前記セルの各々が、 活性領域と非活性領域とが限定された半導体基板と、 前記活性領域上に形成されたトランジスタと、 前記トランジスタのドレイン領域に隣接する非活性領域
の上部に順次に積層された下部電極，強誘電体膜及び上
部電極で構成されたキャパシタと、 前記ドレイン領域と下部電極とを連結させる連結手段と
を含み、 前記連結手段はバッティングコンタクトホールと、該バ
ッティングコンタクトホールを埋め込むフィリングパタ
ーンとを有することを特徴とする強誘電体メモリ装置。 - 【請求項６】 半導体基板の所定領域に活性領域及び非
活性領域を限定する素子分離膜を形成する工程と、 前記活性領域にトランジスタを形成する工程と、 前記トランジスタが形成された半導体基板の全面に第１
層間絶縁膜を形成する工程と、 前記第１層間絶縁膜の所定領域に下部電極，強誘電体膜
及び上部電極が順次に積層されたキャパシタを形成する
工程と、 前記キャパシタが形成された結果物上に第２層間絶縁膜
を形成する工程と、 前記第２層間絶縁膜及び前記第１層間絶縁膜を選択的に
エッチングして、前記下部電極の一部と前記トランジス
タのドレイン領域の一部とを同時に露出させるバッティ
ングコンタクトホールを形成する工程と、 前記バッティングコンタクトホールを埋め込むフィリン
グパターンを形成する工程とを含むことを特徴とする強
誘電体メモリ装置の製造方法。 - 【請求項７】 前記下部電極は白金からなることを特徴
とする請求項６に記載の強誘電体メモリ装置の製造方
法。 - 【請求項８】 前記強誘電体膜はＰＺＴからなることを
特徴とする請求項６に記載の強誘電体メモリ装置の製造
方法。 - 【請求項９】 下部電極，強誘電体膜及び上部電極が順
次に積層されたキャパシタを有する強誘電体メモリ装置
の製造方法であって、 前記下部電極の一部とセルを構成するトランジスタのド
レイン領域の一部とを同時に露出させるバッティングコ
ンタクトホールを形成する工程と、 前記バッティングコンタクトホールを埋め込むフィリン
グパターンを形成する工程とを含むことを特徴とする強
誘電体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-4067 | 1996-02-21 | ||
| KR1019960004067A KR100207459B1 (ko) | 1996-02-21 | 1996-02-21 | 강유전체 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232527A true JPH09232527A (ja) | 1997-09-05 |
Family
ID=19451484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9032324A Pending JPH09232527A (ja) | 1996-02-21 | 1997-02-17 | 強誘電体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5796134A (ja) |
| JP (1) | JPH09232527A (ja) |
| KR (1) | KR100207459B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000036568A (ja) * | 1998-07-17 | 2000-02-02 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| EP0996159A1 (en) | 1998-10-12 | 2000-04-26 | STMicroelectronics S.r.l. | Integrated circuit structure comprising capacitor and corresponding manufacturing process |
| KR100365766B1 (ko) | 1998-10-28 | 2003-03-17 | 주식회사 하이닉스반도체 | 강유전체 메모리 제조방법 |
| KR100474589B1 (ko) | 1998-12-29 | 2005-06-21 | 주식회사 하이닉스반도체 | 캐패시터제조방법 |
| US6297527B1 (en) | 1999-05-12 | 2001-10-02 | Micron Technology, Inc. | Multilayer electrode for ferroelectric and high dielectric constant capacitors |
| DE10120516B4 (de) * | 2001-04-26 | 2004-09-16 | Infineon Technologies Ag | Halbleiterspeicherzelle und Verfahren zu ihrer Herstellung |
| WO2002095390A1 (fr) * | 2001-05-18 | 2002-11-28 | Northwest University | Colonne chromatographique remplie d'une substance tassee, son procede de production et ses applications |
| KR100421048B1 (ko) * | 2001-09-07 | 2004-03-04 | 삼성전자주식회사 | 국부배선층을 갖는 반도체 소자 및 그 제조방법 |
| JP2007150025A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 強誘電体メモリの製造方法 |
| US8280474B2 (en) * | 2008-06-02 | 2012-10-02 | Abbott Diabetes Care Inc. | Reference electrodes having an extended lifetime for use in long term amperometric sensors |
| DE112017003811B4 (de) * | 2016-07-29 | 2021-09-09 | Sony Corporation | Displayeinrichtung |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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