DE68921421T2 - Halbleitervorrichtung. - Google Patents

Halbleitervorrichtung.

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die eine Schaltungsstruktur hat, welche zusammengesetzt ist aus einer Vielzahl von Schaltungsblöcken, welche den gleichen Aufbau haben und regelmäßig angeordnet sind.
  • Eine typische dynamische Halbleiterspeichervorrichtung hat als Kernbereich ein Speicherarray 10, einen Zeilendecoder 11 und einen Spaltendecoder 12, wie in Figur 1 gezeigt. Das Speicherarray 10 umfaßt eine Vielzahl von dynamischen Speicherzellen, welche den gleichen Aufbau haben und in Zeilen und Spalten angeordnet sind, eine Vielzahl von Wortleitungen WL, welche alle verbunden sind mit den Speicherzellen in einer entsprechenden Zeile, und Paare BLP von Bitleitungen BL1 und BL2, welche jeweils verbunden sind mit den Speicherzellen einer entsprechenden Spalte. Der Reihendecoder 11 wählt Wortleitungen WL aus in Übereinstimmung mit Zeilenadreßsignalen zur Aktivierung der Speicherzellen in den Zeilen, die verbunden sind mit den ausgewählten Wortleitungen WL. Der Spaltendecoder 12 wählt Bitleitungspaare BLP aus in Übereinstimmung mit Spaltenadreßsignalen, um Schreibdaten zu übertragen, welche geliefert werden von einem externen Abschnitt an die Speicherzellen, welche verbunden sind mit dem ausgewählten Bitleitungspaar BLP, oder zur Übertragung von Auslesedaten an den externen Bereich, welche ausgelesen wurden von Speicherzellen, die mit dem ausgewählten Bitleitungspaar BLP verbunden sind.
  • In dieser Art von Halbleiterspeichervorrichtung werden die Wortleitungen WL auf einer isolierten Oberfläche eines Halbleitersubstrats gebildet. Die Bitleitungen BL (d.h. BL1 und BL2) werden gebildet auf einer isolierenden Schicht, welche die Wortleitungen WL bedeckt. In dem Fall, wo die Wortleitungen WL aus Polysilizium gebildet sind, wird eine Vielzahl von Metallverdrahtungsleitungen AL (nicht abgebildet) darüber hinaus auf einer isolierenden Schicht gebildet, die die Bitleitungen BL bedeckt, um dadurch den Grad der Verzögerung von durch die Wortleitungen WL übertragenen Signalen zu verkleinern. Die Metallverdrahtungsleitungen AL erstrecken sich entlang der Wortleitungen WL und sind mit den entsprechenden Wortleitungen WL innerhalb von Kontaktabschnitten CT verbunden, welche in regelmäßigen Intervallen angeordnet sind. In Figur 1 deuten Punkte P Verbindungsorte zwischen den Metallverdrahtungsleitungen AL und den Wortleitungen WL an. Wie in Figur 2 abgebildet, ist der Abstand zwischen benachbarten zwei Bitleitungen BL, zwischen denen der Kontaktabschnitt CT eingefügt ist, auf den Wert L2 eingestellt, der größer ist als ein regulärer Wert L1 des Abstandes zwischen den benachbarten zwei Bitleitungen BL, zwischen denen kein Kontaktabschnitt eingefügt ist.
  • Nun wird ein Prozeß zur Herstellung der Bitleitungen BL beschrieben.
  • Erstens wird eine Metallschicht (oder eine sogenannte Polyzidschicht (polycide layer) aus Polysilizium und hochschmelzendem Metall) abgeschieden auf der die Wortleitungen WL bedeckenden isolierenden Schicht, und die Metallschicht wird strukturiert, um die Bitleitungen BL zu bilden. In dem Strukturierungsschritt wird die Metallschicht mit einer Resistschicht überzogen und die Resistschicht wird selektiv belichtet mit der Hilfe einer Maskierungsschicht, welche die Bitleitungen BL definiert. Somit kann eine Resiststruktur gebildet werden. Dann wird die Metallschicht einer Trockenätzung ausgesetzt, wobei die Resiststruktur als Maske verwendet wird. Die Teile der Metallschicht, welche erhalten bleiben, dienen als Bitleitungen BL.
  • Die Größenreduktion von Speicherzellen ist sehr wichtig, um den Integrationsgrad einer Halbleiterspeichervorrichtung zu erhöhen. Die Designregeln eines Kernabschnittes sind viel strikter als jene des anderen Teils. Dort, wo der reguläre Abstand L1 zwischen Bitleitungen BL so entworfen ist, daß er einen sehr kleinen Wert hat, muß die Belichtungs-Lichtmenge mit der die Belichtungsschicht belichtet wird, größer sein als eine normale Eelichtungs-Lichtmenge. Denn in dem Fall, wo die normale Belichtungs-Lichtmenge nicht ausreichend ist, ergibt sich der Abstand zwischen den Bitleitungen BL als schmaler als der entworfene Wert. Die Erhöhung der Belichtungs-Lichtmenge erschwert die Erzielung der entworfenen Werte der Breite der äußersten Eitleitungen BL in dem Speicherarray 10, und der entworfenen Werte der Weiten (der Abstand L2) der benachbarten zwei Bitleitungen, zwischen welchen der Kontaktabschnitt CT eingefügt ist. In anderen Worten, wie in Figur 2 gezeigt, werden Abschnitte (angedeutet durch Schraffierung) von Eitleitungen BL, welche angrenzen an weite Bereiche, unerwünschterweise vernichtet, und folglich wird die Breite jeder dieser Bitleitungen BL kleiner als jene jeder der anderen Bitleitungen BL. Dies macht die Verdrahtungskapazitäten zwischen den gepaarten Bitleitungen BL1 und BL2 innerhalb eines Speicherarrays 10 ungleich und führt dazu, daß die Potentialunterschiede, welche eingestellt sind in den Bitleitungspaaren BLP in Übereinstimmung mit den Auslesedaten, schwanken in Abhängigkeit von der Ungleichheit in den Verdrahtungskapazitäten. Als Ergebnis werden die Abtasttoleranzen von Leseverstärkern (nicht abgebildet) zur Feststellung der Potentialunterschiede erniedrigt.
  • In dem Fall, wo eine Vielzahl von Verdrahtungsleitungen auf einem Halbleitersubstrat angeordnet sind, mit dazwischen angeordneten Isolierschichten, neigt eine obere isolierende Schicht dazu, einen vertieften Abschnitt zu haben in einem Bereich, welcher einem in einer tieferen isolierenden Schicht gebildeten Kontaktloch entspricht. Figur 3 zeigt eine Verdrahtungsleitung CF, z.B. die Metallverdrahtungsleitung AL, die gebildet ist in der Nähe des Kontaktlochs HL, und Figur 4 veranschaulicht den Schritt der Bildung der Verdrahtungsleitung CF. Die Verdrahtungsleitung CF wird gebildet durch Strukturierung der Metallschicht MT, wie in Figur 4 gezeigt. In dem Strukturierungsschritt wird eine Resistschicht PS auf der Metallschicht MT gebildet und die Resistschicht PS wird belichtet unter Verwendung einer Maskenschicht FL. Dabei werden Lichtstrahlen aufgrund der Unebenheit der Resistschicht gestreut und der Abschnitt der Resistschicht RS, welche durch die Maskierungsschicht FL maskiert werden muß, würde belichtet. Dies ergibt, daß, wenn die Metallschicht MT geätzt wird unter Verwendung einer Resiststruktur als Maske, welche erhalten wird nach der Entfernung des belichteten Teils der Resistschicht PS, werden die in Figur 3 schraffierten Flächen unnötigerweise entfernt. Dies kann die Gleichmäßigkeit der Verdrahtungskapaziräten ungünstig beeinflussen.
  • EP-A-0 197 639 offenbart eine Halbleitervorrichtung, die die Merkmale hat, welche in dem Oberbegriff des Anspruches 1 aufgezählt sind. Um Lesefehler zu vermeiden, welche auftreten könnten, weil die Abstände zwischen bestimmten Aluminiumleitungen unterschiedlich sind von den Abständen zwischen anderen Aluminiumleitungen, schlägt dieses Dokument des Standes der Technik die Schaffung einheitlicher Kapazitäten der entsprechenden Leitungen vor. Daher ist die Kapazität der Leitung eines äußersten Leseverstärkers in einem Leseverstärkerarray beinahe gleich der Kapazität jeder jener Leitungen, welche verbunden ist mit den Bitleitungen in dem Leseverstärkerarray.
  • GB-A-2 112 568 offenbart eine Halbleitervorrichtung, die blinde Datenleitungen hat, welche geschaffen sind, um es der parasitären Kapazität zwischen Datenleitungen jeder der äußersten Datenleitungen zu ermöglichen, gleich zu sein den Kapazitäten der übrigen Datenleitungen.
  • Eine Aufgabe der vorliegenden Erfindung ist die Schaffung einer Halbleitervorrichtung, welche die Schwankungen reduzieren kann in den physikalischen Eigenschaften einer Vielzahl von Schaltungsblöcken, die den gleichen Aufbau haben und regelmäßig angeordnet sind.
  • Diese Aufgabe wird gelöst von einer Halbleitervorrichtung mit den Merkmalen des unabhängigen Anspruches 1. Bevorzugte Ausführungen der Erfindung werden in den abhängigen Ansprüchen ausgeführt.
  • Diese Erfindung kann besser verstanden werden ausgehend von der folgenden detaillierten Beschreibung zusammengenommen mit den begleitenden Zeichnungen, in welchen:
  • Figur 1 eine Planansicht ist, die einen Kernabschnitt einer typischen dynamischen Halbleiterspeichervorrichtung zeigt;
  • Figur 2 die in Figur 1 erscheinenden Bitleitungen zeigt, und die Abstände zwischen ihnen;
  • Figur 3 eine Verdrahtungsleitung zeigt, die benachbart zu einem Kontaktloch gebildet ist innerhalb des in Figur 1 gezeigten Kernabschnittes;
  • Figur 4 veranschaulicht den Schritt der Bildung der in Figur 3 gezeigten Verdrahtungsleitung;
  • Figur 5 ist eine Planansicht des Aufbaus einer Halbleiterspeichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung;
  • Figur 6 zeigt ein Speicherarray und seine in Figur 5 gezeigte Peripherschaltung;
  • Figur 7 ist eine Querschnittsansicht entlang der Linie I-I in Figur 5;
  • Figur 8 zeigt eine blinde Bitleitung, welche vorgesehen ist in einem in Figur 5 gezeigten Kontaktabschnitt;
  • Figur 9 ist eine Querschnittsansicht entlang der Linie II-II zum Zeigen einer blinden Verdrahtungsleitung, welche über einem Kontaktloch innerhalb eines Speicherarrays gebildet ist; und
  • Figur 10 veranschaulicht den Schritt der Bildung der in Figur 9 gezeigten blinden Verdrahtungsleitung.
  • Eine Halbleiterspeichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung wird nun beschrieben unter Bezugnahme auf die Figuren 5 bis 10.
  • Figur 5 ist eine Planansicht eines Aufbaus einer Halbleiterspeichervorrichtung, Figur 6 zeigt ein Speicherarray und seine in Figur 5 gezeigte Peripherschaltung, Figur 7 ist eine Querschnittsansicht entlang der Linie I-I, und Figur 9 ist eine Querschnittsansicht entlang der Linie II-II in Figur 5.
  • In den Figuren 5 bis 10 bezeichnen die Bezugsziffern, welche in Figur 1 erschienen sind, die gleichen strukturellen Elemente.
  • Die Halbleiterspeichervorrichtung umfaßt Speicherabschnitte S1 bis Sn, die in einem Halbleiterchip auf die in Figur 5 gezeigte Weise angeordnet sind. Jeder Speicherabschnitt hat ein Speicherarray 10, einen Zeilendecoder 11 und einen Spaltendecoder 12. Das Speicherarray 10, der Zeilendecoder 11 und der Spaltendecoder 12 jedes Speicherabschnitts S1 bis Sn haben einen konventionellen Aufbau.
  • In jedem der Speicherabschnitte S1 bis Sn enthält das Speicherarray 10 dynamische Speicherzellen M11 bis Mmn und blinde Speicherzellen DM11 bis DM2n (siehe Figur 6), die den gleichen Aufbau haben und in Zeilen und Spalten angeordnet sind, Wortleitungen WL verbunden mit den Speicherzellen M11 bis Mmn und DM11 bis DM2n in den entsprechenden Zeilen, und Paare BLP von Bitleitungen BL1 und BL2 verbunden mit den Speicherzellen M11 bis Mmn und DM11 bis DM2n in den entsprechenden Spalten. Zum Beispiel sind die Speicherzellen M11 bis M1n und blinde Speicherzellen DM11 bis DM1n verbunden mit den Bitleitungen BL2 der entsprechenden Bitleitungspaare, und die Speicherzellen Mm1 bis Mmn und blinde Speicherzellen DM21 bis DM2n sind verbunden mit den Leitungen BL1 der entsprechenden Bitleitungspaare. Der Zeilendecoder 11 wählt in Übereinstimmung mit Zeilenadreßsignalen eine der mit den blinden Speicherzellen DM11 bis DM2n verbundenen Wortleitungen WL und eine der mit den Speicherzellen M11 bis Mmn verbundenen Wortleitungen WL und aktiviert die Speicherzellen, die verbunden sind mit den entsprechenden zwei Wortleitungen. Die blinden Speicherzellen DM11 bis DM1n werden aktiviert zusammen mit den Speicherzellen, die mit den Bitleitungen BL1 verbunden sind, z.B. die Speicherzellen Mm1 bis Mmn, und die blinden Speicherzellen DM21 bis DN2n werden aktiviert zusammen mit den Speicherzellen, die verbunden sind mit den Bitleitungen BL2, z.B. den Speicherzellen M11 bis M1n. Der Spaltendecoder 12 wählt in Übereinstimmung mit Spaltenadreßsignalen eines der Bitleitungspaare BLP aus und schaltet ein Paar von Schaltern 23, die verbunden sind mit dem ausgewählten Paar von Bitleitungen BL1 und BL2. Schreibdaten werden von einem externen Abschnitt dem Schalterpaar 23 über einen Eingabepuffer 17 und einem Paar von Datenleitungen DL und zugeführt. Lesedaten werden dem externen Abschnitt zugeführt über das Schalterpaar 23, dem Datenleitungspaar DL und und dem Ausgabepuffer 18. Die Potentiale aller Bitleitungen BL (BL1 und BL2) werden auf ein VDD/2-Niveau gesetzt durch eine Vorladeschaltung 15 im voraus vor der Zuführung von Schreibdaten und Lesedaten, und die Potentiale der Datenleitungen DL und werden auf ein VDD- Niveau gesetzt im voraus vor der Zuführung von Schreibdaten und Lesedaten. Ferner wird eine der gepaarten Bitleitungen BL1 und BL2 dauernd auf das VDD/2-Niveau gesetzt in Übereinstimmung mit den aus der aktivierten blinden Speicherzelle nach dem Vorladen ausgelesenen Daten, und das Potential der anderen der gepaarten Bitleitungen wird leicht verändert in Übereinstimmung mit dem aus der aktivierten Speicherzelle ausgelesenen Daten. Leseverstärker 21 sind mit den jeweiligen Paaren von Bitleitungen BL1 und BL2 verbunden. Jeder Leseverstärker 21 stellt den Potentialunterschied zwischen den Bitleitungen BL1 und BL2 eines entsprechenden Bitleitungspaares fest und verstärkt den Potentialunterschied zwischen den Bitleitungen BL1 und BL2 so, daß das Potential einer der Bitleitungen BL1 und BL2 auf das VDD-Niveau gesetzt wird, und das Potential der anderen Bitleitung auf das Masseniveau gesetzt wird.
  • In der in Figur 7 gezeigten Halbleitervorrichtung werden Wortleitungen WL auf einer isolierenden Oberfläche DS eines Halbleitersubstrats SUB gebildet. Bitleitungen BL (BL1 und BL2) werden gebildet auf einer isolierenden Schicht SF1, welche die Wortleitungen WL bedeckt.
  • Metallverdrahtungsleitungen AL werden auf der isolierenden Schicht SF2 gebildet, welche die Bitleitungen BL1 und BL2 bedeckt. Jede Netallverdrahtungsleitung AL erstreckt sich entlang einer Wortleitung WL und ist mit der entsprechenden Wortleitung verbunden in Kontaktabschnitten CT, welche in regelmäßigen Intervallen vorgesehen sind. Das Speicherarray 10 ist unterteilt in Speicherblöcke durch die Kontaktabschnitte CT. Die Wortleitungen WL sind aus Polysilizium gebildet und die Bitleitungen BL (BL1 und BL2) und Metallverdrahtungsleitungen AL sind aus Aluminium gebildet.
  • Wie in den Figuren 5 bis 7 gezeigt, hat die Halbleiterspeichervorrichtung eine erste blinde Verdrahtungsschicht DML1, welche den Speicherarray 10 gleichmäßig umgibt und welche abgesetzt ist von den äußersten Bitleitungen BL des Speicherarrays 10 in einem Abstand, welcher dem Standardintervall L1 gleicht, zwischen benachbarten zwei Bitleitungen BL. Die erste blinde Verdrahtungsschicht DML1 umfaßt, wie in Figur 8 gezeigt, blinde Verdrahtungsleitungen DML1A und DML1B, abgesetzt von den zwei äußersten Bitleitungen der Speicherblöcke, die sich auf beiden Seiten jedes Kontaktabschnittes CT befinden in einem Abstand gleich dem Standardintervall L1. Die erste blinde Verdrahtungsschicht DML1 ist verbunden mit einem Spannungsversorgungsanschluß PW, der ein VDD/2- Potentialniveau hat, welches gleich dem Potential einer der gepaarten Bitleitungen BL1 und BL2 ist, welches bestimmt ist in Übereinstimmung mit den aus der blinden Speicherzelle ausgelesenen Daten.
  • Die erste blinde Verdrahtungsschicht DML1 wird in einem Schritt gebildet, in dem die Bitleitungen BL gebildet werden.
  • In dem Schritt der Bildung der Bitleitungen BL wird eine Aluminiumschicht abgeschieden auf der isolierenden Schicht SF1, welche die Wortleitungen WL bedeckt, und die Aluminiumschicht wird strukturiert. In diesem Strukturierungsschritt wird die Aluminiumschicht mit einer Resistschicht überzogen und die Resistschicht wird selektiv belichtet mit Hilfe einer Maskenschicht, welche die Bitleitungen BL und die erste blinde Verdrahtungsschicht DML1 definiert. Somit wird eine Resiststruktur gebildet. Dann wird die Aluminiumschicht einer Trockenätzung ausgesetzt mit Hilfe der Resiststruktur als Maske. Jene Abschnitte der Aluminiumschicht, welche übriggeblieben sind nach dem Trockenätzen bilden Bitleitungen BL und die erste blinde Verdrahtungsschicht DML1.
  • Diese Halbleiterspeichervorrichtung hat, wie in Figur 9 gezeigt, eine zweite blinde Verdrahtungsschicht DML2 über dem Kontaktloch HL, welches in dem Kernabschnitt gebildet ist. Zum Zwecke der Vereinfachung der Figur sind die Wortleitungen WL nicht abgebildet in Figur 9. In Figur 9 ist die Bitleitung BL durch das Kontaktloch HL mit einer Diffusionsschicht DF verbunden, welche gebildet ist in dem Halbleitersubstrat und verwendet wird zur Bildung eines Transistors der Speicherzelle. Die isolierende Schicht SF2 wird gebildet, um die Bitleitung BL zu bedecken. Die isolierende Schicht SF2 hat einen versenkten Abschnitt in einem Bereich, der dem Kontaktloch BL entspricht. Wenn Metallverdrahtungsleitungen AL durch Strukturierung einer Aluminiumschicht MT (abgebildet in Figur 10) gebildet werden, können jene Abschnitte der gebildeten Metallverdrahtungsleitungen AL, welche an das Kontaktloch HL angrenzen, korrodiert werden, wie in Figur 3 gezeigt. Jedoch, in dem Schritt der Bildung der Metallverdrahtungsleitungen AL wird die Aluminiumschicht MT strukturiert mit Hilfe einer Maskenschicht FL1, welche nicht nur die Verdrahtungsleitungen AL, sondern auch die zweite blinde Verdrahtungsschicht DML2 definiert. Ein Teil der die zweite blinde Verdrahtungsschicht DML2 definierenden Maskenschicht FL1 verhindert, daß die Belichtungsstrahlen reflektiert werden von einer Resistschicht RS, welche die Aluminiumschicht MT überzieht, und verhindert, daß sie unerwünscht gestreut werden. Folglich wird jede Metallverdrahtungsleitung AL mit einer entworfenen Weite gebildet.
  • Gemäß der obigen Ausführung wird die erste blinde Verdrahtungsschicht DML1 gebildet, um das Speicherarray 10 gleichmäßig zu umgeben. Daher werden die äußersten Speicherzellen des Speicherarrays 10 nicht beeinflußt von unregelmäßiger Verdrahtung des Zeilendecoders 11, des Spaltendecoders 12 und anderer peripherer Schaltungen, die außerhalb des Speicherarrays 10 angeordnet sind, und sie können die gleichen Verdrahtungskapazitäten haben wie die inneren Speicherzellen des Speicherarrays 10.
  • Auch wenn das Speicherarray 10 unterteilt ist in Speicherblöcke durch die Kontaktabschnitte CT, in welchen jede Wortleitung WL verbunden ist mit einer entsprechenden Verdrahtungsleitung AL, da die erste blinde Verdrahtungsschicht DML1 Abschnitte DML1A und DML1B hat, welche in jedem Kontaktabschnitt CT gebildet sind und von den äußersten Bitleitungen BL der auf beiden Seiten des Kontaktabschnittes CT befindlichen Speicherblöcke abgesetzt sind um einen Abstand der gleich ist dem Standardabstand L1 zwischen benachbarten zwei Bitleitungen BL, kann die Breite jeder Bitleitung BL eingestellt werden auf einen Entwurfswert, und eine Ungleichheit in Verdrahtungskapazitäten von Bitleitungspaaren BLP wird nicht verursacht durch die Nichtgleichmäßigkeit der Breite der Bitleitungen.
  • Ferner, gemäß dieser Ausführung, ist die zweite blinde Verdrahtungsschicht DML2 über dem Kontaktloch HL angeordnet, um zu verhindern, daß die in dem Strukturierungsschritt, der gemeinsam ist mit dem Strukturierungsschritt dieser zweiten blinden Verdrahtungsschicht DML2, gebildete Metallverdrahtungsleitung AL korrodiert wird aufgrund der Streuung von Belichtungsstrahlen. In diesem Fall kann die Metallverdrahtungsleitung AL gleichmäßig gebildet werden ohne Schwierigkeit. In anderen Worten, die Gleichmäßigkeit in den Verdrahtungskapazitäten wird nicht verschlechtert durch die Unebenheit der Basisschicht für die Metallverdrahtungsleitungen AL. Ferner kann die über dem Kontaktloch HL gebildete zweite blinde Verdrahtungsschicht DML2 die Unebenheit der über dem Kontaktloch HL angebrachten Schicht reduzieren. Zum Beispiel, wenn eine die Metallverdrahtungsleitungen AL bedeckende Schutzschicht gebildet wird und diese Schutzschicht dann abgeflacht wird, ist es nicht notwendig, die Dicke dieser Schutzschicht übermäßig zu reduzieren.
  • Weiterhin, gemäß dieser Ausführung, ist die erste blinde Verdrahtungsschicht DML1 verbunden mit einem Spannungsversorgungsanschluß, der auf das VDD/2- Potentialniveau gesetzt ist. In dem Speicherarray 10 befindet sich jede der internen Bitleitungen zwischen zwei Bitleitungen und jede der äußersten Bitleitungen befindet sich zwischen einer Bitleitung und der ersten blinden Verdrahtungsschicht DML1. In dem Fall, wo die blinde Verdrahtungsschicht DML1 sich im elektrisch schwebenden Zustand befindet, ist das Potential der blinden Verdrahtungsschicht DML1, unmittelbar nach dem Vorladen, nicht gleich dem Potential der äußersten Bitleitung. In diesem Fall besteht die Sorge, daß die äußerste Bitleitung einer elektrischen Beeinflussung ausgesetzt sein könnte, die unterschiedlich ist von der, der die angrenzende Bitleitung ausgesetzt ist. Zu diesem Zweck ist die erste blinde Verdrahtungsschicht DML1 verbunden mit einem Spannungsversorgungsanschluß, der ein festes Potential hat. Wenn das Potential des Spannungsversorgungsanschlusses auf das VDD/2-Niveau gesetzt wird, wie in der vorliegenden Ausführung, ist die elektrische Beeinflussung der äußersten Bitleitung sehr nahe der auf die internen Bitleitungen wirkenden Beeinflussung. Zusätzlich kann das Potential der blinden Verdrahtungsschicht DML1 gesetzt werden durch die Vorladeschaltung 15.
  • In dieser Ausführung wird Aluminium verwendet als Material für die Bitleitungen BL. Stattdessen können die Bitleitungen BL eine sogenannte Polyzidschicht (polycide layer) sein, die gebildet wird aus Polysilizium und einem hochschmelzendem Metall.
  • Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und beschränken nicht den Schutzumfang.

Claims (6)

1. Halbleitervorrichtung umfassend:
einen Halbleiterchip (SUB);
einen Schaltungsaufbau (10) bestehend aus einer Vielzahl von Schaltungsblöcken, die im wesentlichen den gleichen Aufbau haben und angeordnet sind auf eine regelmäßige Art in dem Halbleiterchip (SUB);
eine Vielzahl von Bitleitungen (BL) verbunden mit den Schaltungsblöcken und angeordnet in Spalten mit einem vorbestimmten Intervall (L1);
eine erste blinde Verdrahtungsschicht (DML1), welche angrenzend angeordnet ist zu den Schaltungsblöcken und abgesetzt ist von den äußersten Bitleitungen (BL) jedes Schaltungsblocks mit einem Abstand gleich des vorbestimmten Intervalls (L1); und
Wortleitungen (WL), die verbunden sind mit den Schaltungsblöcken;
dadurch gekennzeichnet, daß
der Schaltungsaufbau (10) unterteilt ist in die Schaltungsblöcke durch Kontaktabschnitte (CT), in welchen jede Wortleitung (WL) verbunden ist mit einer entsprechenden Metallverdrahtungsleitung (AL), und
die erste blinde Verdrahtungsschicht (DML1) blinde Verdrahtungsleitungen (DML1A, DML1B) hat, die gebildet sind in jedem Kontaktabschnitt (CT) und abgesetzt sind von den äußersten Bitleitungen (BL) jener Schaltungsblöcke, die sich auf beiden Seiten des Kontaktabschnittes (CT) befinden, mit einem Abstand gleich des vorbestimmten Intervalls (L1) zwischen benachbarten zwei Bitleitungen (BL).
2. Halbleitervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Schaltungsblöcke Speicherblöcke sind.
3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Wortleitungen (WL) gebildet sind auf einer isolierenden Oberfläche (DS) des Halbleiterchips (SUB), daß die Bitleitungen (BL) und die erste blinde Verdrahtungsschicht (DML1) gebildet sind auf einer ersten isolierenden Schicht (SF1), welche die Wortleitungen (WL) bedeckt, daß die Metallverdrahtungsleitungen (AL) gebildet sind auf einer zweiten isolierenden Schicht (SF2), welche die Bitleitungen (BL) und die erste blinde Verdrahtungsschicht (DML1) bedeckt, und daß eine zweite blinde Verdrahtungsschicht (DML2) gebildet wird auf einer Vertiefung der zweiten isolierenden Schicht (SF2), welche sich in der Umgebung der Metallverdrahtungsleitung (AL) befindet.
4. Halbleiterspeichervorrichtung gemäß Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Speicherblöcke eine Vielzahl von dynamischen Speicherzellen (DM11 bis DM21, M11 bis Mmm) enthalten, wobei jede verbunden ist mit einer entsprechenden Bitleitung (BL).
5. Halbleiterspeichervorrichtung gemäß Anspruch 4, dadurch gekennzeichnet, daß sie ferner Potentialeinstellmittel (PW) umfaßt zur Einstellung des Potentials der ersten und zweiten blinden Verdrahtungsschichten (DML1, DML2) auf ein vorbestiinmtes Niveau.
6. Halbleiterspeichervorrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß die Potentialeinstellmittel einen Potentialanschluß (PW) enthalten und eine Verdrahtungsleitung, die verbunden ist zwischen dem Potentialanschluß und den blinden Verdrahtungsschichten (DML1, DML2).
. Halbleiterspeichervorrichtung gemäß Anspruch 6, dadurch gekennzeichnet, daß das Potential des Potentialanschlusses (PW) gleich eingestellt wird wie ein Vorladepotential für die Bitleitungen (BL).
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