KR0149163B1 - 반도체장치 - Google Patents

반도체장치

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KR0149163B1
KR0149163B1 KR1019890016570A KR890016570A KR0149163B1 KR 0149163 B1 KR0149163 B1 KR 0149163B1 KR 1019890016570 A KR1019890016570 A KR 1019890016570A KR 890016570 A KR890016570 A KR 890016570A KR 0149163 B1 KR0149163 B1 KR 0149163B1
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bit lines
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KR1019890016570A
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슈소 후지이
기요후미 사쿠라이
미츠루 시미즈
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아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
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Abstract

내용 없음

Description

반도체 장치
제1도는 전형적인 다이나믹형 반도체메모리장치의 코아부를 나타낸 평면도.
제2도는 제1도에 나타낸 비트선과 그에 대한 간격을 나타낸 도면.
제3도는 제1도에 나타낸 코아부내에 있어서 접속구멍에 인접해서 형성된 배선층을 나타낸 도면.
제4도는 제3도에 나타낸 배선층의 형성공정을 설명하기 위한 도면.
제5도는 본 발명의 제1실시예에 따른 반도체메모리장치의 평면구조를 나타낸 도면.
제6도는 제5도에 나타낸 메모리어레이 및 그 주변회로를 나타낸 도면.
제7도는 제5도에 나타낸 I-I선에 따른 단면구조를 나타낸 도면.
제8도는 제5도에 나타낸 접속영역내에 설치된 더미비트선을 나타낸 도면.
제9도는 제5도에 나타낸 메모리어레이내에서 접속구멍 근방에 형성된 더미 배선층을 나타낸 도면.
제10도는 제9도에 나타낸 더미배선층의 형성공정을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리어레이 11 : 행디코더
12 : 열디코더 CT : 접속영역
WL : 워드선 BL,/BL : 비트선
AL : 금속배선 L1,L2 : 간격
HL : 접속구멍 CF : 배선층
MT : 금속층 RS : 레지스트막(RS)
FL : 마스크필름 S1~Sn : 메모리섹숀
23 : 스위치쌍 17 : 입력버퍼
DL, /DL : 데이터선 15 : 선충전회로
[산업상의 이용분야]
본 발명은 상호 동일한 구조를 갖고 규칙적으로 배치되는 복수의 회로블럭으로 구성된 회로패턴을 갖는 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
전형적인 다이나믹형 반도체메모리장치는 제1도에 나타낸 바와 같이 메모리어레이(10)와 행디코더(11) 및 열디코더(12)를 핵심부로서 갖추고 있는 바, 상기 메모리어레이(10)는 서로 동일한 구조로 행 및 열에 배열된 복수의 다이나믹메모리셀과, 각각 대응하는 행메모리셀에 접속되는 복수의 워드선(WL) 및, 각각 대응하는 열메모리셀에 접속되는 복수조의 비트선(BL,/BL)을 갖추고, 상기 행디코더(11)는 열어드레스신호에 따라 워드선(WL)을 선택해서 이 워드선(WL)에 접속된 행메모리셀을 활성화하기 위해 이용되며, 상기 열디코더(12)는 열어드레스신호에 따라 비트선쌍(BL,/BL)을 선택해서 외부로 부터 공급되는 기록데이터를 상기 비트선쌍(BL,/BL)을 선택해서 외부로 부터 공급되는 기록데이터를 상기 비트선쌍(BL, /BL)을 매개로 메모리셀에 공급하는 데이터전송 또는 메모리셀로부터 상기 비트선쌍(BL, /BL)에 독출되는 독출데이터를 외부로 공급하는 데이터전송을 가능하게 하기 위해 이용된다.
이러한 반도체메모리장치에서는 워드선(WL)이 반도체기판의 절연표면상에 형성되고, 비트선(BL, /BL)이 상기 워드선(WL)을 덮은 절연막상에 형성되는 바, 상기 워드선(WL)이 다결정실리콘인 경우 복수의 금속배선(AL)이 비트선(BL, /BL)을 덮은 절연막상에 다시 형성되어 각 워드선(WL)을 매개로 전송되는 신호의 지연을 절감하기 위해 이용된다. 그리고, 상기 금속배선(AL)은 워드선(WL)에 따라 신장되어 각각 일정 간격으로 설치되는 접속영역(CT)내에서 대응하는 워드선(WL)에 접속된다.
한편, 제1도에 있어서 점(P)은 금속배선(AL)과 워드선(WL)이 접속되는 위치를 나타내고, 제2도에 나타낸 바와같이 접속영역을 사이에 두고 서로 인접하는 2개의 비트선(BL, /BL)의 간격은 비트선(BL, /BL)의 통상의 간격(L1)보다도 큰 L2로 설정된다.
여기서 비트선(BL, /BL)의 제조공정을 설명하면, 비트선(BL, /BL)은 워드선(WL)을 덮은 절연막상에 금속층을 퇴적시킨 다음 이 금속층을 패터닝함으로써 형성되는 바, 이 패터닝공정에서는 레지스트를 금속층상에 도포하고, 비트선(BL, /BL)을 규정하는 마스크필름을 이용해서 상기 레지스트막을 선택적으로 노광함으로써 레지스트패턴이 형성되며, 또 이 레지스트패턴을 마스크로 이용해서 금속층이 드라이에칭되어 남겨진 금속층부분을 비트선(BL, /BL)으로서 이용한다. 그런데 메모리셀의 미세화는 반도체메모리장치의 집적도를 증대시키기 위해 대단히 중요한 것이기 때문에 핵심부의 디자인칫수는 핵심부 이외의 부분보다도 대단히 엄격하다. 즉, 비트선(BL, /BL)의 간격(L1)이 극히 작은 값으로 설정되는 경우 통상의 노광량으로 레지스트막을 노광처리하게 되면, 실제로 형성되는 비트선(BL, /BL)의 간격은 노광량의 부족으로 설계치(L1)보다도 좁아지게 됨에 따라 비트선(BL, /BL)을 설계시 간격(L1)으로 될 수 있도록 노광량이 증대되어야만 한다.
그러나 이렇게 하면, 메모리어레이(10) 단부의 비트선(BL, /BL)의 폭 및 접속영역을 사이에 두고 인접하는 2개의 비트선(BL, /BL)의 폭을 설계대로 형성하는데 방해가 된다. 즉, 제2도에서 사선으로 나타낸 바와 같이 넓은 공간에 인접하는 부분이 에칭처리에 의해 불필요하게 제거되고, 그외의 비트선(BL, /BL)보다도 가늘게 형성될 우려가 있다. 이 경우, 인접하는 비트선(BL, /BL)쪽의 배선용량이 메모리어레이(10)내에서 없어지게 되어 독출데이터에 따라 비트선쌍(BL, /BL)에 설정되는 전위차가 이 배선용량의 차이에 의해 오차가 생기게 된다.
따라서, 이 전위차를 검출하는 감지증폭기의 감지마진이 저하되게 된다.
또한 반도체기판상에서 절연막을 매개해서 복수의 배선층이 겹쳐지게 되는 경우, 예컨대 상부 배선층의 표면은 하부 절연막에 설치된 접속구멍 또는 하부 배선층의 단부(端部) 근방에서 기복을 갖게 된다.
제3도는 접속구멍(HL)근방에 형성된 배선층(CF)을 나타낸 것이고, 제4도는 이 배선층의 형성공정을 나타낸 것이므로, 이 배선층은 제4도에 나타낸 금속층(MT)을 패터닝함으로써 형성된다. 그리고 이 패터닝에서는 레지스트막(RS)이 상기 금속층(MT)상에 형성되고, 마스크필름(FL)을 이용해서 노광되는데, 이 때 광은 레지스트막의 기복에 의해 산란되어 마스크필름(FL)에 의해 마스크되어야만 하는 부분도 노광해 버리는 바, 노광부를 제거해서 얻어지는 레지스트패턴을 마스크로 이용해서 금속층(MT)을 에칭하면, 제3도에 나타낸 사선부분이 불필요하게 제거된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 서로 동일 구조를 갖추고서 규칙적으로 배치되는 복수의 회로블록의 물리특성에 대해 오차를 절감시킬 수 있도록 된 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 상호 동일한 구조를 갖고서 규칙적으로 배치된 복수의 회로블록으로 구성된 회로패턴과, 이 회로패턴에 인접해서 설치된 단부회로블럭(端部回路 block)의 배치조건을 여타 회로블럭과 실질적으로 동일하게 설정하는 더미회로 패턴으로 구성된다.
[작용]
상기와 같이 구성된 본 발명은, 더미회로패턴이 단부(端部)에 위치하는 회로블럭의 배치조건을 다른 회로블럭과 실질적으로 마찬가지로 설정하기 때문에 전체 회로 블럭의 물리특성을 배치조건의 차이에 관계 없이 균일하게 할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제5도는 본 발명에 따른 반도체메모리장치의 평면구조를 나타낸 것이고, 제6도는 제5도에 나타낸 메모리어레이 및 그 주변회로를 나타낸 것이며, 제7도는 제5도에 나타낸 I-I선에 따른 단면구조를 나타낸 것으로, 제1도에 나타낸 종래 장치와 동일 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
본 발명에 따른 반도체메모리장치는 제5도에 나타낸 바와 같이 배치되는 복수의 메모리섹숀(S1~Sn)으로 구성된 핵심부를 갖추고, 각각의 메모리섹숀(S1~Sn)은 메모리어레이(10)와, 행디코더(11) 및, 열디코더(12)가 각각 종래로부터 잘 알려진 구조를 갖추고서 메모리섹숀(S2~Sn)과 동일하게 구성된다.
그리고 상기 각각의 메모리섹숀(S1~Sn)에 있어서 메모리어레이(10)는 상호 동일 구조로 행과 열들에 배치된 복수의 다이나믹메모리셀(M11~Mmn, DM11~DM2n : 제6도 참조)과, 각각 대응하는 행메모리셀(M11~Mmn, DM11~DM2n)에 접속되는 복수의 워드선(WL) 및, 각각 대응하는 열메모리셀(DM11~DM2n, M11~Mmn)에 접속되는 복수조의 비트선(BL,/BL)을 갖추는데, 예컨대 메모리셀(Mm1~Mmn) 및 더미메모리셀( DM11~DM1n)은 각각 대응하는 비트선쌍의 선(/BL)에 접속되고, 메모리셀(M11~M1n) 및 더미메모리셀(DM21~DM2n)은 각각 대응하는 비트선쌍의 선(BL)에 접속된다. 또, 상기 행디코더(11)는 행어드레스신호에 따라 더미메모리셀(DM11~DM2n)에 접속된 워드선 중 1개 및, 다이나믹메모리셀(M11~Mmn)에 접속되는 워드선중 1개를 선택해서 선택된 이들 워드선에 접속된 메모리셀을 활성화하기 위해 이용된다. 더미메모리셀(DM11~DM1n)은 예컨대 메모리셀(Mm1~Mmn)과 함께 활성화되면서 더미메모리셀(DM21~DM2n)은 예컨대 메모리셀(M11~M1n)과 함께 활성화 된다. 또 상기 열디코더(12)는 열어드레스신호에 따라 복수의 비트선쌍(BL,/BL)중 하나를 선택하고, 선택된 비트선쌍(BL,/BL)에 접속되는 스위치쌍(23)을 도통시키기 위해 이용된다.
한편, 기록데이터는 외부로부터 입력버퍼(17) 및 데이터선(DL,/DL)을 매개해서 상기 스위치쌍(23)에 공급되고, 독출데이터는 상기 스위치쌍(23)으로 부터 데이터센(DL,/DL) 및 출력버퍼(18)를 매개해서 외부에 공급된다. 또 전체 비트선(BL,/BL)의 전위는 기록 및 독출데이터의 수취에 앞서 선충전회로(15)에 의해 VDD/2레벨로 설정되고, 데이터선(DL,/DL)의 전위는 기록 및 독출데이터의 수취에 앞서 VDD레벨로 설정된다. 또 각 비트선쌍(BL,/BL)의 한쪽 전위는 선충전후 더미메모리셀로부터 독출되는 데이터에 따라 항상 VDD/2레벨로 유지되고, 다른쪽 전위는 메모리셀로부터 독출되는 데이터에 따라 근소하게 변화된다.
또, 복수의 감지증폭기(23)는 복수의 비트선쌍(BL,/BL)에 각각 설치되어 각각 대응하는 비트선쌍(BL,/BL)간에서 발생되는 전위차를 검출하고, 상기 비트선쌍(BL,/BL)의 한쪽 전위를 VDD레벨로 설정해서 다른 쪽의 전위를 접지레벨로 설정하는 증폭동작을 수행한다.
한편, 이 반도체메모리장치에서는 워드선(WL)이 제7도에 나타낸 바와 같이 반도체기판(SUB)의 절연표면(DS)상에 형성되고, 비트선(BL,/BL)이 상기 워드선(WL)을 덮은 절연막(SF1)상에 형성되며, 복수의 배선층(WL2)이 비트선(BL,/BL)을 덮은 절연막(SF2)상에 다시 형성되는 바, 이들 배선층(WL2)은 워드선(WL)에 따라 신장되고, 각각 일정 간격으로 설치되는 접속영역(CT)내에서 대응하는 워드선(WL)에 접속된다.
여기서, 워드선(WL)은 다결정실리콘으로 구성되고, 비트선(BL,/BL) 및 배선층(WL2)은 알루미늄으로 구성된다. 또한 제5도 및 제7도에 나타낸 바와 같이 본 반도체메모리장치는 메모리어레이(10)의 외부영역내 및 접속영역(CT)내에 설치되는 더미배선층(DML)을 갖추는 바, 이 더미배선층(DML)은 접속영역(CT)에 인접하는 2개의 비트선(BL,/BL)으로부터 제8도에 나타낸 바와 같이 인접하는 비트선(BL,/BL)의 표준간격(L1)과 동일하게 거리가 각각 벌어지는 부분(DML1,DML2) 및 메모리어레이(10)를 균일하게 에워쌓는 부분(DML3)으로 구성되고, 더미메모리셀로부터 독출되는 데이터에 따라 비트선쌍(BL,/BL)의 한쪽에 설정되는 전위와 마찬가지로 VDD/2레벨의 전위로 설정되는 전원단자(VDD/2)에 접속된다.
그리고, 상기 더미배선층(DML)은 비트선(BL,/BL)의 형성 공정에서 형성되는데, 비트선(BL,/BL)의 형성공정에서는 워드선(WL)을 덮은 절연막(SF1)상에 알루미늄층을 퇴적한 다음 이 알루미늄층을 패터닝함으로써 형성되고, 이 패터닝 공정에서는 레지스트를 알루미늄층상에 도포하게 되며, 비트선(BL,/BL) 및 더미배선층(DML)은 이때 남아있는 알루미늄층 부분으로 구성되게 된다.
상기 반도체메모리는 제9도에 나타낸 바와 같이 코아부내에 설치된 접속구멍(HL)의 윗쪽에 더미배선층(DML)을 갖추는 바, 본 도면에 있어서 배선층(AL1)은 상기 접속구멍(HL)을 매개해서 반도체기판(SUB)내에 형성된 확산층(DF)에 접속되고, 절연막(SF1)이 상기 배선층(AL1)상에 형성된다. 또, 절연막(SF1)은 접속구멍(HL)에 대응하는 위치에서 凹부를 갖기 때문에 복수의 배선층(AL2)이 제10도에 나타낸 알루미늄층(MT)을 형성하게 되고, 이 알루미늄층(MT)을 패터닝해서 형성시키면 접속구멍(HL)에 인접하는 배선층(AL2)의 일부가 상기 형성공정에서 제3도에 나타낸 바와 같이 침식될 염려가 있다. 그러나, 배선층(AL2) 형성공정에서는 배선층(AL2)과 함께 더미배선층(DML)을 규정하는 마스크 필름(FL1)을 이용해서 알루미늄층(MT)이 패터닝되고, 더미배선층(DML)을 규정하는 마스크필름의 일부는 노출광이 알루미늄층(MT)상에 도포되는 레지스트막(RS)에 반사되어 불필요하게 산란되는 것을 방지하기 때문에 배선층(AL2)은 설계시의 폭으로 형성되게 된다.
상기한 실시예에 의하면, 더미배선층(DML)이 메모리어레이(10)를 균일하게 에워싸서 배치되기 때문에 메모리어레이(10) 외주부에 위치하는 메모리셀이 메모리어레이(10)의 외부에 설치되는 행디코더(11)와 열디코더(12) 및 여타 주변회로의 불규칙적인 배선에 영향받지 않고 메모리어레이(10) 외주부에 위치하는 메모리셀과 동일한 배선용량을 얻을 수 있게 된다.
또 메모리어레이(10)내에서 메모리셀의 배열이 워드선(WL)과 배선층(WL2)의 접속영역에 의해 구분되어도 더미배선층(DML)이 비트선(BL,/BL)의 표준간격(L1)과 동일한 거리 만큼 단부(端部)의 비트선으로부터 떨어져 접속영역(CT)에 배치되기 때문에 비트선(Bl,/BL)을 설계시의 폭으로 형성할 수 있게 된다. 따라서 비트선(BL,/BL)의 폭이 불균일하게 형성됨으로써 야기되는 비트선(BL,/BL)간 용량의 불균형이 발생되지 않게 된다.
또한 본 실시예에서는 별도의 더미배선층(DML)이 접속구멍의 위쪽에 배치되어 더미배선층(DML)과 공통의 패터닝 공정을 거쳐 형성되는 배선층(AL2)을 노출광의 산란에 의한 침식으로부터 보호할 수 있게 되는데, 이 경우 배선층(AL2)을 어려움없이 균일하게 형성할 수 있게 된다. 즉, 배선용량의 균일성이 배선층(AL2)을 기초로 하는 기복에 의해 손상되지 않게 되고, 또 접속구멍의 위쪽에 설치되는 더미배선층(DML)은 이 접속구멍 위쪽에 적층되는 층의 기복을 완화할 수 있기 때문에, 예컨대 배선층(AL2)을 덮는 보호막을 형성한 다음 이 보호막을 평탄화할 경우 상기 보호막을 극단으로 두껍게 형성할 필요가 없다.
또 본 실시예에서는 더미배선층(DML)이 VDD/2의 전위로 설정된 전원단자에 접속되고, 메모리어레이(10)내에 있어서 내부비트선이 그 양측에서 비트선에 인접하며, 단부비트선이 한쪽에서는 비트선에 인접하면서 다른쪽에서는 최초로 설명한 더미배선층(DML)에 인접한다. 이 더미배선층(DML)이 부유상태이면 선충전 직후 이 더미배선층(DML)의 전위와 다른쪽에서 단부비트선에 인접하는 비트선의 전위가 동일하게 되지 않는데, 이 경우 단부비트선(端部 bit line)이 내부비트선과 다른 전기적인 영향을 받을 염려가 있기 때문에 최초의 더미배선층(DML)은 특정의 전위로 고정되어 전원단자에 접속된다. 본 실시예와 같이 전원단자의 전위가 VDD/2레벨로 설정되는 경우, 단부비트선이 받는 전기적인 영향은 내부비트선이 받는 전기적인 영향에 상당히 상당히 가깝게 되고, 또 이더미배선층(DML)의 전위는 선충전회로(15)에 의해 설정해도 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 더미패턴을 설치함으로써 종래에 문제로 되었던 셀어레이 외주와 워드선 단부 부근등(규칙에서 불규칙으로 이행하는 장소)에서 발생하기 쉬운 불량(배선의 미세화나 단선)을 방지할 수 있게 된다.

Claims (3)

  1. 기본적으로 동일한 구조를 갖춘 다수의 회로소자가 규칙적으로 배열된 반도체칩과, 이 반도체칩상에 형성된 제1절연층, 동일한 쌍의 상기 각 배선간의 제1소정 간격과 실질직으로 제1평면에 형성된 상기 다수의 제1배선의 쌍 사이의 제2소정 간격에 따라 상기 제1절연층상에 형성된 쌍으로 그룹지워지면서 평행하게 배열된 상기 회로소자에 연결된 다수의 제1배선, 이 다수의 제1배선상에 형성된 제2절연층, 상기 제2절연층상에 형성됨과 더불어 상기 제1방향에 수직방향으로 평행한 제3 및 제4소정 간격으로 배열되고, 각각 제1절연층을 통해 연장되는 다수의 세그먼트와, 제2소정 간격내에 위치한 다수의 제1소정 위치에서의 상기 반도체칩의 방향으로 제1평면 및 제2절연층을 갖춘 다수의 제2배선 및, 실질적으로 제1평면에 형성됨과 더불어 상기 제1배선에 평행하고, 각 제1소정 위치와 각 제1배선의 쌍사이에 위치하도록 상기 제2소정 간격내에 배열된 다수의 제1더미배선을 구비하여 구성된 것을 특징으로 하는 반도체 장치
  2. 이 반도체칩상에 형성되고, 규칙적으로 배열됨과더불어 기본적으로 동일한 구조를 갖춘 메모리블록을 포함하는 메모리 어레이, 이 메모리블록에 연결됨과 더불어 제1소정 간격에서 상기 반도체칩상에 평행하게 배열된 다수의 워드선, 상기 메모리블록에연결되고, 상기 워드선에 수직방향으로 제1절연층을 통해 상기 워드선상에 배열됨과 더불어 제2소정 간격에서 평행하게 배열되며, 쌍을 구성하는 비트선이 제2소정 간격에서 평행하게 배열된 다수의 비트선쌍, 제2절연층을 통해 콘택트영역 부근에서의 상기 제2소정 간격 보다 더 큰 간격을 갖춘 상기 비트선쌍상에 형성되고, 상기 워드선을 따라 연장됨과 더불어 규칙적인 간격으로 배열된 콘택트영역에서 워드선에 대응하도록 연결된 다수의 금속배선층 및, 상기 콘택트영역 가까이에 배열되고, 상기 비트선쌍에 평행하게 배열됨과 더불어 상기 제2소정 간격에 대응하는 거리에 의한 상기 콘택트영역에 인접하는 상기 비트선쌍으로부터 떨어진 제1더미배선을 구비하여 구성된 것을 특징으로 하는 반도체장치
  3. 반도체칩과, 이 반도체칩에 형성되고, 규칙적으로 배열됨과 더불어 기본적으로 동일한 구조를 갖춘 메모리블록을 포함하는 메모리 어레이, 이 메모리 어레이상에 형성된 제1절연층, 상기 메모리블록에 연결됨과 더불어 제1소정 간격에서 상기 제1절연층상에 평행하게 배열된 다수의 워드선, 이 다수의 워드선상에 형성된 제2절연층, 상기 메모리블록에 연결되고, 쌍으로 그룹지워지면서 제2절연층상에 형성됨과 더불어 각 쌍과 상기 워드선에 수직방향 사이의 제2소정 간격과 평행하게 배열되며, 제2소정 간격 보다 더 작은 제3소정 간격에서 각 쌍을 형성하는 다수의 비트선, 이 다수의 비트선쌍상에 형성된 제3절연층, 이 절연층상에 형성되고, 각각 다수의 워드선중 하나에 대응하며, 대응하는 워드선을 따라 연장됨과 더불어 제2소정 간격에 대응하는 제1규칙 간격에 배열된 제1, 제2, 제3절연층을 통해 연장되는 다수의 콘택트영역에서 상기 대응하는 워드선에 연결된 다수의 금속배선 및, 비트선과 평행하게 상기 제2절연층상에 형성됨과 더불어 상기 콘택트영역 가까이 배열되고, 상기 비트선쌍과 상기 콘택트영역 사이에 배열된 제1더미 배선을 구비하여 구성된 것을 특징으로 하는 반도체장치
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0461161A (ja) * 1990-06-22 1992-02-27 Mitsubishi Electric Corp 半導体メモリ装置のメモリパターンレイアウト
WO1992002044A1 (en) * 1990-07-18 1992-02-06 Seiko Epson Corporation Semiconductor device
DE69128819T2 (de) * 1990-08-13 1998-05-14 Nec Corp Halbleiterspeicheranordnung
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
KR0121992B1 (ko) * 1993-03-03 1997-11-12 모리시다 요이치 반도체장치 및 그 제조방법
JPH08306773A (ja) * 1995-04-28 1996-11-22 Sharp Corp 半導体装置
US5635421A (en) * 1995-06-15 1997-06-03 Taiwan Semiconductor Manufacturing Company Method of making a precision capacitor array
US5856241A (en) * 1995-07-26 1999-01-05 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP3311244B2 (ja) * 1996-07-15 2002-08-05 株式会社東芝 基本セルライブラリ及びその形成方法
US5790417A (en) * 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
JPH11111938A (ja) 1997-09-30 1999-04-23 Nec Corp 半導体装置
JP3097627B2 (ja) * 1997-11-05 2000-10-10 日本電気株式会社 半導体記憶装置
US6166415A (en) * 1998-11-02 2000-12-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved noise resistivity
DE10051719C2 (de) * 2000-10-18 2003-10-02 Infineon Technologies Ag Verfahren zur Herstellung von Schaltkreisstrukturen auf einem Halbleitersubstrat mit Hilfe eines Lithographieprozesses und Anordnung mit funktionalen Schaltkreisstrukturen und Dummy-Schaltkreisstrukturen
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
KR100346841B1 (ko) 2000-11-23 2002-08-03 삼성전자 주식회사 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법
JP2002373896A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体装置
JP4177568B2 (ja) * 2001-07-10 2008-11-05 株式会社東芝 半導体デバイス
US6750139B2 (en) * 2001-12-12 2004-06-15 Aurora Systems, Inc. Dummy metal pattern method and apparatus
KR20040057789A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체장치
JP4599048B2 (ja) * 2003-10-02 2010-12-15 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク
JP4965445B2 (ja) * 2005-07-27 2012-07-04 スパンション エルエルシー 半導体装置およびその製造方法
JP2007129026A (ja) * 2005-11-02 2007-05-24 Nec Electronics Corp 半導体装置および配線パターン形成方法、マスク配線データ発生方法
JP2010232669A (ja) * 2010-05-25 2010-10-14 Renesas Electronics Corp 半導体装置及び半導体製造方法
US9245603B2 (en) * 2013-10-21 2016-01-26 Macronix International Co., Ltd. Integrated circuit and operating method for the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279787A (en) * 1975-12-26 1977-07-05 Toshiba Corp Integrated circuit device
JPS5536977A (en) * 1978-09-07 1980-03-14 Fujitsu Ltd Production of semiconductor device
JPS58111183A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd ダイナミツクｒａｍ集積回路装置
JPH0658947B2 (ja) * 1984-02-24 1994-08-03 株式会社日立製作所 半導体メモリ装置の製法
JPH0666442B2 (ja) * 1985-03-08 1994-08-24 三菱電機株式会社 半導体メモリ装置
US4916514A (en) * 1988-05-31 1990-04-10 Unisys Corporation Integrated circuit employing dummy conductors for planarity
JPH021928A (ja) * 1988-06-10 1990-01-08 Toshiba Corp 半導体集積回路

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US5066997A (en) 1991-11-19
JPH02133958A (ja) 1990-05-23
KR910010508A (ko) 1991-06-29
EP0369427A2 (en) 1990-05-23
JPH0828467B2 (ja) 1996-03-21
DE68921421D1 (de) 1995-04-06

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