JPH0461161A - 半導体メモリ装置のメモリパターンレイアウト - Google Patents
半導体メモリ装置のメモリパターンレイアウトInfo
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- JPH0461161A JPH0461161A JP2164601A JP16460190A JPH0461161A JP H0461161 A JPH0461161 A JP H0461161A JP 2164601 A JP2164601 A JP 2164601A JP 16460190 A JP16460190 A JP 16460190A JP H0461161 A JPH0461161 A JP H0461161A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
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- Semiconductor Memories (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体メモリ装置において、ダミメモリを
用いたメモリアレイのパターンレイアウトに関するもの
であり、正規のメモリアレイの製造欠陥を大幅に減少さ
せ、また品質を著しく向Ｈさせるためのものである。
用いたメモリアレイのパターンレイアウトに関するもの
であり、正規のメモリアレイの製造欠陥を大幅に減少さ
せ、また品質を著しく向Ｈさせるためのものである。
第４図に従来の半導体メモリ装置の升ツブ平面ブロック
図である。（１）はｔ導体メモリ装置のチップ、（２）
はアドレスバッファ等の入力回路、（３）はメモリアレ
イのワード線を選択するＸデコーダ、（４）はメモリア
レイのビット線を選択するＸデコーダ、（５）はメモリ
アレイ、（６）はセンスアシブと出力バッファ等の出力
回路である。
図である。（１）はｔ導体メモリ装置のチップ、（２）
はアドレスバッファ等の入力回路、（３）はメモリアレ
イのワード線を選択するＸデコーダ、（４）はメモリア
レイのビット線を選択するＸデコーダ、（５）はメモリ
アレイ、（６）はセンスアシブと出力バッファ等の出力
回路である。
発明の理解を容易にするため、さらに、従来の半導体メ
モリ装置のブロック回路図を第５図に示す。メモリアレ
イは製造プロセス過程においてメモリトランジスタのし
き値電圧（Ｖ ＋ ｈ ）を変化させて“ｌ”０“の情
報を書込むマスクＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍ
ｏｒｙ）を例にと−）た。
モリ装置のブロック回路図を第５図に示す。メモリアレ
イは製造プロセス過程においてメモリトランジスタのし
き値電圧（Ｖ ＋ ｈ ）を変化させて“ｌ”０“の情
報を書込むマスクＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍ
ｏｒｙ）を例にと−）た。
第４図と同一記号は、同一部分を示す。（Δ、。）〜（
Ａ 、、）はＸアドレス入力化号、（Ａア。）〜（△７
．）はＹアドレス人ツノ信号、（Ｗｌ）〜（Ｗ、）はメ
モリトランジスタのゲートをかねるワード線、（ｂｌ）
〜（ｂ 、）はメモリトランジスタのビット線、（Ｄ
、）〜（Ｄ 、）は出力データ信号である。Ｘ、Ｙアド
レス入力信号によってワード線（Ｗ ｌ）〜（Ｗ、）と
ビット線（ｂ ｌ）〜（ｂ、）か選択され、センスアン
プ・出力バッフ７（６）を経て出力データ信号として出
力される。
Ａ 、、）はＸアドレス入力化号、（Ａア。）〜（△７
．）はＹアドレス人ツノ信号、（Ｗｌ）〜（Ｗ、）はメ
モリトランジスタのゲートをかねるワード線、（ｂｌ）
〜（ｂ 、）はメモリトランジスタのビット線、（Ｄ
、）〜（Ｄ 、）は出力データ信号である。Ｘ、Ｙアド
レス入力信号によってワード線（Ｗ ｌ）〜（Ｗ、）と
ビット線（ｂ ｌ）〜（ｂ、）か選択され、センスアン
プ・出力バッフ７（６）を経て出力データ信号として出
力される。
第６図（Ａ ）（Ｂ ）にメモリアしイ部の平面図（Ａ
）と平面図（Ａ）の点線Ｚにおける側断面図（Ｂ）を示
す。第６図において、（Ｗ）はワード線となるゲート材
、（ｂ）はビット線となる金属材、αＤは不純物拡散層
、α２は金属材（ｂ）と不純物拡散層ａυを接続するた
めのコンタクト穴、０３はフィールド絶縁膜、ａ養はト
ランジスタ特性を有するための薄いゲート酸化膜、ａ９
は半導体基板、ＯＱはゲート材（Ｗ）と金属材（ｂ）間
の絶縁膜、αｎは表面保護膜である。
）と平面図（Ａ）の点線Ｚにおける側断面図（Ｂ）を示
す。第６図において、（Ｗ）はワード線となるゲート材
、（ｂ）はビット線となる金属材、αＤは不純物拡散層
、α２は金属材（ｂ）と不純物拡散層ａυを接続するた
めのコンタクト穴、０３はフィールド絶縁膜、ａ養はト
ランジスタ特性を有するための薄いゲート酸化膜、ａ９
は半導体基板、ＯＱはゲート材（Ｗ）と金属材（ｂ）間
の絶縁膜、αｎは表面保護膜である。
次に従来技術の作用、動作について説明する。
半導体メモリ装置の中でもメモリ容量かＭ（メガ）ヒン
トを超えるような高集積メモリにおいては、メモリエリ
ア部と周辺回路部の平面ノ（ターン設計基準か異なり、
メモリエリア部に最も微細なパター ンを用いてメモリ
エリア部の面積を小さくしようとする。高集積メモリで
は、チップ全体の７０〜８００４かメモリエリア部とな
るので、メモリエリア部の面積を小さくすることは、チ
ップ全体の面積か大幅に小さくなることになる。
トを超えるような高集積メモリにおいては、メモリエリ
ア部と周辺回路部の平面ノ（ターン設計基準か異なり、
メモリエリア部に最も微細なパター ンを用いてメモリ
エリア部の面積を小さくしようとする。高集積メモリで
は、チップ全体の７０〜８００４かメモリエリア部とな
るので、メモリエリア部の面積を小さくすることは、チ
ップ全体の面積か大幅に小さくなることになる。
たとえば、メモリエリア部かゲート輻１．５μｍである
と、周辺部は２．０〜２，５μｍ程度を用いる。
と、周辺部は２．０〜２，５μｍ程度を用いる。
周辺部は、微小なレベル感知するためのセンスアンプや
、ドライブ能力を大きく必要とする出力）くッファ等が
ありプロセスの変動をトランジスタ特性の変化として受
けやすい。最小パターン幅は、極力用いないのか一般的
である。
、ドライブ能力を大きく必要とする出力）くッファ等が
ありプロセスの変動をトランジスタ特性の変化として受
けやすい。最小パターン幅は、極力用いないのか一般的
である。
また、メモリエリア部は、メモリの種類〔たとえば、マ
スクＲＯＭ、ＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡλ４なと〕
にもよってくり返しパターンは異なるか、とれも基本と
なる単一のメモリパターンかマトリクス状にメモリエリ
ア部にくり返し配置されるのか一般である。
スクＲＯＭ、ＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡλ４なと〕
にもよってくり返しパターンは異なるか、とれも基本と
なる単一のメモリパターンかマトリクス状にメモリエリ
ア部にくり返し配置されるのか一般である。
したかって、メモリエリア部の端においては、第６図（
Ａ）の矢印のような、絶縁膜０Ｇの応力、保護膜αηの
応力（第６図（Ｂ）の（γ）〕か加わる。これら、メモ
リエリア端の応力によって絶縁膜ａＯにクラックＯＦｊ
か入ったり、さらには、メモリエリア端のメモリトラン
ジスタ部にマイクロクラックを生じさせ、メモリトラン
ジスタの特性を変化させ、正常な動作をさせないように
することが発生する。
Ａ）の矢印のような、絶縁膜０Ｇの応力、保護膜αηの
応力（第６図（Ｂ）の（γ）〕か加わる。これら、メモ
リエリア端の応力によって絶縁膜ａＯにクラックＯＦｊ
か入ったり、さらには、メモリエリア端のメモリトラン
ジスタ部にマイクロクラックを生じさせ、メモリトラン
ジスタの特性を変化させ、正常な動作をさせないように
することが発生する。
従来の半導体メモリ装置は、以上のように構成されてい
るので、メモリエリア端に微細な製造欠陥か発生しにく
くなるよう絶縁膜、保護膜の形成条件を厳しくコントロ
ールする必要がある。また、メモリエリア増の製造欠陥
によって大幅に良品を陥してしまい製造工程中の不良率
が高（なり、また製造工程中のスクリーニングでは取り
除けないようなマイクロクラックかある場合なとは、実
使用時に誤動作を生じるなとの問題かあった。
るので、メモリエリア端に微細な製造欠陥か発生しにく
くなるよう絶縁膜、保護膜の形成条件を厳しくコントロ
ールする必要がある。また、メモリエリア増の製造欠陥
によって大幅に良品を陥してしまい製造工程中の不良率
が高（なり、また製造工程中のスクリーニングでは取り
除けないようなマイクロクラックかある場合なとは、実
使用時に誤動作を生じるなとの問題かあった。
この発明は１．記のような問題点を解消するためになさ
れたもので、絶縁膜、保護膜の特殊な形成条件を必要と
せず、メモリエリア端に製造欠陥か生しても半導体メモ
リ装置は正常に動作することをＬＪ的としている。
れたもので、絶縁膜、保護膜の特殊な形成条件を必要と
せず、メモリエリア端に製造欠陥か生しても半導体メモ
リ装置は正常に動作することをＬＪ的としている。
この発明に係る半導体メモリ装置は、主メモリアレイ部
の終端部に少なくとも１列置］二のダミーのメモリを配
置するとともに、主メモリアレイ部のワー ド線を共有
するダミーメモリはビット線を、又ビット線を共有する
ダミーメモリはワード線を、おのおのフローティングも
しくは、接地レベルとしたものである。
の終端部に少なくとも１列置］二のダミーのメモリを配
置するとともに、主メモリアレイ部のワー ド線を共有
するダミーメモリはビット線を、又ビット線を共有する
ダミーメモリはワード線を、おのおのフローティングも
しくは、接地レベルとしたものである。
この発明の半導体メモリ装置は、主メモリアレイ部の終
端部にダミーのメモリか配置されているため、メモリエ
リア終端部の絶縁膜等にクラックが生しても、主メモリ
アレイ部には達しないので、半導体メモリ装置は、安定
かつ正常に動作しつる。
端部にダミーのメモリか配置されているため、メモリエ
リア終端部の絶縁膜等にクラックが生しても、主メモリ
アレイ部には達しないので、半導体メモリ装置は、安定
かつ正常に動作しつる。
以下、この発明の一実施例を図について説明丈る。第１
図は、本発明における半導体メモリ装置のチップ平面ブ
ロック図である。従来例（第４図）と同一記号は同一部
分を示す。（７）はダミーのメモリ部である。
図は、本発明における半導体メモリ装置のチップ平面ブ
ロック図である。従来例（第４図）と同一記号は同一部
分を示す。（７）はダミーのメモリ部である。
第２図に本発明における半導体メモリ装置のブロック回
路図を示す。従来例（第５図）と同一記号は同一部分を
示す。（７）はダミーのメモリ部、（Ｗｄ 、）（Ｗｄ
２＞はダミーメモリのワード線、（ｂ ｄ、）（ｂ
ａ 、）はダミーメモリのビット線である。
路図を示す。従来例（第５図）と同一記号は同一部分を
示す。（７）はダミーのメモリ部、（Ｗｄ 、）（Ｗｄ
２＞はダミーメモリのワード線、（ｂ ｄ、）（ｂ
ａ 、）はダミーメモリのビット線である。
第３図にメモリアレイ部の平面図（Ａ）と、平面図（Ａ
、）の点線Ｚにおける側断面図（Ｂ）を示す。従来例第
６図と同一記号は同一部分を示す。（ｂｄｚ）はダミー
メモリのビット線、（Ｗｄ、）はダミーメモリのワード
線である。
、）の点線Ｚにおける側断面図（Ｂ）を示す。従来例第
６図と同一記号は同一部分を示す。（ｂｄｚ）はダミー
メモリのビット線、（Ｗｄ、）はダミーメモリのワード
線である。
第１．２．３図において従来例と同一のどころは、その
説明を省略した。
説明を省略した。
本発明の要点は、第１図でわかるように、ダミーメモリ
（７）か、主メモリエリア（５）を完全に囲むように配
置したことにある。
（７）か、主メモリエリア（５）を完全に囲むように配
置したことにある。
第２図のブロック回路図では、理解しやすいようにマス
クＲＯＭを例にとって示す。ワード線（Ｗｌ）〜（Ｗａ
）とビット線（ｂ ｌ）〜（ｂ、）でマトリクス状に構
成された主メモリエリア（５）を囲むようにダミーメモ
リ（７）か配置される。ワード線（Ｗｌ）〜（Ｗ７）と
ビット線（ｂｌ）〜（ｂ、）は互いに共有するものとな
る。ワード線（Ｗ ｄ 、）（Ｗ ｄ ２）とビット線
（ｂ ｄ 、）（ｂ ｄ ２）はダミーメモリ専用とな
る。ここて印■（Σ）の部分をフローティングもしくは
接地レベル（Ｇ Ｎ Ｄ ’）とする。こうすることで
ダミーメモリか通常のトランジスタとして作動しないよ
うにする。ワード線（Ｗ １）〜（Ｗ、）に選択）１ｉ
ｇｈ信号が印加されてもダミーメモリのソースもしくは
ビット線かフローティング、又はＧＮＤであるためダミ
ーメモリは必ず“ＯＦＦ“している。又ビット線（ｂ
１）〜（ｂ、）に選択Ｈｉｇｈ信号が印加されても、ダ
ミーメモリのソースもしくはゲート（ワード線）かフロ
ーティング、又はＧＮＤであるためダミーメモリは必ず
“ＯＦＦ”しているので、主メモリエリアだけの動作と
なり、従来と何ら変わることなく、作動できる。
クＲＯＭを例にとって示す。ワード線（Ｗｌ）〜（Ｗａ
）とビット線（ｂ ｌ）〜（ｂ、）でマトリクス状に構
成された主メモリエリア（５）を囲むようにダミーメモ
リ（７）か配置される。ワード線（Ｗｌ）〜（Ｗ７）と
ビット線（ｂｌ）〜（ｂ、）は互いに共有するものとな
る。ワード線（Ｗ ｄ 、）（Ｗ ｄ ２）とビット線
（ｂ ｄ 、）（ｂ ｄ ２）はダミーメモリ専用とな
る。ここて印■（Σ）の部分をフローティングもしくは
接地レベル（Ｇ Ｎ Ｄ ’）とする。こうすることで
ダミーメモリか通常のトランジスタとして作動しないよ
うにする。ワード線（Ｗ １）〜（Ｗ、）に選択）１ｉ
ｇｈ信号が印加されてもダミーメモリのソースもしくは
ビット線かフローティング、又はＧＮＤであるためダミ
ーメモリは必ず“ＯＦＦ“している。又ビット線（ｂ
１）〜（ｂ、）に選択Ｈｉｇｈ信号が印加されても、ダ
ミーメモリのソースもしくはゲート（ワード線）かフロ
ーティング、又はＧＮＤであるためダミーメモリは必ず
“ＯＦＦ”しているので、主メモリエリアだけの動作と
なり、従来と何ら変わることなく、作動できる。
さて、第３図（Ａ）の平面図であるか、主メモリとダミ
ーメモリ間の不純物拡散層ａｔ＋のソースを切断してい
る。一般にソースはＧＮＤどしているので、この場合、
ダミーメモリのソースはフローティングとなっている。
ーメモリ間の不純物拡散層ａｔ＋のソースを切断してい
る。一般にソースはＧＮＤどしているので、この場合、
ダミーメモリのソースはフローティングとなっている。
もちろん、ＧＮＤとする場合は、主メモリと同様に接続
してもよい。
してもよい。
ここで、絶縁膜Ｏｅ、保護膜ａ力の応力によりクラック
０砂が発生し、ダミーメモリを破壊しても、主メモリに
は何ら影響のないことは、容易に理解できる。すなわち
最も発生しやすいメモリ端のクラック発生場合より、主
メモリは１メモリ分以上の距離を開けているので、主メ
モリへの破壊を防ぐことができる。
０砂が発生し、ダミーメモリを破壊しても、主メモリに
は何ら影響のないことは、容易に理解できる。すなわち
最も発生しやすいメモリ端のクラック発生場合より、主
メモリは１メモリ分以上の距離を開けているので、主メ
モリへの破壊を防ぐことができる。
（３）他の用途への転用例
上記実施例では半導体メモリ装置のうちマスクＲＯＭに
ついて説明したか、ＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭあ
るいはその他の半導体メモリ装置であってもよい。また
、ダミーメモリを主メモリ喝にワード線方向、ビット線
方向に各１列配置するよう説明したが、それ以上であっ
ても同等以上の効果を奏する。
ついて説明したか、ＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭあ
るいはその他の半導体メモリ装置であってもよい。また
、ダミーメモリを主メモリ喝にワード線方向、ビット線
方向に各１列配置するよう説明したが、それ以上であっ
ても同等以上の効果を奏する。
以上のように、この発明によれば、半導体メモリ装置の
主メモリエリアを囲むようにダミーメモリを配置したの
で、メモリエリア端で発生しやすい製造欠陥を主メモリ
エリアにはとどかないようにし、影響されないようにし
たので、製造工程中の不良率を大幅に少なくし、また信
頼性の高いものか得られるという効果がある。
主メモリエリアを囲むようにダミーメモリを配置したの
で、メモリエリア端で発生しやすい製造欠陥を主メモリ
エリアにはとどかないようにし、影響されないようにし
たので、製造工程中の不良率を大幅に少なくし、また信
頼性の高いものか得られるという効果がある。
１１図は本発明の半導体メモリ装置のチップ平面ブロッ
ク図、第２図はこの発明に係わるブロック回路図、第３
図（Δ）（Ｂ）はこの発明に係わるメモリ平面パターン
図とその側断面図、第４図は従来のチップ平面ブロック
図、第５図は従来のブロック回路図、第６図（Ａ ）（
Ｂ ）従来のメモリ平面パターン図と側断面図である。 （１）・・・半導体メモリ装置のチップ、（２）・・・
入力回路、（３）・・・Ｘデコーダ、（４）・・・Ｘデ
コーダ、（５）・・・メモリアｌノイ、（６）・・・出
力回路、（７）・・・ダミーメモリ、（Δ、。）〜（Ａ
、、）・・・Ｘアドレス入力信号、（Ａア。）〜（Ａ、
ア）・・Ｙアトしス入力信号、（Ｗ ｌ）〜（Ｗヨ）・
・・ワード線、（ｂ １）〜（ｂハ・・・ビット線、（
Ｄｏ）〜（Ｄ、）・・・出力データ信号、（Ｗ ｄ 、
’）ＣＷ ｄ ２＞・・・ダミーメモリのワード線、（
ｂ ｄ 、）（ｂ ａ ２）・・・ダミーメモリのビッ
ト線、ａυ・・・不純物拡散層、０２１・・・コンタク
ト穴、ａ３・・・フィールド絶縁膜、（１４）・・・ゲ
ート酸化膜、α９・・・半導体基板、叫・・・絶縁膜、
ａカ・・・保護膜、０印・・・クラック代 理 人
大 岩 増 雄第３図 第１図 第４図
ク図、第２図はこの発明に係わるブロック回路図、第３
図（Δ）（Ｂ）はこの発明に係わるメモリ平面パターン
図とその側断面図、第４図は従来のチップ平面ブロック
図、第５図は従来のブロック回路図、第６図（Ａ ）（
Ｂ ）従来のメモリ平面パターン図と側断面図である。 （１）・・・半導体メモリ装置のチップ、（２）・・・
入力回路、（３）・・・Ｘデコーダ、（４）・・・Ｘデ
コーダ、（５）・・・メモリアｌノイ、（６）・・・出
力回路、（７）・・・ダミーメモリ、（Δ、。）〜（Ａ
、、）・・・Ｘアドレス入力信号、（Ａア。）〜（Ａ、
ア）・・Ｙアトしス入力信号、（Ｗ ｌ）〜（Ｗヨ）・
・・ワード線、（ｂ １）〜（ｂハ・・・ビット線、（
Ｄｏ）〜（Ｄ、）・・・出力データ信号、（Ｗ ｄ 、
’）ＣＷ ｄ ２＞・・・ダミーメモリのワード線、（
ｂ ｄ 、）（ｂ ａ ２）・・・ダミーメモリのビッ
ト線、ａυ・・・不純物拡散層、０２１・・・コンタク
ト穴、ａ３・・・フィールド絶縁膜、（１４）・・・ゲ
ート酸化膜、α９・・・半導体基板、叫・・・絶縁膜、
ａカ・・・保護膜、０印・・・クラック代 理 人
大 岩 増 雄第３図 第１図 第４図
Claims (2)
- （１）複数個のＭＯＳトランジスタからなるメモリアレ
イと前記メモリを選択するためのデコーダ回路及びアド
レス入力回路とデータ出力回路の周辺回路を有する半導
体メモリ装置において、メモリアレイの終端部に少なく
とも１列以上のダミーのメモリを配置することを特徴と
する半導体メモリ装置のメモリパターンレイアウト。 - （２）ワード線をメモリアレイのワード線と共有するダ
ミーのメモリは、ビット線及びメモリトランジスタのソ
ースをフローティングもしくは、接地レベルとし、ビッ
ト線をメモリアレイのビット線と共有するダミーのメモ
リは、ワード線及びメモリトランジスタのソースをフロ
ーティングもしくは接地レベルとすることを特徴とする
半導体メモリ装置のメモリパターンレイアウト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164601A JPH0461161A (ja) | 1990-06-22 | 1990-06-22 | 半導体メモリ装置のメモリパターンレイアウト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164601A JPH0461161A (ja) | 1990-06-22 | 1990-06-22 | 半導体メモリ装置のメモリパターンレイアウト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461161A true JPH0461161A (ja) | 1992-02-27 |
Family
ID=15796283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164601A Pending JPH0461161A (ja) | 1990-06-22 | 1990-06-22 | 半導体メモリ装置のメモリパターンレイアウト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461161A (ja) |
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