DE4126050A1 - Anordnung einer wortleitungstreiberstufe fuer eine halbleiterspeicheranordnung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf den Aufbau von Speicheranordnungen in einer Halbleitervorrichtung und insbesondere auf eine Anordnung von Wortleitungstreiberstu­ fen, die für Halbleiterspeichervorrichtungen hoher Dichte geeignet sind.

In einer Halbleiterspeicheranordnung mit einer hohen Dichte und großer Kapazität wird, je kleiner die Zellenflä­ che wird, die von jeder Speicherzelle eingenommen wird, die Breite der damit verbunden Wortleitung und Bitleitung umso geringer, und umso feiner wird auch das Layout des Lesever­ stärkers. In der Tat ist für ein DRAM der Megabitgrößenord­ nung (2²⁰) eine sehr strenge Designregel von unter einem Mi­ krometer erforderlich, wie in diesem Gebiet wohlbekannt ist. Daher ist es bei der Herstellung eines DRAM mit einer sol­ chen Designregel wesentlich, die optimale Anordnung der Halbleiterspeichervorrichtungen innerhalb einer begrenzten Fläche zu erreichen.

Fig. 4 zeigt den Aufbau einer bekannten Halbleiterspei­ chervorrichtung. Eine solche bekannte Halbleiterspeichervor­ richtung 10 ist in vier Blöcke aufgeteilt. Bezogen auf jeden Block sind um eine Speicherzellenanordnung 20 einschließlich eines Leseverstärkers ein Spaltendekodierer 30 und ein Zei­ lendekodierer 60 angeordnet. Eine Wortleitungstreiberstufe 50 ist zwischen der Speicherzellenanordnung 20 und dem Zei­ lendekodierer 60 angeordnet. Die Wortleitungstreiberstufe 50 wählt eine in Frage kommende Wortleitung in Abhängigkeit von den Dekodiersignalen des Zeilendekodierers 60 aus. Bei der Halbleiterspeichervorrichtung 10 stellt die übrige Fläche außer der Speicherzellenanordnung 20, dem Spaltendekodierer 30, dem Zeilendekodierer 60 und der Wortleitungstreiberstufe 50 einen peripheren Bereich 11 dar.

Die Verbindung zwischen der Wortleitungstreiberstufe 50 und der Speicherzellenanordnung 20 bei der herkömmlichen Speichervorrichtung der Fig. 4 kann leicht unter Bezugnahme auf das US Patent Nr. 44 81 609 verstanden werden.

Fig. 5, auf die in dem oben erwähnten Patent Bezug ge­ nommen wird, zeigt einen Teil der Fig. 4 in größerem Detail. Innerhalb jeder Speicherzelle kreuzen sich eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungen BL unter einem rechten Winkel (in Fig. 5 ist als Beispiel eine 10×10 Anordnung gezeigt), und die Speicherzellen 21 sind an den Schnittpunkten der Wortleitungen und Bitleitungen angeord­ net. Durch einen Spaltenauswahlschaltkreis 31 (als Y-Gate bezeichnet), der durch ein Dekodiersignal des Spaltendeko­ dierers 30 geschaltet wird, werden die Bitleitungen BL aus­ gewählt. Der Spaltenauswahlschaltkreis 31 ist mit dem Lese­ verstärker 22 verbunden. Alle Wortleitungen WL1-WL10 in der Speicherzellenanordnung 20 sind mit der Wortleitungs­ treiberstufe 50 verbunden, das heißt, daß die Wortleitungs­ treiberstufe 50 so viele Wortleitungstreiber besitzt, wie es Wortleitungen gibt, wie in Fig. 6A gezeigt.

In Fig. 6A wird die obenerwähnte Verdrahtung in einer leichter verständlichen Form gezeigt. Die Wortleitungstrei­ berstufe 50 besitzt dieselbe Anzahl an Wortleitungstreibern wie es Wortleitungen in der Speicherzellenanordnung 20 gibt. Jedoch verursacht die Verwendung eines solchen Speicherzel­ lenaufbaus bei einer Speichervorrichtung hoher Dichte eine große Wortleitungslänge, daher wird der Leitungswiderstand der Wortleitung vergrößert und die Signalübertragung verzö­ gert. Um diesen Nachteil, also die Verzögerung der Signal­ übertragungszeit, zu beseitigen, wird die Wortleitung mit einer Metalleitung verbunden.

Fig. 6B zeigt, daß die Wortleitung WL und die Metallei­ tung ML zusammen verdrahtet sind. Für den im herkömmlichen Verfahren mit Metall verbundenen Bereich 52 gilt, daß je größer die Anzahl der Verdrahtungen ist, desto größer die dadurch eingenommene Fläche wird. Diese Tatsache hat einen nachteiligen Einfluß auf die Designregel und die Layoutauf­ gabe. Daher besitzt das herkömmliche Verdrahtungsverfahren für die Wortleitung mit der Metalleitung eine unüberwindbare Beschränkung.

Zwischenzeitlich gibt es eine weitere, herkömmliche Kon­ struktion, die eine effektivere Anordnung der Wortleitungs­ treiber, die die Wortleitungen in geeigneter Weise für eine Halbleitervorrichtung hoher Dichte mit feinen Designregeln betreiben, zur Verfügung stellt. Bei dieser Konstruktion sind die Wortleitungstreiberstufen an den gegenüberliegenden Kanten der Speicherzellenanordnung 20 der Fig. 4 angeordnet, so daß jeder Wortleitungstreiber zwei Wortleitungsabstände umfaßt. Demzufolge ist das Problem einer sehr feinen Design­ regel gelöst. Jedoch sind, wie bei der in Fig. 4 gezeigten Konstruktion, da sich jede Wortleitung von jedem Wortlei­ tungstreiber bis zum Ende der Speicherzellenanordnung er­ streckt, der Leitungswiderstand und die parasitäre Kapazität der Wortleitung selbst hoch. Daher ist es nicht möglich, die Signalübertragungsverzögerung zu verhindern.

Es ist eine Aufgabe der vorliegenden Erfindung, eine An­ ordnung der Wortleitungstreiberstufen zur Verfügung zu stel­ len, die ein praktisch nutzbares Layout und einen praktisch nutzbaren Herstellungsprozeß bietet und für Halbleiterspei­ chervorrichtungen hoher Dichte geeignet ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Anordnung zum Beseitigen des schädlichen Einflusses aufgrund der Längenausdehnung der Wortleitungen in einer Halbleiterspeichervorrichtung hoher Dichte zur Verfügung zu stellen.

Diese und weitere Aufgaben werden durch die in den bei­ gefügten Patentansprüchen definierte Anordnung gelöst.

Insbesondere ist die Erfindung zur Lösung der obigen Aufgaben dadurch gekennzeichnet, daß die Wortleitungstrei­ berstufen in wenigstens drei zusätzliche Unterstufen unter­ teilt sind, wobei sich eine Wortleitung, die sich von einer beliebigen Unterstufe aus erstreckt, nicht mit der mit die­ ser benachbarten Unterstufe verbunden ist, und wobei die zu dieser einen Wortleitung benachbarte Wortleitung mit der an­ deren Unterstufe verbunden ist.

Die obigen Aufgaben und weitere Vorteile der vorliegen­ den Erfindung werden klarer durch die Detailbeschreibung des bevorzugten Ausführungsbeispieles der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen.

Fig. 1 zeigt den Aufbau eines Ausführungsbeispieles der Halbleiterspeichervorrichtung nach der vorliegenden Erfin­ dung.

Fig. 2 zeigt eine detaillierte Illustration eines Teils der Fig. 1.

Fig. 3 zeigt den Aufbau eines weiteren Ausführungsbei­ spieles der Halbleiterspeichervorrichtung nach der vorlie­ genden Erfindung.

Fig. 4 zeigt den Aufbau einer herkömmlichen Halbleiter­ speichervorrichtung.

Fig. 5 zeigt eine detaillierte Illustration eines Teils der Fig. 4.

Fig. 6 zeigt das herkömmliche Verfahren zum Verbinden der Wortleitungen mit der Wortleitungstreiberstufe.

Fig. 1 zeigt ein Ausführungsbeispiel des Aufbaus der Halbleiterspeichervorrichtung nach der vorliegenden Erfin­ dung. Eine Halbleiterspeichervorrichtung 100 nach der vor­ liegenden Erfindung ist in vier Speicherblöcke unterteilt. Jeder Speicherblock umfaßt: vier Speicherzellenanordnungen MCA/SA einschließlich der Leseverstärker; einen Spaltendeko­ dierer 300; fünf geteilte Wortleitungstreiberstufen WD11, WD21, WD31, WD41, WD51, wobei die Wortleitungstreiberstufen zwischen den Speicherzellenanordnungen und entlang der äuße­ ren Kanten der oberen und unteren Speicherzellenanordnungen angeordnet sind; und einen Zeilendekodierer, der zusammen mit den in der Nähe angeordneten Speicherblöcken verwendet wird. Der restliche Bereich, außen den obenerwähnten Speicherblöcken, entspricht einem Peripherieschaltkreisbe­ reich 110.

Die Wortleitungstreiberstufe ist in fünf Bereiche unter­ teilt, jedoch kann sie je nach der Situation in der Vorrich­ tung in eine Zahl größer oder kleiner als fünf unterteilt sein. Jedoch sollte diese Zahl wenigstens drei oder mehr be­ tragen, wenn der Effekt der vorliegenden Erfindung erreicht werden soll.

Fig. 2 zeigt die Verbindungen zwischen den Wortleitungs­ treibern und den Wortleitungen, wobei der linke, obere Block der Fig. 1 als Beispiel genommen wurde. Wie in Fig. 2 ge­ zeigt, ist eine erste Wortleitung WL1 mit den ersten, drit­ ten und fünften Wortleitungstreiberstufen WD11, WD31 und WD51 verbunden, während eine zweite Wortleitung WL2 mit den zweiten und vierten Wortleitungstreiberstufen WD21 und WD41 verbunden ist. Also werden Wortleitungstreiberstufen mit ei­ nem Intervall von zwei Wortleitungsabständen möglich, und die Länge der Wortleitung kann proportional zur Anzahl der Unterteilungen der Wortleitungstreiberstufe gekürzt werden.

Demzufolge wird die von dem Wortleitungstreiber in der Längsrichtung des Zeilendekodierers beanspruchte Fläche um 50% reduziert. Insbesondere kann in dem Fall, wo die Unter­ teilungszahl der Wortleitungstreiberstufe fünf beträgt, wie in Fig. 1 und Fig. 2 gezeigt, die Länge der Wortleitung bis auf Viertel dessen, was bei dem herkömmlichen Verfahren mög­ lich ist, gekürzt werden.

Fig. 3 zeigt einen anderen Aufbau der Wortleitungstrei­ berstufen in der Halbleiterspeichervorrichtung nach der vor­ liegenden Erfindung. Die Halbleiterspeichervorrichtung 101 ist in sechs Speicherblöcke unterteilt. Der Block oben links besitzt eine in drei Teile, der linke, mittlere Block eine in vier Teile und der linke, untere Block eine in drei Teile unterteilte Wortleitungstreiberstufe.

Auch wenn nur zwei Ausführungsbeispiele offengelegt sind, ist für den Fachmann leicht verständlich, daß die Wortleitungstreiberstufe in mehr Blöcke als in den Ausfüh­ rungsbeispielen unterteilt werden kann.

Außerdem kann erfindungsgemäß die Länge der Wortleitung gekürzt werden. Daher kann eine Abnahme des Lastwiderstands (oder Leitungswiderstands) der Wortleitung selbst durch Ver­ wendung eines Materials mit einem niedrigen Schichtwider­ stand ohne eine Verbindung zwischen einer Wortleitung und einer Metalleitung erreicht werden, um den Verzögerungsef­ fekt zu reduzieren, wie in der Technik bekannt. Daher ist bei der vorliegenden Erfindung keine Fläche für das Verbin­ den einer Wortleitung mit einer Metalleitung erforderlich. Außerdem gehen Leitungen, die sich von dem unteren Dekodie­ rer erstrecken, der Reihe nach an dem unteren Teil jeder Speicheranordnung vorbei, um mit jeder geteilten Wortlei­ tungstreiberstufe in jeder Speicheranordnung verbunden zu werden.

Wie oben beschrieben, ist die vorliegende Erfindung, da die Länge der in Halbleiterspeichervorrichtungen hoher Dichte verwendeten Wortleitungen gekürzt werden kann, nicht nur für Halbleiterspeichervorrichtungen hoher Dichte ge­ eignet, sondern auch für die Verringerung der Signalübertra­ gungsverzögerung wirksam, die durch die Ausdehnung der Wort­ leitungslänge verursacht wird.

Außerdem ist erfindungsgemäß, da die Länge der Wortlei­ tung proportional zur Anzahl der Unterteilungen jeder Wort­ leitungstreiberstufe verringert werden kann, kein weiterer Prozeß zum Verringern des Schichtwiderstands der Wortleitung erforderlich.

Während die vorliegende Erfindung insbesondere unter Be­ zugnahme auf die Ausführungsbeispiele gezeigt und beschrie­ ben wurde, ist für den Fachmann leicht verständlich, daß Än­ derungen in der Form und im Detail in dem Vorstehenden ge­ macht werden können, ohne vom Umfang und Wesen der Erfindung abzuweichen.

Claims (6)

1. Anordnung von Wortleitungstreiberstufen (WD11, .., WD51) in einer Halbleiterspeicheranordnung, wobei die Halb­ leiterspeicheranordnung eine Mehrzahl von Wortleitungen (WL1, .., WL10), Bitleitungen und Speicherzellen besitzt, wobei eine der Wortleitungstreiberstufen geeignet ist eine entsprechende der Speicherzellen auszuwählen, wobei die An­ ordnung dadurch gekennzeichnet ist, daß die Wortleitungs­ treiberstufen in wenigsten drei oder mehr Unterstufen unter­ teilt sind, wobei sich eine Wortleitung, die sich von einer beliebigen der Unterstufen aus erstreckt, nicht mit der an­ deren, damit benachbarten Unterstufe verbunden ist, während die andere, dazu nächste Wortleitung mit dieser anderen Un­ terstufe verbunden ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der unterteilten Wortleitungstreiberstufen einen Teil der in der in der Nähe angeordneten Speicherzellenan­ ordnung angeordneten Wortleitungen auswählt.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Länge der Wortleitung umgekehrt proportional zur Un­ terteilungszahl der Wortleitungstreiberstufen ist.

4. Anordnung von Wortleitungstreiberstufen (WD11, .., WD51) in einer Halbleiterspeicheranordnung, wobei die Halb­ leiterspeicheranordnung eine Mehrzahl von Wortleitungen (WL1, .., WL10), Bitleitungen, Speicherzellen, einen Zei­ lendekodierer (60) zur Auswahl der Wortleitungen, die Wort­ leitungstreiberstufen und einen Spaltendekodierer (300) zur Auswahl der Bitleitungen besitzt, wobei die Anordnung da­ durch gekennzeichnet ist, daß die Speicherzellen in eine Mehrzahl von Speicherzellengruppen unterteilt sind, wobei jede der Speicherzellengruppen wenigstens zwei Wortleitungs­ treiberstufen besitzt, wobei sich eine Wortleitung, die sich von einer der Wortleitungstreiberstufen aus erstreckt, nicht mit der anderen, damit benachbarten Wortleitungstreiberstufe verbunden ist, und wobei die andere, dazu nächste Wortlei­ tung mit der anderen Wortleitungstreiberstufe verbunden ist, und daß die Wortleitungstreiberstufen mit dem Zeilendekodie­ rer im unteren Bereich der Halbleiterspeichervorrichtung verbunden sind.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß jede der unterteilten Wortleitungstreiberstufen einen Teil der in der in der Nähe jeder Wortleitungstreiberstufe angeordneten Speicherzellengruppe angeordneten Wortleitungen auswählt.

6. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Speicherzellengruppen so unterteilt sind, daß sie in der Richtung der Wortleitungsausdehnung angeordnet sind, und daß die Anzahl der Wortleitungstreiberstufen um Eins größer ist als die Anzahl der Speicherzellengruppen.