Hintergrund der Erfindung
Fachgebiet der Erfindung
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Die vorliegende Erfindung betrifft eine
Halbleiterspeichereinrichtung und insbesondere den Aufbau
innerhalb des Speicherzellen-Matrixgebiets.
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Beschreibung des Standes der Technik
Im allgemeinen ist eine Halbleiterspeichereinrichtung
aufgebaut aus Speicherzellen-Matrixgebieten, einer
Dekodierer-Schaltung und einer Wahlschaltung, die angrenzend an die
Speicherzellen-Matrixgebiete angeordnet sind, u.dgl. Von diese
Bestandteilen sind insbesondere die
Speicherzellen-Matrixgebiete so aufgebaut, daß die Speicherzellen regelmäßig
angeordnet sind. Infolgedessen sind Transistoren (im allgemeinen MOS-
Transistoren), die die Speicherzellen bilden, regelmäßig
innerhalb der Speicherzellen-Matrixgebiete angeordnet.
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In einem SRAM sind eine Stromversorgungsleitung Vcc und
eine geerdete Stromversorgungsleitung GND in einem
Speicherzellen-Matrixgebiet vorhanden. Demzufolge ist die
Regelmäßigkeit der Anordnung der Transistoren, die in den Abschnitten
angeordnet sind, wo die Stromversorgungsleitungen liegen,
gestört.
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Die Transistoren, die eine Speicherzelle bilden, werden
bei ihrer Herstellung in den aktiven Gebieten ausgebildet, die
während einer selektiven Oxidation in einem anfänglichen
Verfahren ausgebildet worden sind. Demzufolge sind die meisten
dieser aktiven Gebiete mit einer regelmäßigen Struktur
innerhalb des Speicherzellen-Matrixgebiets ausgebildet, wobei
jedoch, wie oben erwähnt, die Regelinäßigkeit der
Ausbildungsstruktur der aktiven Gebiete, die an die
Stroinversorgungsleitungen angrenzen, gestört ist.
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Der Erfinder hat herausgefunden, daß die
Ungleichmäßigkeit der Größe relativ zu einem Entwurfszielwert sehr groß ist
im Vergleich zur Größe bei anderen aktiven Gebieten, die
regelinäßig ausgebildet sind. Insbesondere wenn die Größe des
aktiven Gebiets kleiner ist als der Entwurfszielwert, wird die
Gate-Breite des Transistors, der innerhalb des aktiven Gebiets
ausgebildet wird, kleiner als ein Entwurfszielwert. Wenn die
Gate-Breite klein wird, so bedeutet das, daß der Drain-Strom
entsprechend klein wird und die Leistung des Transistors sich
verringert.
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Eine Verringerung der Transistorleistung ist die
Ursache für eine Verzögerung der Potentialverschiebung der
Datenleitung, die mit diesem Transistor verbunden ist, bewirkt, daß
die Datenausgabezeit verzögert wird, und führt nicht nur zu
einer deutlichen Verringerung der Leistung, sondern auch zur
Entstehung von Fehlern in der Halbleiterspeichereinrichtung.
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Infolgedessen hat eine Halbleiterspeichereinrichtung,
die ein Verdrahtungsgebiet oder Leiterbahnen-Gebiet innerhalb
des Speicherzellen-Matrixgebietes aufweist, ein Problem,
nämlich daß die Leistung eines Teils der Transistoren, die eine
Speicherzelle bilden, verringert wird, was zu einer
Verringerung der Leistung der Halbleiterspeichereinrichtung als Ganzes
und zu einer Verringerung der Zuverlässigkeit aufgrund der
Erzeugung von Fehlern führt.
Kurze Beschreibung der Erfindung
Aufgabe der Erfindung
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Es ist daher eine Aufgabe der vorliegenden Erfindung,
die Minderung der Leistung der Transistoren, die
Speicherzellen bilden, zu verringern und die Minderung der Leistung und
die Entstehung von Fehlern einer Halbleiterspeichereinrichtung
zu verringern.
Zusammenfassung der Erfindung
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Die Halbleiterspeichereinrichtung gemäß der
vorliegenden Erfindung weist ein Speicherzellen-Matrixgebiet mit einer
Vielzahl von Speicherzellen, die darin ausgebildet sind, und
ein Verdrahtungsbildungsgebiet auf, über das eine Verdrahtung
gebildet ist, wobei das Verdrahtungsbildungsgebiet zwischen
einem ersten Satz von Speicherzellen und einem zweiten Satz
von Speicherzellen vorgesehen ist, wobei jede des ersten
Satzes von Speicherzellen ein aktives Gebiet hat, das angrenzend
an das Verdrahtungsbildungsgebiet ausgebildet ist und durch
einen Feldoxidfilm unterteilt ist, der durch ein selektives
Oxidationsverfahren gebildet ist, und wobei jede des zweiten
Satzes von Speicherzellen ein zweites aktives Gebiet hat, das
angrenzend an das Verdrahtungsbildungsgebiet ausgebildet ist
10und durch den Feldoxidfilm unterteilt ist, dadurch
gekennzeichnet, daß das Speicherzellen-Matrixgebiet weiter ein
Blind- oder Leergebiet einschließt, das in dem VerdraLtungs
bildungsgebiet zwischen dem ersten und dem zweiten aktiven
Gebiet ausgebildet ist und durch den Feldoxidfilm unterteilt
ist, um die Regelmäßigkeit der räumlichen Anordnung der
aktiven Gebiete der Speicherzellen zu bewahren.
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Das Blind- oder Leergebiet kann eine Form haben, die
der anderer aktiver Gebiete ähnlich ist. In der bevorzugten
Ausführungsform wird das Blind- oder Leergebiet in dein
gleichen Herstellungsverfahren wie für andere aktive Gebiete
ausgebildet.
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Die ältere japanische Patentveröffentlichung Nr. 63-211
739 des Anmelders offenbart eine Blind- oder Leerstruktur, die
zwischen Verdrahtungsstrukturen ausgebildet ist, um die Höhe
des Substrats überall dort, wo geätzt wird, annähernd gleich
zu machen. Die ältere japanische Patentveröffentlichung Nr.
63-181 355 des Anmelders beschreibt Aluminiumverdrahtung auf
einem Siliziumnitridfilm und vermittelt, daß die
Stickstoffatome in dem Film während des reaktiven Ionenätzens
Seitenätzen der Verdrahtung bewirken.
Kurze Beschreibung der Zeichnungen
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Die oben genannten und weitere Aufgaben, Merkmale und
Vorteile der vorliegenden Erfindung werden mit Bezug auf die
folgende ausführliche Beschreibung der Erfindung in Verbindung
mit den beigefügten Zeichnungen deutlicher werden. Dabei
zeigen:
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Fig. 1 ein Beispiel eines Schaltbildes eines SRAM;
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Fig. 2 eine Draufsicht der Struktur eines Teils des
Speicherzellen-Matrixgebiets einer
Halbleiterspeichereinrichtung gemäß Fig. 1;
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Fig. 3 eine Draufsicht, die die Struktur eines Teils
der aktiven Gebiete des Speicherzellen-Matrixgebiets gemäß
Fig. 1 zeigt;
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Fig. 4 eine Schnittdarstellung entsprechend der Linie
X-X gemäß Fig. 2;
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Fig. 5 ein Diagramm, das die Ungleichinäßigkeit der
Gate-Breite relativ zu einem Entwurfszielwert in der
Halbleiterspeichereinrichtung gemäß Fig. 2 zeigt;
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Fig. 6 ein Diagramm, das das Verhältnis zwischen
Gate-Breite und dem Drain-Strom des Transistors zeigt;
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Fig. 7 ein Wellenformdiagramm, das die Spannungspegel
wellenform und die Ausgangswellenform einer Datenleitung der
Halbleiterspeichereinrichtung zeigt;
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Fig. 8 eine Draufsicht, die die Struktur eines Teils
der Halbleiterspeichereinrichtung gemäß einer
erfindungsgemäßen Ausführungsform zeigt;
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Fig. 9 eine Draufsicht, die die Struktur eines Teils
der aktiven Gebiete des Speicherzellen-Matrixgebiets der
Halbleiterspeichereinrichtung gemäß der erfindungsgemäßen
Ausführungsform zeigt;
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Fig. 10 eine Schnittdarstellung entlang der Linie X-X
in Fig. 8; und
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Fig. 11 ein Diagramm, das die Ungleichinäßigkeit der
Gate-Breite relativ zu einem Entwurfszielwert in der
Halbleiterspeichereinrichtung gemäß Fig. 8 zeigt.
Ausführliche Beschreibung der Erfindung
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Vor der Beschreibung einer Ausführungsform der
vorliegenden Erfindung werden die von der Erfindung zu lösenden
Probleme dargestellt.
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Fig. 1 ist ein Schaltbild, das ein Beispiel des Aufbaus
eines SRAM zeigt, dessen Speicherzellen aus nMOS-Transistoren
aufgebaut sind. Ein Speicherzellen-Natrixgebiet ist gebildet
durch Anordnen von Speicherzellen S11, S12,..., S21, S22,...
in einer Matrixform. Die entsprechenden Speicherzelleii sind
jeweils verbunden mit einer der Wortleitungen W1, W2,... und
mit einem der Paare der Datenleitung D1, D2;... Das
Datenleitungspaar D1 und D2 ist verbunden mit einer Lastschaltung, die
aus Transistoren T1 und T2 besteht, und einer Ausgleichsschal
tung, die aus einem Transistor T3 besteht, und einer
Signalleitung , um die Potentiale der beiden Leitungen mit
vorbestimmten Potentialen auszugleichen. Ferner sind
Spaltenwahlschaltungen T4, T5,... zum Wählen einer der Kombinationen der
paarigen Datenleitungen vorhanden, und ein Leseverstärker SAMP
zum Verstärken der Potentialdifferenz eines gewählten Paares
von Datenleitungen ist mit der Gruppe der Datenleitungspaare
verbunden.
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Eine Speicherzelle, die einen SRAM (z.B. S1) bildet,
besteht aus einer Flipflop-Schaltung, die dadurch entsteht,
daß das Eingangsende und das Ausgangsende der beiden Inverter
(ein Inverter besteht aus einem Transistor Ml und einem
Widerstand R1, und ein Inverter besteht aus einem Transistor M2 und
einem Widerstand R2) über Kreuz miteinander verbunden werden,
und Transfer-Gate-Transistoren M3 und M4, die jeweils zwischen
dem Eingangs- und dem Ausgangsende C und D des Flipflops und
die Datenleitungen D1 und D2 geschaltet sind, wobei ihre Gates
mit der Wortleitung W1 verbunden sind.
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Eine solche Halbleiterspeichereinrichtung legt fest, ob
die in einer Speicherzelle gespeicherten Daten "0" oder "1"
sind, indem sie entscheidet, ob die Kombination der Potentiale
der Knoten C und D innerhalb der Speicherzelle ein hohes und
ein niedriges Potential oder ein niedriges und ein hohes
Potential aufweist.
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Bei einem Lesevorgang wird eine gewählte Wortleitung
(z.B. Wl) aktiviert, und die Transfer-Gate-Transistoren M3 und
M4 verbinden die Knoten C und D mit den Datenleitungen D1 und
D2. Eines der Potentiale dieser beiden Datenleitungen fällt ab
als Antwort auf die Zustände der beiden Knoten C und D
innerhalb der Speicherzelle, wodurch eine Potentialdifferenz
zwischen den beiden erzeugt wird. Der Leseverstärker SAMP erfaßt
und verstärkt die Potentialdifferenz und übergibt sie an eine
Ausgangsschaltung (nicht dargestellt).
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Bei einem Schreibvorgang wird im Gegensatz zum
Lesevorgang eine Potentialdifferenz, die einem Schreibdatenelement
entspricht, an die Datenleitungen D1 und D2 übergeben, die
Transfer-Gate-Transistoren M3 und M4 werden mit Strom
versorgt, und der Potentialzustand innerhalb der Speicherzelle
wird zwangsweise hergestellt.
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Fig. 2 ist eine Draufsicht, die die Struktur eines
Teils des Speicherzellen-Matrixgebiets der
Transistorspeichereinrichtung gemäß Fig. 1 zeigt. Den Bestandteilen, die mit
denen in Fig. 1 identisch sind, sind identische Bezugszeichen
zugeordnet. In der Figur bezeichnen die Gebiete, die von
dünnen durchgezogenen Linien umgeben sind, die aktiven Gebiete,
die durch einen Feldoxidf ilm unterteilt sind, der durch eine
selektive Oxidation gebildet ist, die schraffierten Gebiete
bezeichnen die polykristallinen Siliziumgebiete in der oberen
Schicht der aktiven Gebiete, die kreuzweise schraffierten
Gebiete bezeichnen die Direktkontaktgebiete zwischen den
polykristallinen Siliziumgebieten und den aktiven Bereicheri, und
die Bereiche, die von der dicken durchgezogenen Linie umgeben
sind, bezeichnen die Aluminiumverdrahtungen weiterhin in der
oberen Schicht der polykristallinen Siliziumgebiete.
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Der Transistor M1 ist innerhalb eines aktiven Gebietes
1 angeordnet, seine Gate-Elektrode G1, die aus einem
polykristallinen Siliziumfilm besteht, ist mit einem Drain-Gebiet D2
(Knoten D) des Transistors M2 über einen direkten Kontakt 7
verbunden, sein Source-Gebiet scl ist mit einer polykristalli
nen Siliziumverdrahtung 11 über einen direkten Kontakt 10
verbunden, und sein Drain-Gebiet d1 ist mit der aus einem
polykristallinen Siliziumfilm bestehenden Gate-Elektrode G2
(Knoten C) des Transistors M2 über einen direkten Kontakt 8
verbunden.
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Der Transistor M2 ist innerhalb eines aktiven Gebietes
2 ausgebildet, wobei sein Source-Gebiet sc2 mit der
polykristallinen Siliziumverdrahtung 11 über einen direkten Kontakt
12 und mit der geerdeten Stromversorgungsleitung GND, die aus
einer Aluminiumverdrahtung besteht, über ein Kontaktloch 4
verbunden.
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Der Transistor M3 ist innerhalb eines aktiven Gebiets
3a angeordnet, das ein erweiterter Teil eines aktiven Gebiets
3 ist, sein Source- und Drain-Weg ist angeordnet zwischen
einein Kontaktloch 5 (Knoten A), das mit der Datenleitung D1
verbunden ist, und einem direkten Kontakt 9 (Knoten C), der mit
der Gate-Elektrode G2 des Transistors M2 verbunden ist, und
das querverlaufende Gebiet der Wortleitung W1, das aus einer
polykristallinen Siliziumverdrahtung und einem aktiven Gebiet
3a besteht, dient als Gate-Elektrode G3.
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Der Transistor M4 ist innerhalb eines aktiven Gebiets
2a angeordnet, das ein erweiterter Teil des aktiven Gebiets 2
ist, und läuft parallel zur Längsrichtung des aktiven Gebiets
3a. Das querverlaufende Gebiet der Wortleitung Wl, das aus
einer polykristallinen Siliziumverdrahtung und dem aktiven
Gebiet 2a besteht und angeordnet ist zwischen einem Kontaktloch
6 (Knoten B), das den Source- und Drain-Weg des Transistors
M4 und die Datenleitung D2 verbindet, und einem direkten
Kontakt 7 (Knoten D), der mit der Gate-Elektrode G1 des
Transistors M1 verbunden ist, dient als Gate-Elektrode G4 des
Transistors M4.
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Es sollte erwähnt werden, daß die Lastwiderstände R1
und R2 und die Stromversorgungsleitung Vcc in Fig. 2 nicht
dargestellt sind, sie sind beide innerhalb des
Speicherzellen-Matrixgebiets unter Verwendung eines polykristallinen
Siliziumfilms auf einer Schicht ausgebildet, die sich von der des
polykristallinen Siliziumfilms, der den Transistor bildet,
unterscheidet.
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Eine der Speicherzellen, nämlich S11, ist aus den
Transistoren M1 bis M4 u.dgl., die oben beschrieben worden sind,
aufgebaut. Die Speicherzellen S12, S21 und S22 mit dem
gleichen Schaltungsaufbau sind auch in Fig. 2 dargestellt.
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In dem Speicherzellen-Matrixgebiet werden die
Stromversorgungsleitungen Vcc zur Versorgung der Speicherzellen mit
Strom und die geerdeten Stromversorgungsleitungen GND aus dem
äußeren Teil außerhalb des Speicherzellen-Matrixgebiets in das
Innere des Speicherzellen-Matrixgebiets geführt und zwischen
den Speicherzellen angeordnet. Im allgemeinen ist für je 6 bis
12 Speicherzellen eine Stromversorgungsleitung vorgesehen. In
Fig. 2 ist ein Abschnitt dargestellt, in dem eine geerdete
Stromversorgungsleitung GND, die aus einer
Aluminiumverdrahtung besteht, zwischen der Gruppe von Speicherzellen S11 und
S21 und der Gruppe der Speicherzellen S12 und S22 auf einer
Schicht angeordnet, die über derjenigen der aktiven Gebiete
und der polykristallinen Siliziumschichten liegt.
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Die Transistoren, die die Speicherzellen bilden, sind
innerhalb der aktiven Gebiete ausgebildet, die durch einen
Feldoxidfilm unterteilt sind, der durch eine selektive
Oxydation in der Anfangsstufe eines Herstellungsverfahrens gebildet
wird. Infolgedessen sind innerhalb des Speicherzellen-Ma
trixgebiets, wo die Speicherzellen in einer Matrixform
angeordnet sind, die Mehrheit der aktiven Gebiete zur Realisierung
der Transistoren mit einer regelmäßigen Struktur ausgebildet.
Zum Beispiel sind die aktiven Gebiete zur Realisierung der
Transistoren M1, M2, M3 und M4, die in Fig. 2 dargestellt
sind, innerhalb des Speicherzellen-Matrixgebiets mit einer
regelmäßigen Struktur ausgebildet. Dies wird nachstehend mit
Bezug auf Fig. 3 erläutert.
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Fig. 3 ist eine Draufsicht, die nur die aktiven Gebiete
innerhalb des Speicherzellen-Matrixgebiets zeigt, die ein
größeres Gebiet einnehmen, als in Fig. 2 gezeigt wird. Das Gebiet
200, der von der gestrichelten Linie eingerahmt ist, ist der
in Fig. 2 dargestellte Bereich. Wie oben beschrieben, ist der
Transistor M2 innerhalb des Gebiets 3a ausgebildet, das ein
erweiterter Teil des aktiven Gebiets 3 ist, und der Transistor
M4 ist innerhalb des Bereichs 2a ausgebildet, der ein
erweiterter
Teil des aktiven Gebiets 2 ist und parallel zur
Längsrichtung des Gebiets 3a läuft. Wie aus Fig. 3 deutlich wird,
ist innerhalb des Speicherzellen-Matrixgebiets, das in Fig. 2
nicht speziell dargestellt ist, die Ausbildungsstruktur für
die aktiven Gebiete (2a und 3a) regelmäßig mit einem Abstand
GAP2 versehen.
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Da jedoch die Stromversorgungsleitungen innerhalb des
Speicherzellen-Matrixgebiets angeordnet sind, ist die
Regelmäßigkeit der Anordnung für die Transistoren gestört, die in der
Umgebung der Gebiete, wo die Stromversorgungsleitungen
angeordnet sind, ausgebildet sind. Und zwar ist, wie in Fig. 2
dargestellt, eine geerdete Stromversorgungsleitung GND
zwischen der Gruppe der Speicherzellen S11 und S21 und der Gruppe
der Speicherzellen S12 und S22 angeordnet, so daß der Abstand
GAP1 zwischen den Gebieten 3a, in denen die Transistoren M3
innerhalb der betreffenden Speicherzellen ausgebildet sind,
größer wird als der Abstand GAP2 zwischen anderen aktiven
Gebieten (2a oder 3a) (siehe auch Fig. 3). Infolgedessen ist die
Regelmäßigkeit der Ausbildungsstruktur der aktiven Gebiete 3a
zur Ausbildung dieser Transistoren in den Abschnitten, die an
die geerdete Stromversorgungsleitung GND angrenzen, gestört.
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Fig. 4 ist eine Schnittdarstellung entlang der Linie
XX in Fig. 2. Ein Gate-Oxidfilm 30 ist auf den aktiven Gebieten
3 ausgebildet, die durch einen Feldisolierfilm 31 im
Oberflächenteil eines p-leitenden Siliziumsubstrats 32 unterteilt
sind, und eine Wortleitung W1, die aus einem polykristallinen
Siliziumfilm besteht, ist darauf angeordnet. Die Abschnitte
der aktiven Gebiete 3a werden die Gate-Elektroden G3 der
Transistoren M3 (Fig. 1 und 2), und WD wird die Gate-Breite dieser
Transistoren. Auf der Wortleitung W1 sind Datenleitungen D1
und die geerdete Stromversorgungsleitung GND, die aus
Aluminiumverdrahtungen bestehen, mit Hilfe einer Isolierschicht 33 so
angeordnet, daß sie die Wortleitung Wl rechtwinklig
überqueren. Da Transistoren nicht auf dem unteren Schichtteil
ausgebildet werden können, wo die geerdete Stromversorgungsleitung
GND angeordnet ist, sind dort keine aktiven Gebiete
ausgebildet, und der Feldisolierfilm 31 ist dort allein vorhanden.
Folglich wird der Abstand zwischen den Transistoren M3 in den
angrenzenden Abschnitten der geerdeten Stromversorgungsleitung
GND, und zwar der Abstand GAP1 zwischen den aktiven Gebieten
3a, größer als der Abstand GAP2 zwischen anderen aktiven
Gebieten (2a oder 3a), und somit ist die Regelmäßigkeit der
Ausbildungsstruktur der aktiven Gebiete 3 in diesen Abschnitten
gestört.
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Die Regelmäßigkeit der Ausbildungsstruktur der aktiven
Gebiete zur Ausbildung der Transistoren, die eine
Speicherzelle bilden, ist in den angrenzenden Abschnitten der
Stromversorgungsverdrahtung gestört. In den aktiven Gebieten, wo
die Regelmäßigkeit der Ausbildungsstruktur gestört ist, ist
die Ungleichmäßigkeit der Größe relativ zu einem
Entwurfszielwert sehr groß im Vergleich zur Größe bei anderen aktiven
Gebieten, die regelmäßig ausgebildet sind.
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Ein Beispiel für eine solche Ungleichmäßigkeit ist in
Fig. 5 dargestellt. In der Figur zeigt die Ordinate die Breite
des aktiven Gebiets 3a gemäß Fig. 4, und zwar die Breite WD,
die die Gate-Breite des Transistors M3 (Fig. 1 und 2) werden
soll, und die Abszisse zeigt die Entfernung L von einem
aktiven Gebiet bis zu der geerdeten Stromversorgungsleitung GND.
Außerdem ist GW ein Entwurfszielwert der Gate-Breite. Wie aus
Fig. 5 deutlich wird, wird die Differenz (ΔW1) zwischen der
Breite WD des aktiven Gebiets, die die Gate-Breite des
Transistors wird, und dem Entwurfszielwert GW größer, wenn das
aktive Gebiet näher an der geerdeten Stromversorgungsleitung GND
liegt. Bei einem Entwurfszielwert von 7 -im wird der maximale
Wert von ΔW1 3 um.
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Wenn die Ungleichmäßigkeit der Größe des aktiven
Gebiets, insbesondere die Ungleichmäßigkeit der Gate-Breite des
Transistors kleiner ist als der Entwurfszielwert, treten
folgende Probleme auf. Wenn nämlich, wie in Fig. 6 dargestellt,
die Breite WD um ΔW1 kleiner wird als der Entwurfszielwert GW,
verringert sich der Drain-Strom I des Transistors um Δ1. Wenn
z.B. die Gate-Breite sich um 3 um verringert, wie in dein oben
erwähnten Beispiel beim dem Drain-Strom von 0,25 mA, wo die
Gate-Breite gleich dem Entwurfszielwert ist, verringert sich
der Drain-Strom um 0,144 mA, und der Drain-Strom erreicht nur
einen Wert von etwa 40% des Stroms, wenn die Gate-Breite mit
dem Entwurfszielwert übereinstimmt. Das heißt, die
Transistorleistung verringert sich.
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Wie in Fig. 7 dargestellt, bewirkt eine Verringerung
der Transistorleistung (1.) eine Verzögerung der
Potentialverschiebung der Datenleitung, die mit dem Transistor verbunden
ist (Verschiebung von der durchgezogenen Linie zur
gestrichelten Linie) und (2.) eine Verzögerung des Ausgangssignals des
Leseverstärkers, der die Potentialdifferenz der Datenleitung
verstärkt. Infolgedessen wird (3.) die Datenausgabezeit der
Halbleiterspeichereinrichtung (um etwa 5 ns) verzögert, was
nicht nur die Leistung der Halbleiterspeichereinrichtung stark
verringert, sondern auch mitunter die Ursache für das
Entstehen von Fehlern ist.
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Es wird angenommen, daß die Ungleichmäßigkeit der Größe
der aktiven Gebiete, die die Ursache für die oben erwähnten
Probleme ist, folgendermaßen entsteht.
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Die aktiven Gebiete werden ausgebildet, nachdem ein
Oxidfilm durch thermische Oxydation auf die Oberfläche eines
Substrats aufgewachsen worden ist, ein Siliziumnitridfilm
mittels eines CVD-Verfahrens darauf aufgebracht worden ist und
der Siliziumnitridfilm mittels der Lithograf ietechnik von der
Oberfläche selektiv entfernt worden ist, außer in den
Abschnitten, die die aktiven Gebiete werden sollen, und zwar
durch Ausbildung eines Feldisolierfilms, indem die Abschnitte
die Siliziumnitridfilms, die nach der selektiven Oxydation als
oxydationsresistente Maske dafür verwendet werden, und durch
anschließendes Abtrennen des Siliziumnitridfilms. Das heißt,
die Größe der aktiven Gebiete wird bestimmt durch die Größe
des Siliziumnitridfilms, der selektiv durch die
Lithografietechnik zurückgelassen worden ist.
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Wenn jedoch die Regelmäßigkeit der Ausbildungsstruktur
der aktiven Gebiete in den angrenzenden Abschnitten der
Stromversorgungsverdrahtungen gestört ist, dann ändern sich während
der Anwendung der Lithografietechnik zum selektiven Entfernen
des Siliziumnitridfilms, d.h. während der Belichtung unter
Verwendung einer vorbestimmten Maskenstruktur nach
Beschichtung mit einem Fotoresist, die Belichtungsbedingungen n den
Bereichen, wo die Regelmäßigkeit aufgrund der Änderungen der
Lichtinterferenz gestört ist. Änderungen der
Belichtungsbedingungen führen zu einer großen Variabilität der Größe der
Siliziumnitridfilmstücke, die relativ zu dem Entwurfszielwert
selektiv unbeeinflußt bleiben, was zu einer Ungleichmäßigkeit
der Größe der aktiven Gebiete führt.
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Nachstehend wird mit Bezug auf Fig. 8 bis Fig. 11 eine
erfindungsgemäße Ausführungsform beschrieben. Bei dieser
Ausführungsform wird auch eine Beschreibung dargeboten, die
analog zu der Einrichtung gemäß Fig. 1 ist, und zwar mit Bezug
auf ein Beispiel eines SRAM, dessen Speicherzellen aus nMOS-
Transistoren aufgebaut sind. Folglich ist der
Schaltungsaufbau, z.B. die Speicherzellen S11, S12, S21, S22,... u.dgl. der
gleiche wie in Fig. 1, so daß die Beschreibung des Aufbaus und
das Arbeitsprinzip weggelassen werden können.
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Fig. 8 ist eine Draufsicht, die die Struktur eines
Teils des Speicherzellenmatrixgebiets der
Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung zeigt. Die
Bestandteile, die mit denen in Fig. 1 und Fig. 2 identisch sind,
werden mit identischen Bezugszeichen bezeichnet. In Fig. 8
sind vier Speicherzellen S11, S12, S21 und S22 dargestellt,
die identischen Schaltungsaufbau haben, nämlich wie in dem
Fall gemäß Fig. 2. Der Strukturaufbau jeder der Speicherzellen
ist vollständig mit dem gemäß Fig. 2 identisch.
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Der Unterschied der vorliegenden Ausführungsform
gegenüber der bekannten Einrichtung gemäß Fig. 2 besteht nicht im
Strukturaufbau der Gebiete, in denen die Apeicherzellen S11,
S12, S21 und S22 ausgebildet sind, sondern im Strukturaufbau
der Gebiete, in denen die geerdete Stromversorgungsleitung GND
innerhalb des Speicherzellenmatrixgebiets angeordnet ist. In
der vorliegenden Ausführungsform ist eine geerdete
Stromversorgungsleitung GND zwischen der Speicherzelle S11 und der
Speicherzelle S12 angeordnet. Wie bereits erwähnt, sind in
diesem Gebiet die Transistoren M3 innerhalb der betreffenden
Speicherzellen mit einem solchen Abstand zwischen sich
versehen, der größer ist als der Abstand GAP2 zwischen den aktiven
Gebieten (2a und 3a), in denen die Transistoren (M3 oder M4)
ausgebildet sind.
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Deshalb sind in der vorliegenden Ausführungsform
Blindoder Leergebiete mit einer Form, die der der aktiven Gebiete
3a ähnlich ist, zwischen zwei aktiven Gebieten 3a im
Herstellungsverfahren ausgebildet worden, das das gleiche ist wie das
für die Ausbildung der aktiven Gebiete 3a, in denen die
Transistoren M3 ausgebildet werden. Bei dieser Anordnung ward der
Abstand zwischen den aktiven Gebieten 3a und dem Blind- oder
Leergebiet 17 gleich dem Abstand GAP2 zwischen anderen aktiven
Gebieten (2a oder 3a), wie aus Fig. 9 hervorgeht. Hier ist das
Blind- oder Leergebiet 17 mit der geerdeten
Stromversorgungsleitung GND über Kontakte 15 verbunden, um zu verhindern, daß
das Blind- oder Leergebiet 17 einen potentialfreien oder
schwebenden Zustand annimmt.
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Mit einem solchen Aufbau kann erreicht werden, daß
durch die Regelmäßigkeit der Ausbildungsstruktur der aktiven
Gebiete zum Ausbilden von Transistoren, die die Speicherzellen
bilden, Störungen in den Abschnitten, die an die
Stromversorgungsverdrahtungen angrenzen, vermieden werden.
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Fig. 10 ist eine Schnittdarstellung entlang der Linie
X-X in Fig. 8. Ein Gate-Oxidfilm 30 ist auf den aktiven
Gebieten 3 ausgebildet, die durch einen Feldisolierfilm 31
unterteilt sind, und eine Wortleitung W1, die aus einem
polykristallinen Siliziumfilm besteht, ist darauf angeordnet. Die
Datenleitungen D1 und eine geerdete Stromversorgungsleitung GND,
die aus Aluminiumverdrahtungen bestehen, sind so angeordnet,
daß sie die Wortleitung W1 mit Hilfe einer Isolierschicht 33
rechtwinklig überqueren. In den unteren Schichtgebieten, in
denen die geerdeten Stromversorgungsleitungen GND angeordnet
sind, sind Blind- oder Leergebiete 17 angeordnet, die eine
ähnliche Form aufweisen wie die der aktiven Gebiete 3a. Bei
dieser Anordnung wird der Abstand zwischen dem aktiven Gebiet
3a und dem Blind- oder Leergebiet 17 gleich dem Abstand GAP2
zwischen anderen aktiven Gebiete (2a oder 3a).
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In Fig. 11 ist die Ungleichmäßigkeit der Größe des
aktiven Gebiets relativ zu einem Entwurfszielwert dargestellt,
und zwar für den Fall, wo die aktiven Gebiete mit einer
regelmäßigen Struktur ausgebildet sind. Wie aus der Figur
hervorgeht, weicht die Breite WD des aktiven Gebiets, die die
Gate-Breite
des Transistors werden soll, auch in der Nähe der
geerdeten Stromversorgungsleitung GND nicht im geringsten von
einem Entwurfszielwert GW. Das heißt, es ist möglich, zu
verhindern, daß sich die Leistung der Transistoren innerhalb des
Speicherzellenmatrixgebiets verringert.
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Durch die Wahl eines Aufbaus gemäß der vorliegenden
Ausführungsform wurde es möglich, die Ungleichmäßigkeit der
Größe der aktiven Gebiete zu verhindern. Man geht davon aus,
daß der Grund dafür darin besteht, daß die Regelmäßigkeit der
Ausbildungsstruktur der aktiven Gebiete auch in den
angrenzenden Gebieten der Stromversorgungsverdrahtungen auf Grund der
Blind- oder Leergebiete 17 nicht gestört wird, so daß während
der Maskenstrukturbelichtung zur Ausbildung der aktiven
Gebiete keine Veränderungen der Lichtinterferenz hervorgerufen
werden, was die Entstehung der Veränderungen, wie sie bei
herkömmlichen Belichtungsbedingungen auftreten, verhindert.
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Wie oben beschrieben, ist es gemäß der vorliegenden
Erfindung möglich, die Minderung der Transistorleistung der
Transistoren innerhalb des Speicherzellenmatrixgebiets zu
verringern, so daß keine Verzögerung der Potentialverschiebung in
der Datenleitung entsteht, die mit dem Transistor verbunden
ist, und daß keine Verzögerung des Ausgangssignals des
Leseverstärkers entsteht, der die Potentialdifferenz zwischen den
Datenleitungen verstärkt.
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Folglich wurde es möglich, Leistungsminderungen und
Störungen einer Halbleiterspeichereinrichtung zu verhindern,
die durch eine Verzögerung der Datenausgabezeit der
Halbleiterspeichereinrichtung hervorgerufen werden.
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In der oben beschriebenen Ausführungsform ist ein SRAM,
der aus nMOS-Transistoren besteht, als Beispiel gewählt
worden, die vorliegende Erfindung muß jedoch nicht nur auf diesen
Fall beschränkt sein. Die vorliegende Erfindung kann zum
Beispiel auf einem SRAM, der aus einer Anzahl von pMOS besteht,
angewendet werden. In diesem Fall muß man lediglich die
geerdete Stromversorgungsleitung GND der Verdrahtungsstruktur
gemäß Fig. 8 durch die Stromversorgungsleitung Vcc ersetzen.
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Außerdem ist die Anwendung der vorliegenden Erfindung
nicht auf SRAMs beschränkt, sondern kann auch auf Speicher
angewendet werden, in denen Speicherzellen angeordnet sind, d.h.
solche, die eine regelmäßig angeordnete Speicherzellenmatrix
aufweisen, z.B. dynamische RAMs (DRAMs), programmierbare
Festwertspeicher (PROMs), löschbare PROMs (EPROMs), elektrisch
löschbare PROMs (EEPROMs), Schieberegister, CCD-Speicher
u.dgl. Der mögliche Schaltungsaufbau und der mögliche
Strukturaufbau sind also nicht auf diejenigen beschränkt, die in
Fig. 1 und Fig. 8 dargestellt sind.
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Ferner bedeutet der Begriff aktives Gebiet, der in
Verbindung mit der obigen Beschreibung verwendet worden ist,
einfach ein Gebiet, das für Elementausbildung verwendbar ist, die
durch einen Feldoxidfilm unterteilt ist, der durch ein
selektives Oxidationsverfahren ausgebildet wird. Das heißt, ein
solches Gebiet muß nicht unbedingt ein Gebiet sein, in das
Fremdatome o.dgl. implantiert oder diffundiert sind. Bei der
vorliegenden Ausführungsform werden nach der Ausbildung der
Blind- oder Leergebiete 17 durch ein selektives
Oxidationsverfahren und nach der Ausbildung der polykristallinen
Siliziumfilme zur Schaffung der Gate-Elektroden wie in anderen aktiven
Gebieten in die Blind- oder Leergebiete 17 Fremdatome
implantiert, und zwar durch ein Fremdatomimplantierungsverfahren zur
Ausbildung der Source- und Drain-Gebiete. Es ist jedoch bei
der vorliegenden Ausführungsform möglich, die Implantierung
von Fremdatomen in die Blind- oder Leergebiete zu verbindern
durch Schaffung einer Maskenstruktur, Erhöhung der Anzahl der
Maskierungsverfahren o.dgl.
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Obwohl die Erfindung mit Bezug auf eine spezifische
Ausführungsform beschrieben worden ist, ist diese Beschreibung
nicht in einem einschränkenden Sinne zu verstehen.
Verschiedene Modifikationen der offenbarten Ausführungsform werden
nach Kenntnisnahme der Beschreibung der Erfindung dem Fachmann
deutlich. Der Umfang der Erfindung ist durch die beigefügten
Ansprüche definiert.