-
Die vorliegende Erfindung betrifft eine
Haibleiterspeicheranordnung und insbesondere eine periphere Schaltung eines
statischen Speichers mit wahlfreiem Zugriff (SRAM).
-
Allgemein weist eine llalbleiterspeicheranordnung wie zum
Beispiel ein SRAM einen Speicherzellenmatrixbereich und
periphere Schaltungen auf, die Schaltungen wie Dekodierschaltungen
und Bitleitungs-Potentialzuführschaltungen einschließen,
welche dem Speicherzellenmatrixbereich benachbart angeordnet
sind. Von diesen peripheren Schaltungen müssen spezielle
peripheren Schaltungen wie eine Bitleitungsabgleichschaltung
zum Abgleichen von Potentialen eines Paars von Bitleitungen
in der Speicherzellenmatrix und die
Bitleitungs-Potentialzuführschaltung für jedes Bitleitungspaar angeordnet werden.
Deshalb werden diese speziellen peripheren Schaltungen
gewöhnlich entlang einer Seite des rechteckigen
Speicherzellenmatrixbereichs, das heißt benachbart einer Seite eines
Umfangsbereichs eines Speicherchips angeordnet. Gateelektroden
von Feldeffekttransistoren (FET), die diese speziellen
peripheren Schaltungen bilden, werden gewöhnlich aus
Polysiliciumfilmen gebildet und die Strukturdichte derselben ist sehr
hoch.
-
In einer Halbleiterspeicheranordnung, die solche peripheren
Schaltungen mit solchen Konstruktionen einschließt, sind
Verdrahtungen mit einem vorbestimmten äußerst dichten Muster in
einem Bereich zwischen dem Speicherzellenbereich und den
peripheren Schaltungen vorgesehen. Eine äußerste der peripheren
Schaltungen, das heißt, eine in einem äußersten
Umfangsbereich des Speicherchips angeordnete Schaltung, die einen Teil
der Bitleitungs-Potentialzuführschaltung darstellen kann,
kann jedoch eine Seite aufweisen, die in Kontakt mit einem
äußeren Umfangsbereich des Speicherchips steht, in dem keine
wesentliche Verdrahtung vorhanden ist. In einer solchen
Fläche
ändert sich die Verdrahtungsmusterdichte von hoch zu
niedrig, wobei ihre Gleichmäßigkeit durchbrochen wird.
-
Der Erfinder der vorliegenden Erfindung hat festgestellt, daß
in der Nähe einer solchen Fläche, in der die
Verdrahtungsmusterdichte sich ändert, die Verdrahtungsbreite dazu neigt,
sich von einem beabsichtigten Wert im Vergleich zu den
anderen Flächen zu vergrößern, in denen die Gleichmäßigkeit des
Verdrahtungsmusters aufrechterhalten bleibt. Wenn die
Verdrahtungsbreite, insbesondere die Breite der Verdrahtung für
Polysilicium, die als eine Gateelektrode eines Transistors
verwendet wird, über den beabsichtigten Wert hinaus
vergrößert wird, wird die Kanallänge des Transistors schließlich
größer als ein beabsichtigter Wert. Zum Beispiel kann in
einem Fall, in dem eine Layoutbreite einer
Polysiliciumverdrahtung 0,8 µm beträgt, die tatsächliche Breite sich um etwa
0,06 µsm vergrößern und die Kanallänge eines Transistors, der
die Verdrahtung als Gateelektrode hat, wird entsprechend
vergrößert.
-
Die Ursache, warum die Verdrahtungsbreite in einer solchen
Fläche dazu neigt, sich von dem beabsichtigten Wert zu
vergrößern, kann wie folgt sein: Eine Ungleichmäßigkeit eines
Verdrahtungsmusters kann eine Beugung von Licht während eines
Lithographieschritts zum selektiven Entfernen eines
Polysiliciumfilms verursachen, das heißt, während eines
Belichtungsschritts unter Verwendung einer vorbestimmten Maske nach
Photoresistbildung, um die Exponierungsbedingungen in einer
solchen Weise zu verändern, daß die Breite des selektiv übrig
gelassenen Polysiliciumfilms vergrößert wird. Wie
vorhergehend erwähnt, stellt den Schaltungsbereich, der einem solchen
Effekt ausgesetzt wird, derjenige dar, der in dem äußersten
Bereich des äußeren Umfangs des Speicherchips angeordnet ist,
und ein solcher Schaltungsbereich ist gewöhnlich ein Bereich
der Bitleitungs-Potentialzuführschaltung. Wenn die Kanallänge
eines die Potentialzuführschaltung bildenden Transistors sich
vergrößert, wird die Steilheit des Transistors entsprechend
verringert, was zu einem verschlechterten
Potentialzuführvermögen für eine Bitleitung führt.
-
Eine solche Verschlechterung des Potentialzuführvermögens für
eine Bitleitung kann eine Verzögerung einer Potentialänderung
der Bitleitung beim Lesen oder Schreiben eines Signals
bewirken und kann daher nicht nur im wesentlichen die
Schreib/Lesegeschwindigkeit der Halbleiterspeicheranordnung verringern,
sondern kann auch das Auftreten einer Fehlfunktion derselben
verursachen.
-
Ein Ziel der Erfindung besteht in der Schaffung einer
Halbleiterspeicheranordnung, die eine Verkleinerung von der
Steilheit von peripheren Schaltungen bildenden Transistoren
verhindern kann, wodurch eine Verringerung der
Lese/Schreibgeschwindigkeit der Anordnung verhindert wird und wobei das
Auftreten einer jeglichen Fehlfunktion der Anordnung
verhindert wird.
-
GB-A-2 112 568 offenbart eine Speicheranordnung mit einer
Zellenmatrix, einer Bitleitungsabgleichschaltung und einer
Bitleitungs-Potentialzuführschaltung.
-
EP-A-0 369 427 offenbart eine Halbleiterspeicheranordnung mit
einer Zellenmatrix und einer
Bitleitungs-Potentialzuführschaltung.
-
Die Erfindung ist in Patentanspruch 1 ausgeführt, und
bevorzugte Merkmale sind in den Patentansprüchen 2 bis 5
ausgeführt.
-
Vorzugsweise werden der erste und der zweite
Blindverdrahtungsbereich im gleichen Herstellungsschritt wie demjenigen
zum Bilden von Verdrahtungsmustern der
Bitleitungsabgleichschaltungen und der Bitleitungs-Potentialzuführschaltungen
gebildet.
-
Vorteile der vorliegenden Erfindung werden beispielsweise
durch Bezugnahme auf die folgende ausführliche Beschreibung
in Verbindung mit den beigefügten Zeichnungen deutlich
werden. Es zeigen:
-
Fig. 1 eine Draufsicht, die eine vollständige
Halbleiterspeicheranordnung gemäß einer ersten
erfindungsgemäßen Ausführungsform zeigt;
-
Fig. 2 ein Schaltbild, das einen konkreten Schaltungsaufbau
der in Fig. 1 gezeigten Halbleiterspeicheranordnung
zeigt;
-
Fig. 3 eine Draufsicht, die ein Verdrahtungsmuster eines
Bereichs einer Bitleitungs-Potentialzuführschaltung und
eines Bereich einer Bitleitungsabgleichschaltung der
in Fig. 1 gezeigten Halbleiterspeicheranordnung
zeigt;
-
Fig. 4 eine Draufsicht, die ein Verdrahtungsmuster einer
Polisiliciumverdrahtungsschicht des in Fig. 3 gezeigten
Verdrahtungsmusters zeigt;
-
Fig. 5 eine graphische Darstellung, die Veränderungen der
Gatebreite der ersten erfindungsgemäßen
Ausführungsform und eines Beispiels einer konventionellen
Halbleiterspeicheranordnung bezüglich eines
beabsichtigten Werts zeigt;
-
Fig. 6 eine Spannungspegelwellenform und eine
Ausgangsleistungswellenform von Bitleitungen der
Halbleiterspeicheranordnung;
-
Fig. 7 eine Draufsicht, die schematisch eine vollständige
Halbleiterspeicheranordnung gemäß einer zweiten
erfindungsgemäßen Ausführungsform zeigt;
-
Fig. 8 eine Draufsicht, die ein Verdrahtungsmuster eines
Bereichs einer Bitleitungs-Potentialzuführschaltung und
eines Bereichs einer Bitleitungsabgleichschaltung der
in Fig. 7 gezeigten Halbleiterspeicheranordnung
zeigt;
-
Fig. 9 eine Draufsicht, die ein Verdrahtungsmuster einer
Polysiliciumverdrahtungsschicht des in Fig. 7 gezeigten
Verdrahtungsmusters zeigt; und
-
Fig. 10 eine graphische Darstellung, die Veränderungen der
Gatebreite der zweiten erfindungsgemäßen
Ausführungsform und eines Beispiels einer konventionellen
Halbleiterspeicheranordnung bezüglich eines
beabsichtigten Wertes zeigt.
-
Bezugnehmend auf Fig. 1 weist ein Halbleiterchip 6, der eine
erfindungsgemäße Halbleiterspeicheranordnung bildet,
Speicherzellenmatrixbereiche 4, in denen Speicherzellen in einer
Matrix angeordnet sind, Bitleitungsabgleichschaltungen 3 zum
Abgleichen von Bitleitungspaaren hinsichtlich des Potentials
und eine Bitleitungs-Potentialzuführschaltung auf, die aus
einem ersten und einem zweiten
Bitleitungs-Potentialzuführschaltungsbereich 1 und 2 zum Zuführen eines Potentials zu
den Bitleitungspaaren besteht. Ein Leitungsdekodierer 5 ist
zwischen benachbarten der Speicherzellenmatrixbereiche 4 zum
Auswählen von Wortleitungen in Übereinstimmung mit
Eingangsadressen angeordnet. Es soll zur Kenntnis genommen werden,
daß die Halbleiterspeicheranordnung außer ihrer peripheren
Schaltung andere Schaltungen als die gezeigten einschließt,
obwohl diese Schaltungen zur Vereinfachung der Darstellung
nicht gezeigt sind.
-
Da die Bitleitungsabgleichschaltungen 3 und die Bitleitungs
Potentialzuführschaltung (1, 2) mit Bitleitungspaaren zu
verbinden sind, die jeweils die Speicherzellenmatrixbereiche 4
bilden, sind diese Schaltungen den
Speicherzellenmatrixbereichen 4 benachbart angeordnet. Detailliert ausgedrückt, ist
jede Bitleitungsabgleichschaltung 3 entlang einer Seite des
Speicherzellenmatrixbereichs 4 angeordnet, und die
Bitleitungs-Potentialzuführschaltung (1, 2) ist außerhalb der
Bitleitungsabgleichschaltung 3 von dem
Speicherzellenmatrixbereich 4 entfernt angeordnet.
-
Weiter sind Blindverdrahtungsbereiche 7 jeweils an den
hinteren Seiten der Bitleitungs-Potentialzuführschaltung von den
Speicherzellenmatrixbereichen 4 vorgesehen. Wie später
ausführlich beschrieben werden soll, weist der
Blindverdrahtungsbereich 7 eine Polysiliciumverdrahtungsschicht mit einem
ähnlichen Muster wie das Polysiliciumverdrahtungsmuster der
Bitleitungsabgleichschaltung 3 auf.
-
Bezugnehmend auf die Fig. 1 und 2 schließt jeder
Speicherzellenmatrixbereich 4 eine Vielzahl von Speicherzellen MC ein,
die in einer Matrix angeordnet sind. Jede Speicherzelle MC
ist mit einer Wortleitung WL und einem Paar von Bitleitungen
BLa und BLb verbunden. Die Anzahl von Bitleitungspaaren ist
gleich der Anzahl von Spalten der Speicherzellen. Diese
Bitleitungspaare sind mit den Bitleitungsabgleichschaltungen
bzw. den Bitleitungs-Potentialzuführschaltungen 1 und 2
verbunden.
-
Die Bitleitungsabgleichschaltung 3 schließt Transistoren MP30
ein, deren Source-Drainschaltung jeweils über die gepaarten
Bitleitungen BLa und BLb verbunden ist und deren Gate mit der
Verdrahtung 10 zum Zuführen eines Steuersignals verbunden
ist, wobei die Anzahl der Transistoren MP30 gleich derjenigen
der Bitleitungspaare ist.
-
Die Bitleitungs-Potentialzuführschaltung ist in den ersten
und den zweiten Bitleitungs-Potentialzuführschaltungbereich 1
und 2 unterteilt, so daß eine durch diese zu besetzende
Fläche wie später beschrieben werden soll minimalisiert wird.
-
Der Bitleitungs-Potentialzuführschaltungsbereich 1 weist eine
Vielzahl von Transistoren MPIO jeweils mit einer Source-
Drain-Schaltung, die zwischen einer Spannungsquelle Vcc und
der Bitleitung BLa verbunden ist, und mit einem mit Masse
verbundenen Gate auf. Der
Bitleitungs-Potentialzuführschaltungsbereich 2 weist eine Vielzahl von Transistoren MP20
auf, deren Source-Drain-Schaltung jeweils zwischen einer
Spannungsquelle Vcc und der Bitleitung BLb verbunden ist und
deren Gate jeweils mit Erde verbunden ist. Die Transistoren
MP10 des Bitleitungs-Potentialzuführschaltungsbereichs 1 und
die Transistoren MP20 des Bitleitungs-Potentialzuführschal
tungsbereichs 2 sind jeweils gepaart. Die Bereiche der
Schaltungsbereiche 1 und 2 sind wie in Fig. 2 gezeigt
verschachtelt, um Ausnützung der Halbleiterchipfläche zu
gewährleisten.
-
Die Blindverdrahtungsbereiche 7 sind dem
Bitleitungs-Potentialzuführschaltungsbereich 1 benachbart angeordnet.
-
Während einer Leseoperation dieser
Halbleiterspeicheranordnung wird eine der durch den Leitungsdekodierer 5 ausgewähl
ten Wortleitungen WL aktiviert, und Speicherinhalte einer
Vielzahl von mit der ausgewählten Wortleitung WL verbundenen
Speicherzellen MC werden den jeweils denselben zugeordneten
Bitleitungspaaren zugeführt. Das Potential entweder der
Bitleitung oder der Leitungen BLa oder BLb wird niedriger als
das Quellenpotential in Übereinstimmung mit den
Speicherinhalten der jeweiligen Speicherzellen MC, und die
verbleibendein Bitleitung oder Leitungen weisen den
Quellenpotentialpegel auf. Der Potentialunterschied zwischen den Bitleitungen
in einem Paar wird durch einen Leseverstärker (nicht gezeigt)
verstärkt und durch ein von einem Spaltendekodierer (nicht
gezeigt) ausgewähltes Bitleitungspaar zu einer
Ausgangsschaltung (nicht gezeigt) übertragen, die die Leseoperation für
einen Speicherinhalt vollendet. Bevor die nächste
Leseoperation begonnen wird, wird das Steuersignal aktiviert, damit
der Transistor MP30 der Bitleitungsabgleichschaltung 3 die
gepaarten Bitleitungen BLa und BLb miteinander verbindet und
ihr Potential durch die
Bitleitungs-Potentialzuführschaltungsbereiche 1 und 2 auf das Quellenpotential zurückführt,
wodurch die Schaltung für die nächste Leseoperation bereit
gemacht wird.
-
Fig. 3 ist eine Draufsicht der Bitleitungs-Potentialzuführ
schaltung 1, 2, der Bitleitungsabgleichschaltung 3 und des
Blindverdrahtungsbereichs 7, die in Fig. 2 gezeigt sind. In
Fig. 3 werden die gleichen Bezugsziffern wie die in Fig. 2
verwendeten zum Bezeichnen der gleichen Komponenten
verwendet.
-
Die Transistoren MP10 des
Bitleitungs-Potentialzuführschaltungsbereichs 1 sind in einem eine Diffusionsschicht
bildenden Bereich 13 des Halbleiterchips ausgebildet. Jede der
Gateelektroden dieser Transistoren MP10 in Form eines
Polysiliciumfilms 8a ist integral mit einer Polisiliciumverdrahtung
8b. Jede der Sourcen derselben ist durch eine Vielzahl von
Kontaktlöchern 12a-1 mit der Bitleitung BLa aus einer
Aluminiumschicht verbunden, und jeder ihrer Drains ist durch eine
Vielzahl von Kontaktlöchern 12b mit einer Sourceverdrahtung
11 aus einer Aluminiumschicht verbunden.
-
Die den Bitleitungs-Potentialzuführschaltungsbereich 2
bildenden Transistoren MP20 sind auch in dem eine
Diffusionsschicht bildenden Bereich 13 ausgebildet. Das Gate jedes
Transistors MP20 ist als eine Polisiliciumschicht 9a
ausgebildet, die integral mit einer Polisiliciumverdrahtung 9b
ist. Die Source jedes Transistors MP20 ist durch eine
Vielzahl von Kontaktlöchern 12a-2 mit der Bitleitung BLa
verbunden, und die Drains der Transistoren MP20 werden im gleichen
Bereich wie dem gebildet, in dem die Drains der Transistoren
MPLO gebildet werden. Der Drain jedes Transistors MP20 ist
durch eine Vielzahl von Kontaktlöchern 12b mit der
Spannungsquellenverdrahtung 11 verbunden.
-
Die die Bitleitungsabgleichschaltung 3 bildenden Transistoren
MP30 werden in einem anderen, eine Diffusionsschicht
bildenden Bereich 16 gebildet, und die Gateelektrode jedes
Transistors MP30 weist drei Polysiliciumverdrahtungsleitungen 10
auf. Die Source und der Drain jedes Transistors MP30 sind
durch Kontaktlöcher 15 mit den Bitleitungen BLa bzw. BLb
verbunden.
-
Der Blindverdrahtungsbereich 7 weist eine aus einer Vielzahl
von Verdrahtungsleitungen 20 bestehende
Polysiliciumverdrahtung auf, wobei die Anzahl der Leitungen 20, die
Leitungsbreite und der Abstand derselben die gleichen sind wie
diejenigen der Polysiliciumverdrahtung 11 und ist auf dem Chip um
einem Abstand von dem
Bitleitungs-Potentialzuführschaltungsbereich 1 entfernt getrennt, der gleich dem Abstand zwischen
der Bitleitungs-Potentialzuführschaltung 2 und der
Bitleitungsabgleichschaltung 3 ist.
-
Es soll jetzt die Herstellung der Halbleiterspeicheranordnung
gemäß dieser Ausführungsform beschrieben werden. Der
Speichermatrixbereich 4 und die eine Diffusionsschicht bildenden
Bereiche 13 und 16 etc. werden auf der
Halbleitersubstratoberfläche durch selektive Oxidation der Substratoberfläche
voneinander getrennt. Anschließend wird auf den eine
Diffusionsschicht bildenden Bereichen 13 und 16 etc. eine
Gateoxidschicht gebildet, auf der eine mit Phosphor dotierte
Polisiliciumschicht zu einer Dicke von 350 bis 400 nm aufgebracht
wird. Hierauf wird eine Photoresistschicht vom positiven Typ
aufgemalt, und ein Muster auf einer Photomaske wird auf den
Photoresistfilm übertragen. In diesem Herstellungsschritt
werden die Gateelektrode 8a, die Polysiliciumverdrahtung 8b,
die Gateelektroden 9a und 9b des
Bitleitungs-Potentialzuführschaltungsbereichs 2, die Gateelektroden 10 der Bitleitungs
abgleichschaltung 3 und der Blindverdrahtungsbereich 7
gleichzeitig gebildet.
-
Das heißt, durch Verwenden der Photoresistschicht mit dem als
eine Maske übertragenen vorbestimmten Muster wird die
Polysiliciumschicht durch Plasmaätzen bemustert, was zur Bildung
der Gateelektroden 8a und 9a, der Polysiliciumverdrahtungen
8b und 9b und des Blindverdrahtungsbereichs 7 führt.
-
Fig. 4 zeigt ein Verdrahtungsmuster der in diesem
Herstellungsschritt gebildeten Polysiliciumschicht. Wie in Fig. 4
gezeigt ist, ist das Muster hinsichtlich einer horizontalen
Mittellinie CL symmetrisch, da der Blindverdrahtungsbereich 7
die gleiche Anzahl von Verdrahtungsleitungen 20 wie derjenige
der Verdrahtungsleitungen 10 der Bitleitungsabgleichschaltung
3 aufweist.
-
Anschließend werden die eine Diffusionsschicht bildenden Be
reiche 13 und 16 ionenimplantiert, wobei die Gateelektrode 8a
und die Polysiliciumverdrahtung 8b als eine Maske verwendet
werden, was zu der Bildung von Source- und Drainbereichen für
die Transistoren MP10, MP20 und MP30 führt.
-
Nach Aufbringen der Zwischenisolierschicht und Bildung der
Kontaktlöcher 12, 13 und 14 wird eine Aluminiumschicht auf
denselben aufgebracht, um die Sourceverdrahtung 11 und die
Bitleitungen BLa und BLb zu bilden.
-
Auf diese Weise wird die erfindungsgemäße
Halbleiterspeicheranordnung hergestellt
-
Fig. 5 ist eine graphische Darstellung, die Abweichungen der
Leitungsbreite der vorliegenden Vordrahtungsleitung und einer
konventionellen Verdrahtungsleitung von einem beabsichtigten
Wert zeigt, der als 0,8 µm gewählt wurde, in der die Abszisse
die Anzahl von in Figur 4 von 8a-1 nach links gezählten
Verdrahtungsleitungen und die Ordinate die Gatebreite L der
jeweiligen Gateelektroden zeigt. In Fig. 5 zeigen schwarze
Punkte die Breite der Gateelektroden der Transistoren MP10
des Bitleitungs-Potentialzuführschaltungsbereichs 1 der
vorliegenden Ausführungsform, und x zeigt diejenigen der
Gateelektroden, die gemäß der konventionellen Technik erhalten
wurden. In dieser Messung betrug die beabsichtigte Breite der
Gateelektrode 8a 0,8 µm (Linie A in Fig. 5) bei einem Abstand
von 5 µm.
-
Wie aus Fig. 5 deutlich wird, liegt bei der vorliegenden
Ausführungsform eine Abweichung der Leitungsbreite von dem
beabsichtigten Wert in beiden Richtungen innerhalb 0,03 µm,
wohingegen bei dem konventionellen Beispiel die Leitungsbreite
den beabsichtigten Wert um 0,05 bis 0,06 µm überschreitet.
Der Grund für eine solche durch die vorliegende Erfindung
erhältliche Begrenzung von Breitenabweichung von dem
beabsichtigten Wert liegt darin, daß das die Polysiliciumschicht
bildende Muster, das die Gateelektroden 8a und 9a und die Poly
siliciumverdrahtungen 8b und 9b einschließt, aufgrund des
Vorliegens des Blindverdrahtungsbereichs 7 symmetrisch ist
und daher keine Veränderung durch Beugung von Licht bei der
Maskenmusterbelichtung zum Bilden der Polysiliciumschicht
auftritt.
-
Wie vorhergehend erwähnt wurde, wird die Steilheit des
Transistors verringert, wenn die Breite der Gateelektrode sich
vergrößert und daher die Kanallänge des Transistors größer
wird.
-
Fig. 6 ist eine graphische Darstellung, die quantitativ den
unerwünschten Effekt der Verringerung der Steilheit eines
durch die konventionelle Technik hergestellten Transistors
zeigt, in der die Abszisse die Zeit t zeigt und die Ordinate
das Potential einer Bitleitung und eines Leseausgangssignals
zeigt. In Fig. 6 bewirkt eine Verringerung der Steilheit der
den Bitleitungs-Potentialzuführschaltungsbereich 1 bildenden
Transistoren MP10 eine Änderung des Bitleitungspotential von
demjenigen, das durch eine durchgezogene Linie (1)a gezeigt
ist, zu demjenigen, das durch eine gestrichelte Linie (1)b
gezeigt ist, was zu einer Verzögerung führt, die eine
Veränderung einer Vorderkante eines Leseausgangssignals der
Halbleiterspeicheranordnung von dem durch eine durchgezogene
Linie (2)a gezeigten zu dem durch eine gestrichelte Linie (2)b
gezeigten bewirkt. Die resultierende Verzögerung kann in dem
konventionellen Beispiel etwa 2 bis 3 ns betragen. Dieses
Problem kann durch die vorliegende Erfindung gelöst werden.
-
Bei der oben genannten erfindungsgemäßen Ausführungsform ist
das Verdrahtungmuster 20 des Blindverdrahtungsbreichs 7 als
dem Polysiliciumverdrahtungsmuster 10 ähnlich beschrieben
worden, das heißt als eine Polysiliciumverdrahtung mit der
gleichen Anzahl von Verdrahtungsleitungen, der gleichen
Leitungsbreite und dem gleichen Abstand wie denjenigen des
Verdrahtungsmusters 10. Das Verdrahtungsmuster 20 muß jedoch
nicht genau das gleiche wie das des Verdrahtungsmusters 10
sein, vorausgesetzt, daß die Symmetrie zwischen den
Verdrahtungsmustern 10 und 20 im wesentlichen aufrechterhalten
bleiben kann.
-
Zusätzlich zu der Tendenz des Vergrößerns der Leitungsbreite
der Polysiliciumschicht des am Umfang des Speicherchips ange
ordneten Bitleitungs-Potentialzuführschaltungsbereichs 1
haben die Erfinder der vorliegenden Erfindung festgestellt, daß
die Leitungsbreite dazu neigt, sich lokal um
gegenüberliegende Endbereiche eines jeweiligen Verdrahtungsmusters dieser
Polysiliciumverdrahtungsschicht herum zu vergrößern. Eine
zweite Ausführungsform der vorliegenden Erfindung soll dieses
Problem lösen.
-
Ausführlicher ausgedrückt, tritt diese Vergrößerung der
Leitungsbreite der Polysiliciumverdrahtungsschicht nicht nur in
der Bitleitungs-Potentialzuführschaltung 1 und 2 benachbart
dem Umfang des Speicherchips auf, sondern auch längs
Endbereichen der Muster der Polysiliciumverdrahtung der
Bitleitungs-Potentialzuführschaltung 1 und 2. Um dies zu
bewältigen, verwendet die zweite Ausführungsform Blindverdrahtungs
bereiche 17, die, wie in Fig. 7 gezeigt, in
gegenüberliegenden Endbereichen der
Bitleitungs-Potentialzuführschaltungsbereiche 1 und 2 vorgesehen sind. Bei der in Fig. 7 gezeigten
zweiten Ausführungsform sind die Grundkomponenten außer den
Blindverdrahtungsbereichen 17 die gleichen wie die in der er
sten Ausführungsform und sind deshalb ohne jegliche weitere
Erklärung derselben jeweils mit den gleichen Bezugsziffern
bezeichnet.
-
Fig. 8 ist eine Draufsicht der
Bitleitungs-Potentialzuführschaltungsbereiche 1 und 2, der Bitleitungsabgleichschaltung
3 und des Blindverdrahtungsbereichs 17.
-
Das Muster von Transistoren MPIO und MP20, die die
Bitleitungs-Potentialzuführschaltungsbereiche 1 und 2 bilden, und
Transistoren MP30, die die Bitleitungsabgleichschaltung 3
bilden, ist das gleiche wie das in Fig. 3 gezeigte.
-
Der Blindverdrahtungsbereich 17 weist das gleiche
Verdrahtungsmuster wie das der Gateelektroden 8a und der
Polysiliciumverdrahtung 8b auf und ist in jedem der gegenüberliegenden
Endbereiche jedes Bitleitungs-Potentialzuführbereichs
vorgesehen. Fig. 9 ist eine Draufsicht nur eines
Polysiliciumverdrahtungsteils des Musteraufbaus. In Fig. 9 sind
Polysiliciumverdrahtungsschichten 18a und 18b integral mit
Polysiliciumschichten 8a und 8b im Endbereich der
Bitleitungs-Potentialzuführschaltungsbereiche 1 und 2 angeordnet. In dieser
Ausführungsform ist der Blindverdrahtungsbereich 17 mit zwei
Polysiliciumverdrahtungen 18a und damit verbundenen
Verdrahtungen 18b ausgebildet.
-
Wie in der graphischen Darstellung in Fig. 10 gezeigt ist,
die ähnlich der in Fig. 5 gezeigten Darstellung ist, ist der
Effekt des jedem Endbereichs der
Bitleitungs-Potentialzuführschaltung benachbart vorgesehenen Blindverdrahtungsbereichs
17 im Vergleich zu dem durch x gezeigten konventionellen
Beispiel bemerkenswert. In Fig. 10 beträgt die Breite der
Gateelektrode 8a wie in dem in Fig. 5 gezeigten Fall 0.8 µm mit
einem Abstand von 5 µm.
-
Wie aus Fig. 10 deutlich wird, ist die Leitungsbreite L der
Polysiliciumverdrahtung bis zur zweiten Verdrahtungsleitung
18a-2 gezählt vom rechten Seitenende des Musters (Fig. 7) in
dem Blindverdrahtungsbereich 17 größer als der beabsichtigte
Wert. Für nachfolgende Verdrahtungsleitungen, das heißt
Gateelektrode 8a-1, 8b, besteht jedoch kein wesentlicher
Unterschied hinsichtlich des beabsichtigten Wertes. Deshalb
begrenzt diese Ausführungsform die Vergrößerung der
Leitungsbreite der die Bitleitungs-Potentialzuführschaltungsbereiche
1 und 2 bildenden Gateelektroden und verhindert eine
Verringerung der Steilheit der Transistoren.
-
In dieser Ausführungsform ist der Blindverdrahtungsbereich 17
mit zwei Polysiliciumverdrahtungen 18b gebildet. Bei einer
größeren Anzahl der Verdrahtungen 18b wird die Abweichung der
Leitungsbreite von dem beabsichtigten Wert jedoch kleiner.
-
Darüberhinaus ist es durch Ausdehnen der Gateelektrode 10 der
die Bitleitungsabgleichschaltung 3 bildenden Transistoren
MP30 unter den Blindverdrahtungsbereich 17 in Fig. 8 möglich,
die Abweichung der Leitungsbreite der Gateelektroden 8a und
der Polysiliciumverdrahtungsschichten 8b und 10 weiter zu
begrenzen.
-
Bei dieser Ausführungsform müssen die Leitungsbreite und der
Abstand der den Blindverdrahtungsbereich 17 bildenden
Verdrahtungen 18a und 18b nicht genau die gleichen wie
diejenigen der Gateelektroden 8a und der Verdrahtung 8b sein,
vorausgesetzt, daß das Muster der Elektroden 8a und der
Verdrahtung 8b im wesentlichen ähnlich dem der Verdrahtungen 18a und
18b in dem Blindverdrahtungsbereich 17 ist.
-
Durch Kombinieren der ersten und der zweiten Ausführungsform
ist es möglich, die Uneinheitlichkeit von Gatebreiten der die
Bitleitungs-Potentialzuführschaltungsbereiche 1 und 2
bildenden Transistoren sowohl in der vertikalen als auch der
horizontalen Richtung in Fig. 3 und 8 zu beseitigen, und daher
kann die Verkleinerung der Lese/Schreibgeschwindigkeit oder
eine Fehlfunktion der Halbleiterspeicheranordnung verhindert
werden.
-
In der vorhergehend beschriebenen ersten und zweiten
Ausführungsform sind die Gateelektroden der Transistoren aus
Polysilicum gebildet. Die vorliegende Erfindung kann jedoch auf
einen Fall angewendet werden, in dem Gateelektroden aus
Aluminium gebildet werden.
-
Weiter ist die vorliegende Erfindung nicht auf einen SRAM be
grenzt. Sie ist auch auf DRAM (dynamische Speicher mit
wahlfreiem Zugriff), maskenprogrammierte ROM (Festwertspeicher),
PROM (programmierbare Festwertspeicher), EPROM (löschbare und
programmierbare Festwertspeicher), EEPROM (elektrisch
löschbarer programmierbarer Festwertspeicher) und andere solche
Vorrichtungen anwendbar.
-
Obwohl die vorliegende Erfindung unter Bezugnahme auf
spezielle Ausführungsformen beschrieben worden ist, soll diese
Beschreibung nicht in einem begrenzenden Sinn gedeutet werden.
Verschieden Modifizierungen der offenbarten Ausführungsformen
werden den Fachleuten bei Bezugnahme auf die Beschreibung der
vorliegenden Erfindung deutlich werden.