JPH11111938A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11111938A JPH11111938A JP9265582A JP26558297A JPH11111938A JP H11111938 A JPH11111938 A JP H11111938A JP 9265582 A JP9265582 A JP 9265582A JP 26558297 A JP26558297 A JP 26558297A JP H11111938 A JPH11111938 A JP H11111938A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- diffusion layer
- pattern
- cell array
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 52
- 238000003491 array Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 230000006386 memory function Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/60—Peripheral circuit regions
- H10B20/65—Peripheral circuit regions of memory structures of the ROM only type
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】メモリセル部およびセレクタ部のトランジスタ
特性を均一化することのできる半導体メモリを備える半
導体装置を提供する。 【解決手段】メモリセルアレイのメモリセル部１１およ
び１３には、Ｎ＋拡散層１４およびゲート電極線１５
が、同一線幅、等間隔にて配置されており、セレクタ部
１２には、Ｎ＋拡散層１４およびゲート電極線１５が、
等間隔の関係にて配置されてはいないが、セレクタ部１
２には、Ｎ＋拡散層１４の終端には、それぞれ対応する
ダミーＮ＋拡散層１６ａが付加されて配置されており、
また、メモリセル部１１および１３のＮ＋拡散層１４に
対応して空領域として存在していた領域には、ダミーＮ
＋拡散層１６ｂが付加されて配置される。これにより、
Ｎ＋拡散層のレジスト・パターンが、設計パターン通り
に形成されて、メモリセル・トランジスタまたはセレク
タ・トランジスタの特性が均一化される。
特性を均一化することのできる半導体メモリを備える半
導体装置を提供する。 【解決手段】メモリセルアレイのメモリセル部１１およ
び１３には、Ｎ＋拡散層１４およびゲート電極線１５
が、同一線幅、等間隔にて配置されており、セレクタ部
１２には、Ｎ＋拡散層１４およびゲート電極線１５が、
等間隔の関係にて配置されてはいないが、セレクタ部１
２には、Ｎ＋拡散層１４の終端には、それぞれ対応する
ダミーＮ＋拡散層１６ａが付加されて配置されており、
また、メモリセル部１１および１３のＮ＋拡散層１４に
対応して空領域として存在していた領域には、ダミーＮ
＋拡散層１６ｂが付加されて配置される。これにより、
Ｎ＋拡散層のレジスト・パターンが、設計パターン通り
に形成されて、メモリセル・トランジスタまたはセレク
タ・トランジスタの特性が均一化される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にメモリセルアレイを構成する拡散層のパターンにお
いて、当該拡散層のパターン密度の低い領域に、ダミー
・パターンを配置して形成される半導体メモリを備える
半導体装置に関する。
特にメモリセルアレイを構成する拡散層のパターンにお
いて、当該拡散層のパターン密度の低い領域に、ダミー
・パターンを配置して形成される半導体メモリを備える
半導体装置に関する。
【０００２】
【従来の技術】一般に、従来の半導体メモリを備える半
導体装置においては、当該半導体メモリを形成するメモ
リセルアレイとしては、同一形状または同一寸法を有す
るパターンの繰返しにより配置されて構成されているも
のが多い。その１例として、図３には、フラット型マス
クＲＯＭの平面図が示されている。図３において、メモ
リセルアレイ内のメモリセル部１１およびメモリセル部
１３においては、Ｎ＋拡散層１４およびゲート電極線１
５が、同一線幅、且つ等間隔にて繰返して布設される形
態で配置されている。また、他方において、セレクタ部
１２においては、Ｎ＋拡散層１４およびゲート電極線１
５は、メモリセル部１１および１２のように、等間隔の
関係においては配置されていない。このために、従来の
半導体メモリを備えて形成される半導体装置において
は、図３の１従来例に見られるように、メモリセルアレ
イ内のセレクタ部１２のパターン密度は、メモリセル部
１１および１２に比較して、相対的に低いパターン密度
の配置状態となっているのが通例である。このようなメ
モリセルアレイのパターンを形成する際には、例えば、
Ｎ＋拡散層１４を形成する場合には、レジストに対し
て、これらのＮ＋拡散層１４の形状に合わせて当該レジ
ストに対する露光処理を行い、然る後に、当該露光部位
に対する現像処理によりレジスト抜き加工が行われて、
所望のＮ＋拡散層１４が形成される。
導体装置においては、当該半導体メモリを形成するメモ
リセルアレイとしては、同一形状または同一寸法を有す
るパターンの繰返しにより配置されて構成されているも
のが多い。その１例として、図３には、フラット型マス
クＲＯＭの平面図が示されている。図３において、メモ
リセルアレイ内のメモリセル部１１およびメモリセル部
１３においては、Ｎ＋拡散層１４およびゲート電極線１
５が、同一線幅、且つ等間隔にて繰返して布設される形
態で配置されている。また、他方において、セレクタ部
１２においては、Ｎ＋拡散層１４およびゲート電極線１
５は、メモリセル部１１および１２のように、等間隔の
関係においては配置されていない。このために、従来の
半導体メモリを備えて形成される半導体装置において
は、図３の１従来例に見られるように、メモリセルアレ
イ内のセレクタ部１２のパターン密度は、メモリセル部
１１および１２に比較して、相対的に低いパターン密度
の配置状態となっているのが通例である。このようなメ
モリセルアレイのパターンを形成する際には、例えば、
Ｎ＋拡散層１４を形成する場合には、レジストに対し
て、これらのＮ＋拡散層１４の形状に合わせて当該レジ
ストに対する露光処理を行い、然る後に、当該露光部位
に対する現像処理によりレジスト抜き加工が行われて、
所望のＮ＋拡散層１４が形成される。
【０００３】なお、図３においては、本発明の内容に直
接的には関与していないために、当然含まれるべきコン
タクトおよびアルミ配線等の記載が省略されており、ま
た、前記Ｎ＋拡散層により形成されるメモリセル・トラ
ンジスタまたはセレクタ・トランジスタ等の記載も省略
されてはいるが、このことによって、本発明の背景とし
ての本従来例の説明の一般性が失われることはない。
接的には関与していないために、当然含まれるべきコン
タクトおよびアルミ配線等の記載が省略されており、ま
た、前記Ｎ＋拡散層により形成されるメモリセル・トラ
ンジスタまたはセレクタ・トランジスタ等の記載も省略
されてはいるが、このことによって、本発明の背景とし
ての本従来例の説明の一般性が失われることはない。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
メモリとして形成される半導体装置においては、メモリ
セル内のセレクタ部１２において、Ｎ＋拡散層１４およ
びゲート電極線１５が、等間隔の関係において配置され
ていないために、繰返して布設されるという形態での配
置関係が採られていない。従って、メモリセル部１１お
よび１２の領域に比較して、通常はパターン密度の低い
領域として形成されている。
メモリとして形成される半導体装置においては、メモリ
セル内のセレクタ部１２において、Ｎ＋拡散層１４およ
びゲート電極線１５が、等間隔の関係において配置され
ていないために、繰返して布設されるという形態での配
置関係が採られていない。従って、メモリセル部１１お
よび１２の領域に比較して、通常はパターン密度の低い
領域として形成されている。
【０００５】図４は、図３に示されるメモリセル部１１
およびセレクタ部１２の一部の領域を抽出して示す部分
拡大図である。上述のように、セレクタ部１２のパター
ン密度が低いことに起因して、Ｎ＋拡散層１４が配置さ
れていないレジスト残留領域の占有面積が相対的に大と
なり、これに伴ない、レジスト抜きの加工時において
は、現像処理時の加熱により、当該レジストの残留領域
が、その面積に比例して相対的に大きく収縮する状態と
なり、図４に示されるように、本来の設計上のＮ＋拡散
層１４のパターンよりも形状が大きく膨らんだレジスト
抜きパターン１７ａ、１７ｂおよび１７ｃが生成され
る。
およびセレクタ部１２の一部の領域を抽出して示す部分
拡大図である。上述のように、セレクタ部１２のパター
ン密度が低いことに起因して、Ｎ＋拡散層１４が配置さ
れていないレジスト残留領域の占有面積が相対的に大と
なり、これに伴ない、レジスト抜きの加工時において
は、現像処理時の加熱により、当該レジストの残留領域
が、その面積に比例して相対的に大きく収縮する状態と
なり、図４に示されるように、本来の設計上のＮ＋拡散
層１４のパターンよりも形状が大きく膨らんだレジスト
抜きパターン１７ａ、１７ｂおよび１７ｃが生成され
る。
【０００６】ここにおいて、本従来例においては、当初
の設計パターンの構成として、図４の特定箇所Ａ、Ｃお
よびＥにおいて、それぞれの両サイドのＮ＋拡散層１４
をソースまたはドレインとし、対応するゲート電極線１
５を媒介としてＭＯＳトランジスタ（１）を形成し、ま
た、特定箇所Ｂ、ＤおよびＦにおいて、それぞれの両サ
イドのＮ＋拡散層１４をソースまたはドレインとし、対
応するゲート電極線１５を媒介として、前記ＭＯＳトラ
ンジスタ（１）と同一特性のＭＯＳトランジスタ（２）
を形成するものとする。しかしながら、上記のように、
関連するＮ＋拡散層１４には、それぞれパターン密度の
希薄により、それぞれレジスト抜きパターン１７ａ、１
７ｂおよび１７ｃが生成されて、当初の設計パターンと
は逸脱したパターンが形成される。このことにより、前
記特定箇所Ａ、ＣおよびＥに形成されるＭＯＳトランジ
スタ（１）としては、設計上においては、特定箇所Ｂ、
ＤおよびＦに形成されるＭＯＳトランジスタ（２）と同
一特性を有すべきであるにもかかわらず、上記のレジス
ト抜きパターン１７ａが膨らむことにより、異なる特性
のＭＯＳトランジスタとして形成され、本来の設計思想
より逸脱してしまうという欠点がある。
の設計パターンの構成として、図４の特定箇所Ａ、Ｃお
よびＥにおいて、それぞれの両サイドのＮ＋拡散層１４
をソースまたはドレインとし、対応するゲート電極線１
５を媒介としてＭＯＳトランジスタ（１）を形成し、ま
た、特定箇所Ｂ、ＤおよびＦにおいて、それぞれの両サ
イドのＮ＋拡散層１４をソースまたはドレインとし、対
応するゲート電極線１５を媒介として、前記ＭＯＳトラ
ンジスタ（１）と同一特性のＭＯＳトランジスタ（２）
を形成するものとする。しかしながら、上記のように、
関連するＮ＋拡散層１４には、それぞれパターン密度の
希薄により、それぞれレジスト抜きパターン１７ａ、１
７ｂおよび１７ｃが生成されて、当初の設計パターンと
は逸脱したパターンが形成される。このことにより、前
記特定箇所Ａ、ＣおよびＥに形成されるＭＯＳトランジ
スタ（１）としては、設計上においては、特定箇所Ｂ、
ＤおよびＦに形成されるＭＯＳトランジスタ（２）と同
一特性を有すべきであるにもかかわらず、上記のレジス
ト抜きパターン１７ａが膨らむことにより、異なる特性
のＭＯＳトランジスタとして形成され、本来の設計思想
より逸脱してしまうという欠点がある。
【０００７】本発明の目的は、上記の欠点を解決して、
メモリセル・アレイ内において、全てのＮ＋拡散層を、
本来の設計パターン通りに形成することを可能とし、こ
れにより、メモリセル部およびセレクタ部において形成
されるトランジスタ特性を、それぞれ均一化することの
できる半導体メモリを備えた半導体装置を提供すること
にある。
メモリセル・アレイ内において、全てのＮ＋拡散層を、
本来の設計パターン通りに形成することを可能とし、こ
れにより、メモリセル部およびセレクタ部において形成
されるトランジスタ特性を、それぞれ均一化することの
できる半導体メモリを備えた半導体装置を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
イオン注入により形成される任意数のマスクパターン
を、１構成要素として含む単位メモリセル・アレイが、
複数個連続的に配置されるメモリセル・アレイの占有領
域内において、当該単位メモリセル・アレイ間に存在す
る、少なくともメモリ機能を有しない特定領域に、前記
マスクパターンのダミー・パターンを配置して形成され
る前記メモリセル・アレイを、半導体メモリとして備え
ることを特徴としている。
イオン注入により形成される任意数のマスクパターン
を、１構成要素として含む単位メモリセル・アレイが、
複数個連続的に配置されるメモリセル・アレイの占有領
域内において、当該単位メモリセル・アレイ間に存在す
る、少なくともメモリ機能を有しない特定領域に、前記
マスクパターンのダミー・パターンを配置して形成され
る前記メモリセル・アレイを、半導体メモリとして備え
ることを特徴としている。
【０００９】なお、前記マスクパターンは、Ｎ＋拡散層
として形成し、前記ダミー・パターンは、当該Ｎ＋拡散
層のダミーＮ＋拡散層として形成するようにしてもよ
く、また、前記特定領域は、前記単位メモリセル・アレ
イ間に存在するセレクタ機能領域として形成してもよ
く、或はまた前記単位メモリセル・アレイおよび前記特
定領域に、それぞれ前記マスクパターンに直交するゲー
ト電極線を配置し、前記単位メモリセル・アレイの領域
内において、前記マスクパターンが、それぞれ同一幅で
あり、且つ等間隔にて配置するようにしてもよく、また
前記単位メモリセル・アレイの領域内において、前記ゲ
ート電極線は、それぞれ同一幅であり、且つ等間隔にて
配置してもよい。
として形成し、前記ダミー・パターンは、当該Ｎ＋拡散
層のダミーＮ＋拡散層として形成するようにしてもよ
く、また、前記特定領域は、前記単位メモリセル・アレ
イ間に存在するセレクタ機能領域として形成してもよ
く、或はまた前記単位メモリセル・アレイおよび前記特
定領域に、それぞれ前記マスクパターンに直交するゲー
ト電極線を配置し、前記単位メモリセル・アレイの領域
内において、前記マスクパターンが、それぞれ同一幅で
あり、且つ等間隔にて配置するようにしてもよく、また
前記単位メモリセル・アレイの領域内において、前記ゲ
ート電極線は、それぞれ同一幅であり、且つ等間隔にて
配置してもよい。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は、本発明の実施形態における１実施
例として示した、フラット型マスクＲＯＭのメモリセル
アレイを示す平面図であり、前述した図３に示されるメ
モリセルアレイに対して、本発明を適用して得られるメ
モリセルアレイの平面図である。また図２は、図１に示
されるメモリセル部１１およびセレクタ部１２の一部の
領域を抽出して示す部分拡大図であり、図４の部分拡大
図に対応して、本発明の適用により改善された、当該実
施例のＮ＋拡散層１４、ダミーＮ＋拡散層１６ａおよび
１６ｂの配置関係を示す部分拡大図てある。
例として示した、フラット型マスクＲＯＭのメモリセル
アレイを示す平面図であり、前述した図３に示されるメ
モリセルアレイに対して、本発明を適用して得られるメ
モリセルアレイの平面図である。また図２は、図１に示
されるメモリセル部１１およびセレクタ部１２の一部の
領域を抽出して示す部分拡大図であり、図４の部分拡大
図に対応して、本発明の適用により改善された、当該実
施例のＮ＋拡散層１４、ダミーＮ＋拡散層１６ａおよび
１６ｂの配置関係を示す部分拡大図てある。
【００１２】図１に示されるように、本実施例におけ
る、メモリセルアレイに含まれるメモリセル部１１およ
びメモリセル部１３においては、Ｎ＋拡散層１４および
ゲート電極線１５が、同一線幅、且つ等間隔にて繰返し
て布設される形態で配置されている。また、セレクタ部
１２においては、Ｎ＋拡散層１４およびゲート電極線１
５は、メモリセル部１１および１２のように、等間隔の
関係においては配置されてはいないが、従来例の場合と
は異なり、パターン密度の低い領域として形成されてい
た当該セレクタ部１２には、Ｎ＋拡散層１４の終端に
は、それぞれ対応するダミーＮ＋拡散層１６ａが新たに
付加されて配置されており、また、セレクタ部１２おい
て、メモリセル部１１および１３のＮ＋拡散層１４に対
応して空領域として存在していた領域には、新たにダミ
ーＮ＋拡散層１６ｂが付加されて配置されている。
る、メモリセルアレイに含まれるメモリセル部１１およ
びメモリセル部１３においては、Ｎ＋拡散層１４および
ゲート電極線１５が、同一線幅、且つ等間隔にて繰返し
て布設される形態で配置されている。また、セレクタ部
１２においては、Ｎ＋拡散層１４およびゲート電極線１
５は、メモリセル部１１および１２のように、等間隔の
関係においては配置されてはいないが、従来例の場合と
は異なり、パターン密度の低い領域として形成されてい
た当該セレクタ部１２には、Ｎ＋拡散層１４の終端に
は、それぞれ対応するダミーＮ＋拡散層１６ａが新たに
付加されて配置されており、また、セレクタ部１２おい
て、メモリセル部１１および１３のＮ＋拡散層１４に対
応して空領域として存在していた領域には、新たにダミ
ーＮ＋拡散層１６ｂが付加されて配置されている。
【００１３】このように、ダミーＮ＋拡散層１６ａおよ
びダミーＮ＋拡散層１６ｂを上記空領域に付加すること
により、セレクタ部１２におけるレジスト残留領域に対
応する空領域がなくなり、これにより、セレクタ部１２
のパターン密度は、メモリセル部１１および１２のパタ
ーン密度と同様に充足される。このように、タミーＮ＋
拡散層１６ａおよびダミーＮ＋拡散層１６ｂを付加し
て、セレクタ部１２の前記空領域を含めてパターン密度
を充足することにより、レジスト抜きの現像処理時にお
けるレジスト残留領域の収縮が均一化されて、Ｎ＋拡散
層１４は当初の設計ハターン通りに形成されるととも
に、メモリセル・トランジスタまたはセレクタ・トラン
ジスタ等を含むＭＯＳトランジスタの形成母体として、
それぞれダミーＮ＋拡散層１４に加えて、新たにダミー
Ｎ＋拡散層１６ａがそれぞれ設定される。しかしなが
ら、付加されたダミーＮ＋拡散層１６ｂは、前記ＭＯＳ
トランジスタの形成母体として設定されることはない。
そして、セレクタ部１２の前記空領域のパターン密度の
充足均一化により、レジスト抜きの現像処理時における
レジスト残留領域の収縮が均一化されて、前記従来例に
おいて課題とされているＮ＋拡散層のレジスト抜きパタ
ーン（図４の１７ａ〜１７ｃを参照）の生成が防止さ
れ、メモリセルアレイ内において、Ｎ＋拡散層を所定の
設計パターン通りに形成することが可能となり、Ｎ＋拡
散層およびゲート電極に形成される前記ＭＯＳトランジ
スタの特性を、それぞれ均一化することができる。
びダミーＮ＋拡散層１６ｂを上記空領域に付加すること
により、セレクタ部１２におけるレジスト残留領域に対
応する空領域がなくなり、これにより、セレクタ部１２
のパターン密度は、メモリセル部１１および１２のパタ
ーン密度と同様に充足される。このように、タミーＮ＋
拡散層１６ａおよびダミーＮ＋拡散層１６ｂを付加し
て、セレクタ部１２の前記空領域を含めてパターン密度
を充足することにより、レジスト抜きの現像処理時にお
けるレジスト残留領域の収縮が均一化されて、Ｎ＋拡散
層１４は当初の設計ハターン通りに形成されるととも
に、メモリセル・トランジスタまたはセレクタ・トラン
ジスタ等を含むＭＯＳトランジスタの形成母体として、
それぞれダミーＮ＋拡散層１４に加えて、新たにダミー
Ｎ＋拡散層１６ａがそれぞれ設定される。しかしなが
ら、付加されたダミーＮ＋拡散層１６ｂは、前記ＭＯＳ
トランジスタの形成母体として設定されることはない。
そして、セレクタ部１２の前記空領域のパターン密度の
充足均一化により、レジスト抜きの現像処理時における
レジスト残留領域の収縮が均一化されて、前記従来例に
おいて課題とされているＮ＋拡散層のレジスト抜きパタ
ーン（図４の１７ａ〜１７ｃを参照）の生成が防止さ
れ、メモリセルアレイ内において、Ｎ＋拡散層を所定の
設計パターン通りに形成することが可能となり、Ｎ＋拡
散層およびゲート電極に形成される前記ＭＯＳトランジ
スタの特性を、それぞれ均一化することができる。
【００１４】なお、図１および図２においては、前記従
来例の場合と同様に、本発明の内容に直接的には関与し
ていないために、当然含まれるべきコンタクトおよびア
ルミ配線等の記載が省略されており、また、前記Ｎ＋拡
散層またはダミーＮ＋拡散層により形成される、前記Ｍ
ＯＳトランジスタの記載も省略されてはいるが、このこ
とによって、本発明の説明の一般性が失われることはな
い。
来例の場合と同様に、本発明の内容に直接的には関与し
ていないために、当然含まれるべきコンタクトおよびア
ルミ配線等の記載が省略されており、また、前記Ｎ＋拡
散層またはダミーＮ＋拡散層により形成される、前記Ｍ
ＯＳトランジスタの記載も省略されてはいるが、このこ
とによって、本発明の説明の一般性が失われることはな
い。
【００１５】図２の部分拡大図において、図４の従来例
との対比により明らかなように、従来例においては、セ
レクタ部１２のマスクパターンの存在していなかったレ
ジスト残留領域に、ダミーＮ＋拡散層１６ａおよびダミ
ーＮ＋拡散層１６ｂが付加されて配置されており、これ
により、前述のように、レジスト残留領域における熱収
縮が均一化されて、図２に見られるように、メモリセル
・トランジスタまたはセレクタ・トランジスタ等を含む
ＭＯＳトランジスタの形成母体となるＮ＋拡散層１４の
レジスト・パターンが、設計パターン通りに形成され
る。従って、前述の従来例の場合とは異なり、本発明に
おいては、特定箇所Ａ、ＣおよびＥにおいて形成される
ＭＯＳトランジスタは、特定箇所Ｂ、ＤおよびＦにおい
て形成されるＭＯＳトランジスタと同一特性のＭＯＳト
ランジスタとして形成されて、前述のようにそれぞれ均
一化される。
との対比により明らかなように、従来例においては、セ
レクタ部１２のマスクパターンの存在していなかったレ
ジスト残留領域に、ダミーＮ＋拡散層１６ａおよびダミ
ーＮ＋拡散層１６ｂが付加されて配置されており、これ
により、前述のように、レジスト残留領域における熱収
縮が均一化されて、図２に見られるように、メモリセル
・トランジスタまたはセレクタ・トランジスタ等を含む
ＭＯＳトランジスタの形成母体となるＮ＋拡散層１４の
レジスト・パターンが、設計パターン通りに形成され
る。従って、前述の従来例の場合とは異なり、本発明に
おいては、特定箇所Ａ、ＣおよびＥにおいて形成される
ＭＯＳトランジスタは、特定箇所Ｂ、ＤおよびＦにおい
て形成されるＭＯＳトランジスタと同一特性のＭＯＳト
ランジスタとして形成されて、前述のようにそれぞれ均
一化される。
【００１６】
【発明の効果】以上説明したように、本発明は、マスク
パターンの存在していない空領域に、ダミーＮ＋拡散層
を付加して配置し、当該空領域を含む領域のパターン密
度を充足することにより、メモリセル・トランジスタま
たはセレクタ・トランジスタの形成母体として形成され
るＮ＋拡散層のレジスト・パターンを、設計パターン通
りに形成することができるという効果がある。
パターンの存在していない空領域に、ダミーＮ＋拡散層
を付加して配置し、当該空領域を含む領域のパターン密
度を充足することにより、メモリセル・トランジスタま
たはセレクタ・トランジスタの形成母体として形成され
るＮ＋拡散層のレジスト・パターンを、設計パターン通
りに形成することができるという効果がある。
【図１】本発明の実施形態におけるメモリセルアレイの
１実施例の、メモリセル部およびセレクタ部を含むレイ
アウトを示す図である。
１実施例の、メモリセル部およびセレクタ部を含むレイ
アウトを示す図である。
【図２】前記実施例の部分拡大図である。
【図３】従来例におけるメモリセルアレイのメモリセル
部およびセレクタ部を含むレイアウトを示す図である。
部およびセレクタ部を含むレイアウトを示す図である。
【図４】前記従来例の部分拡大図である。
１１、１３ メモリセル部 １２ セレクタ部 １４ Ｎ＋拡散層 １５ ゲート電極線 １６ａ、１６ｂ ダミーＮ＋拡散層 １７ａ、１７ｂ、１７ｃ Ｎ＋拡散層のレジスト抜き
パターン
パターン
Claims (5)
- 【請求項１】 イオン注入により形成される任意数のマ
スクパターンを、１構成要素として含む単位メモリセル
・アレイが、複数個連続的に配置されるメモリセル・ア
レイの占有領域内において、当該単位メモリセル・アレ
イ間に存在する、少なくともメモリ機能を有しない特定
領域に、前記マスクパターンのダミー・パターンを配置
して形成される前記メモリセル・アレイを、半導体メモ
リとして備えることを特徴とする半導体装置。 - 【請求項２】 前記マスクパターンが、Ｎ＋拡散層とし
て形成され、前記ダミー・パターンが、当該Ｎ＋拡散層
のダミーＮ＋拡散層として形成される請求項１記載の半
導体装置。 - 【請求項３】 前記特定領域が、前記単位メモリセル・
アレイ間に存在するセレクタ機能領域として形成される
請求項１記載の半導体装置。 - 【請求項４】 前記単位メモリセル・アレイおよび前記
特定領域に、それぞれ前記マスクパターンに直交するゲ
ート電極線が配置され、前記単位メモリセル・アレイの
領域内において、前記マスクパターンが、それぞれ同一
幅であり、且つ等間隔にて配置される請求項１記載の半
導体装置。 - 【請求項５】 前記単位メモリセル・アレイの領域内に
おいて、前記ゲート電極線が、それぞれ同一幅であり、
且つ等間隔にて配置される請求項４記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265582A JPH11111938A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
| CN98120063A CN1213181A (zh) | 1997-09-30 | 1998-09-29 | 半导体器件 |
| KR1019980040938A KR19990030309A (ko) | 1997-09-30 | 1998-09-30 | 반도체장치 |
| US09/162,886 US6177693B1 (en) | 1997-09-30 | 1998-09-30 | Semiconductor device |
| TW087116325A TW440839B (en) | 1997-09-30 | 1998-09-30 | Semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265582A JPH11111938A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111938A true JPH11111938A (ja) | 1999-04-23 |
Family
ID=17419131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265582A Pending JPH11111938A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6177693B1 (ja) |
| JP (1) | JPH11111938A (ja) |
| KR (1) | KR19990030309A (ja) |
| CN (1) | CN1213181A (ja) |
| TW (1) | TW440839B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343893A (ja) * | 2001-05-15 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2003046000A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373946A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| US6559476B2 (en) * | 2001-06-26 | 2003-05-06 | United Microelectronics Corp. | Method and structure for measuring bridge induced by mask layout amendment |
| JP2004354605A (ja) * | 2003-05-28 | 2004-12-16 | Matsushita Electric Ind Co Ltd | 半導体設計レイアウトパタン生成方法および図形パタン生成装置 |
| JP4373986B2 (ja) * | 2006-02-16 | 2009-11-25 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257222A (ja) | 1985-09-06 | 1987-03-12 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0828467B2 (ja) | 1988-11-15 | 1996-03-21 | 株式会社東芝 | 半導体装置 |
| JPH06268173A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
| JPH0828467A (ja) | 1994-07-20 | 1996-01-30 | Tochigi Fuji Ind Co Ltd | コンプレッサ |
-
1997
- 1997-09-30 JP JP9265582A patent/JPH11111938A/ja active Pending
-
1998
- 1998-09-29 CN CN98120063A patent/CN1213181A/zh active Pending
- 1998-09-30 US US09/162,886 patent/US6177693B1/en not_active Expired - Lifetime
- 1998-09-30 TW TW087116325A patent/TW440839B/zh not_active IP Right Cessation
- 1998-09-30 KR KR1019980040938A patent/KR19990030309A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343893A (ja) * | 2001-05-15 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2003046000A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6177693B1 (en) | 2001-01-23 |
| CN1213181A (zh) | 1999-04-07 |
| TW440839B (en) | 2001-06-16 |
| KR19990030309A (ko) | 1999-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100284104B1 (ko) | 반도체장치및그제조방법,로직셀라이브러리및그제조방법,반도체집적회로및폴리데이터 | |
| US9009641B2 (en) | Circuits with linear finfet structures | |
| JPH09331030A (ja) | 半導体記憶装置 | |
| JPH11111938A (ja) | 半導体装置 | |
| EP0409256A2 (en) | Semiconductor IC device and method for manufacturing the same | |
| GB2344436A (en) | Method of manufacture of a semiconductor device | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPH0494556A (ja) | 集積回路のセルレイアウト方法 | |
| KR960009039A (ko) | 반도체집적회로장치의 제조방법 | |
| KR20100025684A (ko) | 게이트 패턴 형성 방법 및 이에 따른 반도체 소자 | |
| US6020092A (en) | Partial one-shot electron beam exposure mask and method of forming a partial one-shot electron beam exposure pattern | |
| US6323526B1 (en) | Semiconductor integrated circuit | |
| KR920022512A (ko) | 반도체 메모리 장치와 그 제조방법 | |
| US20030235789A1 (en) | Photolithography process for Mask ROM coding | |
| KR970077536A (ko) | 반도체 집적회로장치의 제조방법 | |
| JP3559553B2 (ja) | 半導体記憶素子の製造方法 | |
| JPS61135165A (ja) | 半導体メモリ装置 | |
| JP2001244342A (ja) | 集積回路のレイアウト方法、集積回路及びマクロセル | |
| US20080099835A1 (en) | Exposure Mask and Method for Forming A Gate Using the Same | |
| JPS59117132A (ja) | マスタスライスｌｓｉ基板 | |
| KR100316049B1 (ko) | 고집적 ｍｍｌ장치의 패턴 설계방법 | |
| JP3204381B2 (ja) | 半導体装置の自動配置配線方法 | |
| KR100255147B1 (ko) | 플래쉬 메모리 셀 어레이 및 그 제조 방법 | |
| KR20000003883A (ko) | 반도체 메모리 장치 | |
| JPH09199377A (ja) | チップ製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |