DE4312468A1 - Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung - Google Patents

Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung

Info

Publication number
DE4312468A1
DE4312468A1 DE4312468A DE4312468A DE4312468A1 DE 4312468 A1 DE4312468 A1 DE 4312468A1 DE 4312468 A DE4312468 A DE 4312468A DE 4312468 A DE4312468 A DE 4312468A DE 4312468 A1 DE4312468 A1 DE 4312468A1
Authority
DE
Germany
Prior art keywords
insulating layer
conductive layer
bit line
forming
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4312468A
Other languages
English (en)
Other versions
DE4312468C2 (de
Inventor
Jae-Kap Kim
In-Sool Chung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE4312468A1 publication Critical patent/DE4312468A1/de
Application granted granted Critical
Publication of DE4312468C2 publication Critical patent/DE4312468C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft eine dynamische Speicherzelle mit wahlfreiem Zugriff (DRAM-Zelle) und ein Verfahren zu ihrer Herstellung. Insbesondere betrifft die Erfindung eine dynami­ sche Speicherzelle mit wahlfreiem Zugriff, die eine leitende Schicht aufweist, welche zwischen einer Bitleitung und einer Wortleitung angeordnet ist, um diese gegen eine kapazitive Kopplung zu schützen, die durch ein Signal verursacht wird, das an die Bitleitung bzw. die Wortleitung angelegt wird, wo­ bei die Speicherzelle selbstausgerichtete Kontakte aufweist, sowie ein Verfahren zu ihrer Herstellung.
In einer von einer Bitleitung abgeschirmten Kondensatorzelle, bei der eine Bitleitung zwischen einer Wortleitung und einem geschichteten Kondensator gebildet ist, wird das Potential der benachbarten Bitleitung durch die kapazitive Kopplung zwischen der Wortleitung und der Bitleitung beeinflußt, wenn ein vorübergehendes Signal während des Betriebs der Zelle an die Wortleitung angelegt wird. Dadurch kann es zum Betrieb einer nicht ausgewählten Zelle kommen. Ferner wird eine be­ nachbarte Wortleitung auch dann durch die kapazitive Kopplung zwischen der Wortleitung und der Bitleitung beeinflußt, wenn das vorübergehende Signal an die Bitleitung angelegt wird.
Beim Herstellungsprozeß einer DRAM-Zelle werden die Bit­ leitung und die Speicherelektrode elektrisch mit einem Sourcebereich bzw. einem Drainbereich eines MOSFET verbunden. Sie sind jedoch elektrisch von der Wortleitung getrennt.
Demgemäß sollte zur Trennung der Wortleitung von den Kon­ takten das Layout entsprechend den Konstruktionsregeln ausge­ legt werden, die kritische Dimensionsänderungen, Fehlaus­ richtungstoleranzen und die Dicke der Isolationsschicht be­ rücksichtigen.
Wenn jedoch eine DRAM-Zelle durch selbstausrichtende Kontakte gemäß einem herkömmlichen Verfahren hergestellt wird, wird eine hohe Topologie gebildet, so daß die Muster der leitenden und der isolierenden Schicht während des Musterbildungspro­ zesses nicht vollständig auf den Seitenwänden der hohen To­ pologie ausgebildet werden.
Aufgabe der Erfindung ist es, eine dynamische Speicherzelle mit wahlfreiem Zugriff (DRAM-Zelle), die eine leitende Schicht aufweist, welche eine kapazitive Kopplung zwischen der Wortleitung und der Bitleitung verhindert, sowie ein Ver­ fahren zur Herstellung von derartigen dynamischen Speicher­ zellen anzugeben.
Ein Vorteil der Erfindung besteht darin, daß ein Verfahren zur Herstellung einer DRAM-Zelle mit einer ebenen bzw. gleichmäßigen, isolierenden Schicht auf der Oberfläche der leitenden Schicht angegeben wird, welche die kapazitive Kopplung zwischen der Wortleitung und der Bitleitung verhin­ dert, so daß die Bildung einer durch selbstausgerichtete Kon­ takte hervorgerufenen, hohen Topologie vermindert wird.
Eine weiterer Vorteil der Erfindung besteht darin, daß ein Verfahren zur Herstellung einer DRAM-Zelle angegeben wird, bei der eine leitende Schicht, die die kapazitive Kopplung zwischen der Wortleitung und der Bitleitung verhindert, als Ätzschicht während des Prozesses zur Bildung eines Kontaktlo­ ches verwendet wird.
Zur Lösung der obengenannten Aufgabe der Erfindung wird eine DRAM-Zelle angegeben, die folgendes aufweist: eine isolie­ rende Schicht, die auf einer Wortleitung ausgebildet ist, und eine leitende Schicht, die auf der isolierenden Schicht zum Schutz gegen die kapazitive Kopplung zwischen der Wortleitung und der Bitleitung ausgebildet ist, wobei die isolierende Schicht auf der leitenden Schicht ausgebildet ist und die Bitleitung auf der isolierenden Schicht ausgebildet ist.
Zur Herstellung einer DRAM-Zelle gemäß der vorliegenden Er­ findung wird eine von einem Siliziumsubstrat elektrisch ge­ trennte Wortleitung vertikal angeordnet, und dann wird die erste isolierende Schicht auf der Wortleitung gebildet. Da­ nach wird eine gegen die kapazitive Kopplung zwischen der Wortleitung und der Bitleitung schützende, leitende Schicht auf der ersten isolierenden Schicht gebildet, und eine eine ebene bzw. gleichmäßige Oberfläche bildende, zweite isolie­ rende Schicht wird dann auf der leitenden Schicht gebildet. Schließlich wird eine von der leitenden Schicht elektrisch getrennte und elektrisch mit einem vorbestimmten Bereich des Siliziumsubstrats verbundene Bitleitung horizontal angeord­ net. Dadurch wird das Potential der Wortleitung nicht durch ein an die Bitleitung angelegtes vorübergehendes Signal be­ einflußt.
Zur Herstellung einer DRAM-Zelle gemäß der vorliegenden Er­ findung wird eine Feldoxidschicht in einem nicht-aktiven Be­ reich eines Siliziumsubstrats gebildet, und dann wird ein MOSFET mit einer Gate-Oxidschicht, einer Wortleitung und ei­ nem Sourcebereich und einem Drainbereich gebildet. Danach wird eine erste isolierende Schicht über der gesamten Ober­ fläche ausgebildet, und es werden eine gegen die kapazitive Kopplung zwischen der Wortleitung und der Bitleitung schüt­ zende, leitende Schicht sowie eine zweite isolierende Schicht zur Bildung einer gleichmäßigen Oberfläche auf der ersten isolierenden Schicht ausgebildet.
Nach der zweiten isolierenden Schicht werden die leitende Schicht und die erste isolierende Schicht in dem Bereich ei­ nes Bitleitungskontaktes durchgehend solange geätzt, bis der Sourcebereich des MOSFET freigelegt ist, so daß ein Kon­ taktloch gebildet ist. Danach wird ein isolierender Abstands­ halter an den Seitenwänden der freigelegten, leitenden Schicht gebildet, und anschließend wird eine elektrisch mit dem Sourcebereich verbundene Bitleitung gebildet.
Beim nächsten Schritt wird eine zum Herstellen einer ebenen bzw. gleichmäßigen Oberfläche verwendete, dritte isolierende Schicht über der ganzen Oberfläche gebildet, und ein Kontakt­ loch wird durch kontinuierliches Ätzen der dritten isolieren­ den Schicht, der zweiten isolierenden Schicht, der leitenden Schicht und der ersten isolierenden Schicht im Kontaktbereich einer Speicherelektrode ausgebildet, bis der Drainbereich freigelegt ist. Nach dem Ätzvorgang wird ein isolierender Ab­ standshalter an der Seitenwand der freigelegten, leitenden Schicht gebildet, und schließlich wird eine elektrisch mit dem Drainbereich verbundene Speicherelektrode gebildet.
Gemäß der obigen Beschreibung einer dynamischen Speicherzelle mit wahlfreiem Zugriff und eines Verfahrens zu ihrer Herstel­ lung wird die zum Schutz gegen die kapazitive Kopplung zwi­ schen der Wortleitung und der Bitleitung verwendete, leitende Schicht über der gesamten Speicherzelle ausgebildet, ausge­ nommen der Kontaktbereich einer Bitleitung und einer Speicherelektrode, so daß das Auftreten einer kapazitiven Kopplung zwischen der Bitleitung und der Wortleitung verhin­ dert wird. Da ferner die zum Schutz gegen die kapazitive Kopplung verwendete, leitende Schicht als Ätzbarriere während des Ätzprozesses zur Bildung eines Kontaktloches verwendet wird, werden selbstausgerichtete Kontakte gebildet. Damit kann der unerwünschte Betrieb einer nicht gewählten Zelle ei­ ner DRAN-Zelle durch kapazitive Kopplung nicht auftreten, und es wird eine hochintegrierte dynamische Speicherzelle mit wahlfreiem Zugriff (DRAN-Zelle) hergestellt.
Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausfüh­ rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in
Fig. 1 eine Draufsicht auf das Layout einer DRAN-Zelle gemäß der vorliegenden Erfindung,
Fig. 2A bis 2G Querschnittsansichten, die den Herstellungsablauf ei­ ner DRAN-Zelle längs der Linie I-I des in Fig. 1 ge­ zeigten Layouts darstellen, und in
Fig. 3 eine Querschnittsansicht, die die Herstellung einer DRAN-Zelle längs der Linie II-II des in Fig. 1 ge­ zeigten Layouts darstellt.
In der nachfolgenden Beschreibung in Verbindung mit den bei­ gefügten Zeichnungen werden in den verschiedenen Figuren der Zeichnung durchgehend gleiche Bezugszeichen für gleiche oder entsprechende Komponenten verwendet.
Fig. 1 ist eine Draufsicht auf das Layout einer DRAN-Zelle gemäß der vorliegenden Erfindung. In Fig. 1 sind eine Viel­ zahl von Wortleitungen 50 und eine Vielzahl von Bitleitungen 60 jeweils vertikal bzw. horizontal in einem nicht-aktiven Bereich angeordnet. In einem aktiven Bereich 80 sind eine Speicherelektrode 70 und ein Speicherelektrodenkontakt 100 sowie ein Bitleitungskontakt 90 angeordnet.
Die Fig. 2A bis 2G sind Querschnittsansichten, die den Herstellungsablauf einer DRAN-Zelle längs der Linie I-I des in Fig. 1 gezeigten Layouts darstellen.
Wie in Fig. 2A gezeigt ist, wird eine Feldoxidschicht 2 auf einem vorbestimmten Bereich eines Siliziumsubstrats 1 gebil­ det, und es wird eine Vielzahl von Wortleitungen 4 herge­ stellt. Danach wird eine als Maske verwendete, isolierende Schicht 5 auf der Wortleitung 4 gebildet, und es wird ein isolierender Abstandshalter 6 auf der Seitenwand der Wortlei­ tung 4 gebildet. Nach diesem Schritt werden ein Sourcebereich 3 und ein Drainbereich 3′ durch Injektion von Verunreinigun­ gen in das Siliziumsubstrat 1 des aktiven Bereichs ausgebil­ det.
Gemäß Fig. 2B wird eine erste, aus einer Oxidschicht beste­ hende, isolierende Schicht 7 über der gesamten Oberfläche ausgebildet, und eine aus einer Siliziumschicht oder Metall­ schicht bestehende, leitende Schicht 8, die zum Schutz gegen die kapazitive Kopplung zwischen der Wortleitung 4 und einer Bitleitung verwendet wird, wird auf der ersten isolierenden Schicht 7 abgeschieden. Danach wird eine zweite isolierende Schicht 9, die aus einer Bor-Phosphor-Silikatglasschicht oder einer nicht legierten Silikatglasschicht besteht, zur Bildung einer ebenen bzw. gleichmäßigen Oberfläche auf der leitenden Schicht 8 hergestellt, und ein Fotoresist-Muster 10, welches als Maske zur Bildung eines Kontaktes der Bitleitung verwen­ det wird, wird auf der zweiten isolierenden Schicht 9 gebil­ det.
Wie in Fig. 2C dargestellt ist, wird die zweite isolierende Schicht 9 durch ein Ätzverfahren weggeätzt, wobei das Fotore­ sist-Muster 10 als Maske verwendet wird.
Nachdem die zweite isolierende Schicht 9 weggeätzt ist, wird, wie es in Fig. 2D gezeigt ist, ein Kontaktloch durch Ätzen der leitenden Schicht 8 und der ersten isolierenden Schicht 7 gebildet, so daß der Sourcebereich 3 freigelegt wird. Dann wird das Fotoresist-Muster 10 entfernt. Anschließend wird eine isolierende Schicht 11 als Abstandshalter über der ge­ samten Oberfläche ausgebildet.
Gemäß Fig. 2E wird, nachdem ein isolierender Abstandshalter 11′ auf der Seitenwand der leitenden Schicht 8 gebildet wor­ den ist, die zum Schutz gegen die kapazitive Kopplung des Kontaktloches einer Bitleitung 12 verwendet wird, durch anisotropes Ätzen der als Abstandshalter verwendeten, iso­ lierenden Schicht 11 eine elektrisch mit dem sourcebereich 3 verbundene Bitleitung 12 ausgebildet. Danach wird eine dritte isolierende Schicht 13 hergestellt, die aus einer Bor-Phos­ phor-Silikatglasschicht oder einer nicht legierten Silikat­ glasschicht besteht, welche zur Bildung einer ebenen bzw. gleichmäßigen Oberfläche verwendet wird, und ein Fotoresist- Muster 14, das als Kontaktmaske für eine Speicherelektrode verwendet wird, wird auf der dritten isolierenden Schicht 13 ausgebildet.
Wie in Fig. 2F gezeigt ist, werden die dritte isolierende Schicht 13, die zweite isolierende Schicht 12, die leitende Schicht 8 und die erste isolierende Schicht 7 kontinuierlich durch den Ätzprozeß so angegeätzt, wobei das Fotoresist-Mu­ ster 14 als Maske verwendet wird, bis der Drainbereich 3′ freigelegt ist, so daß ein als Speicherelektrode verwendetes Kontaktloch gebildet wird. Danach wird das Fotoresist-Muster 14 entfernt, und es wird eine isolierende Schicht 15 als Ab­ standshalter auf der gesamten Oberfläche ausgebildet.
Gemäß Fig. 2G wird ein isolierender Abstandshalter 15′ auf der Seitenwand des als Speicherelektrode verwendeten Kontakt­ loches durch anisotropes Ätzen der isolierenden Schicht 15 gebildet, die als Abstandshalter verwendet wird. Bei diesem Verfahren werden eine Kondensatordielektrikumschicht und eine Plattenelektrode in einem gemeinsamen Prozeß auf der Speicherelektrode gebildet.
Fig. 3 ist eine Querschnittsansicht, die die Herstellung ei­ ner DRAN-Zelle längs der Linie II-II des in Fig. 1 gezeigten Layouts darstellt. Wie in Fig. 3 gezeigt ist, wird eine Feld­ oxidschicht 2 auf einem Siliziumsubstrat 1 und einer Wortlei­ tung 4 gebildet, und dann werden eine als Maske verwendete isolierende Schicht 5 und ein isolierender Abstandshalter 6 gebildet. Anschließend werden die erste isolierende Schicht 7, die zum Schutz gegen die kapazitive Kopplung verwendete leitende Schicht 8, die zweite isolierende Schicht 9 und eine Bitleitung 12 in kontinuierlicher Weise gebildet.

Claims (10)

1. Dynamische Speicherzelle mit wahlfreiem Zugriff, gekennzeichnet durch
  • - eine isolierende Schicht (7), die auf einer Wortlei­ tung (4) gebildet ist;
  • - eine leitende Schicht (8), die auf der isolierenden Schicht (7) zum Schutz gegen eine kapazitive Kopplung zwischen der Wortleitung (4) und einer Bitleitung (12) gebildet ist;
  • - eine isolierende Schicht (9), die auf der leitenden Schicht (8) gebildet ist; und
  • - eine Bitleitung (12), die auf der isolierenden Schicht (9) gebildet ist, so daß ein Potential der Wortleitung (4) nicht durch ein an die Bitleitung (12) angelegtes vorübergehendes Signal beeinflußt wird.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß ein vorbestimmtes Potential an die leitende Schicht (8) anlegbar ist, die zum Schutz gegen die kapazitive Kopplung zwischen der Wortleitung (4) und der Bitleitung (12) dient.
3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß das vorbestimmte Potential Vcc oder 1/2 Vcc oder Mas­ sepotential ist.
4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die leitende Schicht (8) aus polykristallinem Sili­ zium oder aus amorphem Silizium besteht.
5. Verfahren zur Herstellung einer dynamischen Speicher­ zelle mit wahlfreiem Zugriff, gekennzeichnet durch die folgenden Schritte:
  • - Bilden einer vertikal verlaufenden Wortleitung (4), die von einem Siliziumsubstrat (1) elektrisch getrennt ist,
  • - Bilden einer ersten isolierenden Schicht (7) auf der Wortleitung (4),
  • - Bilden einer leitenden Schicht (8), die zum Schutz ge­ gen die kapazitive Kopplung zwischen der Wortleitung (4) und einer Bitleitung (12) dient, auf der ersten isolierenden Schicht (7),
  • - Bilden einer zweiten isolierenden Schicht (9), die zur Bildung einer gleichmäßigen Oberfläche auf der leiten­ den Schicht (8) verwendet wird, und
  • - Bilden einer horizontal verlaufenden Bitleitung (12), die von der leitenden Schicht (8) elektrisch getrennt ist und die mit einem vorbestimmten Bereich des Siliziumsubstrats (1) elektrisch verbunden ist.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Bitleitung (12) in einem aktiven Bereich und zwischen den aktiven Bereichen in vertikaler Weise ange­ ordnet wird.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß eine leitende Schicht (8) aus Silizium oder Metall verwendet wird.
8. Verfahren zur Herstellung einer dynamischen Speicher­ zelle mit wahlfreiem Zugriff, gekennzeichnet durch die folgenden Schritte:
  • - Bilden einer Feldoxidschicht (2) in einem nicht-akti­ ven Bereich eines Siliziumsubstrats (1);
  • - Bilden eines MOSFETs mit einer Gateoxidschicht, einer Wortleitung (4) und einem Sourcebereich sowie einem Drainbereich (3, 3′);
  • - Bilden einer ersten isolierenden Schicht (7) auf der gesamten Oberfläche;
  • - Bilden einer leitenden Schicht (8), die zum Schutz ge­ gen die kapazitive Kopplung zwischen der Wortleitung (4) und einer Bitleitung (12) dient, und einer zweiten isolierenden Schicht (9), die zur Bildung einer gleichmäßigen Oberfläche auf der ersten isolierenden Schicht (7) verwendet wird;
  • - Bilden eines Kontaktloches durch Ätzen der zweiten isolierenden Schicht (9), der leitenden Schicht (8) und der ersten isolierenden Schicht (7) in dem Bereich eines Bitleitungskontaktes, bis der Sourcebereich (3) des MOSFET freigelegt ist,
  • - Bilden eines isolierenden Abstandshalters (11′) auf der Seitenwand der freigelegten, leitenden Schicht (8);
  • - Bilden einer elektrisch mit dem Sourcebereich (3) ver­ bundenen Bitleitung (12);
  • - Bilden einer dritten isolierenden Schicht (13), die zur Bildung einer gleichmäßigen Oberfläche auf der ge­ samten Oberfläche verwendet wird;
  • - Bilden eines Kontaktloches durch Ätzen der dritten isolierenden Schicht (13), der zweiten isolierenden Schicht (9), der leitenden Schicht (8) und der ersten isolierenden Schicht (7) in dem Kontaktbereich einer Speicherelektrode (16), bis der Drainbereich (3′) freigelegt ist;
  • - Bilden eines isolierenden Abstandshalters (15′) auf der Seitenwand der freigelegten leitenden Schicht (8); und
  • - Bilden einer Speicherelektrode (16), die elektrisch mit dem Drainbereich (3′) verbunden ist.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die leitende Schicht (8), die zum Schutz gegen die kapazitive Kopplung zwischen der Wortleitung (4) und der Bitleitung (12) verwendet wird, aus Silizium oder Metall gebildet wird.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die zweite isolierende Schicht (9) und die dritte isolierende Schicht (13) aus Bor-Phosphor-Silikatglas oder nicht legiertem Silikatglas hergestellt werden.
DE4312468A 1992-04-17 1993-04-16 Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung Expired - Lifetime DE4312468C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920006456A KR950011643B1 (ko) 1992-04-17 1992-04-17 반도체장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
DE4312468A1 true DE4312468A1 (de) 1993-10-21
DE4312468C2 DE4312468C2 (de) 2001-07-26

Family

ID=19331937

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4312468A Expired - Lifetime DE4312468C2 (de) 1992-04-17 1993-04-16 Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung

Country Status (4)

Country Link
US (2) US5352621A (de)
JP (1) JPH0821699B2 (de)
KR (1) KR950011643B1 (de)
DE (1) DE4312468C2 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691547A (en) * 1993-02-22 1997-11-25 Micron Technology, Inc. Planar thin film transistor structures
DE19710491A1 (de) * 1996-11-27 1998-05-28 Lg Semicon Co Ltd Herstellungsverfahren für Halbleiterspeichervorrichtung
DE10217386A1 (de) * 2002-04-18 2003-11-13 Infineon Technologies Ag Verfahren zum Herstellen eines elektrisch leitenden Kontaktes auf einem Substrat
DE19758704B4 (de) * 1996-11-27 2004-07-22 LG Semicon Co., Ltd., Cheongju Herstellverfahren für Halbleiterspeichervorrichtung

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950011643B1 (ko) * 1992-04-17 1995-10-07 현대전자산업주식회사 반도체장치 및 그 제조방법
KR970009053B1 (en) * 1993-12-27 1997-06-03 Hyundai Electronics Ind Manufacturing method of semiconductor device
TW287313B (de) * 1995-02-20 1996-10-01 Matsushita Electric Ind Co Ltd
US5484744A (en) * 1995-04-14 1996-01-16 United Microelectronics Corporation Method for fabricating a stacked capacitor for dynamic random access memory cell
JPH09191088A (ja) * 1995-11-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5872063A (en) * 1998-01-12 1999-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Self-aligned contact structures using high selectivity etching
KR100284535B1 (ko) * 1998-06-17 2001-04-02 윤종용 반도체장치의자기정렬콘택형성방법
US6348411B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method of making a contact structure
US6265296B1 (en) * 1999-03-04 2001-07-24 Vanguard International Semiconductor Corporation Method for forming self-aligned contacts using a hard mask
US7388251B2 (en) * 2004-08-11 2008-06-17 Micron Technology, Inc. Non-planar flash memory array with shielded floating gates on silicon mesas

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926223A (en) * 1985-02-12 1990-05-15 Sgs-Thomson Microelectronics S.A. Dynamic memory of the integrated circuit type
EP0370407A1 (de) * 1988-11-18 1990-05-30 Nec Corporation Halbleiterspeicherbauteil vom Typ 1-transistor-1-Kondensator-Speicherzelle
DE3940539A1 (de) * 1988-12-08 1990-06-13 Mitsubishi Electric Corp Halbleiterspeichervorrichtung und verfahren zur herstellung einer halbleiterspeichervorrichtung

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6480038A (en) * 1987-09-19 1989-03-24 Hitachi Ltd Manufacture of semiconductor integrated circuit device
US5140389A (en) * 1988-01-08 1992-08-18 Hitachi, Ltd. Semiconductor memory device having stacked capacitor cells
JPH07111830B2 (ja) * 1989-01-12 1995-11-29 松下電器産業株式会社 半導体記憶装置
US5114873A (en) * 1990-05-21 1992-05-19 Samsung Electronics Co., Ltd. Method for manufacturing a stacked capacitor DRAM cell
JP3128829B2 (ja) * 1990-12-26 2001-01-29 ソニー株式会社 半導体メモリ装置
US5100826A (en) * 1991-05-03 1992-03-31 Micron Technology, Inc. Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines
US5084406A (en) * 1991-07-01 1992-01-28 Micron Technology, Inc. Method for forming low resistance DRAM digit-line
KR950011643B1 (ko) * 1992-04-17 1995-10-07 현대전자산업주식회사 반도체장치 및 그 제조방법
US5292677A (en) * 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926223A (en) * 1985-02-12 1990-05-15 Sgs-Thomson Microelectronics S.A. Dynamic memory of the integrated circuit type
EP0370407A1 (de) * 1988-11-18 1990-05-30 Nec Corporation Halbleiterspeicherbauteil vom Typ 1-transistor-1-Kondensator-Speicherzelle
DE3940539A1 (de) * 1988-12-08 1990-06-13 Mitsubishi Electric Corp Halbleiterspeichervorrichtung und verfahren zur herstellung einer halbleiterspeichervorrichtung

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691547A (en) * 1993-02-22 1997-11-25 Micron Technology, Inc. Planar thin film transistor structures
US5844254A (en) * 1993-02-22 1998-12-01 Micron Technology, Inc. Planar thin film transistor structures
US6049093A (en) * 1993-02-22 2000-04-11 Micron Technology, Inc. Planar thin film transistor formation
DE19710491A1 (de) * 1996-11-27 1998-05-28 Lg Semicon Co Ltd Herstellungsverfahren für Halbleiterspeichervorrichtung
DE19710491C2 (de) * 1996-11-27 2002-03-28 Lg Semicon Co Ltd Herstellungsverfahren für Halbleiterspeichervorrichtung
DE19758704B4 (de) * 1996-11-27 2004-07-22 LG Semicon Co., Ltd., Cheongju Herstellverfahren für Halbleiterspeichervorrichtung
DE10217386A1 (de) * 2002-04-18 2003-11-13 Infineon Technologies Ag Verfahren zum Herstellen eines elektrisch leitenden Kontaktes auf einem Substrat

Also Published As

Publication number Publication date
DE4312468C2 (de) 2001-07-26
KR950011643B1 (ko) 1995-10-07
JPH06104397A (ja) 1994-04-15
US5352621A (en) 1994-10-04
US5475247A (en) 1995-12-12
KR930022538A (ko) 1993-11-24
JPH0821699B2 (ja) 1996-03-04

Similar Documents

Publication Publication Date Title
DE69014486T2 (de) Halbleiterspeicheranordnung mit Stapelkondensator und Verfahren zu ihrer Herstellung.
DE4113233C2 (de) Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE4140681C2 (de) Verfahren zur Herstellung eines Masken-Nur-Lesespeichers (Masken-ROM)
DE19638684C2 (de) Halbleitervorrichtung mit einem Kontaktloch
DE3809653C2 (de)
DE69113579T2 (de) Verfahren zur Herstellung einer DRAM-Zelle mit Stapelkondensator.
DE4445796C2 (de) Verfahren zum Ausbilden einer Halbleiterspeichervorrichtung
DE19750918B4 (de) Halbleitereinrichtung mit Bitleitung und Kondensatorelektrode und zugehöriges Herstellungsverfahren
DE4220497A1 (de) Halbleiterspeicherbauelement und verfahren zu dessen herstellung
DE19718721C2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE3834241A1 (de) Halbleitereinrichtung
WO2003017342A2 (de) Verfahren zum herstellen einer selbstjustierten struktur auf einem halbleiter-wafer
DE4306322C2 (de) Verfahren zum Herstellen einer Leiterschichtverbindungsstruktur und Leiterschichtverbindungsstruktur
DE4316503A1 (de) Verfahren zur Herstellung einer beerdigten Bitleiteranordnung von Speicherzellen
DE4312468A1 (de) Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung
DE19517344B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE4203565C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE19724222A1 (de) DRAM und Verfahren zum Herstellen desselben
DE4102184C2 (de) Verfahren zum Herstellen einer DRAM-Zelle
DE10259792A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE3542939C2 (de) Verfahren zur Herstellung eines Speicherbauelements
DE4226389B4 (de) Halbleiter-Speicherzelle und Verfahren zu deren Herstellung
DE4430963B4 (de) Kondensator für einen dynamischen Direktzugriffspeicher sowie Verfahren zur Herstellung desselben
DE69731802T2 (de) Halbleiter-Speicherbauteil

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
R071 Expiry of right
R071 Expiry of right