JP4599048B2 - 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク - Google Patents

Description

本発明は、投影露光工程を用いて製造される半導体集積回路のレイアウト構造、その半導体集積回路のレイアウト方法、および投影露光工程に用いるそのマスクパターンが形成されたフォトマスクに関する。

ＲＡＭ（Ｒｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）といった半導体メモリ集積回路は、個々の情報を記憶する単位であるメモリセルを、必要な個数だけ、アレイ状に配列してメモリセルアレイを形成し、そのセルアレイ内の所望のセルに情報を書き込んだり、情報を読み出したりするための様々な「周辺回路」を、メモリセルアレイの周囲に配置して構成する。このようなメモリセルアレイと周辺回路を有する半導体メモリでは、メモリセルアレイの特定の数（通常は、１，２，４，８，１６・・・，２ⁿ；ｎは０以上の整数）の行、または列に対応した回路を構成するための素子パターンを配置した「周辺回路セル」が、メモリセルアレイの対応する辺に沿って、必要な個数だけ１次元的に配列され、周辺回路領域が形成される。

ところで、昨今では、半導体集積回路の微細化が著しく、加工マージンは狭くなる一方である。特に、一定の寸法のパターンが一定の密度で配置された部分の加工は比較的容易であっても、パターン密度差が大きい部分の加工は所望の寸法通りに加工することが極めて困難になってきている。

例えば、ポジ型のレジスト膜が形成された半導体基板上に、露光光を、遮光性のマスクパターンが形成されたマスクを通して照射することによって、レジストパターンを形成する場合を考える。この場合、理想的には、マスクパターンが投影される部分には全く露光光が入り込まず、その部分のレジスト層の感光は行われない。しかし現実には、微細化の進行によって、マスクパターン間を透過した露光光の散乱によってマスクパターンが投影される部分にまで露光光が侵入し、本来感光されないはずの部分が感光される現象が無視できなくなる。

このような状態であっても、メモリセルアレイ内部の、パターン密度の均一性およびパターンの周期性が高い部分であれば、散乱光によるパターンの変形を予め見越したマスクパターンの補正を行ったり、露光条件を最適化したりすることにより、所望のパターン寸法に近い、高い寸法精度のレジストパターンを得ることが可能である。しかし、メモリセルアレイの最外周部では、パターンの連続性が途切れるため、パターン密度差が大きくなり、加工不良が生じやすい。そのため、メモリセルアレイの最外周に沿って、メモリセルが有するパターンと同じパターンを有する、回路的には意味のない「ダミー」のセルを配置して、パターン密度を揃えることが行われている（例えば、特許文献１参照）。

このように、同一の素子パターンを有する多数のセルが配列されるメモリセルアレイにおいては、アレイ内に配列するセルと同じパターンを有するダミーのセルを配列してパターン密度の均一性を高めることが可能である。これに対して、要求されるさまざまな論理機能を実現するためにさまざまな素子パターンが配置された半導体集積回路に対しては、素子パターンとは異なったダミーパターンを、パターン密度が小さい部分、すなわち素子パターンが配置されていない部分に配置することが行われている（たとえば、特許文献２等参照）。

この特許文献２に記載された技術では、ＣＡＤツール上で、ダミーパターンを有するダミーセルを、半導体集積回路として必要な構造を配置するためのチップ領域の全面に配置したデータと、素子形成領域、ウエル、ゲート電極等の論理機能を得るための素子パターンを、同一のチップ領域内に配置したデータとを、別個に作成する。続いて、このように別個に作成された、ダミーセルが配置されたチップ領域のデータと素子パターンが配置されたチップ領域のデータとを論理的に合成する論理合成処理を行って、ダミーセルと素子パターンとの両者が配置されたチップ領域のデータを得る。この時、配置した素子パターンと重なるダミーセル削除する。こうしてレイアウトされたチップ領域には、素子パターンを取り囲むようにダミーセルが配置される。
特開昭６１−２１４５５９号公報 特開２００２−９１６１号公報

ところが、特許文献１に記載された技術では、周辺回路領域におけるパターン密度を均一にする対策は何ら採られておらず、周辺回路領域の最外周部では、パターン密度差が大きくなり加工不良が生じやすい。また、周辺回路セルはメモリセルに比較して大きな面積を持ち、特許文献１に記載された技術をそのまま適用して、周辺回路セルと同一の素子パターンを有するダミーセルを配置したのでは、面積の無駄が大きくなる。

そこで、周辺回路領域の最外周部においてパターン密度を均一にするため、特許文献２に記載された技術を適用することが考えられる。

一方、この特許文献２に記載された技術では、素子パターンと重なるダミーセルを削除するにあたり、ダミーパターンと素子パターンとの間の分離特性や重ね合わせ誤差に対する余裕を確保するために、素子パターンの大きさを実際より大きく想定してダミーセルを削除する。このため、素子パターンとダミーセルとの間には隙間が生じてしまう。しかも、削除する前のダミーセルの配置が素子パターンの配置と無関係に行われるため、すなわち、ダミーセルを配置するために使われるＣＡＤツール上のグリッドとは無関係に素子パターンの配置が行われるため、削除後に残ったダミーセルと素子パターンとの間の隙間の寸法が、素子パターン毎に不均一になる。

従って、特許文献２に記載されたようなダミー配置技術を適用して周辺回路領域の外側にダミーセルを配置したとしても、周辺回路領域の最外周部の素子パターンとダミーパターンとの間には、不均一な隙間が形成されることになる。これでは、ダミーを全く配置しない場合に比較すれば改善されるとしても、パターン密度の均一性を十分に高めることはできない。

さらに、特許文献２に記載されたようなダミー配置技術においては、パターン密度の均一性を高めることは意識されていても、パターンの周期性を高めることは意識されていない。すなわち周辺回路領域内には、少なくとも一部の層には、複数のライン状のパターンが、互いに平行に、概略一定の間隔で配置された、１次元的なライン・アンド・スペースの繰り返し構造が形成される場合が多い。発明者による実験結果によれば、微細なパターン、具体的には例えば、２４８ｎｍ以下の波長の露光光を利用して、この露光光の波長の１／２以下の寸法のパターンを形成するような場合には、パターンの密度のみではなく、このようなラインアンドスペースの繰り返し構造によって形成されるパターンの周期性が露光状態に大きな影響を与える。

ところが、特許文献２に例示されているダミーパターンは、単純な矩形の形状のものである。そのようなダミーパターンを配列したのでは周辺回路領域内と同様のパターン周期性を得ることはできない。従って、特許文献２に記載されたようなダミー配置技術では、仮に、パターン密度の均一性は高めることができたとしても、周辺回路領域の最外周部におけるパターンの周期性が大きく低下する。

従って、特許文献２に記載されたようなダミー配置技術を適用しても、パターン密度の均一性やパターンの周期性の低下によって、周辺回路領域の最外周部において大きなパターン変形が発生し、今後のさらなる微細化の進展によって要求される高い加工寸法精度を満たすことはできないという問題がある。なお、このようにパターン密度の均一性やパターンの周期性が低下する部分で発生する大きなパターン変形を予め見越して、マスクパターンに対して大きな補正を行うことも可能ではある。しかし、このような大きな補正を行った部分においては、いわゆるプロセスマージンが狭くなる。すなわち、例えば、露光光の照度ムラや焦点ずれ等によって大きな寸法バラツキが発生する。この結果、露光工程によって得られるレジストパターンの寸法精度が大きく低下する。

また、特許文献２に記載された技術において必要となる論理合成処理には、多大な計算処理が必要であり、従って、レイアウト設計に長い処理時間を要するという問題もある。

本発明は上記問題点を解決し、周辺回路領域の最外周部におけるパターン密度を均一にするとともに、パターンの周期性を高めるダミーパターンを有する半導体集積回路のレイアウト構造、その半導体集積回路のレイアウト方法、およびそのレイアウト構造に従って実際に半導体集積回路を製造する際に用いるフォトマスクを提供することを目的とするものである。

さらに、論理合成処理の実施を不要もしくは最小限にとどめて、短時間で実施可能な半導体集積回路のレイアウト方法を提供することも、目的の一つとする。

上記目的を達成する本発明のうちの第１の半導体集積回路のレイアウト構造は、波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト構造であって、
単位セルが縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域と、
少なくとも１つの層の周辺回路パターンが配置された周辺回路セルが、上記内部回路領域の外周の１つの辺に沿って複数個配列された周辺回路領域と、
上記半導体集積回路の論理機能に寄与しない前記１つの層の近接ダミーパターンを、周辺回路領域の上記内部回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って複数個配列することにより、上記１つの層に、上記１つの辺に沿う任意の位置において長さ８の範囲内にライン・アンド・スペースが２組以上含まれるライン・アンド・スペースの繰り返し構造が形成された近接ダミー領域と
を有することを特徴とする。

ここで、半導体集積回路のレイアウト構造は、半導体集積回路を形成するチップ領域内に、この半導体集積回路を構成する複数層のパターンが重ねてレイアウトされた構造であり、レイアウト設計用のコンピュータシステムであるＣＡＤツールを利用して設計される。この段階では、レイアウト構造は、コンピュータシステムによって読み取り可能なデータ構造を有して記憶装置に格納された、論理的なレイアウト構造（論理レイアウト構造）として実現される。次に、この論理レイアウト構造をもとにして、フォトリソグラフィ工程用のマスクが形成される。そして、このマスクを利用して、論理レイアウト構造に対応する物理的なレイアウト構造（物理レイアウト構造）を有する半導体集積回路が、半導体基板上に形成される。従って、本発明の半導体装置のレイアウト構造は、ＣＡＤツールを利用して形成された記憶装置上の論理レイアウト構造として実現されるとともに、半導体基板上に形成された半導体集積回路内の物理レイアウト構造としても実現される。

本発明者は、周辺回路領域の１つの辺に沿って、パターン密度の均一性を高めるのみではなく、パターンの周期性を高めることができるような近接ダミー領域を設けることが、その辺に近接した周辺回路領域の最外周部におけるパターン寸法バラツキを抑制するために有効であることを見いだした。

すなわち、本発明者は、周辺回路領域には、通常、少なくとも１つ、例えばゲート層に、ライン状のパターンが、複数、互いに概略平行に、ほぼ一定の間隔に配列された、ライン・アンド・スペースの繰り返し構造が形成されていることに着目した。そして、近接ダミー領域にも、同一の層に、ライン状の近接ダミーパターンを複数配列し、同様の繰り返し周期を有するライン・アンド・スペースの繰り返し構造を形成することによって、周辺回路領域の最外周部におけるパターン密度度の均一性を高めるとともに、パターンの周期性を高め、微細なパターンの寸法バラツキを低減することが可能であることを見いだした。ここで、周辺回路領域に配列されるライン状のパターンは、露光工程の限界に近い微細な寸法、例えば、露光光の波長の１／２程度の寸法を有する。そして、長さ８λの範囲内に２組、もしくはそれ以上のライン・アンド・スペースが含まれる周期性を有する、ライン・アンド・スペースの繰り返し構造が形成される場合が多い。従って、近接ダミー領域にも、同様に、８λの範囲内にライン・アンド・スペースが２組以上含まれる周期性を有する、ライン・アンド・スペースの繰り返し構造を設ければよい。

また、この半導体集積回路のレイアウト構造において、上記周辺回路パターンが、前記投影露光工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有し、
上記近接ダミーパターンは、前記パターン変形をあらかじめ見越した補正が不要な最小寸法を有することが好ましい。

周辺回路パターンは、露光工程の限界に近い微細な寸法の部分を有することが一般的な態様である。投影露光工程において使用するマスクの形成において、マスクパターンの、このような微細な部分に対応する部分に対しては、露光工程におけるパターン変形をあらかじめ見越した補正を行うことによって、寸法バラツキを低減することができる。一方、近接ダミーパターンについては、その最小寸法を、このような補正が不要な寸法とする、すなわち、どの部分に対しても補正が不要とする。こうすることにより、近接ダミーパターンを形成するためのマスクパターンに対して補正を行うことが不要になり、マスクデータ数の増大を抑制し、マスク製造費用および製造時間を削減することが可能になる。

また、上記第１の半導体集積回路のレイアウト構造において、ライン・アンド・スペースの繰り返し構造が、上記近接ダミーパターンを、上記周辺回路領域の少なくとも上記内部回路領域の反対側の辺に沿って複数個配列することにより形成されたものである態様が好ましい。

反対側の辺側には、通常、大きな空間が存在するため、近接ダミーパターンを配置しやすい。また、大きな空間が存在する上記反対側の辺側では、パターン密度度が不均一になり、パターンの周期性が低下やすいが、この態様によれば、パターン密度の均一性やパターンの周期性が向上して、大きな効果を奏する。

また、近接ダミー領域のライン・アンド・スペースの繰り返し構造の繰り返しの方向が、周辺回路領域のライン・アンド・スペースの繰り返し構造の繰り返しの方向と平行であることが、周辺回路領域の最外周部のパターン周期をより効果的に向上させることができ、好ましい。

さらに、上記近接ダミー領域が８λ当たりに３組以上のライン・アンド・スペース構造を有する態様や、あるいは、８λ当たりに４組以上のライン・アンド・スペース構造を有する態様であればなお好ましい。

またさらに、上記第１の半導体集積回路のレイアウト構造において、周辺回路領域に配列された周辺回路セル内の上記１つの層の周辺回路パターンの、上記近接ダミーパターンを配列するにあたり沿わせた辺に最も近接した部分と、上記近接ダミー領域のライン・アンド・スペースの繰り返し構造との距離が４λ以下であることも好ましい。

上記距離を４λ以下にすることで、パターン密度を均一にし、パターンの周期性を高める効果がより確実に得られる。

また、上記距離が３λ以下、あるいは２λ以下であればなお好ましい。

さらに、上記第１の半導体集積回路のレイアウト構造において、近接ダミー領域のライン・アンド・スペースの繰り返し構造が、上記近接ダミーパターンを配列するにあたり沿わせた辺に垂直な方向に４λ以上の寸法を有することも好ましい。

こうすることで、必要な範囲でのパターン密度の均一性およびパターンの周期性がより高まる。

ここで、上記ライン・アンド・スペース構造が上記垂直な方向に５λ以上の寸法を有することや、あるいは６λ以上の寸法を有することがさらに好ましい。

また、上記第１の半導体集積回路のレイアウト構造において、上記周辺回路パターンが、上記内部回路領域の１つの辺に沿って第１のピッチで配列され、
上記近接ダミーパターンが、上記周辺回路領域の反対側の辺に沿って、上記第１のピッチの１／ｎ（ｎは正の整数）の第２のピッチで配列されている態様であることが、周辺回路と近接ダミーの配置ピッチがそろえられ、両者を一体のセルとして用意し、自動配置することが可能になり好ましい。

また、上記の半導体集積回路のレイアウト構造において、上記内部回路領域が、それぞれに単位セルが上記１つの辺に垂直な方向に複数個配列された複数の単位セル列を有し、
上記周辺回路領域の周辺回路セルが、２^k列（ｋは０以上の整数）の単位セル列毎に１個ずつ配置されている態様であることが実用的である。

さらに、上記の半導体集積回路のレイアウト構造において、近接ダミー領域が、上記周辺回路領域の反対側の辺の全体に沿って形成された態様であることが、必要な部分全体に近接ダミーが配置され、周辺回路全体のパターン密度の均一性およびパターンの周期性が向上し好ましい。

またさらに、上記の半導体集積回路のレイアウト構造において、近接ダミー領域が、上記周辺回路領域の少なくとも１つの辺に沿う領域のみに形成された態様であることが、近接ダミーが必要な部分のみに配置され、無駄なマスクデータの発生が防止できて好ましい。

さらに、上記の半導体集積回路のレイアウト構造において、上記周辺回路領域内の周辺回路セルが、上記内部回路領域の１つの辺に沿って第１のピッチでＮ１個配列され、
上記近接ダミー領域内の近接ダミーパターンが、上記反対側の辺に沿って第２のピッチでＮ２個配列され、
上記第１のピッチとＮ１との積と、上記第２のピッチとＮ２との積とが互いに等しい態様であることが、必要な部分全体に、かつ、必要な部分のみに近接ダミーが配置され、周辺回路領域全体のパターン密度の均一性およびパターンの周期性を向上させながら、無駄なマスクデータの発生が防止でき、好ましい。

また、本発明の半導体集積回路のレイアウト構造において、上記周辺回路領域に加えて、上記少なくとも１つの層に第２の周辺回路パターンが配置された、上記単位セルおよび周辺回路セルと異なる第２の周辺回路セルが、内部回路領域の外周の、上記一つの辺と異なる第２の辺に沿って複数個配列された、第２の周辺回路領域を有するとともに、
上記半導体集積回路の論理機能に関与しない上記少なくとも１つの層のパターンである第２の近接ダミーパターンを、上記第２の周辺回路領域の上記内部回路領域に沿う辺を除く少なくとも１つの辺に沿って複数配列することにより第２のライン・アンド・スペースの繰り返し構造が形成された第２の近接ダミー領域であって、上記第２の辺に沿う任意の位置において長さ８λの範囲内にライン・アンド・スペースが２組以上含まれる第２の近接ダミー領域を有する態様であることが、実用的である。

ここで、本発明の半導体集積回路のレイアウト構造において、上記セルアレイがメモリセルアレイであり、上記周辺回路セルがセンスアンプ、ライトドライバ、カラムデコーダ、ワードドライバ、ローデコーダ、アドレスプリレコーダ、タイミング生成ロジックのいずれかのセルである態様であってもよい。

上記目的を達成する本発明のうちの第２の半導体集積回路のレイアウト構造は、波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト構造であって、
単位セルが、縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域と、
少なくとも１つの層の周辺回路パターンが配置された周辺回路セルを、上記内部回路領域の外周の１つの辺に沿って複数個配列した周辺回路領域と、
上記半導体集積回路の論理機能に寄与しない上記１つの層の近接ダミーパターンを、上記周辺回路領域の、内部回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って配置した近接ダミー領域とを有し、
上記周辺回路パターンと近接ダミーパターンとが上記周辺回路領域から近接ダミー領域にかけて配列されることにより、上記１つの層にライン・アンド・スペースの繰り返し構造が形成され、この繰り返し構造が、上記周辺回路領域の１つの辺に最も近接した周辺回路領域内のラインを一端として、周辺回路領域側および近接ダミー領域側それぞれの長さ４λの範囲内に、ライン・アンド・スペースを１組以上含むことを特徴とする。

本発明の第２の半導体集積回路のレイアウト構造は、周辺回路領域の少なくとも１つの辺に沿って近接ダミーパターンを配置して近接ダミー領域を形成することによって、周辺回路領域に配列された周辺回路パターンと近接ダミー領域に配置された近接ダミーパターンとの両方でライン・アンド・スペースの繰り返し構造を形成して、周辺回路領域の最外周部におけるパターン密度の均一性およびパターンの周期性を向上させるレイアウト構造を規定したものである。

ここで、上記１つの辺に最も近接した周辺回路内のラインを一端として近接ダミー領域側の長さ４λの範囲内に、ライン・アンド・スペースを２組以上含むことがさらに好ましい。

また、上記第１の半導体集積回路のレイアウト構造の場合と同様に、上記１つの層の周辺回路パターンが、前記投影露光工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有し、
上記近接ダミーパターンは、前記パターン変形をあらかじめ見越した補正が不要な最小寸法を有することが好ましい。

上記目的を達成する本発明のうちの第１の半導体集積回路のレイアウト方法は、波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト方法であって、
単位セルと、
少なくとも１つの層に周辺回路パターンが配置された周辺回路セルと、
上記半導体集積回路の論理機能に寄与しない近接ダミーパターンが、前記１つの層に少なくとも１個配置された近接ダミーセルと
を用意するセル用意ステップ、
上記単位セルを縦横にそれぞれ複数個配列したセルアレイを含む内部回路領域を形成する内部回路領域形成ステップ、
上記周辺回路セルを上記内部回路領域の外周の１つの辺に沿って複数個配列した周辺回路領域を形成する周辺回路領域形成ステップ、および
上記近接ダミーセルを、上記周辺回路領域の内部回路領域に沿う辺を除く少なくとも１つの辺に沿って複数個配列した、近接ダミー領域を、上記近接ダミーパターンが複数個配列されてなる、上記１つの辺に沿う任意の位置において長さ８λの範囲内にライン・アンド・スペースを２組以上含むライン・アンド・スペースの繰り返し構造を、上記１つの層に有するように形成する、近接ダミー領域形成ステップを有することを特徴とする。

上記目的を達成する本発明のうちの第２の半導体集積回路のレイアウト方法は、波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト方法であって、
単位セルと、
少なくとも１つの層の周辺回路パターンが配置された周辺回路セルと、
上記半導体集積回路の論理機能に寄与しない近接ダミーパターンが、上記１つの層に少なくとも１個配置された近接ダミーセルと
を用意するセル用意ステップ、
上記単位セルを縦横にそれぞれ複数個配列したセルアレイを含む内部回路領域を形成する内部回路領域形成ステップ、
上記周辺回路セルを、上記内部回路領域の外周の１つの辺に沿って複数個配列することにより周辺回路領域を形成する周辺回路領域形成ステップ、および
上記近接ダミーセルを、上記周辺回路領域の内部回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って配置することにより近接ダミー領域を形成する近接ダミー領域形成ステップを有し、
上記周辺回路領域形成ステップおよび近接ダミー領域形成ステップにより、上記１つの層に、周辺回路パターンと近接ダミーパターンとが内部回路領域から近接ダミー領域にかけて配列されてなるライン・アンド・スペースの繰り返し構造を、上記周辺回路領域の１つの辺に最も近接した内部回路領域内のラインを一端として、周辺回路領域側および近接ダミー領域側それぞれの長さ４λの範囲内に、ライン・アンド・スペースが１組以上含まれるように形成することを特徴とする。

ここで、第１ないし第２の半導体集積回路のレイアウト方法において、上記用意ステップで用意される周辺回路セルの、上記１つの層の周辺回路パターンが、上記投影露光工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有するパターンであり、近接ダミーセルの近接ダミーパターンが、上記パターン変形をあらかじめ見越した補正が不要な最小寸法を有するパターンであることが好ましい。

また、このような第１ないし第２の半導体集積回路のレイアウト方法において、上記セル用意ステップは、それぞれがウエル層のパターンを有するものとして周辺回路セルおよび近接ダミーセルを用意するものであり、
上記近接ダミー領域形成ステップにおいて、周辺回路領域の１つの辺に沿って配列もしくは配置される近接ダミーセルのウエル層のパターンが、周辺回路領域に配列された周辺回路セルのウエル層のパターンと一体化される態様が好ましい。

上記目的を達成する本発明のうちの第３の半導体集積回路のレイアウト方法は、波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト方法であって、
単位セルと、
互いに向かい合う第１および第２の境界を有する枠内の、第２の境界に近接する領域に少なくとも１つの層の周辺回路パターンが配置されるとともに、第１の境界に近接する領域に、上記半導体集積回路の論理機能に寄与しない上記１つの層の近接ダミーパターンが複数個配置された周辺回路セルと
を用意するセル用意ステップ、
上記単位セルを縦横にそれぞれ複数個配列したセルアレイを含む内部回路領域を形成する内部回路領域形成ステップ、および
上記周辺回路セルを、上記内部回路領域の外周の１つの辺に沿って、上記第１の境界が内部回路領域の反対側に位置するように複数個配列することによって、内部回路領域の１つの辺に沿って上記周辺回路パターンが複数配列された周辺回路領域を形成するとともに、上記周辺回路領域の内部回路領域とは反対側の辺に沿って上記近接ダミーパターンが複数配列されて形成された、上記周辺回路領域の反対側の辺に沿う任意の位置において長さ８λの範囲内にライン・アンド・スペースを２組以上含む、ライン・アンド・スペースの繰り返し構造を、前記１つの層に有する近接ダミー領域を形成する、周辺回路領域形成ステップを有することを特徴とする。

本発明の第３の半導体集積回路のレイアウト方法は、周辺回路セル内にあらかじめ近接ダミーパターンを設けるレイアウト方法を規定したものである。こうすることで、近接ダミーセルを別個のセルとして用意する必要が無くなり、また、近接ダミー領域の形成が容易になる。

ここで、上記用意ステップで用意される周辺回路セル内の、上記１つの層の周辺回路パターンが、上記投影露光工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有するパターンであり、近接ダミーパターンが、上記パターン変形をあらかじめ見越した補正が不要な最小寸法を有するパターンであることが好ましい。

また、上記第１および第３の半導体集積回路のレイアウト方法において、上記近接ダミー領域のライン・アンド・スペースの繰り返し構造が、上記周辺回路セルを配列するにあたり沿わせた辺に垂直な方向に４λ以上の寸法を有することが好ましい。

上記目的を達成する本発明のうちの第１のフォトマスクは、波長λの露光光を使用し、マスクパターンを半導体基板上に１／ｍ倍に投影して、半導体集積回路のレイアウト構造を構成する１つの層のパターンを形成するために用いる、マスクパターンが形成されたフォトマスクであって、
単位セルが縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域の、上記１つの層のパターンを形成するためのマスクパターンと、
少なくとも上記１つの層の周辺回路パターンが配置された周辺回路セルが、上記内部回路領域の外周の１つの辺に沿って複数個配列された周辺回路領域の、上記１つの層のパターンを形成するためのマスクパターンと、
上記半導体集積回路の論理機能に寄与しない近接ダミーパターンが、上記周辺回路領域の上記内部回路領域に沿う辺を除く少なくとも１つの辺に沿って複数個配列されることにより、その１つの辺に沿う任意の位置における長さ８λの範囲内にライン・アンド・スペースが２組以上含まれるライン・アンド・スペースの繰り返し構造が上記１つの層に形成された近接ダミー領域の、上記１つの層のパターンを形成するためのマスクパターンと
が形成されたことを特徴とする。

上記目的を達成する本発明のうちの第２のフォトマスクは、波長λの露光光を使用し、マスクパターンを半導体基板上に１／ｍ倍に投影して、半導体集積回路のレイアウト構造を構成する１つの層のパターンを形成するために用いる、マスクパターンが形成されたフォトマスクであって、
単位セルが縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域の、上位機１つの層のパターンを形成するためのマスクパターンと、
少なくとも上記１つの層の周辺回路パターンが、上記内部回路領域の外周の１つの辺に沿って複数個配列された周辺回路領域の、上記１つの層のパターンを形成するためのマスクパターンと、
上記半導体集積回路の論理機能に寄与しない上記１つの層の近接ダミーパターンが、上記周辺回路領域の内部回路領域の外周に沿う辺を除く少なくとも１つに沿って配置された近接ダミー領域の、上記１つの層のパターンを形成するためのマスクパターンとが形成されたものであって、
周辺回路領域のパターンを形成するためのマスクパターンと近接ダミー領域のパターンを形成するためのマスクパターンとが配列されることによって、上記半導体基板上に周辺回路領域から近接ダミー領域にかけてライン・アンド・スペースの繰り返し構造を形成するマスクパターン列が形成され、この半導体基板上に形成されるライン・アンド・スペースの繰り返し構造が、上記周辺回路領域の１つの辺に最も近接した周辺回路領域内のラインを一端として、周辺回路領域側および近接ダミー領域側がそれぞれの長さ４λの範囲内に、ライン・アンド・スペースを１組以上含むことを特徴とする。

また、上記第１または第２のフォトマスクにおいて、上記周辺回路領域のパターンを形成するためのマスクパターンに半導体基板上に投影した際に生じるパターン変形を予め見越した補正がなされ、一方、近接ダミー領域のパターンを形成するためのマスクパターンにはこのパターン変形を予め見越した補正がなされていないことや、
このフォトマスクが、２４８ｎｍ以下の波長を使用する投影露光工程に用いられるものであって、上記周辺回路領域のパターンの、λ未満の所定の臨界値未満の寸法の部分を形成するためのマスクパターンに、上記パターン変形を予め見越した補正がなされていることや、
上記近接ダミー領域のパターンを形成するためのマスクパターンの最小寸法が２ｍ・λ以下であることも好ましい。

本発明によれば、周辺回路領域の最外周部におけるパターン密度を均一にするとともに、パターンの周期性を高めるダミーパターンを有する半導体集積回路のレイアウト構造、その半導体集積回路のレイアウト方法、およびそのレイアウト構造を有する半導体集積回路を半導体基板上に製造する際に用いるフォトマスクを提供することができる。

以下図面を参照して本発明の実施の形態を説明する。

図１は、本発明の半導体集積回路のレイアウト構造１の一実施形態の主要部分を示す図である。

図１に示す半導体集積回路のレイアウト構造では、まず、メモリセルアレイ１０の外周に、メモリセル１００と同じ寸法のダミーメモリセル１１０を配置し、内部回路領域２０を形成している。そして、この内部回路領域２０の下辺２０ａ全体に沿って第１の周辺回路セル３１０を配置して周辺回路領域３１を形成し、この周辺回路領域３１の外周の、内部回路領域２０と接しない反対側（外側）の辺３１ａおよび両端の側辺３１ｂそれぞれの全体に沿って、近接ダミーセル４１０および４２０を配置し、近接ダミー領域４１および４２を形成している。以降、区別する必要がある場合には、周辺回路領域３１の外側の辺３１ａに沿って形成した近接ダミー領域４１を「外辺近接ダミー領域」と、側辺３１ｂに沿って形成した近接ダミー領域４２を「側辺近接ダミー領域」と呼ぶ。

図１に示すメモリセルアレイ１０は、メモリセル１００が隙間無く縦横方向に配置されたものであるが、メモリセル１００の配置方法はこれに限らない。例えば、メモリセルアレイを下半分と上半分とに分割し、その中間にメモリセル１００のビット線と反転ビット線の左右を入れ替えるための反転セルを入れても良い。また、例えば、メモリセルアレイ１０の横方向の任意の行毎に、ウェルコンタクトを形成するためのフィラーセルを配置しても良い。

図１に示すメモリセル１００とダミーメモリセル１１０はいずれも、本発明にいう単位セルの一例に相当する。なお、ダミーメモリセル寸法はこの例で示したものに限らず、例えば、高さ（図の縦方向の寸法）がメモリセル１００と同一であり、幅（図の横方向の寸法）がメモリセル１００の１／２の寸法のものや、高さがメモリセル１００の１／２であり幅がメモリセル１００と同一の寸法であってもよい。

図１に示す周辺回路セル３１０は、幅がメモリセル１００の幅４倍であり、高さは、メモリセル１００の高さに比較して大きな、不問の寸法を有している。周辺回路セル３１０の幅はこの例で示した幅に限らず、例えば、メモリセル１００の８倍、あるいはメモリセル１００の１６倍といった幅でも良い。

図１に示した例では、内部回路領域２０の下辺２０ａ全体にわたって第１の周辺回路セル３１０を配置して周辺回路領域３１を形成してある。しかし例えば、メモリセルアレイ１０内にフィラーセルが配置され、それに対応する部分に周辺回路セル３１０を配置しない場合もある。

図１に示す近接ダミーセルの内、外辺近接ダミー領域４１を形成するための近接ダミーセル４１０は、メモリセル１００の幅と同一の幅、すなわち、周辺回路セル３１０の１／４の幅を有するものである。図１に示した例では、周辺回路領域３１の辺３１ａの全体に沿って近接ダミーセル４１０を配置して外辺近接ダミー領域を形成してある。しかし例えば、メモリセルアレイ１０内にフィラーセルが配置された部分に周辺回路セル３１０が配置されず、それに対応する部分には近接ダミーセル４１０が配置されない場合もある。

一方、側辺近接ダミー領域４２を形成するための近接ダミーセル４２０は、周辺回路セル３１０と同一の高さを有する。

このようなレイアウト構造は、レイアウト設計用のコンピュータシステムであるＣＡＤツールを利用して設計される。この段階では、レイアウト構造は、コンピュータシステムによって読み取り可能なデータ構造を有して記憶装置に格納された、論理的なレイアウト構造（論理レイアウト構造）として実現される。次に、この論理レイアウト構造をもとにして、フォトリソグラフィ工程用のマスクが形成される。そして、このマスクを利用して、論理レイアウト構造に対応する物理的なレイアウト構造（物理レイアウト構造）を有する半導体集積回路が、半導体基板上に形成される。従って、本発明の半導体装置のレイアウト構造は、ＣＡＤツールを利用して形成された記憶装置上の論理レイアウト構造として実現されるとともに、半導体基板上に形成された半導体集積回路内の物理レイアウト構造としても実現される。

半導体集積回路の物理的なレイアウト構造は、半導体基板上に、活性層、ゲート層、配線層、等の複数の層のそれぞれの層のパターンが重ねて形成されることによって実現される。記憶装置上の論理レイアウト構造も、この半導体基板上の物理レイアウト構造の複数層のそれぞれに対応する複数層のパターンのデータからなる。マスクを形成する際には、この複数層のパターンのデータを層毎に分割し、コンピュータ処理によってマスクデータを作成する。このマスクデータを利用して、それぞれの層のパターンを半導体基板上に形成するためのマスクを形成する。すなわち、論理レイアウト構造の特定の層のパターンに対応し、半導体基板上にその層のパターンを形成するためのマスクパターンを有するマスクが、層毎に形成される。

ただし、ＣＡＤツール上の論理レイアウト構造における層と、マスクの層、および半導体基板上の物理レイアウト構造における層とが完全には対応しない場合もある。例えば、以下に示す例では、Ｐ＋活性層とＮ＋活性層とを区別しているが、これは、ＣＡＤツール上の論理レイアウト構造における扱いである。すなわち、マスクを形成する際には、両方の層のパターンをまめて活性層のマスクとし、それを用いて、半導体基板上に活性層のパターンを形成することが一般的である。そして、活性層のパターンマスクとは別に、Ｐ＋およびＮ＋のイオン注入用のマスクを形成し、それを利用してイオン注入を行うことにより、半導体基板上に形成された活性層のパターンをＰ＋領域とＮ＋領域とに分ける。

図２は、図１に示す半導体集積回路のレイアウト構造の、１点鎖線で囲まれた領域Ａ内の部分の詳細を示す図である。

図２には、複数の層のパターンが重ねて表示されている。ただし図２には、活性層、ゲート層、および、これらの層と配線層とを接続するコンタクト層のパターンのみを示し、ウエル層、配線層等のパターンは省略してある。

図２には、内部回路領域の１つの辺２０ａに沿って配列された、互いに隣り合う３つの周辺回路セル３１０のそれぞれの、内部回路領域２０とは反対側の部分のパターン（周辺回路パターン）３１１が示されている。ただし、左右の２つの周辺回路セルのパターンについては、セル間の境界付近の一部のみが示されている。図２にはまた、内部回路領域２０の反対側の辺３１ａ（図１参照）に沿って配列された複数の近接ダミーセル４１０のそれぞれのパターン（近接ダミーパターン）４１１が示されている。

図２は、もしくはこれ以降に示す他のパターン配置図も、ＣＡＤツール上でレイアウト設計された半導体集積回路のレイアウト構造の一部分のパターン配置を示す。また同時に、ＣＡＤツールで設計されたパターン配置に基づいて作成されたフォトマスクを使用した露光工程を繰り返して行うことにより、半導体基板上に形成された半導体集積回路のレイアウト構造の一部分のパターン配置を示す。

ただし、加工技術の限界により、半導体基板上に形成された半導体集積回路においては、そのパターンの形状および寸法が、図２、もしくはこれ以降に示す他のパターン配置図に示すものとは完全には一致しない。さらに、意図的に、半導体基板上に形成されるパターンの寸法が、ＣＡＤツール上の論理レイアウト構造におけるパターンの寸法と異なるようにされる場合もある。例えば、ＭＯＳＦＥＴの特性を決定するゲート層のパターンについては、半導体集積回路の歩留りを向上させる手段の１つとして、マスクパターンの寸法の調整を行って、半導体基板上に形成されるゲートパターンの寸法の最適化を行う場合もある。さらに、露光工程によって形成されたレジストパターンの寸法を、そのパターンをマスクとして導電性材料膜のエッチングを行う前に、酸素プラズマ処理によって縮小することによって、露光工程の限界未満の寸法のゲートパターンを半導体基板上に形成する、いわゆるトリミング技術が利用される場合もある。

以下の説明において、パターンの具体的な寸法を記載する場合、原則として、ＣＡＤツール上の論理レイアウト構造における寸法を記載する。また以下の説明では、露光工程において波長２４８ｎｍの露光光を使用することを想定する。

図２に示す周辺回路パターン３１１は、図の縦方向に配置されたＰ＋活性層のパターン３１１２ａおよびＮ＋活性層のパターン３１１２ｂを、それぞれ複数有する。また、これらの活性層のパターンの上層に重なって、図の縦方向に延びるライン状のゲート層のパターン３１１１を、複数有する。これらのライン状ゲートパターン３１１１のそれぞれは、縦方向に、上側に配置されたＰ＋活性層パターン３１１２ａの上辺のさらに上側から、下側に配置されたＮ＋活性層パターン３１１２ｂの下辺のさらに下側に至る長さを有している。半導体集積回路において、このように活性層のパターン上にゲートパターンが重なって配置されることにより、ＭＯＳＦＥＴが形成される。そして、このゲートパターン３１１１の、活性層パターンの上層に重なった部分の線幅（図２のＷ１）は、ＭＯＳＦＥＴのゲート長を決定する。周辺回路においては、このゲートパターンとして、例えば０．１２μｍと、露光光の波長の約１／２の極めて微細なものが利用される。後から説明するように、このような微細なパターンを形成するためのマスクパターンに対しては、露光工程におけるパターン変形を予め見越した補正を行なう。

これらの複数のライン状ゲートパターン３１１１は、それぞれが互いに平行に縦方向に延びるとともに、左右方向に、周辺回路セル３１０の左右方向の全体にわたって配列されている。これらのライン状ゲートパターン３１１１相互間の間隔は、ゲートパターン３１１１と、ゲートパターンと組み合わせてＭＯＳＦＥＴを形成する図示しないウエル層のパターン、活性層のパターン３１１２ａ，３１１２ｂ、コンタクト層のパターン３１１３ａ，ｂ，ｃ等との間の距離、およびこれらの層のパターン相互間の距離に対するデザインルールを満たす範囲内の最小値、もしくは最小値にほぼ等しいに近い値とされている。従って、ライン状ゲートパターン３１１１相互間の間隔は、厳密には一定ではないが、概略一定である。

そして、周辺回路領域３１には、このような複数のライン状ゲートパターン３１１１が横方向に配列された周辺回路セル３１０が、複数、その枠３１５の左右の境界を互いに接して、横方向に配列されている。従って、このようなライン状ゲートパターン３１１１の配列は、周辺回路領域３１の左右方向の全体にわたってなされている。この結果、図２に示された周辺回路領域３１の、内部回路領域２０とは反対側の外周部には、ゲート層に、このライン状ゲートパターン３１１１とその間のスペースによって、図２の破線で囲った位置に、左右方向の全体にわたって横方向に延びるライン・アンド・スペースの繰り返し構造３１２が形成されている。

なお、図２に示した周辺回路パターン３１１は、ゲート層に、上記のライン状のゲートパターン３１１１に加えて、Ｐ＋活性層のパターンとＮ＋活性層のパターンとに挟まれた領域上に、幅広の接続部パターン３１１１ａを複数有している。これらの接続部パターン３１１１ａは、複数のライン状のゲートパターン３１１１を互いに接続するために、および、これらのゲート層のパターン３１１１を図示しない配線層のパターンと接続するコンタクト３１１３ｃを配置する領域として配置されている。このような接続部３１１１ａを有しても、全体的には、周辺回路のゲート層のパターンは、縦方向に延びるライン状のパターンであると見なせる。

一方、図２に示す近接ダミー領域４１には、複数の近接ダミーセル４１０が、周辺回路領域３１の下側の辺３１ａに沿って、横方向に配列されている。ここで、周辺回路領域３１の辺３１ａは、個々の周辺回路セル３１の枠３１５の図の下側の境界が連なって形成されたものである。そして、個々の近接ダミーセル４１０は、この周辺回路領域３１の辺３１ａに沿って、すなわち、枠４１５の図の上側の境界がこの辺３１ａに重なるように、配列されている。

なお、図２に示した例では、近接ダミーセル４１０の横方向の配置ピッチは、第１の周辺回路セル３１０の横方向の配置ピッチの１／４である。

それぞれの近接ダミーセル４１０は、図の縦方向に配置された、Ｐ＋活性層のパターン４１１２ａおよびＮ＋活性層のパターン４１１２ｂを有する。それぞれの近接ダミーセル４１０はまた、ゲート層（周辺回路セル３１０のゲート層のパターン形成に用いられるフォトマスクと同じフォトマスクで形成される層）に、縦方向に延びるライン状のパターン４１１１が、左右方向に、一定の間隔をあけて３本配列されている。

このゲート層のパターン４１１１の線幅Ｗ２は、例えば０．２５μｍである。この幅Ｗ２は露光波長と同程度であり、上記の周辺回路パターン３１１のライン状ゲートパターン３１１１の幅Ｗ１に比較して太く、約２倍である。このようなパターンについては、上記の、露光工程におけるパターン変形をあらかじめ見越した補正は不要である。図２に示す近接ダミーセル４１０の活性層のパターンおよびゲート層のパターンは、いずれもダミーパターンである。すなわち、電気的にどこにも接続されておらず、半導体集積回路の論理機能に全く寄与していない。

近接ダミー領域４１には、このような近接ダミーパターン４１１を有する近接ダミーセル４１０が、複数、その枠４１５の左右の境界を互いに接して、左右方向に配列されている。この結果、近接ダミー領域４１には、その左右方向の全体にわたって、ライン状のダミーゲートパターン４１１１が、複数、左右方向にほぼ一定の間隔で配列されている。従って、近接ダミー領域４１には、このように横方向に複数配列されたダミーゲートパターン４１１１とその間のスペースによって、図の破線で囲んだ位置に、左右方向の全体にわたって横方向に延びるライン・アンド・スペースの繰り返し構造４１２が形成されている。

図２に示す近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２は、図の横方向、すなわち、複数の近接ダミーセル４１０を沿わせて配列した周辺回路領域３１の辺３１ａに沿う任意の箇所において、１．９８４μｍ（露光波長の８倍）あたり２組以上のライン・アンド・スペースを含む周期性を有している（図中の矢印Ｌ１〜Ｌ３参照）。すなわち、任意の隣り合う３本のライン状のダミーゲートパターン４１１１の中心線間の距離が８λ以下である（この例の場合には、全ての近接ダミーパターン４１１の幅が同一であるので、左辺間、または右辺間でも同一である）。

また、図２に示すダミーゲートパターン４１１１の縦方向の寸法（高さ）Ｈ１は２．１μｍである。すなわち、近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２は、近接ダミーセル４１０を配列するにあたり沿わせた周辺回路領域３１の辺３１ａに垂直な方向に８λ以上の寸法を有する。

図２に示す近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２、もしくはそれを構成するライン状ダミーゲートパターン４１１１と、周辺回路領域３１のライン状ゲートパターン３１１１との間の距離（矢印Ｌ４参照）は０．３６μｍとなっている。すなわち、周辺回路領域３１内のライン状ゲートパターン３１１１の、近接ダミーセル４１０を配列するにあたり沿わせた辺３１ａに最も近接した部分から、近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２までの間の距離は、２λ以下である。なおここで、図２に示されたように、周辺回路領域３１のライン状ゲートパターン３１１１の、辺に３１ａ最も近接した部分は、露光工程におけるパターン変形を見越した補正を必要とする微細な寸法（線幅Ｗ１）を有している。

近接ダミー領域４１に、以上のような周期性、寸法および位置関係を有するライン・アンド・スペースの繰り返し構造４１２を設けることによって、周辺回路領域３１の辺３１ａに近接する最外周部におけるパターン密度の均一性が向上すると共にパターンの周期性が高まる。以下、このようなライン・アンド・スペースの繰り返し構造４１２を設けることによるパターン密度の均一性、およびパターンの周期性の向上効果について説明する。

図２に示した辺３１ａ側の外周部分だけではなく、周辺回路領域３１には、全体的に、ゲートパターンが比較的高い密度で配置されている。従って、周辺回路領域３１の内部においてはゲート層のパターン密度の均一性が高い。ところが、近接ダミー領域４１が形成されず、周辺回路領域３１の外側の、辺３１ａに沿う領域にゲートパターンが配置されない場合、辺３１ａ側の最外周部分におけるパターン密度の均一性が低下する。これに対して、図２に示したレイアウト構造では、近接ダミー領域４１が周辺回路領域３１の辺３１ａに沿う領域に形成されているため、周辺回路領域３１の辺３１ａ側の最外周部においてもパターン密度の均一性が高く保たれる。

また、ライン・アンド・スペースの繰り返し構造３１２が形成された、図２に示した辺３１ａ側の外周部分だけではなく、周辺回路領域３１には、全体的に、複数のライン状のゲートパターンが平行に配列されている部分が多い。従って、周辺回路領域３１の内部においてはゲート層のパターンの周期性が高い。ところが、近接ダミー領域４１が形成されない場合には、周辺回路領域３１の外側の、辺３１ａに沿う領域にライン・アンド・スペースの繰り返し構造４１２が存在せず、この領域におけるパターンの周期性が失われる。このため、辺３１ａ側の外周部分においてはパターンの周期性が低下する。

これに対して、図２に示したレイアウト構造では、近接ダミー領域４１が周辺回路領域３１の辺３１ａに沿う領域に形成され、この領域にライン・アンド・スペースの繰り返し構造４１２が形成される。このため、周辺回路領域３１の辺３１ａ側の最外周部においてもパターンの周期性が高く保たれる。

このように、パターン密度の均一性およびパターンの周期性が向上するため、後から検証するように、周辺回路領域３１の辺３１ａ側の最外周部における微細なゲートパターン３１１１の寸法バラツキが抑制される。

なお、ここで言う「パターン密度の均一性」および「パターンの周期性」は、露光工程に影響を与える範囲での平均的なパターン密度の均一性およびパターンの周期性を意味する。後からしめす検証結果から、この「露光工程に影響を与える範囲」は、露光光の波長の４倍ないし８倍程度であると考えられる。

続いて、本発明のうちのフォトマスクについて説明する。

図３は、図１に示す半導体集積回路のレイアウト構造に基づいて作成されたフォトマスクの１つの、図２に示す部分に対応する一部分を示す図である。

図３に示すフォトマスク８は、ポジ型のレジスト膜の露光によって、導電性材料膜をエッチングして図２に示すゲート層のパターンを形成するためのマスクとするレジストパターンを形成するためのフォトマスクである。このフォトマスク８は、石英ガラス等の基板８０の表面上に、図２のパターン配置図に示された、周辺回路領域３１のゲートパターン３１１１，３１１１ａおよび近接ダミー領域４１のダミーゲートパターン４１１１を形成するための、これらのパターンに対応するマスクパターン８１，８２をそれぞれ、クロム等の遮光膜によって形成したものである。

半導体集積回路の製造において、これらのマスクパターン８１，８２は、波長λの露光光を使用し、半導体基板上に１／ｍ倍に縮小して投影され、半導体基板上に形成されたレジスト膜の露光が行われる。そして、この露光によって形成されるレジストパターンを利用して、例えば、多結晶シリコン等の導電性材料膜のエッチング加工が行われ、図２に示す半導体集積回路のレイアウト構造を構成するゲート層のパターンが形成される。他の層についても、それぞれの層のパターンに対応するマスクパターンを有するフォトマスクを利用して、同様の工程が繰り返され、半導体基板上に、図１および図２に示すレイアウト構造を有する半導体集積回路が形成される。

図３に示したマスクパターンは、図２の周辺回路領域のゲートパターン３１１１に対応するマスクパターン８１と、近接ダミー領域のダミーゲートパターン４１１１に対応するマスクパターン８２とを有している。前述のように、図２に示されたゲートパターン３１１１は、微細な線幅Ｗ１を有し、マスクパターンを半導体基板上に転写する露光工程におけるパターン変形を予め見越した補正を必要とする。このような補正の結果、図３に示したマスクパターンの内、８１のライン部分の両端には、ハンマーヘッド状の補正部８１１が付加されている。

このような補正パターン８１１は、図２に示したレイアウト構造のパターンには存在しない。レイアウト構造のパターンのデータからマスクパターンのデータを作成する演算処理において、補正の対象とする臨界値の寸法が設定され、パターンデータから、この臨界値未満の寸法の部分が抽出される。そして、露光工程におけるパターン変形をあらかじめ見越し、このパターン変形を補正するような補正パターンが付加されて、マスクパターンのデータが生成される。

臨界値は、露光光の波長λ未満の所定の値にすることが実用的であり好ましい。具体的に例えば、露光光の波長が２４８ｎｍの場合、０．２μｍを臨界値とし、この臨界値未満の寸法の部分を補正の対象とする。前述のように、ゲートパターン３１１１の幅Ｗ１は０．１２μｍで有り、補正の対象になる。

なお、図３に示した例では、パターン変形を見越した補正として、臨界値未満の寸法のラインの端部にハンマーヘッド８１１を付加する、といったルールに基づいた補正を行う、所謂ルールベースＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）を採用している。しかし、パターン変形補正はハンマーヘッド付加に限ったわけではなく、セリフ、スキャッタリングバー、マスクバイアス等、さまざまな方法が採用できる。また、ルールベースＯＰＣに限らず、ゲートパターン各点での光シミュレーションの結果に基づきゲートパターン寸法補正量を計算する、所謂シミュレーションベースＯＰＣであっても良い。

一方、図２に示されたダミーゲートパターン４１１１は、全体的に一定の線幅（Ｗ２）を持っており、従ってその最小寸法はＷ２であり、具体的には０．２５μｍである。この寸法は、露光工程におけるパターン変形を予め見越した補正が不要な、すなわち、上記臨界値以上の寸法である。従って、ダミーゲートパターン４１１１に対応するマスクパターン８２には補正が行われず、図２に示すレイアウト構造におけるダミーゲートパターン４１１１と相似な形状を有している。すなわち、ハンマーヘッド等の補正部の付加はなされていない。

なお、前述のように、図３に示すフォトマスクのマスクパターン８１，８２は、半導体基板上に１／ｍ倍に投影される。従って、パターン変形を予め見越した補正が行われない部分においては、マスクパターン８１，８２は、図２のレイアウト構造における対応するパターンの概略ｍ倍の寸法を有する。ただし、臨界値未満の寸法の部分に対して行う上記の補正とは別に、フォトリソグラフィ工程およびエッチング工程での寸法変化を見越して、特定の層のマスクパターン寸法を一定の寸法だけ拡大したり縮小したりする処理が行われる場合もある。従って、マスクパターン８１，８２の寸法は、パターン変更を予め見越した変形が行われない部分においても、厳密には、図２におけるレイアウト構造における対応するパターン３１１１，４１１１の寸法のｍ倍とは異なる場合がある。

図３に示すフォトマスク８には、図２に示す半導体集積回路のレイアウト構造と同様に、周辺回路領域３１のライン状のゲートパターン３１１１に対応するマスクパターン８１、および、近接ダミー領域４１０のライン状のダミーゲートパターン４１１１に対応するマスクパターン８２によって、それぞれ、ライン・アンド・スペースの繰り返し構造８１２，８２２が形成されている。これらのライン・アンド・スペースの繰り返し構造には、ライン・アンド・スペースの繰り返し方向、すなわち図の横方向における任意の位置で、長さ８ｍλの範囲内にライン・アンド・スペースが２組以上含まれる周期性を有している。具体的には、図中の矢印Ｌ８１〜Ｌ８３で示すように、ダミーゲートパターンに対応する任意の隣り合う３本のマスクパターン８２の間の距離は（左辺間、中心線間、右辺間いずれも）、８ｍλ以下である。

このように、図２のレイアウト構造に基づいて形成されたゲート層のフォトマスクにおいても、ダミーゲートパターンに対応するマスクパターン８２が対応する位置に配列されることによって、ライン・アンド・スペースの繰り返し構造８２２が形成される。このライン・アンド・スペースの繰り返し構造８２２によって、周辺回路領域のゲートパターン３１１１に対応するマスクパターン８１の周囲における、パターン密度の均一性とパターンの周期性が向上する。このため、マスクパターン８１の半導体基板上への投影において、散乱光の影響が低減され、形成されるレジストパターンの寸法バラツキが抑制される。

次に、このように近接ダミー領域にライン・アンド・スペースの繰り返し構造を形成してパターン密度の均一性およびパターンの周期性を向上させ、寸法バラツキを低減する効果を検証するとともに、寸法バラツキ低減のために好ましい条件範囲について検討したので説明する。

図４は、近接ダミー領域４１に形成されるゲート層のライン・アンド・スペース繰り返し構造４１２の、８λあたりのライン・アンド・スペースの組数と、周辺回路領域３１のライン状ゲートパターン３１１１を形成する露光工程の工程能力指数（Ｃｐ）との関係を示したグラフである。

図４に示すグラフの横軸は、近接ダミー領域４１０のライン・アンド・スペース繰り返し構造４１２の、８λあたりのライン・アンド・スペースの組数を示し、縦軸は、図２に示すＷ１の部分に対応するレジストパターンを形成する露光工程の工程能力指数（Ｃｐ）の値を示す。

このＣｐの値は、露光工程によって形成されたレジストパターンの、Ｗ１に対応する部分の寸法バラツキの大小を表現し、一般的に、１以上であれば工程能力指数は十分と判断される（例えば、新版品質管理便覧、第２版、日本品質協会、朝香鐵一他監修、ページ１１８）。なお、ここでは、評価対象の周辺回路領域３１のゲートパターン３１１１と、近接ダミー領域４１のライン・アンド・スペース繰り返し構造４１２との間の距離（図２に示す矢印Ｌ４参照）を０．３６μｍ，ダミーゲートパターンの縦方向の寸法（図２に示す矢印Ｈ１参照）を２．６μｍとし、露光波長を２４８ｎｍ（ＫｒＦ露光）、ライン・アンド・スペース繰り返し構造のラインとスペースの寸法比を１：１とした。

図４に示すグラフから分かるように、近接ダミー領域４１に設けるライン・アンド・スペースの繰り返し構造４１２が、長さ８λあたりに２組以上のライン・アンド・スペースを有する場合において、Ｃｐが１以上となる。この結果、周辺回路の最外周部のゲートパターンのレジスト寸法バラツキを実用上問題のない範囲に抑制し、十分な工程能力を得ることができる。また、各種ライン／スペース比率、露光波長、および露光条件等における評価も行ったが、いずれも近接ダミー領域４１のライン・アンド・スペース繰り返し構造４１２が、近接ダミー領域４１を沿わせた周辺回路３１の辺３１ａに沿う任意の箇所において、８λあたり２組以上のライン・アンド・スペースを含む場合において、Ｃｐが１以上の条件が得られた。

さらに図４に示すグラフからは、８λあたりのライン・アンド・スペース組数が増えるほど工程能力指数が高くなっており、さらにライン・アンド・スペース組数を増やすことが好ましいことが示唆される。このためには、近接ダミー領域４１のライン状ダミーゲートパターン４１１１はなるべく細くし、８λあたりのライン・アンド・スペース組数をなるべく多くすることが好ましい。

このように、近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２の８λあたりのライン・アンド・スペース組数を増やすためには、この繰り返し構造を構成するライン状ダミーパターン４１１１の線幅もしくは最小寸法（図２に示された例のように、幅が一定のライン状パターンの場合には、両者とも線幅Ｗ２）を小さくする必要がある。具体的には、例えば、露光光の波長λに対して、２λ程度もしくはそれ以下、さらには、１λ程度もしくはそれ以下にすることが好ましい。

実際、図２に示した例では、近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２は、任意の箇所において、８λあたりに３組以上のライン・アンド・スペースを有している。このため、ライン状ダミーパターン４１１１の最小寸法（Ｗ２の部分の線幅）は０．２５μｍと、露光光の波長である２４８ｎｍとほぼ等しい値になっている。

しかし、現実的に達成できるライン・アンド・スペース組数には上限がある。例えば、露光光の波長λを２４８ｎｍとし、露光工程におけるパターン変形を予め見越した補正の対象とする臨界値を０．２μｍとした場合、ダミーゲートパターン４１１１がこの補正の対象とならないように、その幅を臨界値以上とし、ラインとスペースの寸法比を１：１とすると、８λあたりのライン・アンド・スペース組数は、図４に示された上限値である４組が限界である。

ダミーゲートパターン４１１１の幅を、パターン変形を予め見越した補正の対象とする臨界値未満にまで縮小すれば、さらにライン・アンド・スペース組数を増やすことは可能である。しかしこの場合、ダミーゲートパターン４１１１もパターン変形を見越した補正の対象になる。このため、マスク作成の際にレイアウト構造のパターンデータからマスクパターンデータを生成するために必要な演算量が増大し、マスク作成に必要な時間およびコストが増大する。従って、実用的には、ダミーゲートパターン４１１１の最小寸法をパターン変形を見越した補正の対象とする臨界値以上とすることが好ましい。そして、近接ダミー領域に形成するライン・アンド・スペース繰り返し構造４１２の８λあたりのライン・アンド・スペース組数は、このような寸法のダミーゲートパターン４１１１で形成可能な上限値以内で、かつ、十分な工程能力指数が得られる下限値以上の範囲内とする。

なお、図４に示したグラフは、近接ダミー領域４１のライン・アンド・スペース繰り返し構造４１２のラインとスペースの寸法比を１：１とした場合のものである。すなわち、グラフにおいてＣｐが不十分（１未満）となっている８λあたりのライン・アンド・スペース組数が１の場合においても、１以上となっているライン・アンド・スペース組数が２以上の場合においても、近接ダミー領域４１内の平均的なパターン密度は同一である。この結果から、パターン寸法バラツキを低減して十分な工程能力を得るためには、単にパターン密度の均一性を高めるのみではなく、パターンの周期性を高めることが重要であることが分かる。

また、図４のグラフに示した例においては、近接ダミー領域４１のライン・アンド・スペース繰り返し構造４１２のラインとスペースの寸法比を１：１としている。従って、横軸の、８λあたりのライン・アンド・スペースの組数が２，３および４の位置においては、４λあたりのライン・アンド・スペース組数は、それぞれ、１，１．５および２になっている。すなわち、図４のグラフは、近接ダミー領域４１を沿わせた周辺回路領域の辺３１ａに沿う任意の箇所において、長さ４λあたりのライン・アンド・スペース組数が１以上である場合に、十分な工程能力が得られることを示すと理解することもできる。

ただし、図２に示した例がそうであるように、近接ダミー領域４１のライン・アンド・スペース繰り返し構造４１２のラインとスペースの寸法比が１：１であることは本発明にとって必須ではない。すなわち、近接ダミー領域４１を沿わせた周辺回路領域３１の辺３１ａに沿う任意の位置において、長さ８λあたりのライン・アンド・スペースの組数が２組以上であれば、４λあたりのライン・アンド・スペース組数が１以上であることは必須ではない。

次に、周辺回路領域３１の、パターン変形を見越した補正を必要とする（臨界値未満の寸法を有する）微細なゲートパターン３１１１と、近接ダミー領域のライン・アンド・スペース繰り返し構造４１２との距離（図２に示すＬ４）の好適な範囲について検討した結果を説明する。

図５は、露光工程におけるパターン変形を見越した補正の対象となる微細なゲートパターン３１１１の、近接ダミー領域を沿わせた周辺回路領域３１の辺３１ａに最も近接した部分、すなわち辺３１ａ側の端部と、近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２との距離（図２に示すＬ４）と、ゲートパターン工程能力指数（Ｃｐ）との関係を示すグラフである。図５に示すグラフの横軸は、ゲートパターン３１１１の端部とライン・アンド・スペースの繰り返し構造４１２との間の距離を露光光の波長で除した値を示し、縦軸は、図２に示すＷ１の部分に対応するレジストパターンを形成するための露光工程のＣｐ値を示す。ここでは、ダミーゲートパターンの線幅（図２に示す矢印Ｗ２参照）を０．２４μｍ，隣り合うダミーゲートパターンとの間隔も０．２４μｍとし、ダミーゲートパターンの縦方向の寸法（図２に示す矢印Ｈ１参照）を２．６μｍとした。

図５に示すグラフでは、ゲートパターンと近接ダミー領域のライン・アンド・スペースの繰り返し構造との間の距離が露光光の波長の４倍以下の範囲において工程能力指数（Ｃｐ）が１以上となっている。したがって、周辺回路領域３１の辺３１ａ側の最外周部におけるパターン密度の均一性を高め、パターンの周期性を高めて、十分な工程能力を得るために好適な距離は、４λ以下であることが分かる。

ここで、図５に示されたグラフでは、ゲートパターンとライン・アンド・スペースの繰り返し構造との間の距離が小さくなるほど工程能力指数が増大することが示されている。しかし、図２に示すレイアウト構造において、周辺回路領域のゲートパターン３１１１と近接ダミー領域のダミーゲートパターン４１１１との間には、デザインルールによって規定される下限値以上の間隔を設ける必要がある。従って、実用的に適用可能なゲートパターンと繰り返し構造との間の距離には下限がある。通常は、例えばλ程度以上とすることが実用的である。

続いて、近接ダミー領域のライン・アンド・スペース繰り返し構造４１２の縦方向の寸法（図２に示す矢印Ｈ１参照）、すなわち、近接ダミー領域４１沿わせた、周辺回路領域３１の辺３１ａに垂直な方向の寸法の好適な範囲について検討した結果を説明する。

図６は、近接ダミー領域のライン・アンド・スペース繰り返し構造４１２の縦方向の寸法と工程能力指数（Ｃｐ）との関係を示すグラフである。

図６に示すグラフの横軸は、ライン・アンド・スペース繰り返し構造４１２の縦方向の寸法、すなわち図２に示すライン状ダミーゲートパターン４１１１の縦方向の寸法を露光光の波長で除した値を示し、縦軸は、図２に示すＷ１の部分に対応するレジストパターンを形成するための露光工程のＣｐ値を示す。

ここでは、評価対象の周辺回路領域のゲートパターン３１１１と、近接ダミー領域のライン・アンド・スペースの繰り返し構造４１２との間の距離（図２に示す矢印Ｌ４参照）を０．３６μｍとし、ダミーゲートパターンの線幅（図２に示す矢印Ｗ２参照）を０．２４μｍ，隣り合うダミーゲートパターンの間隔も０．２４μｍとした。

図６に示すグラフから、ダミーゲートパターンの縦方向の寸法が波長の４倍以上において工程能力指数が１以上となることが分かる。したがって、周辺回路領域３１の下側辺３１ａ側の最外周部におけるパターン密度の均一性およびパターンの周期性を高め、パターン寸法バラツキを抑制するために好適な、近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２の縦方向の寸法は、４λ以上であると言える。

ここで、図６に示すグラフから、近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２の縦方向の寸法の増大に伴うＣｐの向上は、波長の６倍程度以上においては飽和傾向を示すことが分かる。さまざまな条件が変化した場合にも、Ｃｐ向上効果の飽和傾向を見せ始める縦方向の寸法の閾値の具体的な値は多少変化するとしても、ある閾値以上において飽和傾向を見せることは同一である。近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２の縦方向の寸法、すなわちダミーゲートパターン４１１１の縦方向の寸法を、この閾値以上にむやみに大きくすることは、半導体集積回路のチップ面積の無駄になるだけであり、好ましくない。通常は、１０λ程度、余裕を持たせるとしても１２λないし１５λ程度にとどめることが好ましい。例えば、図２示した例では近接ダミー領域４１ａのライン・アンド・スペースの繰り返し構造４１２の縦方向の寸法は２．１μｍであり、約８λ、より正確には、約８．５λである。

なお、このように近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２の縦方向の寸法を大きくした場合に、工程能力指数の向上に飽和傾向が見られることから、評価の対象としている露光工程での寸法バラツキに対しては、比較的狭い範囲のパターン密度の均一性およびパターンの周期性が、影響を与えていることが分かる。具体的には、図６において、ダミーゲートパターンの寸法が３λ程度以上からＣｐの改善が見られ、６λ程度以上で改善効果の飽和が見られていること、および、周辺回路領域のゲートパターン３１１１と近接ダミー領域のライン・アンド・スペースの繰り返し構造４１２との間の距離が０．３６μｍ、すなわち約１．５λであることを考慮すると、概略、半径４λないし８λの範囲のパターン密度の均一性およびパターンの周期性が影響を与えていると考えることができる。

次に、図１に示す１点鎖線で囲まれた領域Ａ内に設ける近接ダミー領域を、図２に示したものとは別の近接ダミーセルを配列して形成した例について説明する。

以下の説明においては、これまでに説明した各構成要素と同じ構成要素には、これまで用いた符号と同じ符号を付して説明する。

図７は、２本のダミーゲートパターンが配備された近接ダミーセル４３０を配列して近接ダミー領域４３を形成した例を示すレイアウト図である。なお、図７に示す例では、図２の場合とは異なり、周辺回路セル３１０の横方向の配列のピッチのピッチは、近接ダミーセル４３０の横方向の配列のピッチの整数倍にはなっていない。

図７に示す近接ダミーセル４３０の近接ダミーパターン４３１に含まれる、ゲート層のダミーパターン４３１１は、１．９８４μｍ（８波長）あたり２組以上のライン・アンド・スペースを持っている（図中の矢印Ｌ５〜Ｌ７参照）。図７に示すダミーゲートパターン４３１１の線幅Ｗ３は０．２５μｍであり、パターン変形を見越した補正の対象となる臨界値以上である。この例での近接ダミーセル４３０の活性層のパターン４３１２ａ，４３１２ｂおよびゲート層のパターン４３１１は、いずれもダミーパターンである。すなわち、電気的にどこにも接続されておらず、半導体集積回路の論理機能に全く寄与していない。

ここで、図７に示す例においては、周辺回路領域３１の微細な寸法のゲートパターン３１１１と、近接ダミー領域４３のライン・アンド・スペースの繰り返し構造４３２との間の距離（図中の矢印Ｌ４参照）は０．３６μｍであり、近接ダミー領域４３のライン・アンド・スペースの繰り返し構造４３２の縦方向の寸法Ｈ１は、２．６μｍである。

図７に示す例においても、近接ダミー領域４３のライン・アンド・スペースの繰り返し構造４３２によって、周辺回路領域３１の図の下側の最外周部におけるパターン密度の均一性およびパターンの周期性は向上する。これによって、周辺回路領域３１の最外周部のゲートパターン３１１１を形成するためのレジストパターンの寸法バラツキは、実用上問題ない範囲に抑制される。

続いて、図１に示す１点鎖線で囲まれた領域Ａ内に設ける近接ダミー領域を、図２および図７に示したものとはさらに別の近接ダミーセルを配列して形成した例について説明する。

図８は、１対の略Ｌ字状のダミーゲートパターンが配備された近接ダミーセル４４０を配列して近接ダミー領域４４を形成した例を示すレイアウト図である。なお、図８の例において、図２の場合と同様に、近接ダミーセル４４０の横方向の配列のピッチは周辺回路セル３１０の配列のピッチの１／４である。

図８に示す近接ダミーセル４４０の近接ダミーパターン４４１には、ゲート層に、１対の略Ｌ字状のダミーゲートパターン４４１１が設けられている。ここでは、これらのダミーゲートパターン４４１１もラインとしてとらえる。従って、図８に示す近接ダミー領域４４にも、破線で囲った位置に、ライン・アンド・スペースの繰り返し構造４４２が形成されている。この図８においても、近接ダミー領域４４のライン・アンド・スペースの繰り返し構造４４２は、１．９８４μｍ（８波長）あたり２組以上のライン・アンド・スペースを有している（図中の矢印Ｌ８〜Ｌ１０参照）。

図８に示す略Ｌ字状のダミーゲートパターン４４１１の最小寸法は図示するＷ４の部分であり、例えば０．２μｍである。この値は、露光工程におけるパターン変形を見越した補正の対象とする臨界値（例えば０．２μｍ）以上である。また、図８に示す例においても、周辺回路領域３１の微細なゲートパターン３１１１と近接ダミー領域４４のライン・アンド・スペースの繰り返し構造４４２との間の距離（図中の矢印Ｌ４参照）は０．３６μｍである。

図８に示す、近接ダミー領域４４のライン・アンド・スペースの繰り返し構造４４２によっても、周辺回路領域３１の下側の最外周部におけるパターン密度の均一性およびパターンの周期性は向上する。これによって、周辺回路領域３１の最外周部のゲートパターン３１１１を形成するためのレジストパターンの寸法バラツキは、実用上問題ない範囲に抑制される。

以上、図２，７，８に、図１の領域Ａの部分に、周辺回路領域３１の下側の辺３１ａに沿って近接ダミーセル配列することによって、ライン・アンド・スペースの繰り返し構造を有する近接ダミー領域を形成した例を示した。これらの例においては、いずれも、周辺回路領域３１には、その下側、すなわち、近接ダミー領域に隣接した最外周部に、縦方向、すなわち、近接ダミー領域を沿わせた辺３１ａ辺に対して垂直な方向に延びる、ライン状のゲートパターンが３１１１が配列され、横方向、すなわち、辺３１ａに平行な方向に延びるライン・アンド・スペースの繰り返し構造３１２が形成されている。そして、近接ダミー領域にも、同様に、縦方向に延びるライン状のダミーゲートパターン４１１１，４３１１，４４１１が配列され、横方向に延びるライン・アンド・スペースの繰り返し構造４１２，４３２，４４２が形成されている。すなわち、周辺回路領域３１の近接ダミー領域を設けた側の最外周部と、近接ダミー領域とに、互いに平行に延びるライン・アンド・スペースの繰り返し構造が形成されている。

このように、近接ダミー領域のライン・アンド・スペースの繰り返し構造の繰り返しの方向と、周辺回路領域の最外周部のライン・アンド・スペースの繰り返し構造の繰り返しの方向とが平行であることは、本発明にとって必須ではない。しかし、周辺回路領域の最外周部のパターン周期をより効果的に向上させ、パターン寸法のバラツキをより効果的に低減するためには、そのようにすることが好ましい。

従って、周辺回路領域３１の、近接ダミー領域に隣接した最外周部に、近接ダミー領域を沿わせた辺３１ａ辺に対して平行な方向に延びるライン状のゲートパターンがが配列され、辺３１ａに垂直な方向に延びるライン・アンド・スペースの繰り返し構造が形成されている場合であれば、辺３１ａに沿って形成する外辺近接ダミー領域にも、辺３１ａに対して平行な方向に延びるダミーゲートパターンを配列して、辺３１ａに垂直な方向に延びるライン・アンド・スペースの繰り返し構造を形成することが好ましい。

ただしこの場合には、近接ダミー領域のライン・アンド・スペースの繰り返し構造を、周辺回路領域のライン・アンド・スペース構造とは別個に形成することは必須ではない。すなわち、図１に示す２点鎖線で囲まれた領域Ｂの部分に設ける側辺近接ダミー領域の例として以下に示すように、周辺回路領域に配列された複数のライン状ゲートパターンに加えて、最低１本のライン状ダミーゲートパターンを近接ダミー領域内に設けることによって、周辺回路領域から近接ダミー領域にかけて延びる、１つのライン・アンド・スペースの繰り返し構造を形成することも可能である。

次に、図１に示す２点鎖線で囲まれた領域Ｂの部分に設ける側辺近接ダミー領域４２の例を示す。

図９には、図１に示す本発明の半導体集積回路レイアウト構造の、周辺回路領域３１の右側の側辺３１ｂに隣接した最外周部と、この側辺３１ｂに沿わせて形成した近接ダミー領域４２の一部とを含む部分の、各層のパターン配置を示すレイアウト図を示す。ただし、図２の場合と同様に、活性層、ゲート層、およびコンタクト層のパターンのみを示す。また、やはり図２の場合と同様に、波長２４８ｎｍの露光光を使用して半導体基板上に形成することを想定して説明を行う。

図９には、周辺回路領域３１の、右側の側辺３１ｂ近傍（図１参照）の部分に配置された周辺回路セル３１０の、内部回路領域２０とは反対側の最外周部と、この周辺回路領域３１の、右側辺３１ｂ（図１参照）に沿って形成された近接ダミー領域４２に配置された、近接ダミーセル４２０が示されている。

図９に示された周辺回路セル３１０は、図２に示されたものと同一である。すなわち、図の上下方向に配置されたＰ＋活性層のパターン３１１２ａおよびＮ＋活性層のパターン３１１２ｂをそれぞれ複数有するとともに、これらの活性層のパターンの上層に重なって図の上下方向に延びる、ライン状のゲート層のパターン３１１１を複数有する。このゲートパターン３１１１の線幅Ｗ１は、例えば０．１２μｍである。

そして、これらのライン状のゲートパターン３１１１が横方向に概略同一の間隔で配列されることによって、ゲート層に、図の横方向に延びるライン・アンド・スペースの繰り返し構造３１２が形成されている。ここで、図９に示された部分のライン・アンド・スペースの繰り返し構造３１２は、図２に示された部分のライン・アンド・スペースの繰り返し構造３１２から連なって形成されたものである。

この、周辺回路領域３１のライン・アンド・スペースの繰り返し構造は、そのライン・アンド・スペースの繰り返し構造の任意の位置において、その延びる方向である横方向に、長さ８λあたりに２組以上、図９に示された例では３組以上の、ライン・アンド・スペースを有する、周期性を持っている。局所的に見ると、周辺回路領域３１の右端のライン状ゲートパターン３１１１（Ｃ）と、その左隣に隣接するライン状ゲートパターン３１１１（Ｄ）との間の距離（それぞれの中心線の間の距離）は、４λ以下である。

一方、図９に示す近接ダミー領域４２には、図の縦方向に配置されたＰ＋活性層のパターン４２１２ａおよびＮ＋活性層のパターン４２１２ｂと、これらの活性層のパターンの上層に重なって、縦方向に延びるライン状のゲート層のパターン４２１１を含む、近接ダミーパターン４２１が設けられている。これらの活性層のパターンおよびゲート層のパターンは、電気的にはどこにも接続されておらず、集積回路の論理機能に寄与しないダミーパターンである。

近接ダミーセル４２０のダミーゲートパターン４２１１の寸法の最小値、すなわち図示した線幅Ｗ５は、例えば０．２４μｍである。これは、露光工程でのパターン変形を予め見越した補正の対象となる臨界値以上の値である。そして、このダミーゲートパターン４２１１は、その中心線が、周辺回路領域の右端に配列されたゲートパターン３１１１（Ｃ）の中心線から、４λ以内の範囲に位置している。

図９に示された部分の周辺回路領域３１および近接ダミー領域４２内には、ゲート層に、周辺回路領域内に複数のライン状ゲートパターン３１１１が横方向に配列されるとともに、その周辺回路領域３１の右側辺３１ｂに沿って近接ダミー領域４２のダミーゲートパターン４２１１が配置されることによって、周辺回路領域３１内から近接ダミー領域４２にわたって連続して横方向に延びる、ライン・アンド・スペースの繰り返し構造４２２が形成される。

ここで、図９には周辺回路領域３１の右側の側辺３１ｂに沿って近接ダミー領域４２が形成された部分を示してあるが、図１に示されたように、周辺回路領域３１の左側の側辺に沿っても、近接ダミー領域４２を設けることが好ましい。この場合、ライン・アンド・スペースの繰り返し構造４２２は、周辺回路領域３１内から左右両方の側辺近接ダミー領域にわたって形成される。

このライン・アンド・スペースの繰り返し構造４２２は、その延びる方向である横方向、すなわち、周辺回路領域３１の下側の辺３１ａに沿う任意の位置において、８λあたりに２組以上のライン・アンド・スペースを有する。従って、周辺回路領域３１内に配列された複数のライン状ゲートパターン３１１１のいずれについても、パターン密度の均一性およびパターンの周期性は高く、露光工程の寸法バラツキが抑制できる。

局所的に見ると、このライン・アンド・スペースの繰り返し構造４２２の、周辺回路領域３１の右側辺３１ｂに最も近接した周辺回路領域内３１のライン、すなわち、図のライン状ゲートパターン３１１１（Ｃ）の中心線を一端として、周辺回路領域３１側および近接ダミー領域４２側のそれぞれの、このライン・アンド・スペースの繰り返し構造の延びる方向である横方向の長さ４λの範囲内に、１組のライン・アンド・スペースが含まれている。この内、周辺回路領域３１側の長さ４λの範囲内のラインは、周辺回路領域３１内に、ライン状ゲートパターン３１１１（Ｃ）に隣接して配列されたライン状ゲートパターン３１１１（Ｄ）によって形成される。近接ダミー領域側の長さ４λの範囲内のラインは、近接ダミー領域４２に配置されたライン状近接ダミーゲートパターン４２１１によって形成される。

周辺回路領域３１の右側辺３１ｂに最も近接したライン状ゲートパターン３１１１（Ｃ）は、ライン・アンド・スペースの繰り返し構造３１２の端部に位置する。このため、近接ダミー領域４２のライン状ゲートパターン４２１１が設けられない場合には、パターン密度の均一性およびパターンの周期性が低く、レジストパターン寸法のバラツキが大きくなる。これに対して、図９に示したレイアウト構造では、近接ダミー領域４２のライン状ゲートパターン４２１１が設けられたことにより、周辺回路領域３１から近接ダミー領域４２にわたって連続するライン・アンド・スペースの繰り返し構造４２２が形成される。これによって、周辺回路領域３１の右側辺３１ｂに最も近接したライン状ゲートパターン３１１１（Ｃ）についてもパターン密度の均一性とパターンの周期性が向上し、レジストパターン寸法のバラツキを抑制することができる。

次に、図９のように、周辺回路領域３１の右端の側辺３１ｂに沿って、ライン状ダミーゲートパターン４２１１を有する側辺近接ダミー領域４２を設けた効果を検証すると共に、近接ダミー領域に設けるライン状ダミーゲートパターンの本数の好ましい範囲を検討した結果を示す。

図１０は、周辺回路領域端部のゲートパターンの中心線から４λ以内に中心線が位置する、近接ダミー領域内のダミーゲートパターンの本数と、周辺回路領域３１の右側辺３１ｂに最も近接したライン状ゲートパターン３１１１（Ｃ）の、図８に示したＷ１の位置に対応するレジストパターンを形成する露光工程の工程能力指数（Ｃｐ）との関係を示すグラフである。

図１０に示すグラフの横軸は、周辺回路領域３１の右側の側辺３１ｂ（図１参照）に最も近いライン状ゲートパターン３１１１（Ｃ）の中心線から４λ以内の範囲に、中心線が位置する、近接ダミー領域４２内のダミーゲートパターン４２１１の本数を示し、縦軸は、Ｃｐ値を示す。ここで、Ｃｐ評価の対象とするライン状ゲートパターン３１１１（Ｃ）の幅Ｗ１は０．１２μｍである。このライン状ゲートパターン（Ｃ）の左隣には、図９に示されたように、４λの範囲内に同一の幅のライン状ゲートパターン３１１１（Ｄ）が設けられているとする。また、露光波長は２４８ｎｍ（ＫｒＦ露光）とし、近接ダミー領域４２のダミーゲートパターンの線幅は０．２４μｍで一定であるとする。

なお、図９では表示が省略されているが、図１に示されたように、周辺回路領域３１の下側の辺３１ａに沿っては、図２に示した外辺近接ダミー領域４１が設けられているとする。

図１０に示すグラフから分かるように、側辺３１ｂに最も近いライン状ゲートパターンの中心線から長さ４λの範囲内に中心線が位置するライン状ダミーゲートパターンの本数が、１本以上において、１以上の工程能力指数が得られる。ライン状ダミーゲートパターンの線幅、およびライン／スペース比率、露光波長、等をさまざまに変化させた検討も行ったが、いずれも、周辺回路領域端部のライン状ゲートパターン３１１１（Ｃ）の中心線から長さ４λの範囲内に中心線の位置するダミーゲートパターンの本数が１本以上において、Ｃｐが１以上の条件が得られた。

図９には、１本だけのライン状ダミーゲートパターン４２１１を有する近接ダミーセル４２０を配置して側辺近接ダミー領域４２を形成した例を示したが、本発明はこれには限定されない。ライン状ダミーゲートパターンが横方向に複数配列された近接ダミーパターンを有する近接ダミーセルを利用して、側辺３１ｂに最も近いライン状ゲートパターンの中心線から長さ４λの範囲内に中心線が位置するライン状ダミーゲートパターンを複数本にすることも可能である。

図１０から、側辺に最も近いライン状ゲートパターンの中心線から長さ４λの範囲内に中心線が位置するライン状ダミーゲートパターンの本数が、１本から２本に増えることにより、わずかながら、Ｃｐがさらに増大することが分かる。従って、このように複数のライン状ダミーゲートパターンを側辺に最も近いライン状ゲートパターンから４λの範囲内に位置させることによって、さらに周辺回路領域のゲートパターンの寸法バラツキを抑制することが可能である。

このように、側辺に最も近いライン状ゲートパターンの中心線から長さ４λの範囲内に中心線が位置するライン状ダミーゲートパターンの本数を、１本もしくはそれ以上にするためには、ライン状ダミーパターン４２１１の最小寸法（線幅Ｗ５）は、実用的には、２λもしくはそれ以下、またはさらに、λもしくはそれ以下であることが好ましい。しかし、ライン状ダミーゲートパターン４２１１を露光工程での補正を見越した補正の対象とせず、マスクパターン生成のための演算処理量の増大を防止するためには、ライン状ダミーパターン４２１１の最小寸法（線幅Ｗ５）を、補正の対象とする臨界値以上の範囲にすることが好ましい。

なお、図１０のグラフに示すＣｐの値は、周辺回路領域３１の側辺３１ｂに最も近接したラインを構成するライン状ゲートパターン３１１１（Ｃ）の中心線から、周辺回路領域側の長さ４λの範囲内に、周辺回路領域３１内の隣接するライン状ゲートパターン４１１１（Ｄ）の中心線が位置する場合についてのものである。従って、図１０に示されたグラフは、周辺回路領域３１の側辺３１ｂに最も近接したラインを構成するライン状ゲートパターン３１１１（Ｃ）の中心線を中心とする、左右（周辺領域側３１側および近接ダミー領域４２側）の合計８λの長さの範囲内に、ライン・アンド・スペースが２組以上含まれていることが、ゲート層の露光工程の能力指数を１以上にする条件であると解釈することもできる。

図９に示した例では、周辺回路領域３１内には、縦方向、すなわち、周辺回路セル３１０を沿わせて配列する内部回路領域の辺２０ａに垂直な方向に延びる複数のライン状ゲートパターン３１１１が、横方向、すなわち、周辺回路セル３１０を沿わせる内部回路領域の辺２０ａに平行な方向に、複数個配列されている。そして、このようにライン状ゲートパターン３１１１が配列された周辺回路領域の左右の辺（周辺回路セルを沿わせる内部回路領域の辺に対して垂直な辺）３１ｂに沿って、縦方向に延びるライン状ダミーゲートパターン４２１１を有する近接ダミーセル４２０を配置することによって側辺近接ダミー領域４２を形成した。これにより、内部回路領域３１から近接ダミー領域４２にかけて、それぞれが縦方向に延びる複数のライン状ゲートパターン３１１１およびライン状ダミーゲートパターン４２１１が、横方向に配列された、ライン・アンド・スペースの繰り返し構造４２２を形成した。

同様に、周辺回路領域３１内に、横方向、すなわち、周辺回路セル３１０を沿わせて配列する内部回路領域の辺２０ａに平行な方向に延びる複数のライン状ゲートパターンが、縦方向、すなわち、周辺回路セル３１０を沿わせて配列する内部回路領域の辺２０ａに垂直な方向に複数個配列される場合もある。このような場合には、周辺回路領域３１の下側、すなわち、周辺回路セルを沿わせた内部回路領域の辺２０ａに平行な辺３１ａに沿わせて、横方向に延びるライン状ダミーゲートパターンを有する近接ダミーセルを配置して近接ダミー領域を形成することにより、内部回路領域３１から近接ダミー領域にかけて、それぞれが横方向に延びる複数のライン状ゲートパターンおよびライン状ダミーゲートパターンが、縦方向に配列された、ライン・アンド・スペースの繰り返し構造を形成することが好ましい。このような場合にも、近接ダミー領域を沿わせた周辺回路領域の辺３１ａに最も近接した周辺回路領域内のラインを一端として、周辺回路領域内および近接ダミー領域内のそれぞれの、ライン・アンド・スペースの繰り返しの方向である縦方向の長さ４λの範囲内に、１組以上のライン・アンド・スペースが含まれるようにすることにより、露光工程の工程能力を高め、レジストパターンの寸法バラツキを低減することができる。

次に、図９の半導体集積回路のレイアウト構造を半導体基板上に形成するために使用するフォトマスクについて説明する。

図１１は、図１に示す半導体集積回路のレイアウト構造に基づいて作製された、１／ｍ倍縮小投影露光用のフォトマスクの、図３に示された部分とは異なる一部分のマスクパターンの配置を示す図である。図１１には、図９に示された部分のゲート層のパターンを形成するためのマスクパターンの配置が示されている。

図１１に示すフォトマスク９は、導電性材料膜のエッチング加工によって図９に示す半導体装置のレイアウト構造を構成するゲート層のパターンを形成するための、レジストパターンを、ポジ型のフォトレジスト膜を露光することによって形成するためのフォトマスクである。このフォトマスク９は、図３に示す部分と共通の基板８０の、異なる部分の表面上に、図９に示すゲートパターン３１１１およびダミーゲートパターン４１１１に対応するマスクパターン９１，９２を、それぞれクロムの遮光膜によって形成したものである。

図９に示されたレイアウト構造において、周辺回路領域３１のライン状ゲートパターン３１１１の幅Ｗ１は、例えば０．１２μｍであり、露光工程におけるパターン変形をあらかじめ見越した補正の対象となる。従って、このゲートパターン３１１１に対応して設けられるマスクパターン９１には補正が行われており、その両端にはハンマーヘッド状の補正部９１１が付加されている。

一方、ダミーゲートパターン４１１２の最小寸法である線幅Ｗ５は、パターン変形を見越した補正の対象とする臨界値以上の値を有する。従って、このダミーゲートパターン４２１１に対応して設けられるマスクパターン９２は補正の対象とはならず、その両端には補正部は付加されていない。

図３に示すフォトマスク８０の場合と同様に、図１１に示すフォトマスク９のマスクパターン９０は、概略、図９に示すレイアウト構造のゲート層のパターンをｍ倍に拡大した、ゲート層のパターンに相似な形状を有している。従って、図９の周辺回路領域３１のライン状ゲートパターン３１１１に対応するライン状マスクパターン９１の、両端部を除いた部分の線幅Ｗ９１は、ライン状ゲートパターン３１１１の幅Ｗ１の概略ｍ倍である。一方、図９の近接ダミー領域４２のライン状ダミーゲートパターン４２１１に対応するライン状マスクパターン９２の線幅Ｗ９５は、ライン状ダミーゲートパターン４２１１の幅Ｗ５の概略ｍ倍である。

また、図１１に示すフォトマスク９０のマスクパターンは、周辺回路領域のライン状ゲートパターン３１１１に対応する複数のライン状のマスクパターン９１と、近接ダミー領域のダミーゲートパターン４２１１に対応するライン状のマスクパターン９２とが配列されれて形成された、ライン・アンド・スペースの繰り返し構造９１２を有する。このライン・アンド・スペースの繰り返し構造９１２は、その繰り返しの方向（図の横方向）の任意の位置において、繰り返しの方向に、８ｍλ当たりにライン・アンド・スペースを２組以上含む周期性を有する。

局所的に見ると、図９のレイアウト構造における、周辺回路領域３１の右側の側辺３１ｂに最も近接した周辺回路領域内３１のラインである、ライン状ゲートパターン３１１１（Ｃ）に対応する、図１１のライン状マスクパターン９１（Ｃ）の中心線を一端として、周辺回路領域３１側、および近接ダミー領域４２側のそれぞれに対応する側に、ライン・アンド・スペースの繰り返し構造９１２の延びる方向（図の横方向）の長さ４ｍλの範囲内には、１組のライン・アンド・スペースが含まれている。すなわち、周辺回路領域側に対応する側の長さ４ｍλの範囲内には、図９の周辺回路領域３１内２つ目のライン状ゲートパターン３１１１（Ｄ）に対応するライン状マスクパターン９１（Ｄ）が。近接ダミー領域側に対応する側の長さ４ｍλの範囲内には、図９の近接ダミー領域のライン状近接ダミーゲートパターン４１１２に対応する、ライン状マスクパターン９２が存在する。

このようなライン・アンド・スペースの繰り返し構造９１２によって、周辺回路領域の右側の側辺３１ｂに最も近接した周辺回路領域内のゲートパターン３１１１（Ｃ）に対応するマスクパターン９１（Ｃ）の周囲における、パターン密度の均一性とパターンの周期性が向上する。このため、マスクパターン９１（Ｃ）の半導体基板上への投影において、散乱光の影響が低減され、形成されるレジストパターンの寸法バラツキが抑制される。

なお、前述のように、図９のダミーゲートパターン９２の幅Ｗ５は、露光工程におけるパターン変形を見越した補正の対象とする臨界値以上であると共に、２λもしくはそれ以下、またはさらに、λもしくはそれ以下であることが好ましい。従って、図１１のフォトマスク９０のライン状マスクパターン９２の幅Ｗ９５も、２ｍλもしくはそれ以下、またはさらに、ｍλもしくはそれ以下であることが好ましい。

ここで、図１１に示したフォトマスクは、導電性材料膜のエッチング加工によって図９に示す半導体装置のレイアウト構造を構成するゲート層のパターンを形成するためのレジストパターンを、ポジ型のフォトレジストを露光することによって形成するためのフォトマスクである。この場合、図９と図１１とを比較することによって明らかなように、図９の半導体装置のレイアウト構造においてライン状ゲートパターン３１１１もしくはライン状ダミーゲートパターン４２１１が配置されて、ライン・アンド・スペースの繰り返し構造４２２におけるラインとなっている位置に対応する位置に、図１１においても、ライン・アンド・スペースの繰り返し構造９１２のラインを構成するマスクパターン９１，９２が配置されている。

しかし、例えば、導電性材料膜のエッチング加工によってゲートパターンを形成するためのレジストマスクをネガ型のレジストの露光によって形成するためのフォトマスクである場合には、逆に、図９のレイアウト構造においてはラインになっている部分が、フォトマスクにおいては、スペースとなる。ポジ型のレジストを露光するためのマスクであっても、導電性材料膜のエッチング加工するためのレジストマスクではなく、絶縁層に、その中に導電性材料を埋め込むための溝を形成するためのレジストマスクを形成するためのフォトマスクである場合にも、図９のレイアウト構造においてはラインになる位置に相当する位置が、スペースとなる。ただしこのようなフォトマスクにおいても、図９のレイアウト構造における周辺回路領域３１に対応する領域から近接ダミー領域４２に対応する領域にかけて、ライン・アンド・スペースの繰り返し構造が形成され、その繰り返し構造が、繰り返しの方向の任意の位置において、長さ８ｍλあたりに２組以上のライン・アンド・スペースを含む周期性を有することは、図１１に示した場合と同様である。

このようなフォトマスクには、図９のレイアウト構造における、周辺回路領域３１の右側辺３１ｂに最も近接した周辺回路領域内３１のライン状ゲートパターン３１１１（Ｃ）に対応して配置される、マスクパターンのスペースの中心線を一端として、周辺回路領域３１側および近接ダミー領域４２側のそれぞれに対応する側の、ライン・アンド・スペースの繰り返し構造の延びる方向の長さ４ｍλの範囲内に、１組のライン・アンド・スペースが含まれる。すなわち、周辺回路領域側に対応する側の長さ４ｍλの範囲内には、図９の周辺回路領域３１内２つ目のライン状ゲートパターン３１１１（Ｄ）に対応して配置されるスペースが、近接ダミー領域側に対応する側の長さ４ｍλの範囲内には、図９の近接ダミー領域のライン状近接ダミーゲートパターン４１１２に対応して設けられるスペースが、設けられる。

以上、図１に主要部分を示した半導体集積回路のレイアウト構造の、一点鎖線ＡおよびＢで示された部分のパターン配置、ならびに、図１のレイアウト構造を有する半導体集積回路を製造するためのフォトマスクの、ＡおよびＢの部分に対応する部分のマスクパターン配置について説明した。次に、本発明の半導体集積回路のレイアウト構造の、図１に示した範囲よりもさらに広範囲の構造について説明する。

図１２は、図１に主要部を示した半導体集積回路のレイアウト構造１の、さらに広い範囲を示す図である。

図１２では、図１に示した内部回路領域２０，周辺回路領域３１，近接ダミー領域４１，４２の外側に、複数の外部回路セル６００が配置された外部回路領域６０が形成されている。外部回路セル６００は、例えば入出力回路セルである。そして、内部回路領域２０，周辺回路領域３１，近接ダミー領域４１，４２の外側の、外部回路領域６０を除いた空間を埋めるように外部ダミーセル７００が複数配置され、外部ダミー領域７０が形成されている。外部ダミーセル７００は、近接ダミーセル４１０もしくは４２０のダミーパターンとは異なる、半導体集積回路の論理機能に寄与しないダミーパターンを有するものである。

前述のように、近接ダミー領域４１および４２を設けることにより、周辺回路領域３１の、近接ダミー領域を沿わせた辺に近接する最外周部におけるパターン密度の均一性およびパターンの周期性を高め、露光工程によって形成されるレジストパターン寸法のバラツキを低減することができる。

このような露光工程におけるパターン寸法バラツキ低減のためには、パターン密度の均一性およびパターンの周期性が、４λないし８λ程度の局所的な範囲内において向上すればよい。例えば、図２に示された部分においては、図６のグラフに示されたように、４λ以上の寸法を有するダミーゲートパターン４１１１を配置して外辺近接ダミー領域４１のライン・アンド・スペースの繰り返し構造４１２を形成することによって、周辺回路領域３１の最外周部のライン状ゲートパターン３１１１の周囲のパターン密度の均一性およびパターンの周期性を向上させ、露光工程の工程能力を向上させることができている。また、図９に示された部分においては、周辺回路領域３１の右端のライン状ゲートパターン３１１１（Ｃ）から長さ４λの範囲内に、側辺近接ダミー領域４２のダミーゲートパターン４２１１が設けられることによって、ライン状ゲートパターン３１１１（Ｃ）の周囲のパターン密度の均一性およびパターンの周期性が向上している。

このように局所的なパターン密度の均一性およびパターンの周期性を高めることによって、露光工程におけるパターン寸法バラツキを低減することができる。しかし、半導体集積回路の製造工程において、露光工程に続いて実施される、露光工程によって形成されたレジストパターンをマスクとして利用するエッチング工程に対しては、より広い範囲のパターン密度の均一性が影響を与える。従って、実際の半導体集積回路のレイアウト構造においては、周辺回路領域の１つもしくは複数の辺に沿う領域に近接ダミー領域を設けて、露光工程に影響を与える局所的な範囲のパターン密度の均一性およびパターンの周期性を向上させるとともに、そのさらに外側に外部ダミー領域７０を設けて、より広い範囲のパターン密度の均一性を高めることが好ましい。

このような外部ダミー領域７０の形成には、例えば特許文献２に記載されたような方法を利用することができる。すなわち、チップ領域内に、内部回路領域２０，周辺回路領域３１、近接ダミー領域４１，４２および外部回路領域６０を配置したレイアウトデータと、外部ダミーセル７００を配列したレイアウトデータとを別個に作成し、この両者の論理合成処理を行うことによって、図１２に示されたように、内部回路領域２０，周辺回路領域３１、および近接ダミー領域４１，４２の外側の、外部回路領域６０が配置された領域を除いた空間を埋めるように外部ダミーセル７００が配置されて、外部ダミー領域７０が形成された、半導体集積回路のレイアウト構造１を得ることができる。

この論理合成処理において、外部ダミーセル７００のダミーパターンと、内部回路領域２０および近接ダミー領域４１，４２のパターンとの間の分離特性や重ね合わせ誤差に対する余裕を確保するために、図１２に示されたように、近接ダミー領域４１，４２と外部ダミー領域７０との間、および、周辺回路領域３１および近接ダミー領域４１，４２が設けられていない内部回路領域２０の辺と、外部ダミー領域７０との間には、隙間５０が形成される。しかし、この隙間５０が存在することによる、半導体基板上に半導体集積回路のレイアウト構造を構成する各層のパターンを形成する際の、パターン寸法バラツキの増大は小さい。

すなわち、露光工程に影響を与える局所的な範囲のパターン密度の均一性およびパターンの周期性は、近接ダミー領域を設けることによって向上させることができる。一方、エッチング工程に影響を与える範囲は、隙間５０に比較して遙かに大きい。従って、エッチング工程に影響を与える範囲のパターン密度の均一性は、隙間５０が存在したとしても、外部ダミー領域７０を設けることによって高めることができる。このため、図１２に示したレイアウト構造の半導体集積回路を半導体基板上に形成するに当たっては、露光工程およびエッチング工程のいずれにおいても、パターン寸法のバラツキを抑制することができる。

なお、図１２には、内部回路領域２０と、その１つの辺に沿って配置された周辺回路領域３１および近接ダミー領域４１，４２とからなる内部回路ブロックと、外部回路領域６０と、その間の空間を埋める外部ダミー領域７０のみが形成された半導体集積回路のレイアウト構造の例を示した。しかし例えば、メモリブロック等の内部回路ブロックに加えて、例えば、スタンダードセルで構成した論理演算ブロックや、アナログマクロブロック等の各種の機能ブロックを配置して、半導体集積回路のレイアウト構造を構成することも可能である。

次に、図１に示す半導体集積回路１のレイアウト構造をＣＡＤツール上で設計する、レイウト方法について、図１および図１３を用いて説明する。

図１３は、本発明の半導体集積回路のレイアウト方法の一実施形態を示すフローチャートである。

まず、図１にそれぞれ示すメモリセル１００、ダミーメモリセル１１０、周辺回路セル３１０、および近接ダミーセル４１０，４２０をそれぞれ用意し、これらのセルを、ＣＡＤツールのライブラリに登録しておく（ステップＳ１＿１）。

続いて、ＣＡＤツール上で、このライブラリに登録されたメモリセル１００を縦横に配列することでメモリセルアレイ１０を形成し、さらに、メモリセルアレイ１０の外周に、ライブラリに登録されたダミーメモリセル１１０を隙間無く配列する（ステップＳ１＿２）。このステップＳ１＿２を実施することで、ＣＡＤツール上では図１に示す内部回路領域２０が形成される。

次いで、ステップＳ１＿２で形成した内部回路領域２０の下辺２０ａに沿って、ライブラリに登録された周辺回路セル３１０を横一列に配列し、周辺回路領域３１を形成する（ステップＳ１＿３）。

次に、ステップＳ１＿３で形成した周辺回路領域３１の外周の内部回路領域２０とは接しない反対側の辺３１ａに沿って、近接ダミーセル４１０を複数配列することにより、外辺近接ダミー領域４１を形成する。また、周辺回路領域３１の両端の側辺３１ｂのそれぞれに沿って側辺近接ダミーセル４２０を配置し、近接ダミー領域４２を形成する（ステップＳ１＿４）。

ステップＳ１＿２からステップＳ１＿４までの各ステップを実施することで、ＣＡＤツール上には、図１に示す半導体集積回路のレイアウト構造１の主要部が完成する。

次に、ステップＳ１＿１において用意する周辺回路セル３１０と、外辺近接ダミー領域４１を形成するための近接ダミーセル４１０の例を説明する。

図１４は、周辺回路セル３１０の一部における、各層のパターンの配置を示す、パターン配置図である。図１４には、Ｐウエル層、Ｐ＋活性層、Ｎ＋活性層、およびゲート層のパターンと、活性層もしくはゲート層のパターンとその上層に配置される配線層のパターンとを接続するための、コンタクト層のパターンが示されている。それ以外の層のパターンについては、表示が省略されている。

図１４において、一点鎖線で示された枠３１５内に、Ｐウエル層のパターン３１１４，Ｐ＋活性層のパターン３１１２ａ、Ｎ＋活性層のパターン３１１２ｂ、ゲート層のパターン３１１１、コンタクト層のパターン３１１３ａ，３１１３ｂ，３１１３ｃからなる周辺回路パターン３１１が配置されている。この内、Ｐウエル層のパターン３１１４については、枠３１５内から、枠の左右の境界３１５ｂ，３１５ｃおよび下側の境界３１５ａまで広がっており、さらにその一部がこれらの境界からはみ出している。

このように枠３１５の境界まで広がったパターンは、後から説明するように、半導体集積回路のレイアウト構造を形成するためにセルの配列がなされる際に、隣り合って配置された他のセルの同じ層のパターンとマージ（一体化）される。なお、周辺回路セル３１０の、図示されたＰウエル層のパターン３１１４以外の領域は、Ｎウエル層のパターンとなる。すなわち、このような一体化の処理を含むＣＡＤツール上でのレイアウト設計の完了後に、フォトマスクを作成するためのマスクデータ作成処理において、Ｐウエル層のパターンデータを反転することによってＮウエル層のマスクデータが生成される。

このようなデータ処理によってＮウエル層のマスクデータを生成するため、図１４に示すようなセルのレイアウトデータにおいては、Ｎウエル層のデータを持つ必要がない。しかし、このようなデータ処理によってＮウエル層のマスクデータを生成することを前提にして設計されたものであるのだから、図１４に示すようなセルのレイアウトデータは、実質的には、Ｐウエル層のパターン３１１４以外の領域に配置されたＮウエル層のパターンを有すると考えることができる。

ここで、図１４には、左右の境界３１５ｂ、３１５ｃおよび下側の境界３１５ａが示されているのに対して上側の境界が示されていないことから分かるように、この図１４には、周辺回路セル３１０の、下側の境界３１５ａ側の一部の領域のみの、パターン配置が示されている。

続いて、図１５は、近接ダミーセル４１０の各層のパターンの配置を示す、パターン配置図である。図１５には、Ｐウエル層、Ｐ＋活性層、Ｎ＋活性層およびゲート層のパターンが示されている。なお、近接ダミーセル４１０はコンタクト層のパターンを持たない。

図１５において、左右および上下の境界４１５ａ，４１５ｂ，４１５ｃ，４１５ｄを有する枠４１５内に、Ｐウエル層のパターン４１１４，Ｐ＋活性層のパターン４１１２ａ、Ｎ＋活性層のパターン４１１２ｂ、ゲート層のパターン４１１１からなる近接ダミーパターン４１１が配置されている。この内、Ｐウエル層のパターン４１１４については、枠４１５内から、枠の左右の境界４１５ｂ，４１５ｃおよび下側の境界４１５ａまで広がっており、さらにその一部がこれらの境界からはみ出している。このように枠４１５の境界まで広がったパターンは、後から説明するように、半導体集積回路のレイアウト構造を形成するために配置された際に、隣り合って配置された他のセルのパターンと一体化される。また、図１４の周辺回路セルの場合と同様に、Ｐウエル層のパターン以外の領域はＮウエル層のパターンとなる。

図１５に示された近接ダミーセル４１０は、図１４に示された周辺回路セル３１０の１／４の幅を有している。すなわち、近接ダミーセル４１０の左右の境界４１５ｂ，４１５ｃ間の距離は、周辺回路セル３１０の左右の境界３１５ｂ，３１５ｃ間の距離の１／４である。

図１４に示す周辺回路セル３１０および図１５に示す近接ダミーセル４１０を、図１３に示すステップＳ１＿１で用意した場合には、ステップＳ１＿３では、周辺回路セルを横一列に配列するにあたり、図１４に示すＰウェル領域３１１４が、図１に示す内部回路領域２０の下辺２０ａの反対側になるように配列する。すなわち、図１４に示された向きで配置する。

一方、ステップＳ１＿４では、近接ダミーセル４１０を配列するにあたり、近接ダミーセル４１０のＰウェル領域のパターン４１１４が、周辺回路セル３１０の側になるように配列する。すなわち、図１５に示された向きに対して、上下方向に反転した向きで配列する。これにより、周辺回路領域３１に配列された周辺回路セル３１０のＰウェル領域のパターン３１１４と、近接ダミー領域に配列された近接ダミーセル４１０のＰウエル領域のパターン４１１４とが、これらのセルの間の境界において一体化される。

このようなウエルパターンの一体化について、図１６を使って説明する。

図１６は、図１４に示す周辺回路セル３１０が配列されて周辺回路領域３１が形成されるとともに、図１５に示す近接ダミーセル４１０が配列されて近接ダミー領域４１が形成された、ずなわち、図１３のステップＳ１＿４を終えた状態の、半導体集積回路のレイアウト構造の、周辺回路領域３１と近接ダミー領域４１との境界付近の部分の、各層のパターンの配置を示すパターン配置図である。この図には、図１４，図１５と同様に、Ｐウエル層、Ｐ＋活性層、Ｎ＋活性層、ゲート層、およびコンタクト層のパターンが示されている。

図１６には、周辺回路セル３１０が、図１４に示された向きで、すなわち、Ｐウエルパターン３１１４の一部がはみ出す下側の境界３１５ａが下側になるように配置されている。図１６の横方向には、こららの周辺回路セル３１０が、複数、その間に隙間を作ることなく、すなわち、互いに隣り合うセルの左右の境界３１５ｂ，３１５ｃを接するように、配列されている。このため、これらの複数の周辺回路セル３１０のそれぞれが有するＰウエルパターン３１１４は、図の横方向に一体化されている。

また図１６には、近接ダミーセル４１０が、図１５に示されたパターン配置とは上下方向に反転した向きで、すなわち、Ｐウエルパターン４１１４の一部がはみ出す、図１５においては下側の境界４１５ａが、上側になる向きで、配置されている。こららの近接ダミーセル４１０も、図の横方向には、互いに隣り合うセルの左右の境界４１５ｂ，４１５ｃを重ねて配列され、それぞれのセルが有するＰウエルパターン４１１４が一体化されている。

そして、それぞれの近接ダミーセル４１０は、その境界４１５ａが、周辺回路セル３１０の下側の境界３１５ａと重なるように、配列されている。この結果、周辺回路セル３１０のＰウエルパターン３１１４と、近接ダミーセルのＰウエルパターン４１１４とが、その間の境界において縦方向に一体化されている。

このような一体化が行われることによって、周辺回路領域３１と近接ダミー領域４１との境界部分には、左右および上下に隣り合って配列された複数の周辺回路セル３１０および近接ダミーセル４１０のそれぞれが有するＰウエルパターン３１１４，４１１４が一体化された、Ｐウエルパターン３１４が形成される。この一体化されたＰウエルパターン３１４は、図の横方向に、周辺回路領域３１の全体にわたる寸法を有する。すなわち、複数個配列されて周辺回路領域３１を形成する周辺回路セルのそれぞれの枠の、図の下側の境界３１５ａが連なって形成された、周辺回路領域の下側の辺３１ａの長さ全体にわたる寸法を有する。

このように、図１３のステップＳ１＿１において、隣り合って配置する周辺回路セルとウエル層のパターンを一体化できるようにパターン配置を設計した、近接ダミーセルを用意することにより、ステップＳ１＿４における近接ダミー領域形成において、周辺回路セルの枠に近接ダミーセルの枠を重ねて、すなわち、セル間に隙間を空けることなく配置することが可能になる。すなわち、セルの枠を互いに重ねて配列しても、それぞれのセルに配置されたウエル層のパターンが、デザインルールを満たさないような微小なスペースをはさんで配置されるような状態が発生することを、確実に防止することができる。

このように、周辺回路セル３１０と近接ダミーセル４１０とを、その間に隙間を空けずに、双方の境界を重ねて配置することによって、近接ダミー領域のダミーパターン、もしくはダミーパターンが配列されて形成されたライン・アンド・スペースの繰り返し構造と、周辺回路領域のゲートパターンとの間の距離を短くし、確実に、局所的なパターン密度の均一性およびパターンの周期性を向上させることが可能になる。

さらに、近接ダミー領域の形成において論理合成処理が不要になり、レイアウト設計を短時間で行うことが可能になる。

詳しい説明は省略するが、近接ダミーセル４１０は、ウエル層以外の他の層のパターンについても、周辺回路セル３１０と互いの境界を重ねて配置してもデザインルール違反が発生しないように、配置の適正化が行われている。

ここで、特許文献２に記載されたダミーセルは、任意の回路素子パターンの周囲に配置することを前提にしたものであるため、このようなパターン配置の適切化を行うことができず、従って、その配列において論理合成処理を必要とた。これに対して、本発明において利用する近接ダミーセル４１０は、特定の周辺回路セル３１０を配列することによって形成した周辺回路領域３１の辺３１ａに沿って配置することが前提であるため、パターン配置を適切化し、論理合成処理を不要にすることができた。

次に、図１３のステップＳ１＿１において用意するセルの他の一つとして、側辺近接ダミー領域４２を形成するための近接ダミーセル４２０の例を説明する。

図１７は、近接ダミーセル４２０の各層のパターンの配置を示す、パターン配置図である。図１７には、Ｐウエル層、Ｐ＋活性層、Ｎ＋活性層、およびゲート層のパターンが示されている。

図１７において、左右および下側の境界４２５ｂ，４２５ｃ，４２５ａを有する枠４２５内に、Ｐウエル層のパターン４２１４，Ｐ＋活性層のパターン４２１２ａ、Ｎ＋活性層のパターン４２１２ｂ、ゲート層のパターン４２１１が配置されている。この内、Ｐウエル層のパターン４２１４については、枠４２５内から、枠の左右の境界４２５ｂ，４２５ｃおよび下側の境界４２５ａにまで広がり、さらに、これらの境界から一部がはみ出している。このように枠４２５の境界まで広がったパターンは、半導体集積回路のレイアウト構造を形成するために配置された際に、隣り合って配置された他のセルのパターンと一体化される。また、図１４の周辺回路セル３１０や図１５の近接ダミーセル４１０の場合と同様に、Ｐウエル層のパターン４２１４以外の領域はＮウエル層のパターンとなる。

なお、図１７において枠４２５の上側の境界が示されていないことから分かるように、図１７には、近接ダミーセル４２０の、下側の境界４２５ａ側の一部の領域のみの、パターン配置が示されている。また、近接ダミーセル４２０の幅、すなわち、左右の境界４２５ｂ，４２５ｃ間の距離は、任意である。

図１８は、複数の周辺回路セル３１０を配列した周辺回路領域３１の右側の側辺３１ｂに沿って、図１７に示す近接ダミーセル４２０を配置した、図１３のステップＳ１＿４を終えた状態での半導体集積回路のレイアウト構造の一部分における、各層のパターンの配置を示すパターン配置図である。

ステップＳ１＿４において、図１７に示す近接ダミーセル４２０を周辺回路領域３１の右側の側辺３１ｂに沿って配置するにあたり、近接ダミーセル４２０の枠の左側の枠４２５ｃが、隣り合う、周辺回路領域３１の最も右側に配列された周辺回路セル３１０の枠の右側の境界３１５ｂに重なるように配置する。これによって、周辺回路セル３１０のＰウエルパターン３１１４と、近接ダミーセル４２０のＰウエルパターン４２１４とが一体化される。なお、図１８において周辺回路セル３１０は、図１４に示された向き、すなわち、Ｐウエルパターン３１１４が下側になる向きで配列されている。従って、近接ダミーセル４２０も、図１７に示された向き、すなわち、同様にＰウエルパターン４２１４が下側になる向きで配置する。

ここで、図１６に示すように、周辺回路領域３１では、横方向に配列された複数個の周辺回路セル３１０のそれぞれが有するＰウエルパターン３１１４が一体化されている。また、図１８においては表示が省略されているが、このように横方向に一体化されたＰウエルパターンに、さらに、外辺側近接ダミー領域４１を形成する複数個の近接ダミーセル４１０のＰウエルパターン４１１４が一体化されて、図の横方向に周辺回路領域３１の全体にわたる寸法を有するＰウエルパターン３１４が、周辺回路領域３１の下側の辺３１ａに沿って、形成されている。

そして、図１８に示す部分において、この一体化されたＰウエルパターン３１４に、さらに、周辺回路領域３１の側辺３１ｂに沿って配置される近接ダミーセル４２０のＰウエルパターン４２１４が一体化されて、Ｐウエルパターン４２４が形成される。従って、この一体化されたＰウエルパターン４２４は、図の横方向に、周辺回路領域３１から、その左右の両方の側辺３１ｂに沿って形成された側辺近接ダミー領域４２にわたる寸法を持っている。

このように、図１３のステップＳ１＿１において、近接ダミーセル４２０として、隣り合って配置する周辺回路セル３１０とウエル層のパターンを一体化できるようにパターン配置を設計したものを用意することにより、ステップＳ１＿４における近接ダミー領域形成において、周辺回路セルの枠の境界に近接ダミーセルの枠の境界を重ねて、すなわち、セル間に隙間を空けることなく配置することが可能になる。これによって、近接ダミー領域のダミーゲートパターンを、周辺回路領域の右端のゲートパターンから４λの範囲内に確実に位置させ、パターン密度の均一性およびパターンの周期性を高めることができる。また、近接ダミー領域の形成において論理合成処理が不要になり、レイアウト設計を短時間で行うことが可能になる。

次に、図１３のステップＳ１＿１において用意する周辺回路セルの他の例を示す。

図１９は、図１４に示したものとは異なる周辺回路セル３２０の、Ｐウエル層、Ｐ＋活性層、Ｎ＋活性層、ゲート層、およびコンタクト層のパターンの配置を示す、パターン配置図である。

図１９に示す周辺回路セル３２０（以下、「一体化周辺回路セル」とよぶ）には、枠３２５内に、図１４に示された周辺回路セル３１０（以下、「単体周辺回路セル」とよぶ）のパターンと、図１５に示された近接ダミーセル４１０の近接ダミーパターンとの両方が配置されている。より正確には、図１６に示されたように、図１４に示された向きで配置された１つの単体周辺回路セル３１０のパターン３１１と、図１５に示された向きとは上下方向に反転された向きで、単体周辺回路セル３１０と枠の境界を接して配置された、４つの近接ダミーセル４１０のパターン４１１とが、配置されている。

なお、Ｐウエル層のパターンについては、単体周辺回路セル３１０のＰウエルパターン３１１４と、４つの単体近接ダミーセル４１０のＰウエルパターン４１１４とが一体化された、Ｐウエルパターン３２１４として、配置されている。

このように、予め近接ダミーパターンが配置された一体化周辺回路セルとして周辺回路セルを用意することにより、近接ダミーセルを別のセルとして用意する必要が無くなる。また、図１３のステップＳ１＿３において、周辺回路セルを配列することによって、周辺回路領域３１が形成されると同時に外辺近接ダミー領域４１が形成される。このため、側辺近接ダミー領域４２を設けない場合には、別個のステップＳ１＿４として近接ダミー領域形成ステップを行う必要がない。側辺近接ダミー領域４２を設ける場合であっても、ステップＳ１＿４の処理内容が削減でき、レイアウト設計全体の時間も短縮できる。

続いて、図１に示す半導体集積回路のレイアウト構造とは異なるレイアウト構造の例について説明する。

図２０は、図１に示す半導体集積回路のレイアウト構造とは異なるレイアウト構造の一部を模式的に示した図である。

図２０には、内部回路領域２０の一部と、その内部回路領域２０下辺２０ａに沿って形成した周辺回路領域３５および近接ダミー領域４５の一部が示されている。この図２０に示す半導体集積回路のレイアウト構造は、内部回路領域２０の下辺２０ａに沿って、突部部３５６を有する周辺回路セル３５０を配置して周辺回路領域３５を形成し、その周辺回路領域３５の外周の内部回路領域２０と接しない反対側の辺３５ａの全体に沿って、近接ダミー領域４５を形成した例である。

この反対側の辺３５ａは、一直線とはなっておらず、第１の周辺回路セル３５０の突部３５６によって凹凸を有する。すなわち、内部回路領域２０の下辺２０ａに平行で、外側（下側）につきだした第１の単位辺３５ａ＿１、同じく内部回路領域の下辺２０ａに平行で、内側（上側）にへこんだ第２の単位辺３５ａ＿２、および、内部回路領域２０の下辺２０ａに対して垂直な、突起部３５６の側辺に位置する、第３および第４の単位辺３５ａ＿３、３５ａ＿４とを、それぞれ複数有する。図２０に示した例では、このような単位辺のそれぞれに合わせた形状を有する複数種の近接ダミーセルを配置して近接ダミー領域４５を形成している。

すなわち、それぞれの第１の単位辺３５ａ＿１に沿って、第１の近接ダミーセル４５０＿１を、２個配列して、第１の単位近接ダミー領域４５＿１を形成している。そして、第２の単位辺３５ａ＿２に沿って、第１の近接ダミーセルに比較して高さ（縦方向の寸法）が大きい、第２の近接ダミーセル４５０＿２を、２個配列して、第２の単位近接ダミー領域４５＿２を形成している。そして、これらの第１の単位近接ダミー領域４５＿１と、第２の単位近接ダミー領域４５＿２とが、交互に横方向に配列されることによって、周辺回路領域の凹凸を有する辺３５ａの全体に沿う、近接ダミー領域４５が形成されている。この近接ダミー帯４５の下側、すなわち、周辺回路領域３５に対して反対側の辺４５ａは、直線状になっている。

ここで、第２の近接ダミーセル４５０＿２は、その側辺において、第２および第３の単位辺３５ａ＿３，３５ａ＿４にも沿っている。

一例として、図２に示した周辺回路領域３１と同様に、周辺回路領域３５の辺３５ａの側の最外周部に、図の縦方向、すなわち、周辺回路領域３５を沿わせた内部回路領域の辺２０ａに垂直な方向に延びる微細なライン状ゲートパターンが、横方向、すなわち、内部回路領域の辺２０ａに平行な方向に複数個配列されている場合を考える。この最外周部におけるパターン密度の均一性とパターンの周期性とを向上させるために、近接ダミー領域４５にも、縦方向に延びるライン状のダミーゲートパターンを横方向に複数個配列して、ライン・アンド・スペースの繰り返し構造を形成することが好ましい。そのためには、第１の近接ダミーセル４５０＿１および第２の近接ダミーセル４５０＿２として、いずれも、縦方向に延びるライン状のダミーゲートパターンを横方向に複数配列したものを用意すればよい。

次に、図２１には、近接ダミー領域４６を、周辺回路領域３５の外周の内部回路領域２０と接しない反対側の辺３５ａのうち、内部回路領域２０との境界の辺２０ａに平行な第１の単位辺３５ａ＿１および第２の単位辺３５ａ＿２のみ沿って形成した例が示されている。すなわち、それぞれの第１の単位辺３５ａ＿１に沿って第１の近接ダミーセル４６０＿１を２個配列して、第１の単位近接ダミー領域４６＿１を形成している。また、第２の単位辺３５ａ＿２に沿って第２の近接ダミーセル４６０＿２を２個配列して、第２の単位近接ダミー領域４６＿２を形成している。一方、内部回路領域２０との境界の辺に垂直な第３の単位辺３５ａ＿３および第４の単位辺３５ａ＿４に沿う領域には、近接ダミー領域は設けられていない。

周辺回路領域３５の辺３５ａの側の最外周部に配列される周辺回路パターンによっては、一部の領域のみ、例えば、第１および第２の単位辺３５ａ＿１，３５ａ＿２に近接する領域のみおいて、特に、パターン寸法のバラツキが問題になることもある。このような場合には、図２１のように、パターン寸法のバラツキが問題になる第１および第２の単位辺３５ａ＿１，３５ａ＿２に沿う領域のみに近接ダミー領域を設けることも可能である。

図２１に示した例においても、例えば、第１および第２の近接ダミーセル４６０＿１，４６０＿２として、図２の近接ダミーセル４１０と同様に、縦方向に延びるライン状ダミーゲートパターンを横方向に複数配列した近接ダミーパターンを有するものを利用することができる。これによって、それぞれの第１および第２に単位近接ダミー領域４６＿１，４６＿２に、８λ当たりに２組以上のライン・アンド・スペースを有するライン・アンド・スペースの繰り返し構造を形成することができる。

この場合、周辺回路領域３５の外辺３５ａの、第３および第４の単位辺３５ａ＿３，３５ａ＿４に沿う領域には、近接ダミー領域が形成されず、従って、ライン・アンド・スペースの繰り返し構造は形成されない。しかし、近接ダミー領域が形成された、第１および第２の単位辺３５ａ＿１および３５ａ＿２のそれぞれに沿う領域には、それぞれの単位辺に沿う任意の位置において８λ当たりに２組以上のライン・アンド・スペースを有するライン・アンド・スペースの繰り返し構造を形成することができる。このようなライン・アンド・スペースの繰り返し構造が近接ダミー領域４６に形成されることによって、周辺回路領域の外周辺３５ａ側の最外周部の中の、パターン寸法のバラツキが問題になる部分のパターン密度の均一性およびパターンの周期性が向上し、パターン寸法のバラツキを抑制することが可能になる。

このように、本発明において、長さ８λの範囲内に２組以上のライン・アンド・スペースを持つライン・アンド・スペースの繰り返し構造を有する近接ダミー領域を、周辺回路領域の１つの辺に沿って設ける場合、その近接ダミー領域を、周辺回路領域の１つの辺の全体に沿って設けることは、必ずしも必須ではない。周辺回路領域の１つの辺の一部のみに沿って近接ダミー領域を設け、その、１つの辺の一部のみに沿って設けた近接ダミー領域内においては、１つの辺に沿う任意の位置において長さ８λの範囲内に２組以上のライン・アンド・スペースを持つように、ライン・アンド・スペースの繰り返し構造を形成することが可能である。

なお、周辺回路領域３５の外側の辺３５ａ側の最外周部に、縦方向（周辺回路領域３５を沿わせた内部回路領域の辺２０ａに対して垂直な方向）に延びるライン状のゲートパターンが配列されている場合、さらに、周辺回路領域３５の、内部回路領域の辺２０ａに対して垂直な第３および第４の単位辺３５ａ＿３，３５ａ＿ｄに沿わせて、図９に示されたような、縦方向に延びるライン状ダミーゲートパターンを少なくとも１個有する近接ダミーセルを配置することも可能である。このような近接ダミーセルのライン状ダミーゲートパターンと周辺回路領域内に配列されたライン状ゲートパターンとでライン・アンド・スペースの繰り返し構造を形成し、第３および第４の単位辺３５ａ＿３，３５ａ＿ｄに近接した周辺回路領域内のゲートパタンの周囲のパターン密度の均一性およびパターンの周期性を、さらに向上させることが可能である。

さらに、他の半導体集積回路のレイアウト構造についても説明する。

図２２は、図１および図２０、図２１にそれぞれ示した半導体集積回路のレイアウト構造とは異なるレイアウト構造の一部を模式的に示した図である。

図２２に示す半導体集積回路のレイアウト構造は、内部回路領域２０の下辺２０ａに沿って、第１のピッチ（Ｐ１）で周辺回路セル３１０を配列して周辺回路領域３１を形成し、その周辺回路領域３１の外周の、内部回路領域２０と接しない反対側の辺３１ａの全体に沿って、第２のピッチ（Ｐ２）で近接ダミーセル４７０を配置し、近接ダミー領域４７を形成した例である。ここで、Ｐ２はＰ１とは異なり、また、Ｐ１はＰ２の整数倍でもない。しかし、図２２に模式的に示された半導体集積回路のレイアウト構造では、周辺回路セル３１０がＰ１のピッチでｎ１個（ｎ１は２以上の整数、図示した例では４）配列されて周辺回路領域３１が形成されており、周辺回路領域３１の横方向の全長はＰ１ｘｎ１である。一方、近接ダミーセル４７０はＰ２のピッチでｎ２個（ｎ２は２以上の整数、図示した例では６個）配列されて近接ダミー領域４７が形成されており、その横方向の全長はＰ２ｘｎ２である。そして、図示されたように、Ｐ２ｘｎ２＝Ｐ１ｘｎ１であり、周辺回路領域３１の横方向の全体の寸法と、近接ダミー領域の横方向の全体の寸法とは、一致している。

このように、本発明の半導体集積回路のレイアウト構造において、近接ダミーセルの配列のピッチは、それを沿わせて配列する方向の周辺回路セルの配列のピッチと等しい必要はなく、また、周辺回路セルの配列のピッチが近接ダミーセルの配列のピッチの整数倍である必要もない。しかし、図２２に示すように、近接ダミーセルを配列する辺に沿った方向の、周辺回路領域全体の寸法と近接ダミー領域全体の寸法とを同一にすることができるように、近接ダミーセルの配列ピッチ（配列する方向の寸法）を設定することが好ましい。これにより、必要な領域全体に、かつ、必要な領域のみに近接ダミー領域を設けることができる。

最後に、図１に示したものとは異なる半導体集積回路のレイアウト構造の例について、図２３を用いて説明する。

図１に示した半導体集積回路のレイアウト構造１においては、内部回路領域２０の１つの辺２０ａに沿ってのみ周辺回路領域３１を設け、その周辺回路領域３１の辺に沿って近接ダミー領域４１，４２を設けた。これに対して図２３に示した半導体集積回路のレイアウト構造２では、周辺回路領域２０の隣り合う互いに直交する２つの辺２０ａ，２０ｂのそれぞれに沿って周辺回路領域３１，３８を設け、そのそれぞれに対して、近接ダミー領域を設けた例を示した。

すなわち、内部回路領域２０の下側の辺２０ａに沿って設けた第１の周辺回路領域３１については、図１に示した半導体集積回路のレイアウト構造１と同じく、外辺近接ダミー領域４１と側辺近接ダミー領域４２とを設けた。これに加えて、内部回路領域２０の右側の辺２０ｂに沿って設けられた第２の周辺回路領域３８に対しても、その右側の辺に沿っては近接ダミーセル４８０を複数個配列して外辺近接ダミー領域４８を形成し、その上下の側辺に沿っては近接ダミーセル４９０を配置して側辺近接ダミー領域４９を設けた。

これらの第２の周辺回路領域の辺に沿って設けた近接ダミー領域４８，４９についても、第１の周辺回路領域の辺に沿って設けた近接ダミー領域４１，４２と同様の、ライン・アンド・スペースの繰り返し構造を形成する。

例えば、外辺近接ダミー領域４８には、この近接ダミー領域に配列されたライン状ダミーパターンにより、この近接ダミー領域が沿う第２の周辺回路領域の辺３８ａに沿う任意の位置において長さ８λあたり２組以上のライン・アンド・スペースを有する、ライン・アンド・スペースの繰り返し構造を形成する。そして、側辺近接ダミー領域４９については、周辺回路領域３８内に配列されたライン状パターンと近接ダミー領域４９に配置されたライン状ダミーパターンとによって、周辺回路領域から両方の側辺の近接ダミー領域に至るライン・アンド・スペースの繰り返し構造を形成する。そして、周辺回路領域３８の両方の側辺３８ｂ近傍の領域のそれぞれについて、側辺３８ｂに最も近接した周辺回路内のラインを一端として、周辺回路領域３８側および側辺側近接ダミー領域４９側それぞれの長さ４λの範囲内に、ライン・アンド・スペースを１組以上含むようにする。

さらに、内部回路領域２０の３つ以上の辺に沿って周辺回路領域が設けられている場合には、それらの周辺回路領域のそれぞれに対して近接ダミー領域を設けることが好ましい。

本発明の半導体集積回路のレイアウト構造の一実施形態を示す図である。 図１に示す１点鎖線で囲まれた領域Ａ内のパターン配置を示す図である。 図１に示す半導体集積回路のレイアウト構造に基づいて作製されたフォトマスクの、図２に示す部分に対応する部分のマスクパターン配置を示す図である。 近接ダミー領域のライン・アンド・スペースの繰り返し構造の、８λあたりのライン・アンド・スペースの組数と、周辺回路領域最外周部の微細なパターンを形成する露光工程の工程能力指数（Ｃｐ）との関係を示したグラフである。 近接ダミー領域のライン・アンド・スペースの繰り返し構造との距離と、周辺回路領域最外周部の微細なパターンを形成する露光工程の工程能力指数（Ｃｐ）との関係を示すグラフである。 近接ダミー領域のライン・アンド・スペースの繰り返し構造を構成する近接ダミーパターンの高さ方向の寸法と、周辺回路領域最外周部の微細なパターンを形成する露光工程の工程能力指数（Ｃｐ）との関係を示すグラフである。 図１に示す１点鎖線で囲まれた領域Ａ内に、図２とは異なる近接ダミーセルを配置したパターン配置を示す図である。 図１に示す１点鎖線で囲まれた領域Ａ内に、さらに異なる近接ダミーセルを配置したパターン配置を示す図である。 図１に示す２点鎖線で囲まれた領域Ｂ内のパターン配置を示す図である。 周辺回路領域端部の微細なライン状パターンの中心線から長さ４λ以内に中心線が位置する、近接ダミー領域のライン状ダミーパターンの本数と、周辺回路領域端部のライン状パターンを形成する露光工程の工程能力指数（Ｃｐ）との関係を示すグラフである。 図１に示す半導体集積回路のレイアウト構造に基づいて作製されたフォトマスクの、図８に示す部分に対応する部分のマスクパターン配置を示す図である。 図１に示す半導体集積回路のレイアウト構造の、さらに広い範囲の構造を示す図である。 本発明の半導体集積回路のレイアウト方法の一実施形態を示すフローチャートである。 周辺回路セルのパターン配置を示す模式図である。 外辺近接ダミー領域を形成するための近接ダミーセルのパターン配置を示す模式図である。 図１４に示す周辺回路セルと、図１５に示す近接ダミーセルとを、それぞれ複数個配列した様子を模式的に示す図である。 側辺近接ダミー領域を形成するための近接ダミーセルのパターン配置を示す模式図である。 図１４に示す周辺回路セルを配列した周辺回路領域の右側の側辺に図１７に示す近接ダミーセルを配置した例を模式的に示す図である。 近接ダミーパターンも有する一体化周辺回路セルのパターン配置を模式的に示す図である。 周辺回路領域の凹凸を有する辺の全体に沿って近接ダミー領域を設けた半導体集積回路のレイアウト構造の一部を模式的に示した図である。 周辺回路領域の凹凸を有する辺の一部のみに沿って近接ダミー領域を設けた半導体集積回路のレイアウト構造の一部を模式的に示した図である。 半導体集積回路の他のレイアウト構造の一部を模式的に示した図である。 内部回路領域の隣り合う２つの辺に沿って設けられた周辺回路領域のそれぞれの外辺および側辺に沿って、近接ダミー領域を設けた半導体集積回路のレイアウト構造を示す図である。

符号の説明

１０ メモリセルアレイ
１００ メモリセル
１１０ ダミーメモリセル
２０ 内部回路領域
２０ａ 下辺
３１、３５，３８ 周辺回路領域
３１ａ 下側の辺
３１ｂ 側辺
３１４，４２４，３１１４，３２１４，４１１４，４２１４ Ｐウェル層のパターン
３１０，３２０，３５０，２８０ 周辺回路セル
３１１，３２１ 周辺回路パターン
３１１１ ゲートパターン
４１，４２，４３，４４，４５，４６，４７，４８，４９ 近接ダミー領域
４１０，４２０，４３０，４４０，４５０，４６０，４７０，４８０，４９０ 近接ダミーセル
４１１，４２１，４３１，４４１ 近接ダミーパターン
４１１１，４２１１，４３１１，４４１１ ダミーゲートパターン
３１２，４１２，４２２，４３２，４４２，８１２，８２２，９１２ ライン・アンド・スペースの繰り返し構造
５０ 隙間
６０ 外部回路領域
６００ 外部回路
７０ 外部ダミー領域
７００ 外部ダミーセル
８，９ フォトマスク
８１，８２，９１，９２ マスクパターン
８１１，９１１ 補正部
３１５，３２５，４１５，４２５ 枠

Claims (15)

1. 波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト構造であって、
   単位セルが縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域と、
   少なくとも１つの層の周辺回路パターンが配置された周辺回路セルが、前記内部回路領域の外周の１つの辺に沿って複数個配列された周辺回路領域と、
   前記半導体集積回路の論理機能に寄与しない前記１つの層の近接ダミーパターンを、前記周辺回路領域の前記内部回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って、前記周辺回路領域の外側のみに複数個配列することにより、前記１つの層に、該１つの辺に沿う任意の位置において長さ８λの範囲内にライン・アンド・スペースが２組以上含まれるライン・アンド・スペースの繰り返し構造が形成された近接ダミー領域と
   を有することを特徴とする半導体集積回路のレイアウト構造。
2. 前記ライン・アンド・スペースの繰り返し構造が、前記近接ダミーパターンを、前記周辺回路領域の前記内部回路領域とは反対側の辺に沿って複数個配列することにより形成されたものであることを特徴とする請求項１記載の半導体集積回路のレイアウト構造。
3. 前記周辺回路領域に配列された周辺回路セル内の前記１つの層の周辺回路パターンの、前記近接ダミーパターンを配列するにあたり沿わせた辺に最も近接した部分と、前記近接ダミー領域のライン・アンド・スペースの繰り返し構造との距離が４λ以下であることを特徴とする請求項１または２記載の半導体集積回路のレイアウト構造。
4. 前記近接ダミー領域のライン・アンド・スペースの繰り返し構造が、前記近接ダミーパターンを配列するにあたり沿わせた辺に垂直な方向に、４λ以上の寸法を有することを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路のレイアウト構造。
5. 波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト構造であって、
   単位セルが縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域と、
   少なくとも１つの層の周辺回路パターンが配置された周辺回路セルを、前記内部回路領域の外周の１つの辺に沿って複数個配列した周辺回路領域と、
   前記半導体集積回路の論理機能に寄与しない前記１つの層の近接ダミーパターンを、前記周辺回路領域の前記内部回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って、前記周辺回路領域の外側のみに配置した近接ダミー領域とを有し、
   前記周辺回路パターンと前記近接ダミーパターンとが前記周辺回路領域から前記近接ダミー領域にかけて配列されることにより、前記１つの層にライン・アンド・スペースの繰り返し構造が形成され、該繰り返し構造が、前記周辺回路領域の１つの辺に最も近接した該周辺回路領域内のラインを一端として、前記周辺回路領域側および前記近接ダミー領域側それぞれの長さ４λの範囲内に、ライン・アンド・スペースを１組以上含むことを特徴とする半導体集積回路のレイアウト構造。
6. 前記１つの層の前記周辺回路パターンが、前記投影露光工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有し、
   前記１つの層の近接ダミーパターンは、前記パターン変形をあらかじめ見越した補正が不要な最小寸法を有することを特徴とする請求項１ないし５のいずれかに記載の半導体集積回路のレイアウト構造。
7. 波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト方法であって、
   単位セルと、
   少なくとも１つの層の周辺回路パターンが配置された周辺回路セルと、
   前記半導体集積回路の論理機能に寄与しない近接ダミーパターンが、前記１つの層に少なくとも１個配置された近接ダミーセルと
   を用意するセル用意ステップ、
   前記単位セルを縦横にそれぞれ複数個配列したセルアレイを含む内部回路領域を形成する内部回路領域形成ステップ、
   前記周辺回路セルを前記内部回路領域の外周の１つの辺に沿って複数個配列した周辺回路領域を形成する周辺回路領域形成ステップ、および
   前記近接ダミーセルを、前記周辺回路領域の前記内部回路領域に沿う辺を除く少なくとも１つの辺に沿って、前記周辺回路領域の外側のみに複数個配列した、近接ダミー領域を、前記近接ダミーパターンが複数個配列されてなる、該１つの辺に沿う任意の位置において長さ８λの範囲内にライン・アンド・スペースを２組以上含むライン・アンド・スペースの繰り返し構造を、前記１つの層に有するように形成する、近接ダミー領域形成ステップを有することを特徴とする半導体集積回路のレイアウト方法。
8. 波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト方法であって、
   単位セルと、
   少なくとも１つの層の周辺回路パターンが配置された周辺回路セルと、
   前記半導体集積回路の論理機能に寄与しない近接ダミーパターンが、前記１つの層に少なくとも１個配置された近接ダミーセルと
   を用意するセル用意ステップ、
   前記単位セルを縦横にそれぞれ複数個配列したセルアレイを含む内部回路領域を形成する内部回路領域形成ステップ、
   前記周辺回路セルを、前記内部回路領域の外周の１つの辺に沿って複数個配列よることにより周辺回路領域を形成する周辺回路領域形成ステップ、および
   前記近接ダミーセルを、前記周辺回路領域の前記内部回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って、前記周辺回路領域の外側のみに配置することにより近接ダミー領域を形成する近接ダミー領域形成ステップを有し、
   前記周辺回路領域形成ステップおよび近接ダミー領域形成ステップにより、前記１つの層に、周辺回路パターンと近接ダミーパターンとが前記内部回路領域から前記近接ダミー領域にかけて配列されてなるライン・アンド・スペースの繰り返し構造を、前記周辺回路領域の１つの辺に最も近接した該内部回路領域内のラインを一端として、前記周辺回路領域側および前記近接ダミー領域側それぞれの長さ４λの範囲内に、ライン・アンド・スペースが１組以上含まれるように形成することを特徴とする半導体集積回路のレイアウト方法。
9. 前記セル用意ステップは、それぞれがウエル層のパターンを有するものとして前記周辺回路セルおよび近接ダミーセルを用意するものであり、
   前記近接ダミー領域形成ステップにおいて、前記周辺回路領域の１つの辺に沿って配列もしくは配置される前記近接ダミーセルのウエル層のパターンが、前記周辺回路領域に配列された前記周辺回路セルのウエル層のパターンと一体化されることを特徴とする請求項７または８記載の半導体集積回路のレイアウト方法。
10. 波長λの露光光を使用した投影露光工程を用いて製造される半導体集積回路のレイアウト方法であって、
    単位セルと、
    互いに向かい合う第１および第２の境界を有する枠内の、該第２の境界に近接する領域に少なくとも１つの層の周辺回路パターンが配置されるとともに、該第１の境界に近接する領域に、前記半導体集積回路の論理機能に寄与しない前記１つの層の近接ダミーパターンが複数個配置された周辺回路セルと
    を用意するセル用意ステップ、
    前記単位セルを縦横にそれぞれ複数個配列したセルアレイを含む内部回路領域を形成する内部回路領域形成ステップ、および
    前記周辺回路セルを、前記内部回路領域の外周の１つの辺に沿って、前記第１の境界が前記内部回路領域の反対側に位置するように複数個配列することによって、該内部回路領域の１つの辺に沿って前記周辺回路パターンが複数個配列された周辺回路領域を形成するとともに、該周辺回路領域の前記内部回路領域とは反対側の辺に沿って、前記周辺回路領域の外側のみに前記近接ダミーパターンが複数個配列されて形成された、該周辺回路領域の反対側の辺に沿う任意の位置において長さ８λの範囲内にライン・アンド・スペースを２組以上含むライン・アンド・スペースの繰り返し構造を、前記１つの層に有する近接ダミー領域を形成する、周辺回路領域形成ステップを有することを特徴とする半導体集積回路のレイアウト方法。
11. 前記１つの層の周辺回路パターンが、前記投影露光工程におけるパターン変形をあらかじめ見越した補正が必要な寸法の部分を有するパターンであり、前記近接ダミーパターンが、前記パターン変形をあらかじめ見越した補正が不要な最小寸法を有するパターンであることを特徴とする請求項７ないし１０のいずれかに記載の半導体集積回路のレイアウト方法。
12. 波長λの露光光を使用し、マスクパターンを半導体基板上に１／ｍ倍に投影して、半導体集積回路のレイアウト構造を構成する１つの層のパターンを形成するために用いる、該マスクパターンが形成されたフォトマスクであって、
    単位セルが縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域の、前記１つの層のパターンを形成するためのマスクパターンと、
    少なくとも前記１つの層の周辺回路パターンが配置された周辺回路セルが、前記内部回路領域の外周の１つの辺に沿って複数個配列された周辺回路領域の、前記１つの層のパターンを形成するためのマスクパターンと、
    前記半導体集積回路の論理機能に寄与しない近接ダミーパターンが、前記周辺回路領域の前記内部回路領域に沿う辺を除く少なくとも１つの辺に沿って、前記周辺回路領域の外側のみに複数個配列されることにより、該１つの辺に沿う方向の任意の位置における長さ８λの範囲内にライン・アンド・スペースが２組以上含まれるライン・アンド・スペースの繰り返し構造が前記１つの層に形成された近接ダミー領域の、前記１つの層のパターンを形成するためのマスクパターンと
    が形成されたことを特徴とするフォトマスク。
13. 波長λの露光光を使用し、マスクパターンを半導体基板上に１／ｍ倍に投影して、半導体集積回路のレイアウト構造を構成する１つの層のパターンを形成するために用いる、該マスクパターンが形成されたフォトマスクであって、
    単位セルが縦横にそれぞれ複数個配列されたセルアレイを含む内部回路領域の、前記１つの層のパターンを形成するためのマスクパターンと、
    少なくとも前記１つの層の周辺回路パターンが、前記内部回路領域の外周の１つの辺に沿って複数個配列された周辺回路領域の、前記１つの層のパターンを形成するためのマスクパターンと、
    前記半導体集積回路の論理機能に寄与しない前記１つの層の近接ダミーパターンが、前記周辺回路領域の前記内部回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って、前記周辺回路領域の外側のみに配置された近接ダミー領域の、前記１つの層のパターンを形成するためのマスクパターンとが形成されたものであって、
    前記周辺回路領域のパターンを形成するためのマスクパターンと前記近接ダミー領域のパターンを形成するためのマスクパターンとが配列されることによって、前記半導体基板上に前記周辺回路領域から前記近接ダミー領域にかけてライン・アンド・スペースの繰り返し構造を形成するマスクパターン列が形成され、該半導体基板上に形成されるライン・アンド・スペースの繰り返し構造が、前記周辺回路領域の１つの辺に最も近接した該周辺回路領域内のラインを一端として、前記周辺回路領域側および前記近接ダミー領域側それぞれの長さ４λの範囲内に、ライン・アンド・スペースを１組以上含むことを特徴とするフォトマスク。
14. 前記周辺回路領域のパターンを形成するためのマスクパターンに半導体基板上に投影した際に生じるパターン変形を予め見越した補正がなされ、前記近接ダミー領域のパターンを形成するためのマスクパターンには該パターン変形を予め見越した補正がなされていないことを特徴とする請求項１２または１３記載のフオトマスク。
15. このフォトマスクが、２４８ｎｍ以下の波長を使用する投影露光工程に用いられるものであって、
    前記周辺回路領域のパターンの、λ未満の所定の臨界値未満の寸法の部分を形成するためのマスクパターンに、前記パターン変形を予め見越した補正がなされていることを特徴とする請求項１４記載のフォトマスク。

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