DE4000429C2

DE4000429C2 - Dram

Info

Publication number: DE4000429C2
Application number: DE4000429A
Authority: DE
Inventors: Yukihito Oowaki; Kenji Tsuchida; Daisaburo Takashima
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-09
Filing date: 1990-01-09
Publication date: 1994-12-01
Anticipated expiration: 2010-01-10
Also published as: DE4000429A1; KR940009285B1; US5144583A; KR900012276A

Description

Die Erfindung betrifft einen DRAM nach dem Oberbegriff des Patentanspruches 1 bzw. 6 bzw. 8.

Mit dem zunehmenden Bedarf nach Hochgeschwindigkeit- Logikleistung von digitalen Systemen wird für DRAMs (dynamische Speicher mit direktem Zugriff) eine höhere Integrationsdichte angestrebt. In den letzten Jahren ist die Integrationsdichte von DRAMs durch verbesserte Speicherzellenstruktur und/oder fortgeschrittene Mikrofer tigungstechnologie erhöht worden. Mit höherer Integra tionsdichte erhöht sich jedoch die Möglichkeit für das Auftreten von Rausch- oder Störsignalinterferenz innerhalb der DRAMs aus den im folgenden angegebenen Gründen. Aufgrund der hohen Integrationsdichte des DRAMs verkleinert sich der Abstand zwischen jeweiligen benachbarten Bitleitungen desselben; außerdem nimmt die Kopplungskapazität zwischen den Bitleitungen zu. Die große Kopplungskapazität führt zu einem großen Rausch- oder Störsignal zwischen den Bitleitungen. Wenn das durch Rauschstörung hervorgerufene Rausch- oder Störsignal größer ist als die effektive Potentialdifferenz eines einem Lese- oder Meßverstärker zugespeisten Signals, kann der Verstärker nicht mehr richtig arbeiten, so daß unweigerlich die Datenleseoperation des DRAMs beeinträchtigt wird.

Aus der US 43 66 559 ist eine Speichervorrichtung der eingangs genannten Art mit einer Bitleitungsstruktur aus geraden Bitleitungspaaren bekannt, wobei ein Kreuzkopplungsabschnitt von zwei Transistoren in einer Meßverstärkerschaltung gebildet wird.

Im Gegensatz hierzu offenbart die EP 0167281 A2 eine Halbleiterspeicheranordnung mit einer verdrillten Bitleitungsstruktur, bei der Bitleitungspaare derart vorgesehen sind, daß sie abwechselnd Seite an Seite in Längsrichtung von Wortleitungen liegen, so daß die einzelnen Bitleitungspaare insoweit "unabhängig" voneinander sind.

Aus der EP 0 293 578 A2 ist der Aufbau von Speicherzellen eines Halbleiterspeichers mit hoher Integrationsdichte bekannt. Auf verdrillte Bitleitungsstrukturen wird jedoch nicht eingegangen.

Schließlich ist aus der möglicherweise vorveröffentlichten Fig. 7 der an sich nachveröffentlichen Zeitschrift "IEEE Journal of Solid-State Circuits", Bd. 24, Nr. 1, Febr. 1989, Seiten 21-27, eine Überlappung von benachbarten verdrillten Bitleitungspaaren zu ersehen.

Fig. 1 ist eine schematische Darstellung der allgemein bei DRAMs angewandten gefalteten Bitlei tungsanordnung. Paare von Bitleitungen, die jeweils aus zwei Bitleitungen BLi und (i = 0, 1, 2, 3, . . .) be stehen, sind jeweils mit Lese- bzw. Meßverstärkern SAi (i = 0, 1, 2, 3, . . .) verbunden. Eine Wortleitung WL schneidet die Bitleitungen BL. An den Schnittstellen der Wortleitung WL und der Bitleitungen BL befinden sich Speicherzellen M1, M2, M3, M4, . . .

Das zwischen benachbarten Bitleitungspaaren erzeugte bzw. entstehende Rauschen oder Störsignal be steht im wesentlichen aus zwei Komponenten δ1 und δ2: Die erste Störsignalkomponente δ1 entsteht beim Ausle sen von Speicher-Zellendaten, während die zweite Stör signalkomponente δ2 entsteht, wenn ein Meßverstärker SA aktiviert wird. Zur Vereinfachung der Ana lyse der Störsignalinterferenz zwischen den Bitleitun gen sei vorliegend folgendes angenommen:

1. Eine Bitleitung nimmt Störsignale nur von der ihr unmittelbar benachbarten Bitleitung ab.
2. Eine Bitleitung BL wird nach einer 1/2 Vcc-Vorauf lademethode aktiviert, wobei dann, wenn eine Wort leitung WL gewählt ist, die Zellendaten eines Bit leitungspaars in einer Bitleitung BLi des Paars auf treten und sich das Potential der anderen Bitleitung des Bitleitungspaars nicht än dert, sofern nicht Rauschen bzw. Störsignale von der benachbarten Bitleitung BL(i+1) der Bitleitung auf geprägt werden.

Die Kapazität zwischen Bitleitungen BLi, des glei chen Bitleitungspaars ist durch "Cintra" repräsentiert, und die Kapazität zwischen zwei benach barten Bitleitungen , BLi (oder , BL(i+1)) verschiedener Bitleitungspaare ist durch "Cinter" re präsentiert.

Wenn eine Wortleitung WL gewählt ist, während der DRAM in den aktiven Modus gesetzt ist, werden die in den Speicherzellen M1, M2, . . . gespeicherten Daten einheiten auf die Bitleitungen BL0, BL1, . . . ausgele sen. Im Fall des an den Meßverstärker SA1 für eine spe zifizierte oder spezielle Spalte angeschlossenen Bit leitungspaars, d.h. der Bitleitungen BL1 und , ist das Interferenzrauschen oder -störsignal am deutlichsten bzw. größten, wenn die in den Speicherzellen M1, M2 und M3 gespeicherten Dateneinhei ten den niedrigen Pegel "L" aufweisen und nur die in der Zelle M4 gespeicherte Dateneinheit den hohen Pe gel "H" aufweist. Die jedem Bitleitungspaar aufgepräg ten Störsignale sind in der nachstehenden Ta belle aufgeführt, in welcher -Vs die Spannung für das Auslesen der niedrigpegeligen Dateneinheit, +Vs die Spannung für das Auslesen der hochpegeligen Datenein heit und Cn das Verhältnis der Kopplungskapazität C zwischen den Bitleitungen BL1 und zur Gesamtkapazität Ctotal dieser Bitleitungen BL1 und , d.h. C/Ctotal, bedeuten.

Tabelle

Die Potentialdifferenz zwischen den an den Meßverstärker SA1 für die spezifizierte Spalte angeschlossenen Bitleitungen BL1 und bestimmt sich daher wie folgt:

{(1/2)Vcc-Vs} - {(1/2)Vcc-2CnVs} = -Vs + 2CnVs (1)

Das beim Auslesen der Daten entstehende Störsignal entspricht daher:

δ1 = 2CnVs (2)

Zur Vereinfachung der Erläuterung des bei aktivierten Meßverstärkern entstehenden Rauschens bzw. Störsignals δ2 sei angenommen, daß jeder Meßver stärker ein MOS-(NMOS-)Meßverstärker aus dynamischen Flipflops mit n-Kanal-MOS-Transistoren ist und auch das gemeinsame Sourceschaltungspotential Φs dieser MOS-Transistoren allmählich von der Vorauflade größe Vpc {(1/2)Vcc} gemäß Fig. 2, welche die Ände rung des Betriebsmoduspotentials zeigt, abfällt. In diesem Fall werden die Meßverstärker SA beim Abfallen des Sourceschaltungspotentials Φs eingeschaltet, al lerdings nicht notwendigerweise zur gleichen Zeit, vielmehr können sie zu verschiedenen Zeiten eingeschal tet werden. Zunächst wird der Meßverstärker SA2 eingeschaltet, wenn das Potential Φs auf (1/2)Vcc- Vth abfällt, wobei Vth die Schwellenwertspannung der n-Kanal-MOS-Transistoren bedeutet. Damit wird die Bit leitung BL2 entladen. Wenn danach das abnehmende Potential Φs gleich (1/2)Vcc-2CnVs-Vth wird, werden die Meßverstärker SA0 und SA1 eingeschaltet, wodurch die Bitleitungen BL0 und BL1 entladen werden. Die Zeitverzögerung zwischen der Entladung der Bitleitung BL2 einerseits und der Bitleitungen BL0 und BL1 andererseits resultiert im Interferenzrauschen oder -störsignal δ2, das von der nunmehr der Entladung un terliegenden Bitleitung BL2 der Bitleitung für die spezifizierte Spalte aufgeprägt wird. Dieses Störsignal δ2 bestimmt sich zu:

Anhand der Gleichungen (2) und (3) bestimmt sich das Gesamt-Interferenzstörsignal δt zu:

δt = δ1 + δ2 = 2Cn²Vs + Cn(Vs + Vth) (4)

Dieses Interferenzstörsignal neigt zu einem Anstieg im umgekehrten Verhältnis zum Abstand zwischen den Bitleitungen, der seinerseits der Integrationsdichte des DRAMs umgekehrt proportional ist. Halbleiter-Hersteller sind daher in erste Linie gehalten, das Interferenzstörsignal zu reduzieren oder auszuschalten.

Es ist Aufgabe der vorliegenden Erfindung, einen DRAM zu schaffen, der sich durch eine hohe Integrationsdichte auszeichnet und bei dem Rausch- oder Störsignalinterferenzen zwischen den Bitleitungen minimiert sind.

Zur Lösung dieser Aufgabe sieht die Erfindung einen DRAM mit den Merkmalen des Patentanspruches 1 bzw. 6 bzw. 8 vor.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 5, 7 und 9 bis 12.

Ein DRAM hat also eine Anzahl von Bitleitungspaaren, eine Anzahl von die Bitleitungspaare unter einem rechten Winkel schneidenden Wortleitungen und eine Anzahl von Speicherzellen, die an den Schnittpunkten der Bitleitungspaare einerseits und der Wortleitungen andererseits vorgesehen sind. Für die Bitleitungspaare sind jeweils mehrere Meßverstärker vorgesehen, von denen jeder Transistoren aufweist. Eines oder beide von jeweils zwei benachbarten Bitleitungspaaren sind zumindest in einem Teil verdrillt, d. h. in einem in Längsrichtung praktisch mittleren Teil, und sie weisen jeweils einen verdrillten Überkreuzungsabschnitt auf. Der verdrillte Überkreuzungsabschnitt jedes Bitleitungspaars kann dabei durch die Gateelektrodenanordnung eines der Transistoren gebildet sein, die in dem für das Bitleitungspaar vorgesehenen Meßverstärker vorhanden sind. Dieser, dem Bitleitungspaar zugeordnete Meßverstärker ist am verdrillten Überkreuzungsabschnitt des Bitleitungspaars angeordnet.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild der allgemein bei herkömmlichen DRAMs angewandten Bitleitungsstruktur,

Fig. 2 eine graphische Darstellung der Änderung der Betriebs- oder Arbeitsspannungen eines herkömmlichen DRAMs mit der Bitleitungsstruktur nach Fig. 1,

Fig. 3 eine schematische Darstellung des Hauptteils der Bitleitungsstruktur eines DRAMs gemäß einer bevorzugten Ausführungsform der Erfindung,

Fig. 4 eine schematische Darstellung des Zustands, in welchem Daten aus dem DRAM gemäß Fig. 3 ausgelesen werden, so daß das Interferenzrauschen oder -störsignal zwischen den im DRAM vorgesehenen Bitleitungen am größten wird,

Fig. 5 eine schematische Darstellung des Hauptteils der Bitleitungsstruktur eines DRAMs gemäß einer anderen Ausführungsform der Erfindung,

Fig. 6 eine schematische Darstellung des Zustands, in welchem Daten aus dem DRAM gemäß Fig. 5 ausgelesen werden, so daß das Interferenzrauschen oder -störsignal zwischen den im DRAM vorgesehenen Bitleitungen am größten ist,

Fig. 7 eine schematische Darstellung des Hauptteils der Bitleitungsstruktur eines DRAMs gemäß noch einer anderen Ausführungsform der Erfindung,

Fig. 8 eine schematische Darstellung des Zustands, in welchem Daten aus dem DRAM gemäß Fig. 7 ausgelesen werden, so daß das Interferenzrauschen oder -störsignal zwischen den im DRAM vorgesehenen Bitleitungen am größten ist,

Fig. 9, 10 und 11 schematische Darstellungen dreier Abwandlungen der Ausführungsformen gemäß den Fig. 3, 5 bzw. 7,

Fig. 12 eine schematische Darstellung des Hauptteils der Bitleitungsstruktur eines DRAMs,

Fig. 13 eine schematische Darstellung des Hauptteils der Bitleitungsstruktur eines DRAMs gemäß noch einer anderen Ausführungsform der Erfindung,

Fig. 14 eine Tabelle zur Darstellung der Verteilung der Kopplungskapazitäten zwischen Bitleitungen im DRAM gemäß Fig. 13,

Fig. 15 eine schematische Darstellung des Hauptteils der Bitleitungsstruktur eines DRAMs,

Fig. 16 eine Tabelle zur Darstellung der Verteilung der Kopplungskapazitäten zwischen Bitleitungen im DRAM gemäß Fig. 15,

Fig. 17 eine in vergrößertem Maßstab gehaltene Aufsicht auf den Hauptteil des DRAMs gemäß Fig. 13 zur Verdeutlichung der tatsächlichen Musteranordnung der verdrillten Bitleitungsstruktur des DRAMs,

Fig. 18 eine in vergrößertem Maßstab gehaltene Aufsicht auf den Hauptteil des DRAMs gemäß Fig. 5 zur Verdeutlichung der tatsächlichen Musteranordnung der verdrillten Bitleitungsstruktur des DRAMs,

Fig. 19 ein Äquivalentschaltbild des DRAMs gemäß Fig. 17,

Fig. 20 eine Aufsicht auf den Hauptteil des DRAMs gemäß Fig. 17 zur Darstellung der Anordnung des tatsächlichen Verdrahtungsmusters des DRAMs,

Fig. 21 ein Äquivalentschaltbild des DRAMs nach Fig. 18,

Fig. 22 eine Aufsicht auf den Hauptteil des DRAMs gemäß Fig. 18 zur Darstellung der Anordnung des tatsächlichen Verdrahtungsmusters dieses DRAMs,

Fig. 23 ein Schaltbild des Hauptteils einer Abwandlung des DRAMs nach Fig. 7, bei welcher Meßverstärker an den Mittelteilen der Bitleitungspaare angeordnet sind,

Fig. 24 eine Aufsicht auf den Hauptteil des DRAMs nach Fig. 23 zur Darstellung der Anordnung seines tatsächlichen Verdrahtungsmusters,

Fig. 25 ein Schaltbild des Hauptteils einer Abwandlung des DRAMs nach Fig. 12, bei welcher Meßverstärker an den Mittelteilen der Bitleitungspaare angeordnet sind,

Fig. 26 eine Aufsicht auf den Hauptteil des DRAMs nach Fig. 25 zur Darstellung der Anordnung seines tatsächlichen Verdrahtungsmusters,

Fig. 27 eine schematische Darstellung des Hauptteils der Bitleitungsstruktur eines DRAMs gemäß noch einer weiteren Ausführungsform der Erfindung,

Fig. 28 eine in vergrößertem Maßstab gehaltene Aufsicht auf den Hauptteil des DRAMs nach Fig. 27 zur Verdeutlichung der tatsächlichen Musteranordnung seiner verdrillten Bitleitungsstruktur,

Fig. 29 ein Äquivalentschaltbild des DRAMs nach Fig. 27,

Fig. 30 eine Aufsicht auf den Hauptteil des DRAMs nach Fig. 27 zur Darstellung der Anordnung seines tatsächlichen Verdrahtungsmusters,

Fig. 31 eine schematische Darstellung einer verdrillten Bitleitungsstruktur, welche der Ausführungsform nach Fig. 27 elektrisch äquivalent ist und bei welcher Meßverstärker an jeden Enden eines gegebenen Paars von Bitleitungen vorgesehen sind,

Fig. 32 eine Aufsicht auf den Hauptteil des DRAMs gemäß Fig. 29 zur Darstellung der Anordnung seines tatsächlichen Verdrahtungsmusters,

Fig. 33 eine Aufsicht auf den Hauptteil des DRAMs gemäß Fig. 32 zur Darstellung der Anordnung seines tatsächlichen Verdrahtungsmusters,

Fig. 34 eine in vergrößertem Maßstab gehaltene Aufsicht auf den Hauptteil eines DRAMs gemäß noch einer weiteren Ausführungsform zur Darstellung der tatsächlichen Anordnung seiner Bitleitungen,

Fig. 35 eine Tabelle zur Darstellung der Verteilung der Kopplungskapazitäten zwischen den Bitleitungen im DRAM gemäß Fig. 34,

Fig. 36 eine schematische Darstellung einer Abwandlung der verdrillten Bitleitungsstruktur beim DRAM gemäß Fig. 34,

Fig. 37 eine schematische Darstellung einer anderen Abwandlung der verdrillten Bitleitungsstruktur beim DRAM nach Fig. 34 und

Fig. 38 eine schematische Darstellung einer Abwandlung der verdrillten Bitleitungsstruktur des DRAMs nach Fig. 31.

Die Fig. 1 und 2 sind bereits oben erläutert worden.

Gemäß Fig. 3 weist ein DRAM gemäß einer bevorzugten Ausführungsform der Erfindung eine sog. gefaltete Bitleitungsanordnung auf. Aus Vereinfachungsgründen sind in Fig. 3 nur vier der in diesen DRAM einbezogenen Bitleitungspaare dargestellt. An die vier Bitleitungspaare sind vier dynamische Lese- bzw. Meßverstärker SA0, SA1, SA2 bzw. SA3 angeschlossen. Insbesondere sind dabei der Meßverstärker SA0 an Bitleitungen BL0 und , der Meßverstärker SA1 an Bitleitungen BL1 und , der Meßverstärker SA2 an Bitleitungen BL2 und und der Meßverstärker SA3 an Bitleitungen BL3 und angekoppelt. Wortleitungen WL0, WL1, . . . (von denen in Fig. 3 nur zwei dargestellt sind) schneiden bzw. kreuzen die Bitleitungen unter Isolierung zu diesen. An den Schnittstellen der Bit- und Wortleitungen sind Speicherzellen M angeordnet. Jede dieser Speicherzellen M umfaßt einen MOS-Transistor und einen MOS-Kondensator.

Es ist zu beachten, daß ein Bitleitungspaar BLi und jeweils zweier benachbarter Bitleitungspaare zwischen deren anderem Bitleitungspaar BL(i+1) und ver läuft und gemäß Fig. 3 nur an einer Stelle verdrillt bzw. überkreuzt ist. Wünschenswerterweise entspricht die Verdrillungsstelle einer mittleren oder zentralen Stelle in bezug auf die Längsrichtung des Bitleitungspaars BLi, . Der Meßverstärker SAi ist an die Enden der Bitleitungen BLi und eines Paars an geschlossen, während der Meßverstärker SA(i+1) mit den Enden der Bitleitungen BL(i+1) und , die von den Enden der Bitleitungen BLi und abgewandt sind, ver bunden ist.

Bei dieser Ausführungsform vergrößert sich das Inter ferenzrauschen oder -störsignal am stärksten, wenn sol che Dateneinheiten (d.h. Signalpotential Vs) aus den Speicherzellen M ausgelesen werden, wie sie in Fig. 4 dargestellt sind. In diesem Fall nehmen die Bitleitun gen die nachstehend angegebenen Potentiale an, weil die Kopplungskapazität zwischen diesen Bitleitungen (BLi und ) jedes verdrillten Bitleitungspaars halbiert ist:

V_BL0 = Vp - Vs - (1/2)CnVs
V_BL0 = Vp - (3/2)CnVs
V_BL1 = Vp - Vs - (1/2)CnVs
V_BL1 = Vp - (3/2)CnVs
V_BL2 = Vp + Vs - (1/2)CnVs
V_BL2 = Vp + (1/2)CnVs
V_BL3 = Vp - Vs + (1/2)CnVs
V_BL3 = Vp - (1/2)CnVs (5)

Darin bedeutet Vp das Voraufladepotential.

Wie aus Gleichungen (5) hervorgeht, entspricht für die Bitleitungen BLi und einer gegebenen Spalte das Rauschen bzw. Störsignal δ1 = CnVs. Im folgenden sei nun das Rauschen bzw. Störsignal δ2 berechnet, das bei Aktivierung des Meßverstärkers SA1 für die spezifi zierte Spalte entsteht, und zwar unter der Annahme, daß der Meßverstärker SA1 ein NMOS-Meßverstärker ist, wie er in herkömmlichen DRAMs eingesetzt wird. Die Meßver stärker SA0 bis SA3 werden in einer speziellen Reihen folge eingeschaltet. Zunächst wird der Meß verstärker SA3 eingeschaltet; anschließend werden die Meßverstärker SA0 und SA1 gleichzeitig eingeschaltet. Die Entladung des Meßverstärkers SA3 ist damit die Ur sache des Interferenzstörsignals zur spezifizierten bzw. speziellen Spalte. Das Störsignal δ2 bestimmt sich zu:

Daher gilt:

δ1 + δ2 = 2Cn²Vs + VthCn (7)

Wie aus Gleichung (7) hervorgeht, ist das Interferenz störsignal, d.h. δ1 + δ2, kleiner als das Gesamt- Störsignal δ t beim herkömmlichen DRAM mit der gefal teten Bitleitungsanordnung, wie es durch Gleichung (4) ausgedrückt ist. Da zudem nur ein einziger verdrillter Überkreuzungsabschnitt für jeweils zwei Bitleitungs paare nötig ist, braucht zur Minderung des Interfe renzstörsignals δ1 + δ2 die Chip-Größe des DRAMs nicht vergrößert zu werden.

Die verdrillte Bitleitungsstruktur nach Fig. 3 kann auf die in Fig. 5 gezeigte Weise abgewandelt werden. Diese Struktur entspricht insofern der Struktur nach Fig. 3, als je zwei benachbarte Bitleitungspaare ein "inneres" Bitleitungspaar BLi, und ein "äußeres" Bitleitungs paar BL(i+1), , die einander zugeordnet sind, definieren. Die Struktur nach Fig. 5 unterscheidet sich von derjenigen nach Fig. 3 dadurch, daß das verdrillte oder überkreuzende Bitleitungspaar nicht das innere Bitleitungspaar BLi, , sondern das äußere Bitlei tungspaar BL(i+1), ist. Beim DRAM mit dieser abgewandelten verdrillten Bitleitungsstruktur erhöht sich das Interferenzrauschen bzw. -störsignal am stärk sten in dem in Fig. 6 gezeigten Zustand oder in den gleichen Zuständen, wie sie in Fig. 4 dargestellt sind.

Wenn die verdrillten Bitleitungsstrukturen nach den Fig. 3 und 5 miteinander kombiniert werden, ergibt sich eine neue Struktur gemäß Fig. 7, die als "abwechselnd kombinierte Bitleitungsstruktur" bezeichnet wird. Diese Struktur kennzeichnet sich dadurch, daß in einer Anord nung von Bitleitungspaaren, von denen jeweils zwei einander zugeordnet sind, die Bitleitungen eines verdrillten Paare abwechselnd einwärts und aus wärts der Leitungen des anderen Paars verlaufen.

Die ungünstigste Betriebsbedingung der Ausführungsform nach Fig. 7 hängt von den Größen der Störsignale δ1 und δ2 ab. Die ungünstigste Betriebsbedingung wird anhand von Fig. 8, welche die Bedingung für δ1 zeigt, ale diejenige bestimmt, unter welcher Daten aus dem DRAM ausgelesen werden, so daß sich das Interferenz störsignal am stärksten vergrößert, und zwar unter der Annahme, daß der Meßverstärker SA3 für die spezifizier te Spalte vorgesehen ist.

In diesem Zustand haben die Bitleitungen die folgenden Potentiale:

V_BL1 = Vp - Vs + CnVs
V_BL1 = Vp + CnVs
V_BL2 = Vp - Vs - (1/2)CnVs
V_BL2 = Vp - (3/2)CnVs
V_BL3 = Vp - Vs
V_BL3 = Vp - CnVs
V_BL4 = Vp + Vs + (1/2)CnVs
V_BL4 = Vp + (3/2)CnVs
V_BL5 = Vp + Vs - CnVs
V_BL5 = Vp - CnVs (8)

Aus den Gleichungen (8) geht hervor, daß δ1 = CnVs gilt. Die Meßverstärker neben dem Meßverstärker SA3 für die spezifizierte Spalte sind die Meßverstärker SA1, SA2 und SA5. Die Meßverstärker SA1, SA2, SA3 und SA5 werden in der Reihenfolge SA5 → SA1 → SA3 → SA2 eingeschaltet. Wenn der Meßverstärker SA5 einge schaltet wird, wird die Bitleitung un ter Vergrößerung der Betriebsspanne entladen. Daher gilt:

Wenn der Meßverstärker SA1 eingeschaltet ist, wird die Bitleitung BL1 unter Verkleinerung der Betriebsspanne entladen. Mithin gilt:

Das Rauschen bzw. Störsignal δ1 bestimmt sich damit zu:

δ1 = δ2(SA2) + δ2(SA1) = Cn2Vs - (1/2)CnVs (11)

Das Interferenzrauschen oder -störsignal, d. h. δ1 + δ2, ist daher:

δ1 + δ2 = CnVs{Cn + (1/2)} (12)

Die ungünstigste Betriebsbedingung bestimmt sich gemäß Fig. 8, welche die Bedingung für δ2 zeigt, als die jenige, bei welcher Daten aus dem DRAM ausgelesen wer den, so daß sich das Interferenzstörsignal am stärksten erhöht, unter der Annahme, daß der Meßverstärker SA3 für die spezifizierte Spalte vorgesehen ist. Wie er wähnt, wird dann, wenn der Meßverstärker SA5 einge schaltet ist oder wird, die Bitleitung entladen, um die Betriebsspanne zu erweitern. Wenn die vom Meßverstärker SA5 abgegriffenen Daten den niedrigen Pegel "L" und nicht den hohen Pegel "H" aufweisen, wird der Meßverstärker SA5 gleich zeitig mit dem Meßverstärker SA3 entladen. In diesem Fall haben die Bitleitungen die folgenden Po tentiale:

Aus den Gleichungen (13) geht hervor, daß die Meßverstärker SA1-SA5 in der Reihenfolge SA1 → SA3, SA5 → SA2, SA4 eingeschaltet werden. Mithin ist die Entladung der Bitleitung BL1 die Ursache für das Störsignal zur spezifizierten Spalte. Dementsprechend gilt:

Damit gilt:

δ1 + δ2 = Cn²Vs + (1/2)Cn(Vth - Vs) (15)

Gleichung (15) gibt den ungünstigsten Fall an, in wel chem Daten aus dem DRAM ausgelesen werden. Das bei der Ausführungsform nach Fig. 5 entstehende Interferenz rauschen oder -störsignal ist geringer bzw. kleiner als beim herkömmlichen DRAM nach Fig. 1 und bei der Ausfüh rungsform gemäß Fig. 3. Bei jeweils zwei benachbarten Bitleitungspaaren ist jeweils nur ein Bitleitungspaar verdrillt bzw. gekreuzt; die Chip-Größe für den DRAM braucht daher nicht vergrößert zu sein, um das Inter ferenzstörsignal zu reduzieren.

Bei den beschriebenen Ausführungsformen ist jeweils ein Leitungspaar von jeweils zwei benachbarten, einander zugeordneten Leitungspaaren in einem Bereich bzw. an einer Stelle verdrillt bzw. gekreuzt. Gemäß den Fig. 9 bis 11 können diese Ausführungsformen so abgewandelt wer den, daß jeweils eines von jeweiligen benachbarten Bit leitungspaaren an zwei Stellen verdrillt ist. Diese Ab wandlungen entsprechen einander insofern, als der zwei te verdrillte Abschnitt dicht am Lese- oder Meßverstär ker liegt, an den die Bitleitungen des verdrillten Paa res angeschlossen sind. Bei der in Fig. 9 dargestell ten, als "verdrillte Zweipunkt-Bitleitungsstruktur" be zeichneten Abwandlung ist das "innere Bitleitungspaar" (d.h. die Leitungen BL0 und ), das zwischen dem "äußeren Bitleitungspaar" BL1, verläuft, im Mittel bereich und auch im Bereich dicht am Meßverstärker SA0 verdrillt. Die anderen Abwandlungen gemäß den Fig. 10 und 11 weisen eine ähnliche "verdrillte Zweipunkt-Bit leitungsstruktur" auf. Die obige Analyse des Interfe renzstörsignals ist auch für die Abwandlungen gemäß den Fig. 9 bis 11 gültig.

Fig. 12 veranschaulicht einen DRAM, bei welchem ein Leitungspaar (BL1, ) von jeweils zwei benachbarten, einander zugeordneten Bit leitungspaaren in seinem Mittelbereich verdrillt bzw. gekreuzt ist. Das Bitleitungspaar BL1, ist am ersten Ende mit den Speicherzellen M und am anderen Ende mit einem Meßverstärker SA1 verbunden. Diese Bitleitungen BL1 und sind so abgebogen, daß ihre ersten Endab schnitte weniger weit als die zweiten Endabschnitte be abstandet sind. Die Bitleitungen BL0 und des ande ren Paares sind am einem Ende mit den Speicherzellen M und auch mit einem Meßverstärker SA0 verbunden. Die ersten Endabschnitte der Bitleitungen BL0 und sind weiter voneinander beabstandet als die zweiten Endab schnitte. Die ersten Endabschnitte der Bitleitungen BL1 und verlaufen zwischen den ersten Endabschnitten der Bitleitungen BL0 und , während zweite Endab schnitte wiederum zwischen den zweiten Abschnitten der Bitleitungen BL1 und verlaufen. Mit anderen Worten: die Lagenbeziehungen der linken Hälften der Bitleitun gen beider Paare ist zu derjenigen der rechten Hälften dieser Bitleitungen entgegengesetzt.

Fig. 13 zeigt eine andere Ausführungsform, welche der jenigen nach Fig. 3 insofern entspricht, als jeweils eines von je zwei benachbarten Bitleitungspaaren zwi schen dem anderen Leitungspaar verläuft. Unterschied lich an der Ausführungsform gemäß Fig. 13 ist, daß das andere Paar jeder anderen bzw. zweiten Zweipaareinheit an zwei Stellen verdrillt ist. Genauer gesagt: gemäß Fig. 13 ist das "äußere" Bitleitungspaar (d.h. Leitungen BL0 und ) von zwei benachbarten Bitleitungspaaren im Mittelbereich verdrillt ((1/2)L); das "äußere" Bitlei tungspaar (d.h. Leitungen BL2 und ) der nächsten beiden Bitleitungspaare ist an zwei Stellen verdrillt, d.h. an Stellen bzw. Positionen (1/4)L und (3/4)L, wobei L die Länge der Bitleitungen BL2 und bedeutet. Mit einer derart verdrillten Bitleitungsanordnung werden die unerwünschten Kopplungskapazitäten zwischen den Bit leitungen auf die in Fig. 14 gezeigte Weise wirksam re duziert.

Fig. 15 veranschaulicht noch einen anderen DRAM als eine Kombination aus den Ausfüh rungsformen nach den Fig. 12 und 13. Wie aus Fig. 16 hervorgeht, werden dabei die unerwünschten Kopplungs kapazitäten zwischen den Bitleitungen ausreichend redu ziert.

Vorstehend sind anhand von Äquivalentschaltbildern einige typische verdrillte bzw. gekreuzte Bitleitungs strukturen gemäß der Erfindung beschrieben, die jeweils einige verdrillte Überkreuzungsabschnitte aufweisen. Eine Untersuchung der bei DRAM-Bitleitungsstrukturen tatsächlich angewandten Verdrillungstechnik verdeut licht die erfindungsgemäß gewährleisteten Vorteile, die sich für den Hersteller von Halbleiteranordnungen als überraschend günstig herausstellen.

Im allgemeinen muß jede verdrillte Bitleitungsstruktur mit einem oder mehreren zusätzlichen Mehrschicht-Kon taktabschnitten kombiniert werden, um sie tatsächlich in einem DRAM verkörpern zu können. Falls jedoch der DRAM gemäß der Erfindung eine sogenannte "flügelförmi ge" Bitleitungsstruktur aufweist, bei welcher Bitlei tungs-Meßverstärker SA im Mittelbereich der Zellenan ordnung angeordnet sind, können die Gateelektroden schichten der in jedem Meßverstärker enthaltenen MOS- Transistoren zur Bildung der beiden gekreuzten bzw. einander kreuzenden verdrillten Bitleitungen benutzt werden. In diesem Fall sind keine zusätzlichen Mehr schicht-Kontaktabschnitte erforderlich, und die Zahl der den DRAM bildenden Schichten ist nicht vergrößert. Dies bedeutet, daß DRAMs, die nicht nur eine hohe In tegrationsdichte aufweisen, sondern auch sehr zuver lässig arbeiten, mittels derzeit bewährter Fertigungs technik hergestellt werden können, ohne daß dabei ir gendwelche komplizierten Fertigungsprozesse erforder lich wären.

Beispielsweise wird die in Fig. 17 dargestellte Muster bildungsanordnung benutzt, um die verdrillte Bitlei tungsstruktur gemäß Fig. 3 in einem DRAM zu realisie ren. Um dabei insbesondere das zwischen dem "äußeren" Bitleitungspaar BL1 und verlaufende "innere" Bitlei tungspaar BL0 und in seinen Mittelbereichen zu ver drillen, werden die Gateelektrodenschichten 10a und 10b der mit den Bitleitungen BL0 und verbundenen MOS- Transistoren als Teile der Bitleitungen BL0 bzw. benutzt. Die Bitleitung BL0 erstreckt sich unter Iso lierung über die Gateelektrodenschicht 10b. Die Gate elektrodenschichten 10a und 10b bilden die erste poly kristalline Silizium-Dünnfilmschicht, während die Bit leitungen BL0 und die zweite Polysiliziumdünnfilm schicht bilden; für ein zusätzliches bzw. weiteres Lei tungs- oder Verdrahtungsmuster zur Bildung der ver drillten Bitleitungsstruktur gemäß Fig. 3 im DRAM ist keine dritte Schicht nötig.

Die Musteranordnung gemäß Fig. 18 wird benutzt zum Ein beziehen oder Realisieren der verdrillten Bitleitungs struktur gemäß Fig. 5 in einem DRAM. Wenn das "innere" Bitleitungspaar BL0, ohne verdrillte Überkreuzungs abschnitte zwischen dem "äußeren" Bitleitungspaar BL1, mit einem verdrillten Überkreuzungsabschnitt ange ordnet ist oder wird, werden Gateelektrodenschichten 12a und 12b von im Meßverstärker enthaltenen und mit diesem Bitleitungspaar (d.h. den Bitleitungen BL0 und ) verbundenen MOS-Transistoren als Teil des ver drillten Kontaktabschnitts be nutzt. Diese Gateelektrodenschichten 12a und 12b bilden die erste Polysilizium-Dünnfilmschicht. Die die zweite Polysilizium-Dünnfilmschicht bildenden Bitleitungen BL0 und verlaufen über der ersten Polysiliziumschicht unter Isolierung dieser gegenüber. Eine Bitleitung (BL1) des "äußeren" Bitleitungsspaars verläuft unter dem "inneren" Bitleitungspaar BL0, , wobei die Gateelek trodenschicht 12b als "Bypass"-Leitung benutzt wird, womit eine "Stufentrenn"-Verbindung gebildet wird. Die andere Bitleitung ( ) des "äußeren" Bitleitungspaars verläuft unter dem Bitleitungspaar BL0, , wobei die Gateelektrodenschicht 12b als Bypass-Leitung dient.

Fig. 19 ist ein Äquivalentschaltbild der Ausführungs form nach Fig. 17; Fig. 20 zeigt in Aufsicht die Anord nung des tatsächlichen Leitungs- bzw. Ver drahtungsmusters bei dieser Ausführungsform. Es ist darauf hinzuweisen, daß die Ausführungsform gemäß Fig. 17 zwei Arten von Meßverstärkern SA aufweist, die je weils für zwei benachbarte Bitleitungspaare vorgesehen sind. Die erste Art ist ein NMOS = Meßverstärker (d.h. ein dynamisches Flipflop) mit n-Kanal-MOS-Tramsistoren. Die zweite Art ist ein pMOS-Meßverstärker (d.h. dyna misches Flipflop) mit p-Kanal-MOS-Transistoren. Aus Vereinfachungsgründen sind in Fig. 19 nur die PMOS-Meß verstärker dargestellt. Die NMOS-Meßverstärker können zusammen mit den PMOS-Meßverstärkern im Speicherzellen array ausgebildet sein. Wahlweise können sie auf beiden Seiten des Speicherzellenarrays von den PMOS-Meßver stärkern getrennt angeordnet sein.

Gemäß Fig. 19 ist der PMOS-Meßverstärker PSA0 mit den Bitleitungen BL0 und des ersten Paars verbunden. Der PMOS-Meßverstärker PSA0 weist zwei Transistoren Tr1 und Tr2 auf. Zwei Transistoren Tr3 und Tr4 sind an die Bitleitungen BL1 und BL0 des zweiten Paars angeschlos sen. Die Transistoren Tr1 bis Tr4 weisen jeweils eine langgestreckte Gateelektrode auf und sind in der Ver laufsrichtung der Bitleitungen angeordnet. Das erste Bitleitungspaar (d.h. Leitungen BL0 und ), das zwi schen den Bitleitungen BL1 und des zweiten Paars verläuft, ist unter Benutzung der Gateelektroden der MOS-Transistoren Tr1 und Tr2 auf die spezielle, in Ver bindung mit Fig. 17 erläuterte Weise verdrillt. Die Bitleitungen BL2, , BL3 und der beiden nächsten bzw. benachbarten Paare und die Bauteile bzw. Einheiten der mit den Bitleitungen BL2, , BL3 und verbundenen PMOS-Meßverstärker PSA2 und PSA3 sind mit dem gleichen Muster angeordnet.

Der Struktur gemäß den Fig. 19 und 20, welche den vier Paaren von Bitleitungen zugeordnet ist, entsprechende Einheiten sind längs jeder Wortleitung WL angeordnet. Damit ist jeder der MOS-Transistoren in einem gegebenen Meßverstärker vier Bitleitungen zugeordnet. Dies macht die Anordnung der MOS-Transistoren vergleichsweise ein fach, auch wenn die Bitleitungen mit kleinen Abständen angeordnet sind.

Fig. 21 ist ein Äquivalentschaltbild der Ausführungs form gemäß Fig. 18; Fig. 22 zeigt in Aufsicht die An ordnung des tatsächlichen Verdrahtungsmusters bei der Ausführungsform gemäß Fig. 18. Die Ausführungsform ge mäß Fig. 18 ergibt sich durch Abwandlung der Ausfüh rungsform nach Fig. 5 in der Weise, daß die Meßver stärker im Mittelbereich der Bitleitungen zu liegen kommen. Den Teilen gemäß den Fig. 19 und 20 entspre chende Teile sind dabei mit den gleichen Bezugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen erläutert. Bei dieser Ausführungsform ist das "äußere" Paar von je zwei benachbarten Bitleitungspaaren ver drillt. Diese verdrillte Bitleitungsstruktur läßt sich erreichen durch Benutzung der Gateelektroden von in den PMOS-Meßverstärkern PSA1, PSA3, . . ., die im Mittel bereich der Bitleitungen liegen, enthaltenen MOS- Transistoren entsprechend der oben in Verbindung mit Fig. 18 beschriebenen Technik.

Fig. 23 ist ein Äquivalentschaltbild eines Ausfüh rungsbeispiels, das durch Abwandlung der Ausführungs form nach Fig. 7 in der Weise erhalten wird, daß die Meßverstärker in der Mittelposition längs der Verlaufs richtung der Bitleitungen angeordnet sind oder werden; Fig. 24 zeigt in Aufsicht die Anordnung des tatsäch lichen Verdrahtungsmusters bei dieser Abwandlung. In den Fig. 23 und 24 sind den Teilen von Fig. 21 ent sprechende Teile mit den gleichen Bezugsziffern wie vorher bezeichnet. Bei dieser Abwandlung ist das "äuße re" Paar in zwei benachbarten Bitleitungspaaren ver drillt, während das "innere" Paar in den nächsten bei den benachbarten Bitleitungspaaren verdrillt ist. Die se spezifische verdrillte Bitleitungsstruktur läßt sich durch Anwendung der beiden Musteranordnungen gemäß den Fig. 17 und 18 in der Weise realisieren, daß die Gate elektroden der MOS-Transistoren in den PMOS-Meßver stärkern PSA1 und PSA2, . . ., die im Mittelbereich der Bitleitungen liegen, benutzt werden.

Fig. 25 ist ein Äquivalentschaltbild einer Abwandlung der Ausführungsform gemäß Fig. 13, bei welcher Meßver stärker in den Mittelbereichen der Bitleitungen liegen. Das tatsächliche Leitungs- oder Verdrahtungsmuster die ser Abwandlung ist in Fig. 26 im einzelnen dargestellt.

Die verdrillte Bitleitungsstruktur der Ausführungsform gemäß Fig. 27 unterscheidet sich in den folgenden Punk ten von den vorher beschriebenen Ausführungsformen:

(a) Ein Paar von zwei benachbarten Bitleitungspaaren, d.h. Bitleitungspaar BLi, und Bitleitungspaar BL(i+1), , enthält lagenmäßig dazwischen eine bestimmte Bitleitung des anderen Bitleitungspaars der beiden benachbarten Bitleitungspaare.
b) Das genannte eine Paar in den beiden benachbarten Bitleitungspaaren weist keine verdrillten Überkreu zungsabschnitte auf.
c) Lediglich das andere Paar der beiden benachbarten Bitleitungspaare ist unter Bildung eines verdrill ten Überkreuzungsabschnitts im einen Bereich ver drillt.

Mit dieser Anordnung ist es möglich, Interferenzrau schen bzw. -störsignal, das intern in jedem Paar der beiden benachbarten Bitleitungspaare BLi, , BL(i+1) und erzeugt wird bzw. entsteht, nahezu voll ständig zu beseitigen, weil die bestimmte Bitleitung eines Paars, die bzw. das zwischen den Bitleitungen des zugeordneten Paars verläuft, als elektrische Abschir mung zur Unterdrückung von Interferenzstörsignal wirkt. Diese "interne" Rausch- bzw. Störsignalunterdrückungs wirkung kann die Betriebszuverlässigkeit des DRAMs be trächtlich verbessern, und zwar in Verbindung mit der "äußeren" Störsignalunterdrückungswirkung, durch wel che das Aufprägen von Interferenzstörsignalen von außen her auf das verdrillte Bitleitungspaar der beiden be nachbarten Bitleitungspaare BLi, , BL(i+1), ver hindert wird.

Wie insbesondere aus Fig. 27 hervorgeht, weist der DRAM eine "flügelförmige" bzw. symmetrische Bitleitungsstruktur auf, bei welcher ein Erzeugungs- oder Ausbildungsbereich 20 zum Ausbilden der Meßver stärker SA zwischen den ersten und zweiten Speicher zellenbereichen 22 und 24 auf einem an sich bekannten, nicht näher dargestellten Substrat definiert ist. Die Bitleitungspaare BL, sind an eine Eingabe/Ausgabe- Wählschaltung 26 angeschlossen, die ihrerseits mit einem Spaltendecodierer 28 verbunden ist. Wortleitungen WL0, WL1, . . . schneiden oder kreuzen unter Isolierung die Bitleitungen BL, im ersten Speicherzellenbereich 22. An den Schnittpunkten jeder Wortleitung WLi und der Bitleitung jedes zweiten Paars sind Speicherzellen M in der Weise vorgesehen, daß zwei Speicherzellen an einer gegebenen Wortleitung WLi gegenüber den beiden Speicher zellen M an der benachbarten Wortleitung WL(i-1) und auch gegenüber den beiden Speicherzellen M an der ande ren benachbarten Wortleitung WL(i+1) versetzt sind.

Im folgenden ist die verdrillte Bitleitungsstruktur ge mäß Fig. 27 im einzelnen beschrieben, insbesondere in Verbindung mit zwei einander zugeordneten Bitleitungs paaren, von denen das erste aus Bitleitungen BL0 und und das zweite aus Bitleitungen BL1 und be steht (die Bitleitungen von jeweils zwei anderen, ein ander zugeordneten Paaren sind auf dieselbe Weise wie diejenigen der ersten beiden Paare angeordnet). Bitlei tungen BL0 und sind parallel zueinander angeordnet. Eine der Bitleitungen BL1 und , d.h. im vorliegenden Fall die Bitleitung BL1, verläuft zwischen Bitleitungen BL0 und und ist in ihrem Mittelbereich verdrillt. Für die Realisierung der verdrillten Überkreuzungs struktur sind aus dem im folgenden genannten Grund kei ne zusätzlichen Kontaktteile oder -abschnitte nötig. Der verdrillte Überkreuzungsabschnitt befindet sich im Meßverstärkerbereich 20, und die Gateelektrodenschich ten 30a und 30b (vgl. Fig. 28) der im Meßverstärker SA1, der an die Bitleitungen BL1 und angeschlossen ist, enthaltenen MOS-Transistoren werden benutzt zur Bildung des verdrillten Überkreuzungsabschnitts auf praktisch die gleiche Weise wie bei den vorher beschrie benen Ausführungsformen. Das Schaltbild der verdrill ten Bitleitungsstruktur gemäß Fig. 28 ist in Fig. 29 gezeigt. Die tatsächliche Verdrahtungsmusteranordnung dieser verdrillten Bitleitungsstruktur ist in Fig. 30 dargestellt.

Die mit der verdrillten Bitleitungsstruktur gemäß Fig. 27 ermöglichte Unterdrückung von Interferenzrauschen bzw. -störsignal wird im folgenden anhand von Fig. 30 im einzelnen untersucht und erörtert, wobei Fig. 30 ein Ausführungsbeispiel veranschaulicht, das der Bitlei tungsstruktur gemäß Fig. 27 elektrisch äquivalent ist. In Fig. 31 sind den Teilen von Fig. 27 entsprechende Teile mit den gleichen Bezugsziffern wie vorher be zeichnet. Die in dieser Figur dargestellten Kondensa toren sind den zwischen den benachbarten Bitleitungen vorliegenden Kopplungskapazitäten äquivalent.

Es sei nun angenommen, daß "Cinter = Cintra = D" gilt. Wie aus Fig. 31 hervorgeht, liegen Bitleitungen BL1 und , die beide an den Meßverstärker SA1 angeschlossen sind, dicht neben Bitleitungen BL0 bzw. . Da die Bitleitungen BL1 und nicht nebeneinander liegen, ist das Interferenzstörsignal zwischen diesen Leitungen sehr klein. Da die Bitleitungen BL1 und einander in ihren Mittelbereichen überkreuzen, sind die Rausch- oder Störsignalunterdrückungswirkungen an ihnen im wesentlichen gleich. Das von der Bitleitung BL2 her rührende Interferenzstörsignal beeinflußt nicht die Potentialdifferenz zwischen den Bitleitungen BL1 und und verkleinert auch nicht die Betriebsspanne des Meßverstärkers SA1. Das von den Bitleitungen BL0 und den Bitleitungen BL1 und aufgeprägte Interferenzstörsignal beeinflußt auch nicht die Potentialdifferenz zwischen den Bitleitungen BL (BL1) und .

Bezüglich des Meßverstärkers SA2 sind die benachbarten Bitleitungen neben den Bitleitungen BL2 und die Bit leitungen BL1, , BL3, . Im folgenden sei der "ungünstigste" Fall betrachtet, in welchem das Interferenz rauschen bzw. -störsignal am stärksten ansteigt, wenn eine Dateneinheit des Pegels "H", eine Dateneinheit des Pegels "L" und eine Dateneinheit des Pegels "L" aus den Speicherzellen M2, M3 bzw. M4 ausgelesen werden. In diesem Fall prägt die Bitleitung BL1 Interferenzstör signal der Bitleitung BL2 auf. Da der Abstand zwischen den Bitleitungen BL1 und BL2 die Hälfte der Länge jeder Bitleitung beträgt, ist das Rauschen bzw. Störsignal um etwa 50% kleiner als im anderen Fall. Das von der lin ken Hälfte der Bitleitung BL3 aufgeprägte Interferenz störsignal wird gelöscht bzw. unterdrückt, weil die Kopplungskapazität zwischen den Bitleitungen BL3 und BL2 derjenigen zwischen den Bitleitungen BL3 und gleich ist. Die linke Hälfte der Bitleitung BL3 prägt somit der Bitleitung BL2 kein Störsignal auf. Die rech te Hälfte der Bitleitung BL3 prägt ein Interferenzstör signal der Bitleitung auf, doch ist dieses Stör signal nur der Hälfte der Kopplungskapazität äquiva lent, die durch die halbe Länge jeder Bitleitung dieser verdrillten Bitleitungsstruktur bestimmt ist. Zwischen den Bitleitungen BL2 und entsteht kein Interferenz rauschen bzw. -störsignal, da diese Leitungen nicht nebeneinander liegen. Die Bitleitungen und be sitzen ein Bezugspotential, z.B. (1/2)Vcc, das unver ändert bleibt. In einem möglichen ungünstigsten Fall beträgt somit das der Bitleitung BL2 aufgeprägte Inter ferenzstörsignal +(C/2)ΔV, und das der Bitleitung aufgeprägte Interferenzstörsignal entspricht -(C/2)ΔV, wobei das Gesamtstörsignal gleich CΔV ist. (ΔV be deutet die Änderung des Bitleitungspotentials, die beim Auslesen von Daten aus den Speicherzellen M1 bis M4 auftritt.) Ersichtlicherweise entspricht das Gesamt rauschen oder -störsignal CΔV der Hälfte des Inter ferenzstörsignals 2CΔV (=ΔV+Cintra ΔV), das bei der herkömmlichen Bitleitungsstruktur, d.h. der gefal teten Bitleitungsstruktur, entsteht.

Die Ausfühlungsform gemäß Fig. 29 läßt sich auf die in Fig. 32 gezeigte Weise abwandeln. Die abgewandelte ver drillte Bitleitungsstruktur weist das Verdrahtungsmu ster gemäß Fig. 33 auf. Bei der Bitleitungsstruktur ge mäß Fig. 29 bilden von den vier MOS-Transistoren Tr1 bis Tr4, die in der Verlaufsrichtung der Bitleitung an geordnet sind, die MOS-Transistoren Tr1 und Tr2 zwei Meßverstärker, während die MOS-Transistoren Tr3 und Tr4 unter Bildung eines weiteren Meßverstärkers kombiniert sind. Im Gegensatz dazu sind bei der Bitleitungsstruk tur gemäß Fig. 32 von den MOS-Transistoren Tr1 bis Tr4 die MOS-Transistoren Tr1 und Tr2 unter Bildung eines Meßverstärkers miteinander kombiniert, während die MOS-Transistoren Tr3 und Tr4 unter Bildung eines wei teren Meßverstärkers kombiniert sind. Die Bitleitungs struktur gemäß Fig. 32 gewährleistet dieselben Vorteile wie die Ausführungsform nach Fig. 29.

Fig. 34 veranschaulicht eine weitere Ausführungsform der Erfindung mit einer weiterentwickelten verdrillten Bitleitungsstruktur, bei welcher jeweils drei benachbarte Bitleitungspaare, d.h. ein erstes Bitleitungspaar BLi und , ein zweites Bitleitungs paar BL(i+1) und und ein drittes Bitleitungs paar BL(i+2) und , einander zugeordnet sind. Die Bitleitungen BL(i+1) und des zweiten mittleren oder zwischengefügten Paares enthalten dazwischen zwei Leitungen, die jeweils aus den beiden anderen Bitlei tungspaaren gewählt sind, d.h. dem ersten Bitleitungs paar BLi und und dem dritten Bitleitungspaar BL(i+2) und . Weiterhin weisen mindestens zwei Bitleitungspaare dieser drei benachbarten Bitleitungs paare verdrillte Überkreuzungsstrukturen auf. Wenn eines dieser verdrillten Bitleitungspaare in seiner Mittenposition verdrillt ist, ist die restliche Bitlei tung an zwei Stellen verdrillt. Die verdrillten Über kreuzungsabschnitte dieser verdrillten Bitleitungs paare sind so versetzt, daß sie längs der Verlaufs richtung der Wortleitungen WL nicht aufeinander aus gerichtet sind. An jeder zweiten Schnittstelle der Wortleitungen WL und der Bitleitungen sind Speicher zellen M an jede Wortleitung WL angeschaltet und in versetzter Anordnung gegenüber den Speicherzellen M, die an jede benachbarte Wortleitung WL angeschaltet sind, angeordnet, um damit einen ausreichenden Spalt oder Zwischenraum zwischen den Speicherzellen-Diffu sionsschichten sicherzustellen, auch wenn der DRAM eine hohe Integrationsdichte aufweist.

Bezüglich dreier Paare von benachbarten Bitleitungen BL0, , BL1, , BL2, gemäß Fig. 34 ist das zweite, mittlere bzw. zwischengefügte Bitleitungspaar BL1, nicht verdrillt. Eine der Bitleitungen BL0 und des ersten Paars und eine der Bitleitungen BL2 und des dritten Paars sind so angeordnet, daß sie zwi schen den Bitleitungen BL1 und des zweiten Paars verlaufen, bevor diese Paare verdrillt sind. Das erste Bitleitungspaar BL0, ist sodann in seinem Mittel bereich verdrillt ((1/2)L); das dritte Bitleitungspaar BL2, ist an zwei Stellen verdrillt, d.h. an Stel len (1/4)L und (3/4)L, wobei L die Länge jeder bzw. einer gegebenen Bitleitung der verdrillten Bitleitungs struktur bedeutet. Der verdrillte Überkreuzungsab schnitt des ersten Paars BL0, überlappt in Ver laufsrichtung der Wortleitungen WL nicht diejenigen bzw. denjenigen des dritten Paars BL2, . Mit anderen Worten: die verdrillten Überkreuzungsabschnitte des ersten und des zweiten Bitleitungspaars sind in Abstän den angeordnet, die in der Verlaufsrichtung der Bitlei tungen praktisch gleich sind. Die Meßverstärker sind auf die in Fig. 34 gezeigte Weise angeordnet. Insbe sondere ist dabei ein Satz von Verstärkern mit den lin ken Enden einiger der Bitleitungspaare verbunden und in einer parallel zu den Wortleitungen WL liegenden Linie angeordnet, während ein anderer Satz von Verstärkern mit den rechten Enden der Bitleitungspaare verbunden und ebenfalls in einer Linie parallel zu den Wortlei tungen WL angeordnet ist. Weiterhin sind die Lese- oder Meßverstärker SA0, SA2 und SA3 des ersten Satzes gegen über den Meßverstärkern SA1 und SA3 und SA5 des zweiten Satzes versetzt bzw. gestaffelt angeordnet.

Vorteilhaft an der Ausführungsform gemäß Fig. 34 gegen über den anderen, oben beschriebenen Ausführungsformen ist, daß Interferenzrauschen oder -störsignal zwischen den Bitleitungen theoretisch völlig unterdrückt werden kann. Die Störsignalunterdrückungswirkung der verdrill ten Bitleitungsstruktur gemäß Fig. 34 sei nachstehend anhand von Fig. 35 näher betrachtet, die in Tabellen form die Verteilung der Kopplungskapazitäten zwischen den Bitleitungen veranschaulicht.

Zunächst sei das "externe" Interferenzstörsignal be trachtet, das dem Bitleitungspaar BLi, von benach barten, angrenzenden Bitleitungspaaren aufgeprägt wird. Gemäß Fig. 35 entspricht in diesem Fall die Kopplungs kapazität zwischen den Bitleitungen eines gegebenen Paars (1/2)C1, wobei C1 die Kopplungskapazität bedeu tet, die zwischen zwei gegebenen benachbarten Bitlei tungen bestehen würde, wenn diese Bitleitungen, ohne verdrillt zu sein, parallel zueinander verlaufen wür den. Wenn die Bitleitungspaare gemäß Fig. 34 verdrillt sind, können die Kopplungskapazitäten zwischen dem Bit leitungspaar und den diesem benachbarten Bitleitungs paaren, wie aus Fig. 35 hervorgeht, durch (1/2)C1 wie dergegeben werden.

Aus Fig. 35 geht hervor, daß die Werte oder Größen der Kopplungskapazitäten zwischen den Bitleitungen BL2 und des dritten Paars einerseits sowie den Bitleitungen BL1 und des ersten Paars andererseits aus dem im folgenden angegebenen Grund tatsächlich die Kopplungs kapazitäten zwischen den Bitleitungen und dem vierten Paar von Bitleitungen BL3 und , welche den Bitlei tungen BL0 und äquivalent sind, einschließen. Gemäß Fig. 34 ist der folgende Satz von drei benachbarten Bit leitungspaaren (BL3, , BL4, , BL5, ), welcher auf den ersten Satz von drei benachbarten bzw. neben einander liegenden Bitleitungspaaren (BL0, , BL1, , BL2, ) folgt, auf die gleiche Weise wie beim ersten Satz aus drei Bitleitungspaaren verdrillt aus gelegt; die Kopplungskapazitäten der Bitleitungspaare BL0, , BL3, in bezug auf jede der anderen Bitlei tungen sind einander gleich. Das gleiche gilt für die Kopplungskapazitäten zwischen den Bitleitungen eines jeden anderen von drei Paaren (nicht dargestellt), die einander zugeordnet sind.

Wie sich aus der vorstehenden Beschreibung ergibt, empfangen bei der Ausführungsform gemäß Fig. 34 die Bit leitungen eines jeden gegebenen Paars jedes Satzes Interferenzstörsignal im gleichen Ausmaß von den dane ben liegenden Bitleitungen der anderen Sätze, so daß das aufgeprägte Interferenzstörsignal, falls vorhanden, keine Spannungsänderung an den Bitleitungen hervorruft. Theoretisch besteht daher keinerlei Interferenzstörsi gnal zwischen den Bitleitungen eines jeden gegebenen Paars jedes Satzes.

Die "dreiphasige" verdrillte Bitleitungsstruktur gemäß Fig. 34 kann gemäß den Fig. 36 und 37 auf zweifache Weise abgewandelt werden. Diese Abwandlungen entspre chen der Ausführungsform gemäß Fig. 34 insofern, als je drei nebeneinanderliegende Bitleitungspaare einander zugeordnet sind. Sie unterscheiden sich jedoch dadurch, daß die drei Bitleitungspaare jeweils in bestimmter Weise verdrillt sind. Bei der Abwandlung gemäß Fig. 36 sind die Bitleitungen eines jeden gegebenen Paars verdrillt. Genauer gesagt: das erste Bitleitungspaar (d.h. Leitungen BL0 und ) ist im Mittelbereich ver drillt ((1/2)L), wobei L die Länge jeder Bitleitung be deutet; das zweite Bitleitungspaar (d.h. Bitleitungen BL1 und ) ist an zwei Stellen (1/4)L und (3/4)L ver drillt; das dritte Bitleitungspaar (d.h. Bitleitungen BL2 und ) ist an vier Stellen (1/8)L, (3/8)L, (5/8)L und (7/8)L verdrillt. Bei der Abwandlung gemäß Fig. 37 ist das erste Bitleitungspaar (d.h. Bitleitungen BL0 und ) an zwei Stellen verdrillt. Das zweite Bitlei tungspaar (d.h. Bitleitungen BL1 und ) ist an vier Stellen (1/8)L, (3/8)L, (5/8)L und (7/8)L verdrillt; das dritte Bitleitungspaar (d.h. Bitleitungen BL2 und ) ist an zwei Stellen (1/4)L und (3/4)L verdrillt.

Bei der Ausführungsform gemäß Fig. 34 und den Abwand lungen nach den Fig. 36 und 37 entsteht praktisch kein Interferenzrauschen bzw. -störsignal zwischen den Bit leitungen eines gegebenen Paars, und es wird auch nicht den Bitleitungen eines gegebenen Paars von denen ande rer Paare aufgeprägt. Außerdem liegen die Speicherzel len M an oder auf jeder Wortleitung WL an jeder zwei ten Schnittstelle zwischen der Wortleitung WLi und den Bitleitungen BLi, und sie sind gegenüber der Speicher zelle M, die an eine der benachbarten Wortleitungen WL(i+1) oder WL(i-1) angeschlossen ist, versetzt bzw. gestaffelt angeordnet und daher mit einem ausreichen den Abstand davon entfernt. Mit anderen Worten: die Speicherzellen M an oder auf zwei benachbarten Wort leitungen WL sind gemäß den Fig. 34, 36 und 37 längs einer Zickzacklinie angeordnet. Durch die Beseitigung oder Unterdrückung von Interferenzstörsignalen und die spezifische Anordnung von Speicherzellen M wird es ein fach möglich, DRAMs einer hohen Betriebszuverlässigkeit und mit hoher Integrationsdichte zu realisieren.

Fig. 38 veranschaulicht eine Abwandlung der oben be schriebenen Ausführungsform, bei welcher verdrillte Bitleitungspaare BL1, , BL3, auch an Anschluß teilen oder -stellen mit entsprechenden Meßverstärkern SA1, SA3 auf ähnliche Weise wie in den Fig. 9 bis 11 verdrillt sind.

Claims

1. DRAM, umfassend gefaltete parallele Bitleitungspaare (BL, ), die Bitleitungspaare (BL, ) isoliert kreuzende Wortleitungen (WL), an ausgewählten Kreuzungspunkten zwischen den Bitleitungen (BL, ) und den Wortleitungen (WL) vorgesehene Speicherzellen (M) sowie für die Bitleitungspaare vorgesehene Meßverstärker (SA) mit Transistoren (Tr), wobei jeweils zwei benachbarte Bitleitungspaare (BL0, , BL1, ) aufweisen:

a) ein verdrilltes Bitleitungspaar (BL0, in Fig. 3; BL1, in Fig. 5), das an einer ausgewählten Stelle in einem Mittenbereich entlang seiner Längsrichtung verdrillt ist, um einen verdrillten Überkreuzungsabschnitt zu bilden, und
b) ein gerades Bitleitungspaar (BL1, in Fig. 3; BL0, in Fig. 5), das zwei gerade Bitleitungen aufweist,

dadurch gekennzeichnet, daß benachbarte Bitleitungspaare derart angeordnet sind, daß ein Bitleitungspaar zwischen zwei Bitleitungen des anderen Bitleitungspaares angeordnet ist.

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß das verdrillte Bitleitungspaar (BL1, in Fig. 5) zwei Bitleitungen hat, die ein gerades Bitleitungspaar (BL0, ) umgeben.

3. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß das verdrillte Bitleitungspaar (BL0, in Fig. 3) von zwei Bitleitungen eines geraden Bitleitungspaares (BL1, ) umgeben ist.

4. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß der verdrillte Überkreuzungsabschnitt mittels einer Gateelektrode oder Elektroden von Transistoren gebildet ist, die in einem entsprechenden, hierzu zugeordneten Meßverstärker (5A) enthalten sind.

5. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Meßverstärker (SA) eine bestimmte Meßverstärkerschaltung für das verdrillte Bitleitungspaar aufweisen, wobei die bestimmte Meßverstärkerschaltung (PSA0 in Fig. 19; PSA1 in Fig. 21) Metalloxidhalbleiter- Feldeffekttransistoren (Tr) enthält, von denen einige als mindestens ein Teil eines Kontaktbereichs zur Bildung des verdrillten Überkreuzungsabschnitts benutzt sind.

6. DRAM, umfassend gefaltete parallele Bitleitungspaare (BL, ), die Bitleitungspaare (BL, ) isoliert kreuzende Wortleitungen (WL), an ausgewählten Kreuzungspunkten zwischen den Bitleitungen (BL, ) und den Wortleitungen (WL) vorgesehene Speicherzellen (M) sowie für die Bitleitungspaare vorgesehene Meßverstärker (SA) mit Transistoren (Tr), wobei jeweils zwei benachbarte Bitleitungspaare (BL0, ; BL1, ) aufweisen:

a) ein verdrilltes Bitleitungspaar (BL1, in Fig. 31 und 38), das an einer ausgewählten Stelle in einem Mittenbereich entlang seiner Längsrichtung verdrillt ist, um einen verdrillten Überkreuzungsabschnitt zu bilden, und
b) ein gerades Bitleitungspaar (BL0, in Fig. 31 und 38), das zwei gerade Bitleitungen aufweist,

dadurch gekennzeichnet, daß ein Paar aus dem verdrillten Bitleitungspaar und dem geraden Bitleitungspaar eine Bitleitung hat, die zwischen den beiden Bitleitungen des anderen Paares hiervon liegt.

7. DRAM nach Anspruch 6, dadurch gekennzeichnet, daß das gerade Bitleitungspaar (BL0, in Fig. 31 und 38) zwei gerade Bitleitungen hat, von denen eine von zwei Bitleitungen des hierzu benachbarten verdrillten Bitleitungspaars (BL1, in Fig. 31 und 38) umgeben ist.

8. DRAM, umfassend gefaltete parallele Bitleitungspaare (BL, BL), die Bitleitungspaare (BL, ) isoliert kreuzende Wortleitungen (WL), an ausgewählten Kreuzungspunkten zwischen den Bitleitungen (BL, ) und den Wortleitungen (WL) vorgesehene Speicherzellen (M) und für die Bitleitungspaare vorgesehene Meßverstärker (SA) mit Transistoren (Tr),
dadurch gekennzeichnet, daß jeweilige Sätze von drei benachbarten Bitleitungspaaren (BL0, , BL1, , BL2, in Fig. 34) ein verdrilltes Bitleitungspaar (BL0, in Fig. 34) aufweisen, das an einer Stelle in einem Mittenbereich entlang seiner Längsrichtung verdrillt ist, um einen verdrillten Überkreuzungsabschnitt zu bilden, und
daß in jedem Satz von drei benachbarten Bitleitungspaaren sich die Bitleitungspaare derart überlappen, daß jedes Bitleitungspaar der drei benachbarten Bitleitungspaare zwei Bitleitungen aufweist, die zwischen sich zwei Bitleitungen einschließen, welche jeweils aus den restlichen beiden Bitleitungspaaren der drei benachbarten Bitleitungspaare gewählt sind.

9. DRAM nach Anspruch 8, gekennzeichnet durch die folgende Anordnung der Speicherzellen (M):
eine erste Anordnung von Speicherzellen, die einer ersten Wortleitung (WL0 in Fig. 34) zugeordnet und an jeder zweiten Schnittstelle gelegen sind, welche zwischen der ersten Wortleitung und den Bitleitungen der jeweiligen drei benachbarten Bitleitungspaare gebildet sind, und
eine zweite Anordnung von Speicherzellen, welche einer zweiten Wortleitung (WL1) zugeordnet und an jeder zweiten Schnittstelle gelegen sind, welche zwischen der zweiten Wortleitung und den Bitleitungen der jeweiligen drei benachbarten Bitleitungspaare gebildet sind, derart,
daß verhindert wird, daß zwei Speicherzellen an zwei benachbarten Schnittstellen entlang jeder der Bitleitungen der drei benachbarten Bitleitungspaare liegen, so daß eine ebene Zickzackanordnung (vgl. Fig. 34) von Speicherzellen zwischen den ersten und zweiten Wortleitungen gebildet ist.

10. DRAM nach Anspruch 9, dadurch gekennzeichnet, daß die Bitleitungspaare einen Satz von drei benachbarten Bitleitungspaaren umfassen, die mindestens zwei verdrillte Bitleitungspaare (BL0, , BL2, BL1 in Fig. 34) aufweisen, von denen eines (BL0, ) praktisch in einem Mittenbereich entlang seiner Längsrichtung verdrillt ist, um einen verdrillten Überkreuzungsabschnitt zu bilden.

11. DRAM nach Anspruch 10, dadurch gekennzeichnet, daß das andere (BL1, ) der beiden verdrillten Bitleitungspaare an von dem Mittenbereich verschiedenen ausgewählten Stellen entlang seiner Längsrichtung verdrillt ist, um damit mehrere verdrillte Überkreuzungsabschnitte zu bilden.

12. DRAM nach Anspruch 9, dadurch gekennzeichnet, daß ein Satz von drei benachbarten Bitleitungspaaren drei verdrillte Bitleitungspaare umfaßt, von denen ein Paar (BL0, ) in einem Mittenbereich entlang seiner Längsrichtung verdrillt ist, um einen verdrillten Überkreuzungsabschnitt zu bilden.