Die Erfindung betrifft einen Halbleiter-Speicherbaustein.
Insbesondere betrifft die Erfindung einen Strukturentwurf
einer Multiport-SRAM-Zelle (SRAM = statischer Direktzugriffs
speicher) mit CMOS-Struktur.
Seit einigen Jahren gibt es einen steigenden Bedarf für die
Hochgeschwindigkeitsbearbeitung elektronischer Bausteine in
Verbindung mit einer Verringerung von Gewicht und Größe
dieser Bausteine. Die Anbringung von Mikrocomputern an diesen
elektronischen Bausteinen ist nunmehr zwingend. Es ist ferner
wichtig, an diesen Mikrocomputern Hochgeschwindigkeits-Verar
beitungsspeicher mit großer Kapazität anzubringen. In Verbin
dung mit der raschen Ausbreitung von hochleistungsfähigen
Personalcomputern gibt es auch eine zunehmende Nachfrage nach
Cache-Speichern mit großer Kapazität. Anders ausgedrückt
müssen RAMs, die von der CPU zur Ausführung von Steuerungs
programmen verwendet werden, große Kapazität mit Hochge
schwindigkeitsverarbeitung kombinieren.
Als ein RAM werden im allgemeinen DRAM (dynamischer RAM) und
SRAM verwendet. Insbesondere werden SRAMs im allgemeinen für
Cache-Speicher und dergleichen verwendet, die Hochgeschwin
digkeitsverarbeitung verlangen. Es ist bekannt, daß der SRAM
eine Speicherzelle vom Hochwiderstands-Lasttyp und eine
Speicherzelle vom CMOS-Typ hat. Der Hochwiderstands-Lasttyp
besteht aus vier Transistoren und zwei Hochwiderstandselemen
ten. Der CMOS-Typ besteht aus sechs Transistoren. Wegen des
sehr kleinen Kriechstroms bei der Datenspeicherung hat der
SRAM vom CMOS-Typ hohe Zuverlässigkeit und wird derzeit als
Haupt-SRAM verwendet.
Im allgemeinen bedeutet eine Flächenverringerung der
Speicherzelle nicht nur eine Verringerung der Größe der
Speicherzellenmatrix, sondern auch die Realisierung der Hoch
geschwindigkeitsverarbeitung. Um einen Betrieb des SRAM mit
höherer Geschwindigkeit als in der Vergangenheit zu er
reichen, wurden bisher verschiedene Strukturentwurfsvor
schläge gemacht.
Bei dem Halbleiter-Speicherbaustein nach der offengelegten
JP-Patentanmeldung 10-178110 sind beispielsweise P-Muldenbe
reiche und ein N-Muldenbereich, die mit Invertern ausgebildet
sind, die eine Speicherzelle bilden, so angeordnet, daß ihre
Begrenzungslinien parallel mit Bitleitungen sind. Auf der
Basis dieser Anordnung sind Diffusionsbereiche innerhalb der
P-Muldenbereiche und des N-Muldenbereichs und ein Verzwei
gungsbereich aus zwei Invertern in einfacher Gestalt ohne
Krümmung ausgebildet. Infolgedessen ist die Zellenfläche ver
ringert.
Die Fig. 21 und 22 sind Strukturentwurfsbilder des Halblei
ter-Speicherbausteins, der in der offengelegten JP-Patentan
meldung 10-178110 angegeben ist. Fig. 21 zeigt Diffusionsbe
reiche, die auf der Oberfläche eines Halbleitersubstrats ge
bildet sind, eine polykristalline Siliziumschicht, die auf
den Diffusionsbereichen gebildet ist, und eine Erdung mit
einer ersten Metallverdrahtungsschicht. Fig. 22 zeigt eine
obere Erdung, die eine zweite und eine dritte Metallver
drahtungsschicht aufweist, die auf der oberen Schicht gebil
det sind.
Wie Fig. 21 zeigt, ist in der Mitte der Speicherzelle der N-
Muldenbereich angeordnet, in dem P-Kanal-MOS-Transistoren
P101 und P102 gebildet sind. Auf beiden Seiten dieses N-
Muldenbereichs sind P-Muldenbereiche ausgebildet, in denen N-
Kanal-MOS-Transistoren N101 und N102 bzw. N102 und N104 ge
bildet sind.
Die P-Kanal-MOS-Transistoren P101 und P102 und die N-Kanal-
MOS-Transistoren N101 und N102 sind gegenseitig kreuzweise
miteinander verbunden, um einen CMOS-Inverter, d. h. ein
Flipflop, zu bilden. Die N-Kanal-MOS-Transistoren N103 und
N104 entsprechen einem Zugriffsgate (einem Transfergate).
Wie Fig. 22 zeigt, sind Bitleitungen BL und /BL separat als
zweite Metallverdrahtungsschichten gebildet. Die Bitleitungen
BL und /BL sind mit einem Ende von Halbleiteranschlüssen der
Zugriffsgate-MOS-Transistoren N103 bzw. N104 der unteren
Schicht verbunden. Eine Energieversorgungsleitung Vdd ist als
eine zweite Metallverdrahtungsschicht in der Mitte zwischen
den Bitleitungen BL und /BL parallel mit diesen Bitleitungen
gebildet. Die Energieversorgungsleitung Vdd ist mit einem der
Halbleiteranschlüsse der P-Kanal-MOS-Transistoren P101 und
P102 der unteren Schicht verbunden. Eine Wortleitung WL ist
als eine dritte Metallverdrahtungsschicht in einer mit den
Bitleitungen BL und /BL orthogonalen Richtung gebildet. Die
Wortleitung WL ist mit Gateelektroden der N-Kanal-MOS-Tran
sistoren N103 und N104 der unteren Schicht verbunden. Zwei
Erdungsleitungen GND sind als dritte Metallverdrahtungs
schichten auf beiden Seiten der Wortleitung WL parallel mit
dieser Wortleitung gebildet.
Als Ergebnis der Bildung der Speicherzelle nach diesem
Strukturentwurf können ein N-Diffusionsbereich innerhalb des
P-Muldenbereichs, in dem die MOS-Transistoren N101 und N103
gebildet sind, und ein N-Diffusionsbereich, in dem die MOS-
Transistoren N102 und N104 gebildet sind, linear parallel mit
den Bitleitungen BL und /BL gebildet werden. Dieser Aufbau
kann die Herstellung eines unnötigen Bereichs verhindern.
Die Länge der Zelle in einer Querrichtung, d. h. die Länge
der Wortleitung WL, ist größer als die Länge der Zelle in
einer Längsrichtung, d. h. die Länge der Bitleitungen BL und /BL.
Es wird daher einfach, einen Strukturentwurf eines mit
den Bitleitungen BL und /BL verbundenen Leseverstärkers vor
zusehen. Gleichzeitig kann die Anzahl Zellen, die mit einer
Wortleitung zu verbinden sind, verringert werden. Infolgedes
sen ist es möglich, einen Zellstrom, der während des Lesevor
gangs fließt, zu verringern. Anders ausgedrückt ist es
möglich, den Energieverbrauch zu verringern.
Die oben beschriebene SRAM-Speicherzelle ist ein Beispiel für
einen Einport-SRAM. In den letzten Jahren ist eine Multi
prozessortechnik als eine Möglichkeit zur Erzielung einer
Hochgeschwindigkeitsverarbeitung von Rechnern eingeführt
worden. Auf der Basis dieser Technik ist eine Vielzahl von
CPU erforderlich, die sich einen Speicherbereich teilen. Bei
diesem Aspekt sind verschiedene Strukturentwürfe für einen
Multiport-SRAM vorgeschlagen worden, die es möglich machen,
von zwei Ports der einen Speicherzelle Zugriff auf CPU zu
haben.
Bei der Speicherzelle nach der offengelegten JP-Patentanmel
dung 07-7089 wird beispielsweise eine Multiport-SRAM-Kon
struktion realisiert, indem ein zweiter Port symmetrisch mit
einem ersten Port auf derselben Schicht angeordnet wird und
die beiden Ports gleichzeitig ausgebildet werden. Fig. 23
zeigt den Strukturentwurf der Speicherzelle nach der offenge
legten JP-Patentanmeldung 07-7089.
Wie Fig. 23 zeigt, sind P-Kanal-MOS-Transistoren P201 und
P202 und N-Kanal-MOS-Transistoren N201', N202', N201" und
N202" gegenseitig überkreuz miteinander verbunden, um einen
CMOS-Inverter, d. h. ein Flipflop, zu bilden. N-Kanal-MOS-
Transistoren NA, NB, NA2 und NB2 entsprechen Zugriffsgates
(Transfergates).
Anders ausgedrückt ermöglichen es die N-Kanal-MOS-Transisto
ren NA und NB, daß ein Zugriff von dem einen Gate über eine
Wortleitung WL1 erfolgt, und die N-Kanal-MOS-Transistoren NA2
und NB2 ermöglichen es, daß ein Zugriff von dem anderen Gate
über eine Wortleitung WL2 erfolgt.
Herkömmliche Speicherzellen weisen den Nachteil auf, daß der
Verdrahtungsaufwand für die Bitleitungen groß ist und die
Verzögerung zunimmt, da die Speicherzelle in Richtung der
Bitleitungen eine größere Länge hat. Der Halbleiter-Speicher
baustein, der in der offengelegten JP-Patentanmeldung 10-178110
angegeben ist, löst dieses Problem für Einport-SRAM.
Dieser Halbleiter-Speicherbaustein löst jedoch nicht das an
gegebene Problem für einen Multiport-SRAM, der im allgemeinen
zwei Gruppen von Zugriffsgates und einen MOS-Treiber
transistor hat. Die Speicherzelle nach der offengelegten JP-
Patentanmeldung 07-7089 zeigt einen Strukturentwurf einer
Multiport-SRAM-Zelle. Dadurch erhält man jedoch den Struktu
rentwurf, um das Hinzufügen eines zweiten Ports zu verein
fachen, ohne in dem Strukturentwurf der Einport-SRAM-Zelle
eine große Änderung zu bewirken. Es geht hierbei nicht um das
Ziel, die Multiport-SRAM-Zelle in Richtung der Bitleitungen
zu verkleinern.
Aufgabe der Erfindung ist die Bereitstellung eines Halblei
ter-Speicherbausteins, der eine Speicherzelle mit geringer
Länge in Richtung der Bitleitungen hat, und zwar in dem Auf
bau eines P-Muldenbereichs, der mit einem Paar von CMOS-In
vertern gebildet ist, und eines N-Muldenbereichs, die eine
Multiport-SRAM-Zelle bilden. Bei dem Halbleiter-Speicherbau
stein der Erfindung ist der P-Muldenbereich in zwei P-Mulden
bereiche unterteilt. Die beiden P-Muldenbereiche befinden
sich an den beiden Seiten des N-Muldenbereichs. Die Be
grenzungen zwischen P- und N-Muldenbereichen sind parallel zu
den Bitleitungen, und ein Paar von Zugriffsgates ist in jedem
der beiden P-Muldenbereiche gebildet.
Bei dem Halbleiter-Speicherbaustein gemäß einem Aspekt der
Erfindung sind zwei P-Muldenbereiche auf den beiden Seiten
des N-Muldenbereichs vorgesehen, drei N-Kanal-MOS-Transisto
ren (ein erster, dritter und fünfter) sind mit der Bitleitung
der positiven Phase elektrisch verbunden und in dem einen
P-Muldenbereich gebildet, und drei N-Kanal-MOS-Transistoren
(ein zweiter, vierter und sechster) sind mit der Bitleitung
der negativen Phase verbunden und in dem anderen P-Muldenbe
reich gebildet. Die P-Muldenbereiche und der N-Muldenbereich
sind in einer Richtung angeordnet, die zu den Bitleitungen
der positiven und der negativen Phase senkrecht ist. Es ist
somit möglich, einen Strukturentwurf vorzusehen, der kürzere
Bitleitungen erfordert.
Weiterhin sind der erste und der zweite P-Muldenbereich auf
beiden Seiten des N-Muldenbereichs gebildet. Es ist somit
möglich, die Distanzen der Verdrahtungsverbindung zwischen
den N-Kanal-MOS-Transistoren, die in dem ersten bzw. dem
zweiten P-Muldenbereich gebildet sind, und den P-Kanal-MOS-
Transistoren, die in dem N-Muldenbereich gebildet sind, zu
vergleichmäßigen.
Weiterhin verlaufen die erste Bitleitung mit positiver Phase,
die erste Bitleitung mit negativer Phase, die zweite Bitlei
tung mit positiver Phase und die zweite Bitleitung mit nega
tiver Phase parallel zu Grenzlinien zwischen dem ersten bzw.
dem zweiten P-Muldenbereich und dem N-Muldenbereich. Es ist
daher möglich, einen Strukturentwurf vorzusehen, bei dem jede
Bitleitung mit einer kürzesten Länge gebildet ist, indem eine
Längenverminderung jeder Wortleitung berücksichtigt wird.
Weiterhin sind die Grenzlinien zwischen dem ersten und dem
zweiten P-Muldenbereich und dem N-Muldenbereich senkrecht zu
der Richtung, in der die erste und die zweite Wortleitung
verlaufen. Somit kann ein Strukturentwurf vorgesehen werden,
bei dem jede Wortleitung mit einer kürzesten Länge gebildet
ist, indem vorrangig eine Verringerung der Länge jeder Bit
leitung in Betracht gezogen wird.
Weiterhin sind der erste P-Kanal-MOS-Transistor und der
erste, dritte und vierte N-Kanal-MOS-Transistor so gebildet,
daß jeweilige Gatebereiche mit der Erstreckungsrichtung der
ersten Wortleitung parallel und auf derselben Geraden
positioniert sind, und der zweite P-Kanal-MOS-Transistor und
der zweite, fünfte und sechste N-Kanal-MOS-Transistor sind so
gebildet, daß jeweilige Gatebereiche mit der Erstreckungs
richtung der zweiten Wortleitung parallel und auf derselben
Geraden positioniert sind. Somit ist es möglich, Leiter für
die Verbindungen zwischen den Gates in Gestalt einer Geraden
auszubilden. Da ferner der zweite P-Kanal-MOS-Transistor und
die Gatebereiche des zweiten, fünften und sechsten N-Kanal-
MOS-Transistors auf derselben Geraden positioniert sind,
können die Leiter für die Verbindungen zwischen den Gates in
Gestalt einer Geraden ausgebildet sein.
Der dritte und fünfte N-Kanal-MOS-Transistor sind weiterhin
auf solche Weise gebildet, daß jeweilige Source-Diffusionsbe
reiche und Drain-Diffusionsbereiche auf derselben Geraden
liegen, und sie sind außerdem parallel mit den Erstreckungs
richtungen der ersten und der zweiten Bitleitung positiver
Phase angeordnet. Außerdem sind der vierte und der sechste
N-Kanal-MOS-Transistor auf solche Weise gebildet, daß jeweilige
Source-Diffusionsbereiche und Drain-Diffusionsbereiche auf
derselben Geraden positioniert sind, und sie sind ferner
parallel mit den Erstreckungsrichtungen der ersten und der
zweiten Bitleitung negativer Phase angeordnet.
Außerdem sind Drain-Diffusionsbereiche des dritten und fünf
ten N-Kanal-MOS-Transistors in einem gemeinsamen ersten
n+-Diffusionsbereich gebildet, und Drain-Diffusionsbereiche des
vierten und sechsten N-Kanal-MOS-Transistors sind in einem
gemeinsamen zweiten n+-Diffusionsbereich gebildet. Somit ist
es möglich, die Größe der n+-Diffusionsbereiche zu ver
ringern.
Der Drain-Diffusionsbereich des ersten N-Kanal-MOS-
Transistors und die Drain-Diffusionsbereiche des dritten und
des fünften N-Kanal-MOS-Transistors sind miteinander durch
eine erste Metallverdrahtungsschicht der oberen Schicht über
Kontaktlöcher verbunden, und ein Drain-Diffusionsbereich des
zweiten N-Kanal-MOS-Transistors und Drain-Diffusionsbereiche
des vierten und des sechsten N-Kanal-MOS-Transistors sind
miteinander durch eine zweite Metallverdrahtungsschicht der
oberen Schicht über Kontaktlöcher verbunden. Somit ist es
möglich, die erste und die zweite Metallverdrahtungsschicht
in Gestalt einer Geraden entsprechend den Positionen der
Drain-Diffusionsbereiche auszubilden.
Die Erstreckungsrichtung der ersten und der zweiten Metall
verdrahtungsschicht ist ferner mit der Erstreckungsrichtung
der ersten und der zweiten Wortleitung parallel. Es ist daher
möglich, die Länge der Metallverdrahtungsschichten wie die
Wortleitungen zu optimieren.
Die Erstreckungsrichtungen der ersten und der zweiten Bitlei
tung positiver Phase, der ersten und der zweiten Bitleitung
negativer Phase und der Erdleitung sind zu der ersten und der
zweiten Wortleitung senkrecht. Es ist dadurch möglich, die
jeweilige Länge dieser Leitungen zu minimieren.
Die Drain-Diffusionsbereiche des ersten, dritten und fünften
N-Kanal-MOS-Transistors sind in einem gemeinsamen ersten
n+-Diffusionsbereich gebildet, und die Drain-Diffusionsbereiche
des zweiten, vierten und sechsten N-Kanal-MOS-Transistors
sind in einem gemeinsamen zweiten n+-Diffusionsbereich gebil
det. Somit ist es möglich, die Metallverdrahtungsschichten
zwischen diesen Drain-Diffusionsbereichen wegzulassen.
Der erste n+-Diffusionsbereich und ein Drain-Diffusionsbe
reich des ersten P-Kanal-MOS-Transistors sind ferner mit
einander durch eine erste Metallverdrahtungsschicht der
oberen Schicht über Kontaktlöcher verbunden, und der zweite
n+-Diffusionsbereich und ein Drain-Diffusionsbereich des
zweiten P-Kanal-MOS-Transistors sind miteinander durch eine
zweite Metallverdrahtungsschicht der oberen Schicht über
Kontaktlöcher verbunden. Dadurch ist es möglich, die Metall
verdrahtungsschichten in Form einer Geraden entsprechend den
Positionen der Drain-Diffusionsbereiche und der
n+-Diffusionsbereiche auszubilden.
Der Halbleiter-Speicherbaustein gemäß einem anderen Aspekt
der Erfindung weist folgendes auf: eine erste Wortleitung,
eine zweite Wortleitung, eine erste Bitleitung positiver
Phase, eine erste Bitleitung negativer Phase sowie eine
zweite Bitleitung positiver Phase; einen ersten CMOS-Inver
ter, der einen CMOS-Inverter bildet, indem er einen ersten
N-Kanal-Transistor und einen ersten P-Kanal-MOS-Transistor auf
weist; einen zweiten CMOS-Inverter, der einen CMOS-Inverter
bildet, indem er einen zweiten N-Kanal-MOS-Transistor und
einen zweiten P-Kanal-MOS-Transistor aufweist, und bei dem
ein Eingang des CMOS-Inverters mit einem Ausgang des ersten
CMOS-Inverters als ein erster Speicherknoten verbunden ist
und der einen Ausgang des CMOS-Inverters hat, der mit einem
Eingang des ersten CMOS-Inverters als ein zweiter Speicher
knoten verbunden ist; einen dritten N-Kanal-MOS-Transistor,
der ein mit der ersten Wortleitung verbundenes Gate, einen
mit der ersten Bitleitung positiver Phase verbundenen Drain
und eine mit dem ersten Speicherknoten verbundene Source hat;
einen vierten N-Kanal-MOS-Transistor, der ein mit der ersten
Wortleitung verbundenes Gate, einen mit der ersten Bitleitung
negativer Phase verbundenen Drain und eine mit dem zweiten
Speicherknoten verbundene Source hat; einen fünften N-Kanal-
MOS-Transistor, der ein mit dem ersten Speicherknoten
verbundenes Gate hat; und einen sechsten N-Kanal-MOS-Tran
sistor, der ein mit der zweiten Wortleitung verbundenes Gate,
einen mit der zweiten Bitleitung positiver Phase verbundenen
Drain und eine mit einem Drain des fünften N-Kanal-MOS-Tran
sistors verbundene Source hat. Außerdem sind ein erster und
ein zweiter P-Kanal-MOS-Transistor in einem N-Muldenbereich
gebildet, der erste und der dritte N-Kanal-MOS-Transistor
sind in einem ersten P-Muldenbereich gebildet, und der
zweite, vierte, fünfte und sechste N-Kanal-MOS-Transistor
sind in einem zweiten P-Muldenbereich gebildet.
Außerdem weist der Halbleiter-Speicherbaustein folgendes auf:
eine dritte Wortleitung, eine erste Bitleitung positiver
Phase und eine zweite Bitleitung negativer Phase; einen
siebten N-Kanal-MOS-Transistor, der ein mit dem zweiten
Speicherknoten verbundenes Gate hat; und einen achten
N-Kanal-MOS-Transistor, der ein mit der dritten Wortleitung
verbundenes Gate, einen mit der zweiten Bitleitung negativer
Phase verbundenen Drain und eine mit einem Drain des siebten
N-Kanal-MOS-Transistors verbundene Source hat. Der siebte und
der achte N-Kanal-MOS-Transistor sind in dem ersten P-Mulden
bereich gebildet.
Die zweite und die dritte Wortleitung sind ferner als eine
gemeinsame Wortleitung ausgebildet.
Der erste und der zweite P-Muldenbereich sind an beiden
Seiten des N-Muldenbereichs ausgebildet.
Die jeweiligen Erstreckungsrichtungen der ersten Bitleitung
positiver Phase, der ersten Bitleitung negativer Phase und
der zweiten Bitleitung positiver Phase sind parallel mit
einer Begrenzungslinie zwischen dem ersten und dem zweiten
P-Muldenbereich und dem N-Muldenbereich.
Weiter ist eine Begrenzungslinie zwischen dem ersten und dem
zweiten P-Muldenbereich und dem N-Muldenbereich orthogonal zu
den jeweiligen Erstreckungsrichtungen der ersten und der
zweiten Wortleitung.
Außerdem sind der erste P-Kanal-MOS-Transistor und der erste,
vierte und sechste N-Kanal-MOS-Transistor so ausgebildet, daß
ihre jeweiligen Gatezonen auf derselben Geraden positioniert
sind, und sie sind außerdem parallel zu der Erstreckungsrich
tung der ersten Wortleitung angeordnet. Ferner sind der
zweite P-Kanal-MOS-Transistor und der zweite, dritte und
fünfte N-Kanal-MOS-Transistor so ausgebildet, daß ihre jewei
ligen Gatezonen auf derselben Geraden positioniert sind, und
sie sind außerdem parallel zu der Erstreckungsrichtung der
zweiten Wortleitung angeordnet.
Der erste und der dritte N-Kanal-MOS-Transistor sind so aus
gebildet, daß ein Drain-Diffusionsbereich des ersten N-Kanal-
MOS-Transistors und ein Source-Diffusionsbereich des dritten
N-Kanal-MOS-Transistors auf derselben Geraden positioniert
und ferner parallel mit der Erstreckungsrichtung der ersten
Bitleitung positiver Phase angeordnet sind. Der zweite und
der vierte N-Kanal-MOS-Transistor sind so ausgebildet, da ein
Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors
und ein Source-Diffusionsbereich des vierten N-Kanal-MOS-
Transistors auf derselben Geraden positioniert und ferner
parallel mit der Erstreckungsrichtung der ersten Bitleitung
negativer Phase angeordnet sind. Ferner sind der fünfte und
sechste N-Kanal-MOS-Transistor so ausgebildet, daß ein Drain-
Diffusionsbereich des fünften N-Kanal-MOS-Transistors und ein
Source-Diffusionsbereich des sechsten N-Kanal-MOS-Transistors
auf derselben Geraden positioniert und außerdem parallel mit
der Erstreckungsrichtung der zweiten Bitleitung positiver
Phase angeordnet sind.
Weiterhin sind ein Drain-Diffusionsbereich des ersten
N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des
dritten N-Kanal-MOS-Transistors in einem gemeinsamen ersten
n+-Diffusionsbereich gebildet. Ein Drain-Diffusionsbereich
des zweiten N-Kanal-MOS-Transistors und ein Source-
Diffusionsbereich des vierten N-Kanal-MOS-Transistors sind in
einem gemeinsamen zweiten n+-Diffusionsbereich gebildet.
Außerdem sind ein Drain-Diffusionsbereich des fünften
N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des
sechsten N-Kanal-MOS-Transistors in einem gemeinsamen dritten
n+-Diffusionsbereich gebildet.
Weiterhin sind die jeweiligen Gatebereiche des zweiten P-
Kanal-MOS-Transistors sowie des zweiten und des fünften N-
Kanal-MOS-Transistors durch eine gemeinsame Polysiliziumver
drahtung mit Geradlinienform verbunden.
Die Erstreckungsrichtungen der ersten und der zweiten Bitlei
tungen positiver Phase, der ersten Bitleitung negativer
Phase, einer Energieversorgungsleitung und einer Erdleitung
sind zu der ersten und der zweiten Wortleitung senkrecht.
Der erste P-Kanal-MOS-Transistor und der erste, vierte,
sechste und siebte N-Kanal-MOS-Transistor sind so ausgebil
det, daß ihre jeweiligen Gatebereiche parallel mit der Er
streckungsrichtung der ersten Wortleitung sind, und sind
außerdem auf derselben Geraden positioniert. Ferner sind der
zweite P-Kanal-MOS-Transistor und der zweite, dritte, fünfte
und achte N-Kanal-MOS-Transistor so ausgebildet, daß ihre je
weiligen Gatebereiche parallel mit der Erstreckungsrichtung
der zweiten Wortleitung sind, und sind außerdem auf derselben
Geraden positioniert.
Der erste und der dritte N-Kanal-MOS-Transistor sind so aus
gebildet, daß ein Drain-Diffusionsbereich des ersten N-Kanal-
MOS-Transistors und ein Source-Diffusionsbereich des dritten
N-Kanal-MOS-Transistors parallel mit der Erstreckungsrichtung
der ersten Bitleitung positiver Phase sind, und sind ferner
auf derselben Geraden positioniert. Ferner sind der zweite
und der vierte N-Kanal-MOS-Transistor so ausgebildet, daß ein
Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors
und ein Source-Diffusionsbereich des vierten N-Kanal-MOS-
Transistors mit der Erstreckungsrichtung der ersten Bitlei
tung negativer Phase parallel sind, und sind außerdem auf
derselben Geraden positioniert. Weiterhin sind der fünfte und
der sechste N-Kanal-MOS-Transistor so ausgebildet, daß ein
Drain-Diffusionsbereich des fünften N-Kanal-MOS-Transistors
und ein Source-Diffusionsbereich des sechsten N-Kanal-MOS-
Transistors mit der Erstreckungsrichtung der zweiten Bitlei
tung positiver Phase parallel sind, und sind außerdem auf
derselben Geraden positioniert. Der siebte und der achte
N-Kanal-MOS-Transistor sind ferner so ausgebildet, daß ein
Drain-Diffusionsbereich des siebten N-Kanal-MOS-Transistors
und ein Source-Diffusionsbereich des achten N-Kanal-MOS-Tran
sistors mit der Erstreckungsrichtung der zweiten Bitleitung
negativer Phase parallel sind, und sind ferner auf derselben
Geraden positioniert.
Ein Drain-Diffusionsbereich des ersten N-Kanal-MOS-
Transistors und ein Source-Diffusionsbereich des dritten N-
Kanal-MOS-Transistors sind in einem gemeinsamen ersten
n+-Diffusionsbereich gebildet. Ein Drain-Diffusionsbereich des
zweiten N-Kanal-MOS-Transistors und ein Source-Diffusionsbe
reich des vierten N-Kanal-MOS-Transistors sind in einem ge
meinsamen n+-Diffusionsbereich gebildet. Ein Drain-
Diffusionsbereich des fünften N-Kanal-MOS-Transistors und ein
Source-Diffusionsbereich des sechsten N-Kanal-MOS-Transistors
sind in einem gemeinsamen dritten n+-Diffusionsbereich gebil
det. Ein Drain-Diffusionsbereich des siebten N-Kanal-MOS-
Transistors und ein Source-Diffusionsbereich des achten N-
Kanal-MOS-Transistors sind in einem gemeinsamen vierten
n+-Diffusionsbereich gebildet.
Die jeweiligen Gate-Bereiche des zweiten P-Kanal-MOS-Tran
sistors und des zweiten und fünften N-Kanal-MOS-Transistors
sind durch eine gemeinsame erste Polysiliziumverdrahtung in
Form einer Geraden miteinander verbunden. Ferner sind die je
weiligen Gate-Bereiche des ersten P-Kanal-MOS-Transistors und
des ersten und siebten N-Kanal-MOS-Transistors durch eine ge
meinsame zweite Polysiliziumverdrahtung in Form einer Geraden
miteinander verbunden.
Die Erfindung wird nachstehend auch hinsichtlich weiterer
Merkmale und Vorteile anhand der Beschreibung von Aus
führungsbeispielen unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
Fig. 1 ein Schaltbild einer Ersatzschaltung einer ersten
Ausführungsform des Halbleiter-Speicherbausteins der
Erfindung;
Fig. 2 ein Schema eines Beispiels des Strukturentwurfs
einer Speicherzelle des Halbleiter-Speicherbausteins
gemäß der ersten Ausführungsform;
Fig. 3 ein Schema eines anderen Beispiels des Strukturent
wurfs der Speicherzelle des Halbleiter-Speicherbau
steins gemäß der ersten Ausführungsform;
Fig. 4 ein Schema noch eines weiteren Beispiels des Struk
turentwurfs der Speicherzelle des Halbleiter-Spei
cherbausteins gemäß der ersten Ausführungsform;
Fig. 5 ein Schema noch eines anderen Beispiels des Struk
turentwurfs der Speicherzelle des Halbleiter-
Speicherbausteins gemäß der ersten Ausführungsform;
Fig. 6 eine Erläuterung verschiedener Symbole wie bei
spielsweise eines Kontaktlochs, einer Durchkontak
tierung usw.;
Fig. 7 ein Schema eines Beispiels des Strukturentwurfs der
Speicherzelle eines Halbleiter-Speicherbausteins ge
mäß einer zweiten Ausführungsform der Erfindung;
Fig. 8 ein Schaltbild einer Ersatzschaltung einer dritten
Ausführungsform des Halbleiter-Speicherbausteins;
Fig. 9 ein Schema eines Beispiels des Strukturentwurfs
einer Speicherzelle des Halbleiter-Speicherbausteins
gemäß der dritten Ausführungsform;
Fig. 10 ein Schema eines anderen Beispiels des Strukturent
wurfs einer Speicherzelle des Halbleiter-Speicher
bausteins gemäß der dritten Ausführungsform;
Fig. 11 ein Schema noch eines anderen Beispiels des Struk
turentwurfs einer Speicherzelle des Halbleiter-Spei
cherbausteins gemäß der dritten Ausführungsform;
Fig. 12 ein Schema eines anderen Beispiels des Strukturent
wurfs einer Speicherzelle des Halbleiter-Speicher
bausteins gemäß der dritten Ausführungsform;
Fig. 13 ein Schaltbild einer Ersatzschaltung einer vierten
Ausführungsform des Halbleiter-Speicherbausteins;
Fig. 14 ein Schema eines Beispiels des Strukturentwurfs
einer Speicherzelle des Halbleiter-Speicherbausteins
gemäß der vierten Ausführungsform;
Fig. 15 ein Schema eines anderen Beispiels des Strukturent
wurfs einer Speicherzelle des Halbleiter-Speicher
bausteins gemäß der vierten Ausführungsform;
Fig. 16 ein Schema eines anderen Beispiels des Strukturent
wurfs einer Speicherzelle des Halbleiter-Speicher
bausteins gemäß der vierten Ausführungsform;
Fig. 17 ein Schema noch eines anderen Beispiels des Struk
turentwurfs einer Speicherzelle des Halbleiter-Spei
cherbausteins gemäß der vierten Ausführungsform;
Fig. 18 ein Schaltbild einer Ersatzschaltung einer fünften
Ausführungsform eines Halbleiter-Speicherbausteins;
Fig. 19 ein Schema eines Beispiels des Strukturentwurfs
einer Speicherzelle des Halbleiter-Speicherbausteins
gemäß der fünften Ausführungsform;
Fig. 20 ein Schema eines weiteren Beispiels des Strukturent
wurfs einer Speicherzelle des Halbleiter-Speicher
bausteins gemäß der fünften Ausführungsform;
Fig. 21 ein Schema eines Strukturentwurfs eines Diffusions
bereichs, der auf der Oberfläche eines Halbleiter
substrats gebildet ist, einer polykristallinen
Siliziumschicht, die auf den Diffusionsbereichen ge
bildet ist, und einer Erdung mit einer ersten
Metallverdrahtungsschicht, gemäß einem herkömmlichen
Halbleiter-Speicherbaustein;
Fig. 22 ein Schema eines Strukturentwurfs, wobei eine obere
Erdung mit einer zweiten und einer dritten Metall
verdrahtungsschicht gezeigt ist, die auf der oberen
Schicht gebildet sind, entsprechend dem her
kömmlichen Halbleiter-Speicherbaustein; und
Fig. 23 ein Strukturentwurfsschema, das eine herkömmliche
Speicherzelle zeigt.
Bevorzugte Ausführungsformen der Erfindung werden nachstehend
unter Bezugnahme auf die Zeichnungen beschrieben. Die folgen
den Ausführungsbeispiele schränken die Erfindung nicht ein.
Es wird nun ein Halbleiter-Speicherbaustein einer ersten Aus
führungsform beschrieben. Fig. 1 ist ein Ersatzschaltbild der
ersten Ausführungsform des Halbleiter-Speicherbausteins. Ein
P-Kanal-MOS-Transistor P1 und ein N-Kanal-MOS-Transistor N1
(N1') bilden einen ersten CMOS-Inverter. Ein P-Kanal-MOS-
Transistor P2 und ein N-Kanal-MOS-Transistor N2 (N2') bilden
einen zweiten CMOS-Inverter. Die Ein- und Ausgänge dieser
CMOS-Inverter sind über Kreuz miteinander verbunden.
Anders ausgedrückt bilden diese MOS-Transistoren P1, P2, N1,
N1', N2 und N2' eine Flipflopschaltung. In Fig. 1 ist es
möglich, einen Schreib- und Lesevorgang in einem Logikzustand
in einem Speicherknoten MA, der ein Ausgangspunkt des ersten
CMOS-Inverters und ein Eingangspunkt des zweiten CMOS-Inver
ters ist, und in einem Speicherknoten MB durchzuführen, der
ein Ausgangspunkt des zweiten CMOS-Inverters und ein Ein
gangspunkt des ersten CMOS-Inverters ist.
Die N-Kanal-MOS-Transistoren N3, N4, N5 und N6 wirken jeweils
als Zugriffsgates. Das Gate des N-Kanal-MOS-Transistors N3
ist mit einer ersten Wortleitung WL0 verbunden, die Source
ist mit dem Speicherknoten MA verbunden, und der Drain ist
mit einer ersten Bitleitung BL00 positiver Phase verbunden.
Das Gate des N-Kanal-MOS-Transistors N5 ist mit einer zweiten
Wortleitung WL1 verbunden, die Source ist mit dem Speicher
knoten MA verbunden, und der Drain ist mit einer zweiten Bit
leitung BL10 positiver Phase verbunden.
Das Gate des N-Kanal-MOS-Transistors N4 ist mit einer ersten
Wortleitung WL0 verbunden, die Source ist mit dem Speicher
knoten MB verbunden, und der Drain ist mit einer ersten Bit
leitung BL01 negativer Phase verbunden. Das Gate des N-Kanal-
MOS-Transistors N6 ist mit der zweiten Wortleitung WL1 ver
bunden, die Source ist mit dem Speicherknoten MB verbunden,
und der Drain ist mit einer zweiten Bitleitung BL11 negativer
Phase verbunden.
Anders ausgedrückt ist es möglich, einen Speicherwert eines
ersten Ports auszulesen, indem die erste Wortleitung WL0, die
erste Bitleitung BL00 positiver Phase und die erste Bitlei
tung BL01 negativer Phase angesteuert werden. Es ist möglich,
einen Speicherwert eines zweiten Ports auszulesen, indem die
zweite Wortleitung WL1, die zweite Bitleitung BL10 positiver
Phase und die zweite Bitleitung BL11 negativer Phase ange
steuert werden.
Das Ersatzschaltbild selbst, das in Fig. 1 gezeigt ist, un
terscheidet sich nicht von der Schaltung der herkömmlichen
Zweiport-SRAM-Zelle. In dem Halbleiter-Speicherbaustein gemäß
der ersten Ausführungsform gibt es jedoch eine Charakteristik
hinsichtlich des Aufbaus der Speicherzelle. Die Fig. 2 bis 5
sind Strukturentwürfe der Speicherzelle des Halbleiter-Spei
cherbausteins der ersten Ausführungsform. Fig. 6 erläutert
verschiedene Symbole wie etwa ein Kontaktloch, eine Durch
kontaktierung usw., die in den Fig. 2 bis 5 enthalten sind.
Fig. 2 zeigt Schichten einschließlich Muldenbereiche, die auf
einem Halbleitersubstrat gebildet sind, Diffusionsbereiche,
die in den Muldenbereichen gebildet sind, und eine auf der
oberen Oberfläche gebildete Polysilizium-Verdrahtungsschicht.
Bei der Speicherzelle des Halbleiter-Speicherbausteins der
ersten Ausführungsform sind ein erster P-Muldenbereich PW1,
ein N-Muldenbereich NW und ein zweiter P-Muldenbereich PW2 in
dieser Reihenfolge in ebener Richtung auf dem Halbleitersub
strat ausgebildet, wie Fig. 2 zeigt. Anders ausgedrückt sind
die beiden P-Muldenbereiche PW1 und PW2 jeweils gesondert an
den beiden Seiten des N-Muldenbereichs NW ausgebildet.
Dabei sind diese Muldenbereiche so ausgebildet, daß eine Be
grenzungslinie zwischen dem ersten P-Muldenbereich PW1 und
dem N-Muldenbereich NW (die nachstehend als erste Muldenbe
grenzungslinie bezeichnet wird) und eine Begrenzungslinie
zwischen dem zweiten P-Muldenbereich PW2 und dem N-Muldenbe
reich NW (nachstehend als eine zweite Muldenbegrenzungslinie
bezeichnet) parallel miteinander sind. Zwischen dem N-Mulden
bereich NW und dem ersten P-Muldenbereich PW1 sowie zwischen
dem N-Muldenbereich NW und dem zweiten P-Muldenbereich PW2
gibt es jeweils einen Trennbereich, der jedoch in Fig. 2
nicht gezeigt ist.
Die in Fig. 1 gezeigten N-Kanal-MOS-Transistoren N1, N1', N3
und N5 sind in dem ersten P-Muldenbereich PW1 gebildet. Die
in Fig. 1 gezeigten P-Kanal-MOS-Transistoren P1 und P2 sind
in dem N-Muldenbereich NW gebildet. Ferner sind die in Fig. 1
gezeigten N-Kanal-MOS-Transistoren N2, N2', N4 und N6 in dem
zweiten P-Muldenbereich PW2 gebildet.
Der Aufbau jeder der Schichten, die in den Fig. 2 bis 5 ge
zeigt sind, wird nacheinander erläutert. Zuerst sind in den
in Fig. 2 gezeigten Schichten zwei Polysilizium-Verdrahtungs
schichten PL21 und PL22 in dem ersten P-Muldenbereich PW1 ge
bildet und erstrecken sich in einer zu der ersten Muldenbe
grenzungslinie senkrechten Richtung. Ebenso sind zwei
Polysilizium-Verdrahtungsschichten PL31 und PL32 in dem
zweiten P-Muldenbereich PW2 angeordnet und erstrecken sich in
einer zu der zweiten Muldenbegrenzungslinie senkrechten Rich
tung.
Ein Einzelstück einer Polysilizium-Verdrahtungsschicht PL11
ist in dem Bereich von dem N-Muldenbereich NW zu dem ersten
P-Muldenbereich PW1 in einer zu der ersten Muldenbegrenzungs
linie senkrechten Richtung so ausgebildet, daß das Einzel
stückende in dem ersten P-Muldenbereich PW1 positioniert ist.
Wie Fig. 2 zeigt, hat das Einzelstückende eine solche Ge
stalt, daß zwei parallele Achsen (eine Hauptachse und eine
Rückkehrachse), die das Einzelstückende der Polysilizium-Ver
drahtungsschicht PL11 bilden, mit Achsen der beiden
Polysilizium-Verdrahtungsschichten PL21 bzw. PL22 koinzident
sind. Weiterhin ist die Hauptachse der Polysilizium-Verdrah
tungsschicht PL11 mit der Polysilizium-Verdrahtungsschicht
PL21 koinzident.
Das andere Ende der Polysilizium-Verdrahtungsschicht PL11 ist
auf der zweiten Muldenbegrenzungslinie positioniert.
Ebenso ist ein Einzelstück einer Polysilizium-Verdrahtungs
schicht PL12 in dem Bereich von dem N-Muldenbereich NW zu dem
zweiten P-Muldenbereich PW2 in einer zu der zweiten Muldenbe
grenzungslinie senkrechten Richtung so ausgebildet, daß das
Einzelstückende in dem zweiten P-Muldenbereich PW2 po
sitioniert ist. Wie Fig. 2 zeigt, hat das Einzelstückende
eine solche Gestalt, daß zwei parallele Achsen, die das Ein
zelstückende der Polysilizium-Verdrahtungsschicht PL12
bilden, mit Achsen der beiden Polysilizium-Verdrahtungs
schichten PL31 bzw. PL32 koinzident sind. Ferner ist die
Hauptachse der Polysilizium-Verdrahtungsschicht PL12 mit der
Polysilizium-Verdrahtungsschicht PL31 koinzident. Das andere
Ende der Polysilizium-Verdrahtungsschicht PL12 ist auf der
ersten Muldenbegrenzungslinie positioniert.
n+-Diffusionsbereiche FL21 und FL22 sind in dem ersten P-Mul
denbereich PW1 durch Injektion einer N-Störstelle an Positio
nen, die die Polysilizium-Verdrahtungsschicht PL21 zwischen
sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-
Transistor N3 gebildet, der die Polysilizium-Verdrahtungs
schicht PL21 als Gateelektrode nutzt. Ferner sind
n+-Diffusionsbereiche FL22 und FL23 an Positionen, die die Poly
silizium-Verdrahtungsschicht PL22 zwischen sich einschließen,
ausgebildet. Somit ist ein N-Kanal-MOS-Transistor N5 gebil
det, der die Polysilizium-Verdrahtungsschicht PL22 als
Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL21 und PL22
parallel in den N-Kanal-MOS-Transistoren N3 bzw. N5 angeord
net sind, ist es insbesondere möglich, die n+-Diffusionsbe
reiche FL21 bis FL23 in einer mit der ersten Muldenbegren
zungslinie parallelen Richtung und außerdem geradlinig anzu
ordnen. Durch diese Anordnung können die N-Kanal-MOS-Transi
storen N3 und N5 den n+-Diffusionsbereich FL22 gemeinsam ver
wenden. Die gemeinsame Verwendung dieses n+-Diffusionsbe
reichs FL22 ermöglicht es, die Sources der N-Kanal-MOS-
Transistoren N3 und N5 miteinander zu verbinden, und trägt
außerdem dazu bei, die von den N-Kanal-MOS-Transistoren N3
und N5 eingenommene Fläche zu verringern, wie das Ersatz
schaltbild von Fig. 1 zeigt.
Ferner sind n+-Diffusionsbereiche FL24 und FL25 in dem ersten
P-Muldenbereich PW1 durch die Injektion einer N-Störstelle an
PositIonen, die die Hauptachse des Einzelstückendes der Poly
silizium-Verdrahtungsschicht PL11 zwischen sich einschließen,
ausgebildet. Dadurch ist ein N-Kanal-MOS-Transistor N1 gebil
det, der die Hauptachse der Polysilizium-Verdrahtungsschicht
PL11 als Gateelektrode nutzt. Ferner sind n+-Diffusionsberei
che FL25 und FL26 an Positionen gebildet, die die Rück
kehrachse des Einzelstückendes der Polysilizium-Verdrahtungs
schicht PL11 zwischen sich einschließen. Somit ist ein N-
Kanal-MOS-Transistor N1' gebildet, der die Rückkehrachse der
Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode
nutzt. Anders ausgedrückt ermöglicht es das Einzelstückende
der Polysilizium-Verdrahtungsschicht PL11, die Gates der N-
Kanal-MOS-Transistoren N1 und N1' miteinander zu verbinden,
wie das Ersatzschaltbild von Fig. 1 zeigt.
Ebenso sind wie bei den N-Kanal-MOS-Transistoren N3 und N5
die Hauptachse und die Rückkehrachse der Polysilizium-Ver
drahtungsschicht PL11 in den N-Kanal-MOS-Transistoren N1 bzw.
N1' parallel angeordnet. Es ist daher möglich, die n+-Diffu
sionsbereiche FL24 bis FL26 in einer Richtung parallel mit
der ersten Muldenbegrenzungslinie und außerdem in gerader
Linie anzuordnen. Bei dieser Anordnung können die N-Kanal-
MOS-Transistoren N1 und N1' den n+-Diffusionsbereich FL25 ge
meinsam nutzen. Die gemeinsame Nutzung dieses n+-Diffusions
bereichs FL25 ermöglicht es, die Drains der N-Kanal-MOS-Tran
sistoren N1 und N1' miteinander zu verbinden, und trägt
ferner dazu bei, die von den N-Kanal-MOS-Transistoren N1 und
N1' belegte Fläche zu verringern, wie das Ersatzschaltbild
von Fig. 1 zeigt.
Wie Fig. 2 zeigt, sind ferner die Hauptachsen der Polysili
zium-Verdrahtungsschicht PL21 und der Polysilizium-Verdrah
tungsschicht PL11 auf derselben Geraden positioniert, und die
Rückkehrachsen der Polysilizium-Verdrahtungsschicht PL22 und
der Polysilizium-Verdrahtungsschicht PL11 sind auf derselben
Geraden positioniert. Es ist dadurch möglich, die Distanz
zwischen den N-Kanal-MOS-Transistoren N1 und N1' bzw.
zwischen den N-Kanal-MOS-Transistoren N3 und N5 zu verrin
gern. Infolgedessen kann eine Verkleinerung der Fläche er
zielt werden, die von diesen vier N-Kanal-MOS-Transistoren in
dem ersten P-Muldenbereich PW1 eingenommen wird.
n+-Diffusionsbereiche FL31 und FL32 sind gleichermaßen in dem
zweiten P-Muldenbereich PW2 durch Injektion einer N-
Störstelle an Positionen gebildet, die die Polysilizium-Ver
drahtungsschicht PL31 zwischen sich einschließen. Dadurch ist
ein N-Kanal-MOS-Transistor N6 gebildet, der die Polysilizium-
Verdrahtungsschicht PL21 als Gateelektrode nutzt. Ferner sind
n+-Diffusionsbereiche FL32 und FL33 an Positionen gebildet,
die die Polysilizium-Verdrahtungsschicht PL32 zwischen sich
einschließen. Dadurch ist ein N-Kanal-MOS-Transistor N4 ge
bildet, der die Polysilizium-Verdrahtungsschicht PL32 als
Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL31 und PL32 eben
falls parallel in den N-Kanal-MOS-Transistoren N4 bzw. N6 an
geordnet sind, ist es möglich, die n+-Diffusionsbereiche FL31
bis FL33 in einer Richtung parallel mit der zweiten Muldenbe
grenzungslinle und außerdem in gerader Linie anzuordnen. Bei
dieser Anordnung können die N-Kanal-MOS-Transistoren N4 und
N6 den n+-Diffusionsbereich FL32 gemeinsam nutzen. Die ge
meinsame Nutzung dieses n+-Diffusionsbereichs FL32 ermöglicht
es, die Sources der N-Kanal-MOS-Transistoren N4 und N6 mit
einander zu verbinden, und trägt außerdem dazu bei, die von
den N-Kanal-MOS-Transistoren N4 und N6 eingenommene Fläche zu
verringern, wie die Ersatzschaltung von Fig. 1 zeigt.
n+-Diffusionsbereiche FL34 und FL35 sind in dem zweiten P-
Muldenbereich PW2 durch Injektion einer N-Störstelle an
Positionen gebildet, die die Hauptachse des Einzelstückendes
der Polysilizium-Verdrahtungsschicht PL12 zwischen sich ein
schließen. Somit ist ein N-Kanal-MOS-Transistor N2 gebildet,
der die Hauptachse der Polysilizium-Verdrahtungsschicht PL12
als Gateelektrode nutzt. Ferner sind n+-Diffusionsbereiche
FL35 und FL36 an Positionen gebildet, die die Rückkehrachse
des Einzelstückendes der Polysilizium-Verdrahtungsschicht
PL12 zwischen sich einschließen. Dadurch ist ein N-Kanal-MOS-
Transistor N2' gebildet, der die Rückkehrachse der Polysili
zium-Verdrahtungsschicht PL12 als Gateelektrode nutzt. Anders
ausgedrückt ermöglicht es das Einzelstückende der Polysili
zium-Verdrahtungsschicht PL12, die Gates der N-Kanal-MOS-
Transistoren N2 und N2' miteinander zu verbinden, wie das Er
satzschaltbild von Fig. 1 zeigt.
Ebenso wie bei den N-Kanal-MOS-Transistoren N4 und N6 sind
die Hauptachse und die Rückkehrachse der Polysilizium-Ver
drahtungsschicht PL12 parallel in den N-Kanal-MOS-Transisto
ren N2 bzw. N2' angeordnet. Es ist somit möglich, die n+-Dif
fusionsbereiche FL34 bis FL36 in einer Richtung parallel mit
der zweiten Muldenbegrenzungslinie und außerdem geradlinig
anzuordnen. Bei dieser Anordnung können die N-Kanal-MOS-Tran
sistoren N2 und N2' den n+-Diffusionsbereich FL35 gemeinsam
nutzen. Die gemeinsame Nutzung dieses n+-Diffusionsbereichs
FL35 ermöglicht es, die Drains der N-Kanal-MOS-Transistoren
N2 und N2' miteinander zu verbinden, und trägt ferner dazu
bei, die von den N-Kanal-MOS-Transistoren N2 und N2' einge
nommene Fläche zu verkleinern, wie das Ersatzschaltbild von
Fig. 1 zeigt.
Wie Fig. 2 zeigt, sind die Hauptachsen der Polysilizium-Ver
drahtungsschicht PL31 und der Polysilizium-Verdrahtungs
schicht PL12 auf derselben Geraden angeordnet, und die Rück
kehrachsen der Polysilizium-Verdrahtungsschicht PL32 und der
Polysilizium-Verdrahtungsschicht PL12 sind auf derselben Ge
raden positioniert. Es ist somit möglich, die Anordnungs
distanz zwischen den N-Kanal-MOS-Transistoren N2 und N2' bzw.
den N-Kanal-MOS-Transistoren N4 und N6 zu verringern. Infol
gedessen kann eine Verkleinerung der Fläche erzielt werden,
die von diesen vier N-Kanal-MOS-Transistoren in dem zweiten
P-Muldenbereich PW2 eingenommen wird.
p+-Diffusionsbereiche FL11 und FL12 sind in dem N-Muldenbe
reich NW durch Injektion einer P-Störstelle an Positionen,
die die Hauptachse der Polysilizium-Verdrahtungsschicht PL11
zwischen sich einschließen, gebildet. Dadurch ist ein
P-Kanal-MOS-Transistor P1 gebildet, der die Polysilizium-Ver
drahtungsschicht PL11 als Gateelektrode nutzt. Ferner sind
p+-Diffusionsbereiche FL13 und FL14 an Positionen gebildet,
die die Hauptachse der Polysilizium-Verdrahtungsschicht PL12
zwischen sich einschließen. Somit ist ein P-Kanal-MOS-
Transistor P2 gebildet, der die Polysilizium-Verdrahtungs
schicht PL12 als Gateelektrode nutzt.
Die Positionen der P-Kanal-MOS-Transistoren P1 und P2 sind
auf der Basis der Positionen der Polysilizium-Verdrahtungs
schichten PL11 und PL12 bestimmt. Die Distanz zwischen den
Polysilizium-Verdrahtungsschichten PL11 und PL12 kann auf un
gefähr die Größe des p+-Diffusionsbereichs FL12 oder FL13
(kleinste Teilung des Transistors) reduziert werden, wie Fig. 2
zeigt. Insbesondere dann, wenn die Größen der p+-Diffusi
onsbereiche FL12 und FL13 ungefähr gleich wie die Größen der
n+-Diffusionsbereiche FL22 und FL25 in dem ersten P-Muldenbe
reich PW1 und die n+-Diffusionsbereiche FL32 und FL35 in dem
zweiten P-Muldenbereich PW2 vorgegeben sind, ist es möglich,
die für den Entwurf der Speicherzelle erforderliche Ge
samtfläche zu minimieren.
Die obige Anordnung bedeutet auch, daß es möglich ist, die
Hauptachsen der Polysilizium-Verdrahtungsschichten PL21 und
PL11, die Rückkehrachsen von PL12 und PL32 auf derselben Ge
raden anzuordnen, und daß es ferner möglich ist, die
Hauptachsen der Polysilizium-Verdrahtungsschichten PL22 und
PL12 und die Rückkehrachsen von PL11 und PL31 auf derselben
Geraden anzuordnen.
Um eine elektrische Verbindung mit der oberen Schicht herzu
stellen, ist ein Kontaktloch an jeder von den Polysilizium-
Verdrahtungsschichten PL11, PL12, PL21, PL22, PL31 und PL32,
den p+-Diffusionsbereichen FL11 bis FL14 und den n+-Diffusi
onsbereichen FL21 bis FL26 und FL31 bis FL36 vorgesehen, wie
Fig. 2 zeigt.
Als nächstes werden Schichten erläutert, die über den in Fig.
2 gezeigten Schichten positioniert sind. Fig. 3 zeigt Schich
ten einschließlich erste Metallverdrahtungsschichten, die auf
den in Fig. 2 gezeigten Schichten gebildet sind. Als eine der
in Fig. 3 gezeigten Schichten ist eine erste Metallverdrah
tungsschicht AL11 gebildet, um die in der unteren Schicht be
findlichen Objekte der n+-Diffusionsbereiche FL22 und FL25,
des p+-Diffusionsbereichs FL12 und der Polysilizium-Verdrah
tungsschicht PL12 elektrisch miteinander zu verbinden. Diese
erste Metallverdrahtungsschicht AL11 ermöglicht es, die
Sources der N-Kanal-MOS-Transistoren N3 und N5, die Drains
der N-Kanal-MOS-Transistoren N1 und N1', den Ausgang des er
sten CMOS-Inverters und den Eingang des zweiten CMOS-Inver
ters entsprechend dem in Fig. 1 gezeigten Ersatzschaltbild
miteinander zu verbinden.
Weiterhin ist eine erste Metallverdrahtungsschicht AL12 ge
bildet, um eine elektrische Verbindung zwischen den in der
unteren Schicht befindlichen Objekten der n+-Diffusionsbe
reiche FL32 und FL34, des p+-Diffusionsbereichs FL13 und der
Polysilizium-Verdrahtungsschicht PL11 herzustellen. Diese
erste Metallverdrahtungsschicht AL12 ermöglicht die elektri
sche Verbindung zwischen den Sources der N-Kanal-MOS-Tran
sistoren N4 und N6, den Drains der N-Kanal-MOS-Transistoren
N2 und N2', dem Ausgang des zweiten CMOS-Inverters und dem
Eingang des ersten CMOS-Inverters, wie das Ersatzschaltbild
von Fig. 1 zeigt.
Insbesondere sind in der ersten Metallverdrahtungsschicht
AL11 die Kontaktpunkte der n+-Diffusionsbereiche FL32 und
FL35 sowie des p+-Diffusionsbereichs FL13 auf derselben Gera
den angeordnet, wie oben beschrieben wird. Es ist daher mög
lich, einen Leiter zum Verbinden dieser drei Punkte in Form
einer Geraden auszubilden. Dies gilt gleichermaßen für die
erste Metallverdrahtungsschicht AL12.
Ferner sind als in Fig. 3 gezeigte Schichten eine erste Me
tallverdrahtungsschicht AL15 zum Verschieben des Verbindungs
punkts des p+-Diffusionsbereichs FL11 der unteren Schicht und
eine erste Metallverdrahtungsschicht AL16 zum Verschieben des
Verbindungspunkts des p+-Diffusionsbereichs FL14 der unteren
Schicht ausgebildet. Ferner sind eine erste Metallverdrah
tungsschicht AL17 zum Verschieben des Verbindungspunkts des
n+-Diffusionsbereichs FL23 der unteren Schicht und eine erste
Metallverdrahtungsschicht AL18 zum Verschieben des Verbin
dungspunkts des n+-Diffusionsbereichs FL33 der unteren
Schicht ausgebildet.
Als nächstes werden Schichten erläutert, die über den in Fig.
3 gezeigten Schichten liegen. Fig. 4 zeigt Schichten, die
zweite Metallverdrahtungsschichten aufweisen, die auf den in
Fig. 3 gezeigten Schichten gebildet sind. Als eine der in
Fig. 4 gezeigten Schichten ist eine zweite Metallverdrah
tungsschicht AL21 gebildet, um ein Energieversorgungspoten
tial VDD an den p+-Diffusionsbereich FL11 über die in Fig. 3
gezeigte erste Metallverdrahtungsschicht AL15 und ein Ener
gieversorgungspotential VDD an den p+-Diffusionsbereich FL14
über die erste Metallverdrahtungsschicht AL16 anzulegen. Mit
anderen Worten wirkt die zweite Metallverdrahtungsschicht
AL21 als eine Energieversorgungspotential-VDD-Leitung und
stellt eine Verbindung zwischen der Source des P-Kanal-MOS-
Transistors P1 und der Energieversorgung sowie eine Verbin
dung zwischen der Source des P-Kanal-MOS-Transistors P2 und
der Energieversorgung in der Ersatzschaltung von Fig. 1 her.
Ferner sind zweite Metallverdrahtungsschichten AL22 und AL23
ausgebildet, um ein Erdpotential GND an die p+-Diffusionsbe
reiche FL24 und FL26 bzw. die p+-Diffusionsbereiche FL34 und
FL36 über Kontaktlöcher und erste metallisierte Bohrungen,
die in Fig. 3 gezeigt sind, anzulegen. Mit anderen Worten
wirken die zweiten Metallverdrahtungsschichten AL22 bzw. AL23
als eine Erdpotential-GND-Leitung und stellen die Erdung
jeder Source der N-Kanal-MOS-Transistoren N1, N1', N2 bzw.
N2' in der Ersatzschaltung von Fig. 1 her.
Dabei sind, wie Fig. 2 zeigt, die n+-Diffusionsbereiche FL24
und FL26 auf einer Geraden parallel mit der ersten Muldenbe
grenzungslinie angeordnet. Daher können die Kontaktlöcher an
den n+-Diffusionsbereichen an Positionen gebildet sein, an
denen eine geradlinige Verbindung zwischen den Kontaktlöchern
parallel mit der ersten Muldenbegrenzungslinie ist. Mit ande
ren Worten ist es möglich, die in Fig. 4 gezeigte zweite Me
tallverdrahtungsschicht AL22 als Gerade parallel mit der
ersten Muldenbegrenzungslinie auszubilden. Dies gilt
gleichermaßen für die zweite Metallverdrahtungsschicht AL23.
Als die in Fig. 4 gezeigten Schichten sind ferner durch die
Kontaktlöcher und die ersten Durchkontaktierungen hindurch,
die in Fig. 3 gezeigt sind, ausgebildet: eine zweite Metall
verdrahtungsschicht AL24, die mit dem p+-Diffusionsbereich
FL21 der unteren Schicht verbunden ist und als eine erste
Bitleitung BL00 positiver Phase wirkt, eine zweite Metallver
drahtungsschicht AL25, die mit dem p+-Diffusionsbereich FL26
der unteren Schicht verbunden ist und als eine zweite Bitlei
tung BL10 positiver Phase wirkt, eine zweite Metallverdrah
tungsschicht AL26, die mit dem p+-Diffusionsbereich FL36 der
unteren Schicht verbunden ist und als eine erste Bitleitung
BL01 negativer Phase wirkt, und eine zweite Metallverdrah
tungsschicht AL27, die mit dem p+-Diffusionsbereich FL31 der
unteren Schicht verbunden ist und als eine zweite Bitleitung
BL11 negativer Phase wirkt.
Mit anderen Worten erzielen diese zweiten Metallverdrahtungs
schichten AL24 bis AL27 in der Ersatzschaltung von Fig. 1
eine Verbindung zwischen dem anderen Halbleiterende (Drain)
des N-Kanal-MOS-Transistors N3 und der ersten Bitleitung BL00
positiver Phase, eine Verbindung zwischen dem anderen Halb
leiterende (Drain) des N-Kanal-MOS-Transistors N5 und der
zweiten Bitleitung BL10 positiver Phase, eine Verbindung zwi
schen dem anderen Halbleiterende (Drain) des N-Kanal-MOS-
Transistors N4 und der ersten Bitleitung BL01 negativer Phase
bzw. eine Verbindung zwischen dem anderen Halbleiterende
(Drain) des N-Kanal-MOS-Transistors N6 und der zweiten Bit
leitung BL11 negativer Phase.
Dabei ist es möglich, die zweiten Metallverdrahtungsschichten
AL24 bis AL27 als Gerade auszubilden, die sich jeweils in
einer mit der ersten Muldenbegrenzungslinie parallelen Rich
tung erstreckt. Das bedeutet, daß es möglich ist, die Länge
jeder von der ersten Bitleitung BL00 positiver Phase, der
zweiten Bitleitung BL10 positiver Phase, der ersten Bitlei
tung BL01 negativer Phase und der zweiten Bitleitung BL11 ne
gativer Phase innerhalb einer Speicherzelle weiter zu ver
ringern.
Als nächstes werden Schichten erläutert, die über den in Fig.
4 gezeigten Schichten positioniert sind. Fig. 5 zeigt Schich
ten, die dritte Metallverdrahtungsschichten aufweisen, die
auf den in Fig. 4 gezeigten Schichten gebildet sind. Als eine
der in Fig. 5 gezeigten Schichten ist eine dritte Metallver
drahtungsschicht AL31 gebildet, um die Polysilizium-Verdrah
tungsschichten PL21 und PL32 über die erste Durchkontaktie
rung und eine zweite Durchkontaktierung elektrisch zu verbin
den und als eine erste Wortleitung WL0 zu wirken. Mit anderen
Worten erzielt die dritte Metallverdrahtungsschicht AL31 eine
Verbindung zwischen den Gates der N-Kanal-MOS-Transistoren N3
und N4 und der ersten Wortleitung WL0 in der Ersatzschaltung
von Fig. 1.
Ferner ist eine dritte Metallverdrahtungsschicht ALB2 ausge
bildet, um die Polysilizium-Verdrahtungsschichten PL22 und
PL31 durch die erste Durchkontaktierung und die zweite Durch
kontaktierung elektrisch zu verbinden und als zweite Wortlei
tung WL1 zu wirken. Mit anderen Worten erzielt die dritte Me
tallverdrahtungsschicht AL32 eine Verbindung zwischen den
Gates der N-Kanal-MOS-Transistoren N5 und N6 und der zweiten
Wortleitung WL1 in dem Ersatzschaltbild von Fig. 1.
Dabei sind, wie Fig. 2 zeigt, die Polysilizium-Verdrahtungs
schichten PL21 und PL32 auf derselben Geraden angeordnet, die
sich in einer zu der ersten Muldenbegrenzungslinie senkrech
ten Richtung erstreckt. Daher ist es möglich, die Kontaktlö
cher an den Polysilizium-Verdrahtungsschichten an Positionen
auszubilden, an denen eine gerade Verbindung zwischen diesen
Kontaktlöchern senkrecht zu der ersten Muldenbegrenzungslinie
ist. Mit anderen Worten kann die in Fig. 5 gezeigte dritte
Metallverdrahtungsschicht AL31 als Gerade ausgebildet sein,
die sich in einer zu der ersten Muldenbegrenzungslinie senk
rechten Richtung erstreckt. Das gilt gleichermaßen für die
dritte Metallverdrahtungsschicht AL32. Das bedeutet, daß es
möglich ist, die Länge von jeder von der ersten Wortleitung
WL0 und der zweiten Wortleitung WL1 innerhalb einer Speicher
zelle weiter zu verringern.
Wie oben erläutert wird, nutzen bei dem Halbleiter-Speicher
baustein gemäß der ersten Ausführungsform die N-Kanal-MOS-
Transistoren N3 und N5 (oder N4 und N6), die als Zugriffs
gates wirken, den gemeinsamen n+-Diffusionsbereich FL22 (oder
FL32) an einem Verbindungspunkt zwischen diesen Halbleitern.
Gleichermaßen sind die n+-Diffusionsbereiche FL21 bis FL23
(oder FL31 bis FL33), die die jeweiligen Halbleiteranschlüsse
werden, auf derselben Geraden parallel mit der ersten Mulden
begrenzungslinie ausgebildet. Es ist daher möglich, die von
den N-Kanal-MOS-Transistoren N3 und N5 (oder N4 und N6) ein
genommene Fläche zu verkleinern. Das ermöglicht eine Steige
rung des Integrationsgrads der Speicherzellenanordnung.
Ferner sind die zweiten Metallverdrahtungsschichten AL24 bis
AL27, die in der angegebenen Reihenfolge als die erste Bit
leitung BL00 positiver Phase, die zweite Bitleitung BL10
positiver Phase, die erste Bitleitung BL01 negativer Phase
und die zweite Bitleitung BL11 negativer Phase wirken,
parallel mit den Begrenzungslinien zwischen dem ersten P-Mul
denbereich PW1, dem zweiten P-Muldenbereich PW2 bzw. dem
N-Muldenbereich NW gebildet. Daher kann die Länge jeder Bitlei
tung verringert sein. Infolgedessen ist es möglich, die Menge
an Verdrahtung der Bitleitungen zu reduzieren, wodurch ein
Hochgeschwindigkeitszugriff ermöglicht wird.
Weiterhin sind die dritten Metallverdrahtungsschichten AL31
und AL32, die als die erste Wortleitung WL0 bzw. die zweite
Wortleitung WL1 wirken, so ausgebildet, daß diese Schichten
mit den Begrenzungslinien zwischen dem ersten P-Muldenbereich
PW1 und dem zweiten P-Muldenbereich PW2 bzw. dem N-Muldenbe
reich NW orthogonal sind. Infolgedessen ist es möglich, den
Verdrahtungsaufwand der Wortleitungen zu verringern, wodurch
ein Hochgeschwindigkeitszugriff ermöglicht wird.
Da ferner die N-Kanal-MOS-Transistoren N1 und N2 (oder N1'
und N2') in den beiden unterschiedlichen P-Muldenbereichen
vorgesehen sind, ist es möglich, für jeden Transistor eine
große Breite vorzusehen. Infolgedessen wird die Extraktion
der Bitleitungen schneller, was die Erzielung eines Zugriffs
mit höherer Geschwindigkeit ermöglicht.
Da ferner die N-Kanal-MOS-Transistoren N1 und N1' (oder N2
und N2'), die als Treibertransistoren wirksam sind, parallel
ausgebildet sind, kann für jeden Transistor eine große Breite
W vorgesehen sein. Infolgedessen wird die Extraktion von Bit
leitungen schneller, so daß ein Lesezugriff mit höherer Ge
schwindigkeit erzielbar ist.
Auf der Basis der oben beschriebenen Trennung (Vorsehen in
verschiedenen Bereichen) der N-Kanal-MOS-Transistoren ist es
möglich, ein großes Transistorverhältnis für die N-Kanal-MOS-
Transistoren N3 und N5, die als Zugriffsgates wirksam sind,
und für die N-Kanal-MOS-Transistoren N1 und N1', die als
Treibertransistoren wirksam sind, vorzusehen. Es ist somit
möglich, die Stabilität der Zelle zu verbessern. Das gilt
gleichermaßen für die N-Kanal-MOS-Transistoren N4 und N6 bzw.
die N-Kanal-MOS-Transistoren N2 und N2'.
Da weiterhin die Drainbereiche zur Bildung der Speicherknoten
MA und MB in einem gemeinsamen n+-Diffusionsbereich ausgebil
det sind, kann die Größe dieser Bereiche verringert sein. In
folgedessen kann eine Parasitärkapazität verringert werden,
so daß ein Schreibzugriff mit höherer Geschwindigkeit erziel
bar ist.
Ferner sind die Drainbereiche zur Bildung der Speicherknoten
MA und MB in einem gemeinsamen n+-Diffusionsbereich ausgebil
det. Daher kann die Größe dieser Bereiche verringert werden.
Infolgedessen kann eine Parasitärkapazität verringert werden,
so daß ein Schreibzugriff mit höherer Geschwindigkeit erziel
bar ist.
Nachstehend wird eine zweite Ausführungsform des Halbleiter-
Speicherbausteins beschrieben. Fig. 7 ist ein Strukturentwurf
und zeigt eine Speicherzelle des Halbleiter-Speicherbausteins
der zweiten Ausführungsform. Fig. 7 ist Fig. 2 äquivalent.
Der Halbleiter-Speicherbaustein der zweiten Ausführungsform
ist durch folgendes gekennzeichnet. Drain-Diffusionsbereiche
von N-Kanal-MOS-Transistoren N3 und N5 und Drain-Diffusions
bereiche von N-Kanal-MOS-Transistoren N1 und N1' sind in
einem P-Muldenbereich PW1 durch einen gemeinsamen n+-Diffusi
onsbereich FL41 gebildet. Außerdem sind Drain-Diffusionsbe
reiche von N-Kanal-MOS-Transistoren N4 und N6 sowie Drain-
Diffusionsbereiche von N-Kanal-MOS-Transistoren N2 und N2' in
einem P-Muldenbereich PW2 durch einen gemeinsamen
n+-Diffusionsbereich FL42 gebildet.
Bei der vorstehenden Anordnung sind ferner anstelle der in
Fig. 2 gezeigten Polysilizium-Verdrahtungsschichten PL11 und
PL12 Polysilizium-Verdrahtungsschichten PL51 und PL52 ausge
bildet. Die Strukturentwürfe weiterer Metallverdrahtungs
schichten der oberen Schicht sind gleich wie die in den Fig.
3 bis 5 gezeigten und werden daher nicht erläutert.
Wie oben erläutert wurde, ist es bei der zweiten Ausführungs
form des Halbleiter-Speicherbausteins möglich, sämtliche Aus
wirkungen der ersten Ausführungsform auf der Basis der ge
meinsamen Nutzung der n+-Diffusionsbereiche zu erzielen, wie
oben erläutert wird.
Es ist zu beachten, daß die N-Kanal-MOS-Transistoren N1' und
N2' sowohl bei der ersten als auch der zweiten Ausführungs
form entfallen können.
Als nächstes wird eine dritte Ausführungsform des Halbleiter-
Speicherbausteins beschrieben. Die dritte Ausführungsform
soll eine Entwurfsstruktur eines anderen Ersatzschaltbilds
erläutern, das eine Zweiport-SRAM-Zelle bildet. Fig. 8 zeigt
ein Ersatzschaltbild des Halbleiter-Speicherbausteins der
dritten Ausführungsform. Wie Fig. 8 zeigt, bilden ein
P-Kanal-MOS-Transistor P1 und ein N-Kanal-MOS-Transistor N1
einen ersten CMOS-Inverter. Ein P-Kanal-MOS-Transistor P2 und
ein N-Kanal-MOS-Transistor N2 bilden einen zweiten CMOS-In
verter. Eingänge/Ausgänge dieser beiden CMOS-Inverter sind
über Kreuz verbunden.
Anders ausgedrückt bilden diese MOS-Transistoren P1, P2, N1
und N2 eine Flipflop-Schaltung. In Fig. 8 ist es möglich,
Schreiben und Lesen in einem Logikzustand in einem Speicher
knoten MA, der ein Ausgangspunkt des ersten CMOS-Inverters
und ein Eingangspunkt des zweiten CMOS-Inverters ist, und in
einem Speicherknoten MB durchzuführen, der ein Ausgangspunkt
des zweiten CMOS-Inverters und ein Eingangspunkt des ersten
CMOS-Inverters ist.
N-Kanal-MOS-Transistoren N3 und N4 wirken jeweils als Zu
griffsgates. Das Gate des N-Kanal-MOS-Transistors N3 ist mit
einer ersten Wortleitung WWL verbunden, die Source ist mit
dem Speicherknoten MA verbunden, und der Drain ist mit einer
ersten Bitleitung WBL1 positiver Phase verbunden. Das Gate
des N-Kanal-MOS-Transistors N4 ist mit der ersten Wortleitung
WWL verbunden, die Source ist mit dem Speicherknoten MA ver
bunden, und das Gate ist mit einer Bitleitung WBL2 negativer
Phase verbunden.
Das Gate des N-Kanal-MOS-Transistors N8 ist mit dem Speicher
knoten MA verbunden, und die Source des N-Kanal-MOS-Transi
stors N8 ist geerdet. Ferner ist der Drain des N-Kanal-MOS-
Transistors N8 mit der Source eines N-Kanal-MOS-Transistors
N9 verbunden. Das Gate des N-Kanal-MOS-Transistors N9 ist mit
der zweiten Wortleitung RWL verbunden, und der Drain ist mit
einer zweiten Bitleitung RBL positiver Phase verbunden.
Anders ausgedrückt ist es möglich, einen Speicherwert eines
ersten Ports durch Ansteuern der Wortleitung WWL, der ersten
Bitleitung WBL1 positiver Phase und der Bitleitung WBL2 nega
tiver Phase zu lesen und zu schreiben. Es ist möglich, einen
Speicherwert eines zweiten Ports durch Ansteuern der zweiten
Wortleitung RWL und der ersten Bitleitung RBL positiver Phase
zu lesen. Insbesondere hat der auf diesem zweiten Port basie
rende Lesevorgang die Charakteristik, daß dieser Vorgang
vollständig unabhängig von dem ersten Port durchführbar ist,
ohne daß die Daten der Speicherknoten MA und MB der Speicher
zelle zerstört werden.
Die in Fig. 8 gezeigte Ersatzschaltung selbst hat als die
herkömmliche Zweiport-SRAM-Zelle eine bekannte Struktur. Bei
der dritten Ausführungsform des Halbleiter-Speicherbausteins
gibt es jedoch eine Charakteristik im Aufbau der Speicher
zelle. Die Fig. 9 bis 12 sind Strukturentwürfe der Speicher
zelle des Halbleiter-Speicherbausteins der dritten Aus
führungsform. Fig. 6 erläutert verschiedene Symbole wie ein
Kontaktloch, eine Durchkontaktierung usw., die in den Fig. 9
bis 12 zu sehen sind.
Fig. 9 zeigt Schichten, Muldenbereiche umfassend, die auf
einem Halbleitersubstrat gebildet sind, Diffusionsbereiche,
die in den Muldenbereichen gebildet sind, und eine Polysili
zium-Verdrahtungsschicht, die auf der oberen Oberfläche ge
bildet ist.
In der Speicherzelle des Halbleiter-Speicherbausteins der
dritten Ausführungsform sind auf ähnliche Weise wie bei der
ersten Ausführungsform in ebener Richtung auf dem Halbleiter
substrat ein erster P-Muldenbereich PW1 und ein zweiter P-
Muldenbereich PW2 derart gebildet, daß der N-Muldenbereich NW
dazwischen eingeschlossen ist, wie Fig. 9 zeigt. Diese Mul
denbereiche sind ferner so ausgebildet, daß die erste Mulden
begrenzungslinie und die zweite Muldenbegrenzungslinie
parallel zueinander sind. Es gibt einen Trennbereich (in Fig.
9 nicht gezeigt) zwischen dem N-Muldenbereich NW und dem
ersten P-Muldenbereich PW1 bzw. dem zweiten P-Muldenbereich
PW2.
In Fig. 9 sind die in Fig. 8 gezeigten N-Kanal-MOS-Transisto
ren N1 und N3 in dem ersten P-Muldenbereich PW1 gebildet. Die
P-Kanal-MOS-Transistoren P1 und P2, die in Fig. 8 gezeigt
sind, sind in dem N-Muldenbereich NW gebildet. Ferner sind
die in Fig. 8 gezeigten N-Kanal-MOS-Transistoren N2, N4, N8
und N9 in dem zweiten P-Muldenbereich PW2 gebildet.
Der Aufbau jeder der in den Fig. 9 bis 12 gezeigten Schichten
wird nacheinander erläutert. Zuerst ist in den in Fig. 9 ge
zeigten Schichten eine Polysilizium-Verdrahtungsschicht PL21
in dem ersten P-Muldenbereich PW1 gebildet und erstreckt sich
in einer Richtung senkrecht zu der ersten Muldenbegrenzungs
linie.
Ferner ist eine Polysilizium-Verdrahtungsschicht PL11 in dem
Bereich von dem ersten P-Muldenbereich PW1 zu dem N-Muldenbe
reich NW gebildet und verläuft in gerader Linie in einer zu
der ersten Muldenbegrenzungslinie senkrechten Richtung. Ein
Ende der Polysilizium-Verdrahtungsschicht PL11 ist auf der
zweiten Muldenbegrenzungslinie positioniert, wie Fig. 9
zeigt.
In dem ersten P-Muldenbereich PW1 sind n+-Diffusionsbereiche
FL22 und FL23 durch Injektion einer N-Störstelle an Positio
nen, die die Polysilizium-Verdrahtungsschicht PL21 ein
schließen, gebildet. Dadurch ist ein N-Kanal-MOS-Transistor
N3 gebildet, der die Polysilizium-Verdrahtungsschicht PL21
als Gateelektrode nutzt. Ferner sind n+-Diffusionsbereiche
FL21 und FL22 an Positionen, die die Polysilizium-Verdrah
tungsschicht PL11 zwischen sich einschließen, ausgebildet.
Dadurch ist ein N-Kanal-MOS-Transistor N1 gebildet, der die
Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode
nutzt.
Da die Polysilizium-Verdrahtungsschichten PL11 und PL21
parallel in den N-Kanal-MOS-Transistoren N1 bzw. N3 angeord
net sind, ist es insbesondere möglich, die n+-Diffusionsbe
reiche FL21 bis FL23 in einer Richtung parallel mit der
ersten Muldenbegrenzungslinie und außerdem in einer geraden
Linie anzuordnen. Bei dieser Anordnung nutzen die N-Kanal-
MOS-Transistoren N1 und N3 gemeinsam den n+-Diffusionsbereich
FL22. Die gemeinsame Nutzung dieses n+-Diffusionsbereichs
FL22 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N1
und die Source des N-Kanal-MOS-Transistors N3 miteinander zu
verbinden, und trägt ferner zu einer Verkleinerung der Fläche
bei, die von den N-Kanal-MOS-Transistoren N1 und N3 einge
nommen wird, wie das Ersatzschaltbild von Fig. 8 zeigt.
Ferner sind zwei Polysilizium-Verdrahtungsschichten PL31 und
PL33 in dem zweiten P-Muldenbereich PW2 angeordnet und er
strecken sich in einer Richtung, die zu der zweiten Muldenbe
grenzungslinie senkrecht ist. Weiterhin ist eine Polysili
zium-Verdrahtungsschicht PL12 in dem Bereich von dem zweiten
P-Muldenbereich PW2 bis zu dem N-Muldenbereich NW gebildet
und erstreckt sich in einer Richtung, die zu der zweiten Mul
denbegrenzungslinie senkrecht ist. Ein Ende der Polysilizium-
Verdrahtungsschicht PL12 ist auf der ersten Muldenbegren
zungslinie positioniert, wie Fig. 9 zeigt.
n+-Diffusionsbereiche FL36 und FL35 sind durch Injektion
einer N-Störstelle an Positionen, die die Polysilizium-Ver
drahtungsschicht PL33 zwischen sich einschließen, gebildet.
Somit ist ein N-Kanal-MOS-Transistor N4 gebildet, der die
Polysilizium-Verdrahtungsschicht PL33 als Gateelektrode
nutzt. Ferner sind n+-Diffusionsbereiche FL34 und FL35 an
Positionen, die die Polysilizium-Verdrahtungsschicht PL12
zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-
MOS-Transistor N2 gebildet, der die Polysilizium-Verdrah
tungsschicht PL12 als Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL33 und PL12
parallel in den N-Kanal-MOS-Transistoren N2 bzw. N4 angeord
net ist, ist es möglich, die n+-Diffusionsbereiche FL34 bis
FL36 in einer Richtung anzuordnen, die parallel mit der
zweiten Muldenbegrenzungslinie und außerdem geradlinig ver
läuft. Bei dieser Anordnung können die N-Kanal-MOS-Transisto
ren N2 und N4 den n+-Diffusionsbereich FL35 gemeinsam nutzen.
Die gemeinsame Nutzung diese n+-Diffusionsbereichs FL35 er
möglicht es, den Drain des N-Kanal-MOS-Transistors N2 und die
Source des N-Kanal-MOS-Transistors N4 miteinander zu verbin
den, und trägt außerdem dazu bei, die von den N-Kanal-MOS-
Transistoren N2 und N4 eingenommene Fläche entsprechend dem
in Fig. 8 gezeigten Ersatzschaltbild zu verkleinern.
Gemäß Fig. 9 sind n+-Diffusionsbereiche FL33 und FL32 durch
Injektion einer N-Störstelle an Positionen, die die Polysili
zium-Verdrahtungsschicht PL31 zwischen sich einschließen, ge
bildet. Somit ist ein N-Kanal-MOS-Transistor N9 gebildet, der
die Polysilizium-Verdrahtungsschicht PL31 als Gateelektrode
nutzt. Ferner sind n+-Diffusionsbereiche FL32 und FL31 an Po
sitionen, die die Polysilizium-Verdrahtungsschicht PL12 zwi
schen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-
Transistor N8 gebildet, der die Polysilizium-Verdrahtungs
schicht PL12 als Gateelektrode nutzt.
Bei diesen N-Kanal-MOS-Transistoren N8 und N9 sind die Poly
silizium-Verdrahtungsschichten PL31 und PL12 parallel zuein
ander angeordnet. Es ist daher möglich, die n+-Diffusionsbe
reiche FL31 bis FL33 in einer Richtung parallel mit der
zweiten Muldenbegrenzungslinie und außerdem geradlinig anzu
ordnen. Bei dieser Anordnung können die N-Kanal-MOS-
Transistoren N8 und N9 den n+-Diffusionsbereich FL32 gemein
sam nutzen. Die gemeinsame Nutzung dieses n+-Diffusionsbe
reichs FL32 ermöglicht es, den Drain des N-Kanal-MOS-Tran
sistors N8 und die Source des N-Kanal-MOS-Transistors N9 mit
einander zu verbinden, und trägt ferner dazu bei, die von den
N-Kanal-MOS-Transistoren N8 und N9 eingenommene Fläche ent
sprechend dem in Fig. 8 gezeigten Ersatzschaltbild zu ver
kleinern.
In dem N-Muldenbereich NW sind p+-Diffusionsbereiche FL11 und
FL12 durch Injektion einer P-Störstelle an Positionen, die
die Polysilizium-Verdrahtungsschicht PL11 zwischen sich ein
schließen, ausgebildet. Somit ist ein P-Kanal-MOS-Transistor
P1 gebildet, der die Polysilizium-Verdrahtungsschicht PL11
als Gateelektrode nutzt. Ferner sind p+-Diffusionsbereiche
FL13 und FL14 an Positionen, die die Polysilizium-Verdrah
tungsschicht PL12 zwischen sich einschließen, ausgebildet.
Somit ist ein P-Kanal-MOS-Transistor P2 gebildet, der die Po
lysilizium-Verdrahtungsschicht PL12 als Gateelektrode nutzt.
Die Positionen der P-Kanal-MOS-Transistoren P1 und P2 sind
auf der Basis der Positionen der Polysilizium-Verdrahtungs
schichten PL11 und PL12 bestimmt. Die Distanz zwischen den
Polysilizium-Verdrahtungsschichten PL11 und PL12 kann wie bei
der ersten Ausführungsform auf ungefähr die Größe des p+-Dif
fusionsbereichs FL12 oder FL13 (kleinstes Teilungsmaß des
Transistors) verringert werden, wie in Fig. 9 gezeigt ist.
Wenn die Größen der p+-Diffusionsbereiche FL12 und FL13 unge
fähr gleich wie die Größen des n+-Diffusionsbereichs FL22 in
dem ersten Muldenbereich PW1 und der n+-Diffusionsbereiche
FL32 und FL35 in dem zweiten P-Muldenbereich PW2 vorgegeben
sind, ist es insbesondere möglich, die für den Entwurf der
Speicherzelle erforderliche Gesamtfläche zu minimieren.
Die obige Anordnung bedeutet auch, daß es möglich ist, die
Polysilizium-Verdrahtungsschichten PL11, PL33 und PL31 auf
derselben Geraden anzuordnen, und daß es außerdem möglich
ist, die Polysilizium-Verdrahtungsschichten PL21 und PL12 auf
derselben Geraden anzuordnen.
Zur Herstellung einer elektrischen Verbindung mit der oberen
Schicht ist an jeder von den Polysilizium-Verdrahtungsschich
ten PL11, PL12, PL21, PL31 und PL33, den p+-Diffusionsberei
chen FL11 bis FL14 und den n+-Diffusionsberichen FL21 bis
FL23 und FL33 bis FL36 ein Kontaktloch vorgesehen, wie Fig. 9
zeigt. Ferner sind zwei Kontaktlöcher in dem n+-Diffusionsbe
reich FL31 vorgesehen.
Als nächstes werden die Schichten erläutert, die über den in
Fig. 9 gezeigten Schichten liegen. Fig. 10 zeigt Schichten,
die erste Metallverdrahtungsschichten aufweisen, die auf den
in Fig. 9 gezeigten Schichten gebildet sind. Als eine der in
Fig. 10 gezeigten Schichten ist eine erste Metallverdrah
tungsschicht AL11 gebildet, um den n+-Diffusionsbereich FL22,
den p+-Diffusionsbereich FL12 und die Polysilizium-Verdrah
tungsschicht PL12, die in der unteren Schicht liegen, elek
trisch zu verbinden. Diese erste Metallverdrahtungsschicht
AL11 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N1,
die Source des N-Kanal-MOS-Transistors N3, den Drain des P-
Kanal-MOS-Transistors P1 und den Eingang des zweiten CMOS-In
verters entsprechend dem Ersatzschaltbild von Fig. 8 mitein
ander zu verbinden.
Ferner ist eine erste Metallverdrahtungsschicht AL12 gebil
det, um eine elektrische Verbindung zwischen dem n+-Diffusi
onsbereich FL35, dem p+-Diffusionsbereich FL13 und der Poly
silizium-Verdrahtungsschicht PL11, die in der unteren Schicht
gebildet sind, herzustellen. Diese zweite Metallverdrahtungs
schicht AL12 ermöglicht es, eine Verbindung zwischen dem
Drain des N-Kanal-MOS-Transistors N2, der Source des N-Kanal-
MOS-Transistors N4, dem Drain des P-Kanal-MOS-Transistors P2
und dem Eingang des ersten CMOS-Inverters entsprechend dem
Ersatzschaltbild von Fig. 8 herzustellen.
Dabei sind in der ersten Metallverdrahtungsschicht AL11 die
Kontaktpunkte des n+-Diffusionsbereichs FL22 und des p+-
Diffusionsbereichs FL12 auf derselben Geraden angeordnet, wie
oben beschrieben wurde. Daher ist es möglich, einen Leiter
zur Verbindung zwischen diesen beiden Punkten in Form einer
Geraden auszubilden. Das Vorstehende gilt gleichermaßen für
die erste Metallverdrahtungsschicht AL12.
Ferner sind in den in Fig. 10 gezeigten Schichten eine erste
Metallverdrahtungsschicht AL15 zum Verschieben des Verbin
dungspunkts des p+-Diffusionsbereichs FL11 der unteren
Schicht und eine erste Metallverdrahtungsschicht AL16 zum
Verschieben des Verbindungspunkts des p+-Diffusionsbereichs
FL14 ausgebildet. Ferner sind gebildet: eine erste Metallver
drahtungsschicht AL13 zum Verschieben des Verbindungspunkts
der Polysilizium-Verdrahtungsschicht PL21 der unteren
Schicht, eine erste Metallverdrahtungsschicht AL14 zum Ver
schieben des Verbindungspunkts der Polysilizium-Verdrahtungs
schicht PL31 und eine erste Metallverdrahtungsschicht AL19
zum Verschieben des Verbindungspunkts der Polysilizium-Ver
drahtungsschicht PL33.
Ferner ist auf derselben Schicht eine erste Metallverdrah
tungsschicht AL18 gebildet, um die p+-Diffusionsbereiche FL34
und FL31 elektrisch zu verbinden und den Verbindungspunkt mit
der oberen Schicht zu verschieben. Diese erste Metallverdrah
tungsschicht AL18 ermöglicht es, die Sources der N-Kanal-MOS-
Transistoren N2 und N8 miteinander entsprechend dem Ersatz
schaltbild von Fig. 8 zu verbinden.
Wie Fig. 9 zeigt, sind insbesondere die n+-Diffusionsbereiche
FL34 und FL31 auf derselben Geraden senkrecht zu der zweiten
Muldenbegrenzungslinie angeordnet. Daher können auch die Kon
taktlöcher an diesen n+-Diffusionsbereichen auf derselben Ge
raden gebildet sein, auf der eine Gerade, die die Verbindung
zwischen diesen Kontaktlöchern herstellt, zu der zweiten Mul
denbegrenzungslinie senkrecht verläuft. Mit anderen Worten
ist es möglich, die zweite Metallverdrahtungsschicht AL18 von
Fig. 10 in Form einer Geraden senkrecht zu der zweiten Mul
denbegrenzungslinle auszubilden.
Als nächstes werden Schichten erläutert, die über den in Fig.
10 gezeigten Schichten liegen. Fig. 11 zeigt Schichten ein
schließlich zweite Metallverdrahtungsschichten, die auf den
Schichten von Fig. 10 gebildet sind. Als eine der Schichten
von Fig. 11 ist eine zweite Metallverdrahtungsschicht AL21
gebildet, um ein Energieversorgungspotential VDD an den
p+-Diffusionsbereich FL11 über die erste Metallverdrahtungs
schicht AL15 von Fig. 10 anzulegen und ein Energieversor
gungspotential VDD an den p+-Diffusionsbereich FL14 über die
erste Metallverdrahtungsschicht AL16 anzulegen. Mit anderen
Worten wirkt die zweite Metallverdrahtungsschicht AL21 als
eine Energieversorgungspotential-VDD-Leitung und stellt in
dem Ersatzschaltbild von Fig. 8 eine Verbindung zwischen der
Source des P-Kanal-MOS-Transistors P1 und der Energieversor
gung sowie eine Verbindung zwischen der Source des P-Kanal-
MOS-Transistors P2 und der Energieversorgung her.
Weiterhin sind gebildet: eine zweite Metallverdrahtungs
schicht AL22 zum Anlegen eines Erdpotentials GND an den
p+-Diffusionsbereich FL21 über eine erste Metallverdrahtungs
schicht AL17, die in Fig. 10 gezeigt ist, und eine zweite Me
tallverdrahtungsschicht AL23 zum Anlegen eines Erdpotentials
GND an die p+-Diffusionsbereiche FL31 bzw. FL34 über eine er
ste Metallverdrahtungsschicht AL18, die in Fig. 10 gezeigt
ist. Mit anderen Worten wirken die zweiten Metallverdrah
tungsschichten AL22 und AL23 jeweils als Erdpotential-GND-
Leitung und bewirken eine Erdung jeder Source der N-Kanal-
MOS-Transistoren N1, N2 bzw. N8 in der Ersatzschaltung von
Fig. 8.
Ferner sind als in Fig. 11 gezeigte Schichten folgende ausge
bildet: eine zweite Metallverdrahtungsschicht AL24, die mit
dem p+-Diffusionsbereich FL23 der unteren Schicht verbunden
ist und als erste Bitleitung WBL1 positiver Phase dient, eine
zweite Metallverdrahtungsschicht AL25, die mit dem p+-Diffu
sionsbereich FL36 verbunden ist und als Bitleitung WBL2 nega
tiver Phase dient, und eine zweite Metallverdrahtungsschicht
AL26, die mit dem p+-Diffusionsbereich FL33 verbunden ist und
als zweite Bitleitung RBL positiver Phase dient, und zwar je
weils über die Kontaktlöcher und die ersten metallisierten
Bohrungen, die in Fig. 10 gezeigt sind.
Anders ausgedrückt bewirken diese zweiten Metallverdrahtungs
schichten AL24 bis AL26 eine Verbindung zwischen dem anderen
Halbleiter-Anschlußende (Drain) des N-Kanal-MOS-Transistors
N3 und der ersten Bitleitung WBL1 positiver Phase, eine Ver
bindung zwischen dem anderen Halbleiter-Anschlußende (Drain)
des N-Kanal-MOS-Transistors N4 und der Bitleitung WBL2 nega
tiver Phase sowie eine Verbindung zwischen dem anderen Halb
leiter-Anschlußende (Drain) des N-Kanal-MOS-Transistdrs N9
und der zweiten Bitleitung RBL positiver Phase in der in Fig.
8 gezeigten Ersatzschaltung.
Es ist dabei möglich, die zweiten Metallverdrahtungsschichten
AL24 bis AL26 in Form einer Geraden auszubilden, die sich in
einer Richtung erstreckt, die mit der ersten Muldenbegren
zungslinie parallel ist. Das bedeutet, daß es möglich ist,
die Länge von jeder von der ersten Bitleitung WBL1 positiver
Phase, der Bitleitung WBL2 negativer Phase und der zweiten
Bitleitung RBL positiver Phase innerhalb einer Speicherzelle
weiter zu verkürzen.
Ferner sind als die in Fig. 11 gezeigten Schichten folgende
ausgebildet: eine zweite Metallverdrahtungsschicht AL27 zum
Verschieben des Verbindungspunkts zwischen der ersten Metall
verdrahtungsschicht AL13 der unteren Schicht und der oberen
Schicht, eine zweite Metallverdrahtungsschicht AL28 zum Ver
schieben des Verbindungspunkts zwischen der ersten Metallver
drahtungsschicht AL19 der unteren Schicht und der oberen
Schicht, sowie eine zweite Metallverdrahtungsschicht AL29 zum
Verschieben des Verbindungspunkts zwischen der ersten Metall
verdrahtungsschicht AL14 der unteren Schicht und der oberen
Schicht.
Als nächstes werden Schichten erläutert, die über den in Fig.
11 gezeigten Schichten positioniert sind. Fig. 12 zeigt
Schichten, die dritte Metallverdrahtungsschichten aufweisen,
die auf den in Fig. 11 gezeigten Schichten ausgebildet sind.
Als eine der in Fig. 12 gezeigten Schichten ist eine dritte
Metallverdrahtungsschicht AL31 ausgebildet, um die Polysili
zium-Verdrahtungsschichten PL21 und PL33 über die erste Me
tallverdrahtungsschicht AL13 und die zweite Metallverdrah
tungsschicht AL27 elektrisch zu verbinden und außerdem als
Wortleitung WWL zu wirken. Anders ausgedrückt erreicht die
dritte Metallverdrahtungsschicht AL31 eine Verbindung zwi
schen den Gates der N-Kanal-MOS-Transistoren N3 und N4 und
der Wortleitung WWL in der in Fig. 8 gezeigten Ersatzschal
tung.
Weiterhin ist eine dritte Metallverdrahtungsschicht AL32 aus
gebildet, um eine elektrische Verbindung mit der Polysili
zium-Verdrahtungsschicht PL31 über die erste Metallverdrah
tungsschicht AL14 und die zweite Metallverdrahtungsschicht
AL29 herzustellen und als Wortleitung RWL zu wirken. Anders
ausgedrückt erreicht die dritte Metallverdrahtungsschicht
AL32 eine Verbindung zwischen dem Gate des N-Kanal-MOS-Tran
sistors N6 und der Wortleitung RWL in der Ersatzschaltung von
Fig. 8.
Wie Fig. 12 zeigt, können insbesondere aufgrund der Lagebe
ziehung zwischen den zweiten Metallverdrahtungsschichten AL27
und AL28 diese Metallverdrahtungsschichten durch eine gerad
linige Metallverdrahtungsschicht, die sich in einer Richtung
senkrecht zu der ersten Muldenbegrenzungslinie erstreckt,
verbunden werden. Anders ausgedrückt ist es möglich, die in
Fig. 12 gezeigte dritte Metallverdrahtungsschicht AL31 in ge
rader Form in einer zu der ersten Muldenbegrenzungslinie
senkrechten Richtung zu bilden. Da ferner die dritte Metall
verdrahtungsschicht AL32 nur mit der zweiten Metallverdrah
tungsschicht AL29 als einer unteren Schicht verbunden ist,
ist es möglich, die dritte Metallverdrahtungsschicht AL32 in
der Verlängerung parallel mit der dritten Metallverdrahtungs
schicht AL31 anzuordnen. Dadurch ist es möglich, die Länge
von jeder von der ersten Wortleitung WWL und der zweiten
Wortleitung RWL innerhalb einer Speicherzelle zu verkürzen.
Wie oben erläutert wird, nutzen bei der dritten Ausführungs
form des Halbleiter-Speicherbausteins der N-Kanal-MOS-Tran
sistor N3, der als Zugriffsgate wirkt, und der N-Kanal-MOS-
Transistor N1, der eine Flipflopschaltung bildet, gemeinsam
den n+6963 00070 552 001000280000000200012000285914685200040 0002010123514 00004 46844P<-Diffusionsbereich FL22 an einem Verbindungspunkt
zwischen jeweiligen Halbleiter-Anschlüssen. Gleichzeitig sind
die n+-Diffusionsbereiche FL21 bis FL23, die die jeweiligen
Halbleiter-Anschlüsse werden, auf derselben Geraden parallel
mit der ersten Muldenbegrenzungslinie ausgebildet. Somit ist
es möglich, die von den N-Kanal-MOS-Transistoren N1 und N3
eingenommene Fläche zu verkleinern. Dadurch kann der Integra
tionsgrad der Speicherzellenanordnung erhöht werden.
Ferner sind die zweiten Metallverdrahtungsschichten AL24 bis
AL26, die als die erste Bitleitung WBL1 positiver Phase, die
Bitleitung WBL2 negativer Phase und die zweite Bitleitung
WBL2 positiver Phase in der genannten Reihenfolge wirken, je
weils parallel mit der ersten bzw. der zweiten Muldenbegren
zungslinie ausgebildet. Daher kann die Länge jeder Bitleitung
verkürzt sein. Infolgedessen ist es möglich, den Verdrah
tungsaufwand der Bitleitungen zu verringern, wodurch ein
Hochgeschwindigkeitszugriff erzielbar ist. Insbesondere kann
auf der Basis der obigen Anordnung die Länge jeder Bitleitung
auf das Doppelte der kleinsten Teilung der Transistoren ver
ringert werden.
Weiterhin sind die dritten Metallverdrahtungsschichten AL31
und AL32, die als die erste Wortleitung WWL bzw. die zweite
Wortleitung RWL wirken, so ausgebildet, daß diese Schichten
zu der ersten bzw. der zweiten Muldenbegrenzungslinie
orthogonal sind. Daher kann die Länge jeder Wortleitung ver
kürzt sein. Somit ist es möglich, den Verdrahtungsaufwand der
Wortleitungen zu verringern, wodurch ein Hochgeschwindig
keitszugriff ermöglicht wird.
Da ferner die Drain-Bereiche zur Bildung der Speicherknoten
MA und MB in einem gemeinsamen n+-Diffusionsbereich gebildet
sind, kann die Größe dieser Bereiche verringert sein. Infol
gedessen kann eine Parasitärkapazität verringert werden, so
daß ein Schreibzugriff mit höherer Geschwindigkeit erzielbar
ist.
Da die Polysilizium-Verdrahtungsschicht in einer Geraden aus
gebildet sein kann, ist es möglich, bei der Bildung einer
Entwurfsstruktur im Herstellungsverfahren eines Halbleiter
bausteins eine große Toleranz für eine Maskenabweichung oder
dergleichen vorzusehen.
Als nächstes wird eine vierte Ausführungsform eines Halblei
ter-Speicherbausteins beschrieben. Die vierte Ausführungsform
dient der Erläuterung einer Entwurfsstruktur einer anderen
Ersatzschaltung, die eine Dreitor-SRAM-Zelle bildet. Fig. 13
zeigt ein Ersatzschaltbild der vierten Ausführungsform des
Halbleiter-Speicherbausteins. In Fig. 13 sind eine erste
Wortleitung WWL, eine erste Bitleitung WBL1 positiver Phase,
eine erste Bitleitung WBL2 negativer Phase, P-Kanal-MOS-Tran
sistoren P1 und P2 und N-Kanal-MOS-Transistoren N1 bis N4 so,
wie dies in Fig. 8 gezeigt ist. Ihre Erläuterung entfällt
also hier.
In Fig. 13 ist zusätzlich zu der vorstehend beschriebenen
Ausbildung das Gate des N-Kanal-MOS-Transistors N8 mit dem
Speicherknoten MA verbunden, und die Source des N-Kanal-MOS-
Transistors N8 ist geerdet. Ferner ist der Drain des N-Kanal-
MOS-Transistors N8 mit der Source des N-Kanal-MOS-Transistors
N9 verbunden. Das Gate des N-Kanal-MOS-Transistors N9 ist mit
einer zweiten Wortleitung RWL1 verbunden, und der Drain ist
mit einer zweiten Bitleitung RBL1 positiver Phase verbunden.
Das Gate des N-Kanal-MOS-Transistors N10 ist mit dem Spei
cherknoten MB verbunden, und die Source des N-Kanal-MOS-Tran
sistors N10 ist geerdet. Ferner ist der Drain des N-Kanal-
MOS-Transistors N10 mit der Source eines N-Kanal-MOS-Tran
sistors N11 verbunden. Das Gate des N-Kanal-MOS-Transistors
N11 ist mit einer dritten Wortleitung RWL2 verbunden, und der
Drain ist mit einer zweiten Bitleitung RBL2 negativer Phase
verbunden.
Anders ausgedrückt ist es möglich, einen Speicherwert eines
ersten Tors durch Ansteuern der Wortleitung WWL, der ersten
Bitleitung WBL1 positiver Phase und der Bitleitung WBL2 nega
tiver Phase zu lesen und zu schreiben. Es ist möglich, einen
Speicherwert eines zweiten Ports durch Ansteuerung der zwei
ten Wortleitung RWL1 und der zweiten Bitleitung RBL1 positi
ver Phase zu lesen. Weiterhin ist es möglich, einen Speicher
wert eines dritten Ports durch Ansteuerung der dritten Wort
leitung RWL2 und der zweiten Bitleitung RBL2 negativer Phase
zu lesen. Insbesondere hat der Lesevorgang auf der Basis des
zweiten und des dritten Ports die Charakteristik, daß er
vollständig unabhängig von dem ersten Port ausgeführt werden
kann, ohne die Daten der Speicherknoten MA und MB der Spei
cherzelle zu zerstören.
Die in Fig. 13 gezeigte Ersatzschaltung selbst hat als die
herkömmliche Dreiport-SRAM-Zelle einen bekannten Aufbau. Bei
der vierten Ausführungsform des Halbleiter-Speicherbausteins
gibt es jedoch eine Charakteristik hinsichtlich des Aufbaus
der Speicherzelle. Die Fig. 14 bis 17 sind Strukturentwürfe
der Speicherzelle der vierten Ausführungsform des Halbleiter-
Speicherbausteins. Fig. 6 erläutert verschiedene Symbole wie
etwa ein Kontaktloch, eine Durchkontaktierung usw., die in
den Fig. 14 bis 17 gezeigt sind.
Fig. 14 zeigt Schichten, die folgendes aufweisen: Muldenbe
reiche, die auf einem Halbleitersubstrat gebildet sind, Dif
fusionsbereiche, die in den Muldenbereichen gebildet sind,
und eine Polysilizium-Verdrahtungsschicht, die auf der oberen
Oberfläche gebildet ist.
In der Speicherzelle der vierten Ausführungsform des Halblei
ter-Speicherbausteins sind ähnlich wie bei der ersten Aus
führungsform ein erster P-Muldenbereich PW1 und ein zweiter
P-Muldenbereich PW2, die zwischen sich einen N-Muldenbereich
NW einschließen, in ebener Richtung auf dem Halbleitersub
strat gebildet, wie Fig. 14 zeigt. Ferner sind diese Mulden
bereiche so ausgebildet, daß die erste Muldenbegrenzungslinie
und die zweite Muldenbegrenzungslinie zueinander parallel
sind. Zwischen dem N-Muldenbereich NW und dem ersten P-Mul
denbereich PW1 bzw. zwischen dem N-Muldenbereich NW und dem
zweiten P-Muldenbereich PW2 besteht ein Trennbereich, der je
doch in Fig. 14 nicht gezeigt ist.
In Fig. 14 sind die N-Kanal-MOS-Transistoren N1, N3, N10 und
N11, die in Fig. 13 zu sehen sind, in dem ersten P-Muldenbe
reich PW1 gebildet. Die P-Kanal-MOS-Transistoren P1 und P2,
die in Fig. 13 gezeigt sind, sind in dem N-Muldenbereich NW
gebildet. Die N-Kanal-MOS-Transistoren N2, N4, N8 und N9, die
in Fig. 13 gezeigt sind, sind in dem zweiten P-Muldenbereich
PW2 gebildet.
Der Aufbau jeder der in den Fig. 14 bis 17 gezeigten Schich
ten wird nacheinander beschrieben. Bei den in Fig. 14 gezeig
ten Schichten sind zuerst zwei Polysilizium-Verdrahtungs
schichten PL21 und PL22 in dem ersten P-Muldenbereich PW1 ge
bildet und erstrecken sich parallel in einer zu der ersten
Muldenbegrenzungslinie senkrechten Richtung.
Eine Polysilizium-Verdrahtungsschicht PL11 ist in dem Bereich
von dem ersten P-Muldenbereich PW1 zu dem N-Muldenbereich NW
gebildet und verläuft in einer Geraden in einer zu der ersten
Muldenbegrenzungslinie senkrechten Richtung. Ein Ende der Po
lysilizium-Verdrahtungsschicht PL11 ist auf der zweiten Mul
denbegrenzungslinie positioniert, wie Fig. 14 zeigt.
n+-Diffusionsbereiche FL22 und FL23 sind durch Injektion
einer N-Störstelle an Positionen, die die Polysilizium-Ver
drahtungsschicht PL21 zwischen sich einschließen, gebildet.
Somit ist ein N-Kanal-MOS-Transistor N3 gebildet, der die Po
lysilizium-Verdrahtungsschicht PL21 als Gateelektrode verwen
det. n+-Diffusionsbereiche FL21 und FL22 sind ferner an Posi
tionen, die die Polysilizium-Verdrahtungsschicht PL11
zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-
MOS-Transistor N1 gebildet, der die Polysilizium-Verdrah
tungsschicht PL11 als Gateelektrode verwendet.
Da die Polysilizium-Verdrahtungsschichten PL11 und PL21
parallel in den N-Kanal-MOS-Transistoren N1 bzw. N3 angeord
net sind, ist es insbesondere möglich, die n+-Diffusionsbe
reiche FL21 bis FL23 in einer Richtung parallel mit der
ersten Muldenbegrenzungslinie und außerdem geradlinig anzu
ordnen. Bei dieser Anordnung können die N-Kanal-MOS-Tran
sistoren N1 und N3 den n+-Diffusionsbereich FL22 gemeinsam
nutzen. Die gemeinsame Nutzung dieses n+-Diffusionsbereichs
FL22 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N1
und die Source des N-Kanal-MOS-Transistors N3 miteinander zu
verbinden, und trägt außerdem dazu bei, die von den N-Kanal-
MOS-Transistoren N1 und N3 eingenommene Fläche entsprechend
dem Ersatzschaltbild von Fig. 13 zu verkleinern.
In Fig. 14 sind n+-Diffusionsbereiche FL25 und FL26 durch In
jektion einer N-Störstelle an Positionen, die die Polysili
zium-Verdrahtungsschicht PL22 zwischen sich einschließen, ge
bildet. Somit ist ein N-Kanal-MOS-Transistor N11 gebildet,
der die Polysilizium-Verdrahtungsschicht PL22 als Gateelek
trode nutzt. Ferner sind n+-Diffusionsbereiche FL24 und FL25
an Positionen, die die Polysilizium-Verdrahtungsschicht PL11
zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-
MOS-Transistor N10 gebildet, der die Polysilizium-Verdrah
tungsschicht PL11 als Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL22 und PL11 in
den N-Kanal-MOS-Transistoren N10 bzw. N11 parallel angeordnet
sind, können die n+-Diffusionsbereiche FL24 bis FL26 parallel
mit der ersten Muldenbegrenzungslinie und außerdem in einer
Geraden angeordnet sein. Bei dieser Anordnung können die N-
Kanal-MOS-Transistoren N10 und N11 den n+-Diffusionsbereich
FL25 gemeinsam nutzen. Die gemeinsame Nutzung dieses n+-Dif
fusionsbereichs FL25 ermöglicht es, den Drain des N-Kanal-
MOS-Transistors N10 und die Source des N-Kanal-MOS-Tran
sistors N11 miteinander zu verbinden, und trägt außerdem dazu
bei, die von den N-Kanal-MOS-Transistoren N10 und N11 einge
nommene Fläche zu verkleinern, was dem Ersatzschaltbild von
Fig. 13 entspricht.
Die Ausbildung des Diffusionsbereichs und der Polysilizium-
Verdrahtungsschicht in dem zweiten P-Muldenbereich PW2 und
dem N-Muldenbereich NW entspricht der Beschreibung der
dritten Ausführungsform unter Bezugnahme auf Fig. 9, so daß
keine erneute Beschreibung folgt.
Wie Fig. 14 zeigt, sind daher die Polysilizium-Verdrahtungs
schichten PL11, PL33 und PL31 auf derselben Geraden angeord
net, und die Polysilizium-Verdrahtungsschichten PL21, PL22
und PL12 sind auf derselben Geraden angeordnet.
Zum Herstellen einer elektrischen Verbindung mit der oberen
Schicht ist an jeder der Polysilizium-Verdrahtungsschichten
PL11, PL12, PL21, PL22, PL31 und PL33, jedem p+-Diffusionsbe
reich FL11 bis FL14 und jedem n+-Diffusionsbereich FL21 bis
FL23, FL26 und FL33 bis FL36 ein Kontaktloch vorgesehen, wie
Fig. 14 zeigt. Ferner sind zwei Kontaktlöcher in den n+-Dif
fusionsbereichen FL24 und FL31 vorgesehen.
Als nächstes werden die Schichten erläutert, die über den in
Fig. 14 gezeigten Schichten liegen. Fig. 15 zeigt Schichten,
die erste Metallverdrahtungsschichten aufweisen, die auf den
Schichten von Fig. 14 gebildet sind. Bei den in Fig. 15 ge
zeigten Schichten ist die Ausbildung der zweiten Metallver
drahtungsschichten in dem zweiten P-Muldenbereich PW2 und dem
N-Muldenbereich NW ebenso, wie das für die dritte Ausfüh
rungsform in Verbindung mit Fig. 10 erläutert wurde. Eine er
neute Beschreibung entfällt daher.
Bei den Schichten von Fig. 15 ist in dem ersten P-Muldenbe
reich PW1 eine erste Metallverdrahtungsschicht AL11 gebildet,
um den n+-Diffusionsbereich FL22 der unteren Schicht, den
p+-Diffusionsbereich FL12 der unteren Schicht und die Polysili
zium-Verdrahtungsschicht PL12 der unteren Schicht elektrisch
zu verbinden. Diese erste Metallverdrahtungsschicht AL11 er
möglicht es, den Drain des N-Kanal-MOS-Transistors N1, die
Source des N-Kanal-MOS-Transistors N3, den Drain des P-Kanal-
MOS-Transistors P1 und den Eingang des zweiten CMOS-Inverters
entsprechend dem Ersatzschaltbild von Fig. 13 miteinander zu
verbinden.
In der ersten Metallverdrahtungsschicht AL11 sind dabei die
Kontaktpunkte des n+-Diffusionsbereichs FL22 und des p+-Dif
fusionsbereichs FL12 auf derselben Geraden angeordnet, wie
bereits beschrieben wurde. Es ist daher möglich, einen Leiter
zum Herstellen der Verbindung zwischen diesen beiden Punkten
geradlinig auszubilden.
Bei den in Fig. 15 gezeigten Schichten sind ferner ausgebil
det: eine erste Metallverdrahtungsschicht AL13 zum Verschie
ben des Verbindungspunkts der Polysilizium-Verdrahtungs
schicht PL22 der unteren Schicht und eine erste Metallver
drahtungsschicht AL10 zum Verschieben des Verbindungspunkts
der Polysilizium-Verdrahtungsschicht PL21.
Auf derselben Schicht ist weiterhin eine erste Metallverdrah
tungsschicht AL17 ausgebildet, um die p+-Diffusionsbereiche
FL24 und FL21 der unteren Schicht elektrisch zu verbinden und
den Verbindungspunkt mit der oberen Schicht zu verschieben.
Diese erste Metallverdrahtungsschicht AL17 ermöglicht es, die
Sources der N-Kanal-MOS-Transistoren N1 und N10 entsprechend
dem Ersatzschaltbild von Fig. 13 miteinander zu verbinden.
Wie Fig. 14 zeigt, sind insbesondere die n+-Diffusionsberei
che FL24 und FL21 auf derselben Geraden senkrecht zu der
ersten Muldenbegrenzungslinie angeordnet. Daher können die
Kontaktlöcher an diesen n+-Diffusionsbereichen ebenfalls auf
derselben Geraden ausgebildet sein, wobei eine diese Kontakt
löcher verbindende Gerade zu der ersten Muldenbegrenzungs
linie senkrecht verläuft. Mit anderen Worten ist es möglich,
die zweite Metallverdrahtungsschicht AL17, die in Fig. 15 ge
zeigt ist, in gerader Form senkrecht zu der ersten Muldenbe
grenzungslinie auszubilden.
Als nächstes werden Schichten beschrieben, die über den in
Fig. 15 gezeigten Schichten positioniert sind. Fig. 16 zeigt
Schichten, die zweite Metallverdrahtungsschichten aufweisen,
die auf den Schichten nach Fig. 15 gebildet sind. Als eine
der Schichten von Fig. 16 ist eine zweite Metallverdrahtungs
schicht AL21 ausgebildet, um ein Energieversorgungspotential
VDD an den p+-Diffusionsbereich FL11 über die erste Metall
verdrahtungsschicht AL15 von Fig. 15 anzulegen und um ein
Energieversorgungspotential VDD an den p+-Diffusionsbereich
FL14 über die erste Metallverdrahtungsschicht AL16 anzulegen.
Anders ausgedrückt wirkt die zweite Metallverdrahtungsschicht
AL21 als eine Energieversorgungspotential-VDD-Leitung und
stellt eine Verbindung zwischen der Source des P-Kanal-MOS-
Transistors P1 und der Energieversorgung sowie eine Verbin
dung zwischen der Source des P-Kanal-MOS-Transistors P2 und
der Energieversorgung in dem Ersatzschaltbild von Fig. 13
her.
Weiterhin sind folgende Schichten gebildet: eine zweite Me
tallverdrahtungsschicht AL22 zum Anlegen eines Erdpotentials
GND an die p+-Diffusionsbereiche FL21 und FL24 über eine
erste Metallverdrahtungsschicht AL17, die in Fig. 15 gezeigt
ist, und eine zweite Metallverdrahtungsschicht AL23 zum Anle
gen eines Erdpotentials GND an die p+-Diffusionsbereiche FL31
und FL34 über eine in Fig. 15 gezeigte erste Metallverdrah
tungsschicht AL18. Anders ausgedrückt wirken die zweiten Me
tallverdrahtungsschichten AL22 und AL23 jeweils als eine Erd
potential-GND-Leitung und bewirken die Erdung jeder Source
der N-Kanal-MOS-Transistoren N1, N2, N8 und N10 in der Er
satzschaltung von Fig. 13.
Als in Fig. 16 gezeigte Schichten sind ferner folgende ausge
bildet: eine zweite Metallverdrahtungsschicht AL24, die mit
dem p+-Diffusionsbereich FL23 der unteren Schicht verbunden
ist und als eine erste Bitleitung WBL1 positiver Phase wirkt,
eine zweite Metallverdrahtungsschicht AL42, die mit dem
p+-Diffusionsbereich FL26 der unteren Schicht verbunden ist und
als eine zweite Bitleitung RBL2 negativer Phase wirkt, eine
zweite Metallverdrahtungsschicht AL25, die mit dem p+-Diffu
sionsbereich FL36 verbunden ist und als Bitleitung WBL2 nega
tiver Phase wirkt, und eine zweite Metallverdrahtungsschicht
AL26, die mit dem p+-Diffusionsbereich FL33 verbunden ist und
als zweite Bitleitung RBL1 positiver Phase wirkt, und zwar
durch die Kontaktlöcher und die ersten metallisierten Bohrun
gen, die in Fig. 15 gezeigt sind.
Diese zweiten Metallverdrahtungsschichten AL24 bis AL26 und
AL42 bewirken also in der Ersatzschaltung von Fig. 13 eine
Verbindung zwischen dem anderen Halbleiter-Anschlußende
(Drain) des N-Kanal-MOS-Transistors N3 und der ersten Bitlei
tung WBL1 positiver Phase, eine Verbindung zwischen dem ande
ren Halbleiteranschlußende (Drain) des N-Kanal-MOS-Tran
sistors N4 und der Bitleitung WBL2 negativer Phase, eine Ver
bindung zwischen dem anderen Halbleiteranschlußende (Drain)
des N-Kanal-MOS-Transistors N9 und der zweiten Bitleitung
RBL1 positiver Phase und eine Verbindung zwischen dem anderen
Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors
N11 und der zweiten Bitleitung RBL2 negativer Phase.
Dabei ist es möglich, die zweiten Metallverdrahtungsschichten
AL24 bis AL26 und AL42 in geradliniger Form auszubilden, die
in einer Richtung parallel mit der ersten Muldenbegrenzungs
linie verläuft. Dadurch ist es möglich, die Länge jeder von
der ersten Bitleitung WBL1 positiver Phase, der Bitleitung
WBL2 negativer Phase, der zweiten Bitleitung RBL1 positiver
Phase und der zweiten Bitleitung RBL2 negativer Phase inner
halb einer Speicherzelle weiter zu verkürzen.
Als Schichten, die in Fig. 16 gezeigt sind, sind die folgen
den gebildet: eine zweite Metallverdrahtungsschicht AL41 zum
Verschieben des Verbindungspunkts zwischen der ersten Metall
verdrahtungsschicht AL13 der unteren Schicht und der oberen
Schicht, eine zweite Metallverdrahtungsschicht AL28 zum Ver
schieben des Verbindungspunkts zwischen der ersten Metallver
drahtungsschicht AL19 der unteren Schicht und der oberen
Schicht, eine zweite Metallverdrahtungsschicht AL27 zum Ver
schieben des Verbindungspunkts zwischen der ersten Metallver
drahtungsschicht AL10 der unteren Schicht und der oberen
Schicht. Außerdem ist eine zweite Metallverdrahtungsschicht
AL29 gebildet, um eine Verbindung zwischen der Polysilizium-
Verdrahtungsschicht PL31 und der oberen Schicht über die
erste Metallverdrahtungsschicht AL14 der unteren Schicht her
zustellen.
Als nächstes werden Schichten erläutert, die über den Schich
ten der Fig. 16 positioniert sind. Fig. 17 zeigt Schichten,
die dritte Metallverdrahtungsschichten aufweisen, die auf den
in Fig. 16 gezeigten Schichten gebildet sind. Als eine der
Schichten von Fig. 17 ist eine dritte Metallverdrahtungs
schicht AL31 zum elektrischen Verbinden der Polysilizium-Ver
drahtungsschichten PL21 und PL33 über die erste Metallver
drahtungsschicht AL10 und die zweite Metallverdrahtungs
schicht AL27 gebildet, die auch als eine erste Wortleitung
WWL dient. Anders ausgedrückt erzielt die dritte Metallver
drahtungsschicht AL31 eine Verbindung zwischen den Gates der
N-Kanal-MOS-Transistoren N3 und N4 und der ersten Wortleitung
WWL gemäß der Ersatzschaltung von Fig. 13.
Weiterhin ist eine dritte Metallverdrahtungsschicht AL32 aus
gebildet, um eine elektrische Verbindung mit der Polysili
zium-Verdrahtungsschicht PL31 über die erste Metallverdrah
tungsschicht AL14 und die zweite Metallverdrahtungsschicht
AL29 herzustellen und außerdem als zweite Wortleitung RWL1 zu
wirken. Anders ausgedrückt erreicht die dritte Metallverdrah
tungsschicht AL32 eine Verbindung zwischen dem Gate des N-
Kanal-MOS-Transistors N6 und der zweiten Wortleitung RWL1 in
der in Fig. 13 gezeigten Ersatzschaltung.
Ferner ist eine dritte Metallverdrahtungsschicht AL33 ausge
bildet, um eine elektrische Verbindung mit der Polysilizium-
Verdrahtungsschicht PL22 über die erste Metallverdrahtungs
schicht AL13 und die zweite Metallverdrahtungsschicht AL41
herzustellen und als dritte Wortleitung RWL2 zu wirken. Das
heißt, die dritte Metallverdrahtungsschicht AL33 stellt eine
Verbindung zwischen dem Gate des N-Kanal-MOS-Transistors N11
und der dritten Wortleitung RWL2 in der Ersatzschaltung von
Fig. 13 her.
Wie Fig. 17 zeigt, können aufgrund der Lagebeziehung zwischen
den zweiten Metallverdrahtungsschichten AL27 und AL28 diese
Metallverdrahtungsschichten durch eine geradlinige Metallver
drahtungsschicht, die sich in einer Richtung senkrecht zu der
ersten Muldenbegrenzungslinie erstreckt, miteinander verbun
den werden. Somit ist es möglich, die dritte Metallverdrah
tungsschicht AL31, die in Fig. 17 gezeigt ist, geradlinig mit
einer Erstreckung senkrecht zu der ersten Muldenbegrenzungs
linie auszubilden. Die dritte Metallverdrahtungsschicht AL32
ist dabei nur mit der zweiten Metallverdrahtungsschicht AL29
als einer unteren Schicht verbunden, und die dritte Metall
verdrahtungsschicht AL33 ist nur mit der zweiten Metallver
drahtungsschicht AL41 als einer unteren Schicht verbunden.
Daher ist es möglich, diese dritten Metallverdrahtungsschich
ten in der Verlängerung parallel mit der dritten Metallver
drahtungsschicht AL31 anzuordnen. Das bedeutet, daß es
möglich ist, die Länge von jeder von der ersten Wortleitung
WWL, der zweiten Wortleitung RWL1 und der dritten Wortleitung
RWL2 innerhalb einer Speicherzelle weiter zu verringern.
Wie vorstehend beschrieben wird, ist es mit dem Halbleiter-
Speicherbaustein der vierten Ausführungsform ebenfalls
möglich, die Auswirkung der dritten Ausführungsform in der
Dreiport-SRAM-Zelle zu erzielen.
Als nächstes wird eine fünfte Ausführungsform des Halbleiter-
Speicherbausteins erläutert. Die fünfte Ausführungsform dient
der Erläuterung des Strukturentwurfs einer anderen äquivalen
ten Schaltung, die eine Zweiport-RAM-Zelle vom Differential-
Lesetyp bildet. Fig. 18 zeigt eine Ersatzschaltung des Halb
leiter-Speicherbausteins der fünften Ausführungsform.
Die Ersatzschaltung von Fig. 18 unterscheidet sich nur da
durch von der vierten Ausführungsform, daß die Gates der N-
Kanal-MOS-Transistoren N9 und N11 zusammengeschaltet sind und
die Verbindungsleitung als eine gemeinsame zweite Wortleitung
RWL in der Ersatzschaltung von Fig. 13 genutzt wird. Alle üb
rigen Strukturen sind wie in Fig. 13 ausgebildet und werden
daher nicht nochmals erläutert.
Die Betriebsweise ist somit ähnlich wie die der Ersatzschal
tung von Fig. 13 mit der Ausnahme, daß der Lesevorgang auf
der Basis der Differenz zwischen dem Potential der zweiten
Bitleitung RBL1 positiver Phase und dem Potential der zweiten
Bitleitung RBL2 negativer Phase durchgeführt wird.
Der Strukturentwurf ist nur hinsichtlich der zweiten Metall
verdrahtungsschicht, die derjenigen von Fig. 16 entspricht,
und der dritten Metallverdrahtungsschicht, die derjenigen von
Fig. 17 entspricht, unterschiedlich. Alle übrigen Unter
schichtstrukturen entsprechen den Fig. 14 und 15 und werden
nicht mehr erläutert.
Es werden nun Schichten erläutert, die über den in Fig. 15
liegenden Schichten positioniert sind. Die Fig. 19 und 20
sind Strukturentwürfe der Speicherzelle der fünften Ausfüh
rungsform des Halbleiter-Speicherbausteins. Dabei zeigt Fig.
19 eine Schicht, die die zweite Metallverdrahtungsschicht
entsprechend derjenigen von Fig. 16 aufweist. Fig. 20 zeigt
eine Schicht, die dis dritte Metallverdrahtungsschicht ent
sprechend derjenigen von Fig. 17 aufweist.
Zuerst ist als eine der in Fig. 19 gezeigten Schichten eine
zweite Metallverdrahtungsschicht AL21 gebildet, um ein Ener
gieversorgungspotential VDD an den p+-Diffusionsbereich FLll
über die erste Metallverdrahtungsschicht AL15 von Fig. 15 an
zulegen und ein Energieversorgungspotential VDD an den
p+-Diffusionsbereich FL14 über die erste Metallverdrahtungs
schicht AL16 anzulegen. Das heißt, die zweite Metallverdrah
tungsschicht AL21 wirkt als eine Energieversorgungspotential-
VDD-Leitung und stellt in der Ersatzschaltung gemäß Fig. 18
eine Verbindung her zwischen der Source des P-Kanal-MOS-Tran
sistors P1 und der Energieversorgung sowie eine Verbindung
zwischen der Source des P-Kanal-MOS-Transistors P2 und der
Energieversorgung.
Als weitere Schichten sind folgende gebildet: eine zweite Me
tallverdrahtungsschicht AL22 zum Anlegen eines Erdpotentials
GND an die p+-Diffusionsbereiche FL21 und FL24 über eine
erste Metallverdrahtungsschicht AL17, die in Fig. 15 gezeigt
ist, und eine zweite Metallverdrahtungsschicht AL23 zum Anle
gen eines Erdpotentials GND an die p+-Diffusionsbereiche FL31
bzw. FL34 über eine in Fig. 15 gezeigte erste Metallverdrah
tungsschicht ALl8. Das heißt, die zweiten Metallverdrahtungs
schichten AL22 und AL23 wirken jeweils als Erdpotential-GND-
Leitung und bewirken eine Erdung jeder Source der N-Kanal-
MOS-Transistoren N1, N2, N8 bzw. N10 in der Ersatzschaltung
von Fig. 18.
Als die in Fig. 19 gezeigten Schichten sind ferner folgende
gebildet: eine zweite Metallverdrahtungsschicht AL24, die mit
dem p+-Diffusionsbereich FL23 der unteren Schicht verbunden
ist und als eine erste Bitleitung WBL1 positiver Phase wirkt,
eine zweite Metallverdrahtungsschicht AL42, die mit dem
p+-Diffusionsbereich FL26 der unteren Schicht verbunden ist und
als zweite Bitleitung RBL2 negativer Phase wirkt, eine zweite
Metallverdrahtungsschicht AL25, die mit dem p+-Diffusionsbe
reich FL36 verbunden ist und als Bitleitung WBL2 negativer
Phase wirkt, und eine zweite Metallverdrahtungsschicht AL26,
die mit dem p+-Diffusionsbereich FL33 verbunden ist und als
zweite Bitleitung RBL1 positiver Phase wirkt, und zwar je
weils über die in Fig. 15 gezeigten Kontaktlöcher bzw. die
ersten Durchkontaktierungen.
Diese zweiten Metallverdrahtungsschichten AL24 bis AL26 und
AL42 erzielen also eine Verbindung zwischen dem anderen Halb
leiteranschlußeride (Drain) des N-Kanal-MOS-Transistors N3 und
der ersten Bitleitung WBL1 positiver Phase, eine Verbindung
zwischen dem anderen Halbleiteranschlußende (Drain) des N-
Kanal-MOS-Transistors N4 und der Bitleitung WBL2 negativer
Phase, eine Verbindung zwischen dem anderen Halbleiteran
schlußende (Drain) des N-Kanal-MOS-Transistors N9 und der
zweiten Bitleitung RBL1 positiver Phase sowie eine Verbindung
zwischen dem anderen Halbleiteranschlußende (Drain) des N-
Kanal-MOS-Transistors N11 und der zweiten Bitleitung RBL2 ne
gativer Phase in der in Fig. 18 gezeigten Ersatzschaltung.
Dabei ist es möglich, die zweiten Metallverdrahtungsschichten
AL24 bis AL26 und AL42 in geradliniger Form in einer mit der
ersten Muldenbegrenzungslinie parallel verlaufenden Richtung
auszubilden. Dadurch ist es möglich, die Länge jeder von der
ersten Bitleitung WBL1 positiver Phase, der Bitleitung WBL2
negativer Phase, der zweiten Bitleitung RBL1 positiver Phase
und der zweiten Bitleitung RBL2 negativer Phase innerhalb
einer Speicherzelle weiter zu verkürzen.
Als die in Fig. 19 gezeigten Schichten sind ferner folgende
gebildet: eine zweite Metallverdrahtungsschicht AL41 zum Ver
schieben des Verbindungspunkts zwischen der ersten Metallver
drahtungsschicht AL13 der unteren Schicht und der oberen
Schicht, eine zweite Metallverdrahtungsschicht AL28 zum Ver
schieben des Verbindungspunkts zwischen der ersten Metallver
drahtungsschicht AL19 der unteren Schicht und der oberen
Schicht, eine zweite Metallverdrahtungsschicht AL27 zum Ver
schieben des Verbindungspunkts zwischen der ersten Metallver
drahtungsschicht AL10 der unteren Schicht und der oberen
Schicht. Außerdem ist eine zweite Metallverdrahtungsschicht
AL29 gebildet, um die Verbindung zwischen der Polysilizium-
Verdrahtungsschicht PL31 und der oberen Schicht über die
erste Metallverdrahtungsschicht AL14 der unteren Schicht her
zustellen.
Als nächstes werden Schichten erläutert, die über den in Fig.
19 gezeigten Schichten liegen. Fig. 20 zeigt Schichten, die
dritte Metallverdrahtungsschichten aufweisen, die auf den
Schichten gemäß Fig. 19 gebildet sind. Als eine der in Fig.
20 gezeigten Schichten ist eine dritte Metallverdrahtungs
schicht AL31 gebildet, um die Polysilizium-Verdrahtungs
schichten PL21 und PL33 über die erste Metallverdrahtungs
schicht AL10 und die zweite Metallverdrahtungsschicht AL27
elektrisch zu verbinden und außerdem als eine erste Wortlei
tung WWL zu wirken. Das heißt, die dritte Metallverdrahtungs
schicht AL31 bewirkt eine Verbindung zwischen den Gates der
N-Kanal-MOS-Transistoren N3 und N4 und der ersten Wortleitung
WWL in der in Fig. 18 gezeigten Ersatzschaltung.
Weiterhin ist eine dritte Metallverdrahtungsschicht AL32 ge
bildet, um eine elektrische Verbindung zwischen den Polysili
zium-Verdrahtungsschichten PL22 und PL31 über die erste Me
tallverdrahtungsschicht AL14 und die zweite Metallverdrah
tungsschicht AL29 herzustellen und als eine zweite Wortlei
tung RWL zu wirken. Das heißt, die dritte Metallverdrahtungs
schicht AL32 bewirkt eine Verbindung zwischen den Gates der
N-Kanal-MOS-Transistoren N9 und N11 und der zweiten Wortlei
tung RWL in der Ersatzschaltung von Fig. 18.
Wie Fig. 20 zeigt, können aufgrund der Lagebeziehung zwischen
den zweiten Metallverdrahtungsschichten AL27 und AL28 diese
Metallverdrahtungsschichten durch eine geradlinige Metallver
drahtungsschicht miteinander verbunden sein, die in einer
Richtung senkrecht zu der ersten Muldenbegrenzungslinie ver
läuft. Somit ist es möglich, die dritte Metallverdrahtungs
schicht AL31, die in Fig. 20 gezeigt ist, geradlinig und in
einer zu der ersten Muldenbegrenzungslinie senkrecht verlau
fenden Richtung auszubilden. Das gilt gleichermaßen für die
dritte Metallverdrahtungsschicht AL32. Dadurch ist es mög
lich, die Länge von jeder von der ersten Wortleitung WWL und
der zweiten Wortleitung RWL in einer Speicherzelle weiter zu
verkürzen.
Wie oben erläutert wurde, ist es bei der fünften Ausführungs
form des Halbleiter-Speicherbausteins auch möglich, die Aus
wirkung der dritten Ausführungsform in der Zweiport-SRAM-
Zelle vom Differential-Lesetyp zu erzielen, die eine Lesevor
gang ebenfalls mit höherer Geschwindigkeit ausführen kann.
Wie oben erwähnt, sind bei der Erfindung der erste, dritte
und fünfte N-Kanal-MOS-Transistor, die mit der Bitleitung po
sitiver Phase elektrisch verbunden sind, und der zweite,
vierte und sechste N-Kanal-MOS-Transistor, die mit der Bit
leitung negativer Phase verbunden sind, jeweils in den unter
teilten P-Muldenbereichen ausgebildet. Wenn also diese Mul
denbereiche in einer Richtung angeordnet sind, die zu den
Bitleitungen positiver bzw. negativer Phase senkrecht ist,
kann eine Entwurfsstruktur verwendet werden, die für die Bit
leitungen eine kurze Länge hat. Infolgedessen ergibt sich die
Auswirkung, daß ein Hochgeschwindigkeitszugriff ermöglicht
wird.
Da ferner der erste und der zweite P-Muldenbereich an den
beiden Seiten des N-Muldenbereichs gebildet sind, können die
Strecken der Leiterverbindung zwischen den N-Kanal-MOS-Tran
sistoren, die in dem ersten bzw. dem zweiten P-Muldenbereich
gebildet sind, und den P-Kanal-MOS-Transistoren, die in dem
N-Muldenbereich gebildet sind, vergleichmäßigt werden. Infol
gedessen stellt sich der Effekt ein, daß ein optimaler Struk
turentwurf für die kürzeste Verdrahtung anwendbar ist.
Ferner sind die Erstreckungsrichtungen der Bitleitungen par
allel mit den Begrenzungslinien zwischen den ersten und zwei
ten P-Muldenbereichen und dem N-Muldenbereich. ts ist daher
möglich, einen Strukturentwurf bereitzustellen, bei dem jede
Bitleitung mit der kürzesten Länge gebildet ist, indem eine
Verringerung der Länge jeder Wortleitung berücksichtigt wird.
Die Erstreckungsrichtung jeder Wortleitung ist ferner senk
recht zu den Begrenzungslinien zwischen dem ersten und dem
zweiten P-Muldenbereich und dem N-Muldenbereich. Daher kann
ein Strukturentwurf angegeben werden, bei dem jede Wortlei
tung mit der kürzesten Länge gebildet ist, indem vorrangig
eine Verringerung der Länge jeder Bitleitung berücksichtigt
wird.
Da außerdem der P-Kanal-MOS-Transistor und die Gatebereiche
des ersten, dritten und vierten N-Kanal-MOS-Transistors so
gebildet sind, da sie auf derselben Geraden positioniert
sind, können Leiter zum Herstellen der Verbindung zwischen
den Gates mit gerader Form ausgebildet sein. Da ferner der
zweite P-Kanal-MOS-Transistor und die Gatebereiche des zwei
ten, fünften und sechsten N-Kanal-MOS-Transistors ebenfalls
so ausgebildet sind, da sie auf derselben Geraden positio
niert sind, können Leiter für die Verbindung zwischen den
Gates geradlinig ausgebildet sein. Infolgedessen ergibt sich
der Effekt, daß eine kürzere Verdrahtung erhalten werden
kann.
Da jede Source und jeder Drain des dritten und fünften N-
Kanal-MOS-Transistors, die als Zugriffsgate wirken, auf der
selben Geraden positioniert sind, kann der Anbringabstand
zwischen dem dritten und dem fünften N-Kanal-MOS-Transistor
verringert sein. Da jede Source und jeder Drain des vierten
und sechsten N-Kanal-MOS-Transistors ebenfalls auf derselben
Geraden positioniert sind, kann der Anbringabstand zwischen
den vierten und sechsten N-Kanal-MOS-Transistoren verringert
sein. Infolgedessen ist es möglich, den Integrationsgrad der
Speicherzelle zu verbessern.
Da die Drain-Diffusionsbereiche in einem gemeinsamen n+-Dif
fusionsbereich für den dritten und fünften N-Kanal-MOS-Tran
sistor bzw. für den vierten und sechsten N-Kanal-MOS-Tran
sistor ausgebildet sind, kann die Größe der n+-Diffusionsbe
reiche verringert sein. Infolgedessen stellt sich der Effekt
ein, daß eine Parasitärkapazität aufgrund des n+-Diffusions
bereichs verringert ist.
Der Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transi
stors und der Drain-Diffusionsbereich des dritten und fünften
N-Kanal-MOS-Transistors sind ferner miteinander durch die
erste Metallverdrahtungsschicht der oberen Schicht verbunden,
und der Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Tran
sistors und die Drain-Diffusionsbereiche des vierten und
sechsten N-Kanal-MOS-Transistors sind miteinander durch die
zweite Metallverdrahtungsschicht der oberen Schicht verbun
den. Es ist somit möglich, die erste und die zweite Metall
verdrahtungsschicht geradlinig entsprechend den Positionen
der Drain-Diffusionsbereiche auszubilden. Dadurch erhält man
den Effekt, daß eine kürzere Verdrahtung erhalten wird.
Da die Erstreckungsrichtung der ersten und zweiten Metallver
drahtungsschicht parallel mit einer Erstreckungsrichtung je
der Wortleitung ist, kann die Länge der Metallverdrahtungs
schichten ebenso wie die Wortleitungen optimiert werden.
Ferner sind die Erstreckungslinien der Bitleitungen, der
Energieversorgungsleitung und der GND-Leitung zu jeder Wort
leitung senkrecht. Es ist dadurch möglich, die jeweilige
Länge dieser Leitungen zu minimieren. Infolgedessen erhält
man den Effekt, daß ein Hochgeschwindigkeitszugriff erzielbar
ist.
Da die Drain-Diffusionsbereiche in einem gemeinsamen n+-Dif
fusionsbereich für die ersten, dritten und fünften N-Kanal-
MOS-Transistoren bzw. für die zweiten, vierten und sechsten
N-Kanal-MOS-Transistoren gebildet sind, können die Metallver
drahtungsschichten zwischen diesen Drain-Diffusionsbereichen
entfallen.
Ferner sind der erste n+-Diffusionsbereich und der Drain-Dif
fusionsbereich des ersten P-Kanal-MOS-Transistors und der
zweite n+-Diffusionsbereich und der Drain-Diffusionsbereich
des zweiten P-Kanal-MOS-Transistors miteinander durch die je
weiligen zweiten Metallverdrahtungsschichten der oberen
Schicht verbunden. Es ist daher möglich, die Metallverdrah
tungsschichten geradlinig entsprechend den Positionen der
Drain-Diffusionsbereiche und der n+-Diffusionsbereiche auszu
bilden. Dadurch erhält man den Effekt, daß eine kürzere Ver
drahtung erhalten werden kann.
In einer Schaltung, die eine Zweiport-SRAM-Zelle mit als Le
setore ausgebildeten fünften und sechsten N-Kanal-MOS-Tran
sistoren bildet, sind gemäß einem anderen Aspekt der Erfin
dung der erste, dritte und fünfte N-Kanal-MOS-Transistor, die
elektrisch mit einer Bitleitung positiver Phase verbunden
sind, und der zweite und vierte N-Kanal-MOS-Transistor, die
mit einer Bitleitung negativer Phase verbunden sind, jeweils
in gesonderten P-Muldenbereichen ausgebildet. Daher ist die
Nebeneinanderstellungsrichtung dieser Muldenbereiche insbe
sondere senkrecht zu der Richtung der Bitleitungen positiver
und negativer Phase, was es ermöglicht, einen Strukturentwurf
mit der verringerten Länge der Bitleitungen anzuwenden. Somit
stellt sich der Effekt ein, daß ein Hochgeschwindigkeitszu
griff ermöglicht wird.
In einer Schaltung, die eine Dreiport-SRAM-Zelle mit als
erste Leseports ausgebildeten fünften und sechsten N-Kanal-
MOS-Transistoren und mit als zweite Leseports ausgebildeten
siebten und achten N-Kanal-MOS-Transistoren bildet, sind fer
ner der erste, dritte und fünfte N-Kanal-MOS-Transistor, die
mit der Bitleitung positiver Phase elektrisch verbunden sind,
und der zweite, vierte und siebte N-Kanal-MOS-Transistor, die
mit der Bitleitung negativer Phase verbunden sind, jeweils in
den getrennten P-Muldenbereichen ausgebildet. Daher ist die
Richtung der Nebeneinanderstellung dieser Muldenbereiche ins
besondere senkrecht zu der Richtung der Bitleitungen positi
ver und negativer Phase, was es ermöglicht, einen Struktu
rentwurf mit der verringerten Länge der Bitleitungen anzuwen
den. Somit stellt sich der Effekt ein, daß ein Hochgeschwin
digkeitszugriff möglich ist.
In einer Schaltung, die eine Zweiport-SRAM-Zelle vom Diffe
rential-Lesetyp zur Durchführung eines Lesevorgangs auf der
Basis einer Potentialdiffernez zwischen einer zweiten Bitlei
tung positiver Phase und einer zweiten Bitleitung negativer
Phase bildet, sind der erste, dritte und fünfte N-Kanal-MOS-
Transistor, die mit der Bitleitung positiver Phase elektrisch
verbunden sind, und der zweite, vierte und siebte N-Kanal-
MOS-Transistor, die mit der Bitleitung negativer Phase ver
bunden sind, jeweils in den getrennten P-Muldenbereichen aus
gebildet. Daher ist insbesondere die Richtung der Nebeneinan
derstellung dieser Muldenbereiche senkrecht zu der Richtung
der Bitleitungen positiver und negativer Phase, was es ermög
licht, einen Strukturentwurf mit der verringerten Länge der
Bitleitungen anzuwenden. Dadurch stellt sich der Effekt ein,
daß ein Hochgeschwindigkeitszugriff ermöglicht wird.
Da ferner ein erster und ein zweiter P-Muldenbereich an bei
den Seiten eines N-Muldenbereichs angeordnet sind, können die
Distanzen von Verbindungsleitern zwischen den N-Kanal-MOS-
Transistoren, die in dem ersten und dem zweiten P-Muldenbe
reich gebildet sind, und dem P-Kanal-MOS-Transistor, der in
dem N-Muldenbereich gebildet ist, vergleichmäßigt sein. Da- '
durch stellt sich der Effekt ein, daß ein optimaler Entwurf
mit weiter verkürzten Leitern verwendet werden kann.
Da die Erstreckungsrichtung der Bitleitungen mit jeder Be
grenzungslinie zwischen dem ersten und dem zweiten P-Mulden
bereich und dem N-Muldenbereich parallel ist, kann ein Ent
wurf mit der minimierten Länge der Bitleitungen angewandt
werden, wenn berücksichtigt wird, daß die Länge der Wortlei
tungen ebenfalls verringert ist.
Da die Erstreckungsrichtung der Wortleitungen senkrecht zu
jeder Begrenzungslinie zwischen dem ersten und dem zweiten P-
Muldenbereich und dem N-Muldenbereich ist, kann ein Entwurf
mit der minimierten Länge der Wortleitungen angewandt werden,
wenn berücksichtigt wird, daß die Länge der Bitleitungen vor
zugsweise verringert sein sollte.
Die jeweiligen Gatebereiche eines ersten P-Kanal-MOS-Transi
stors und des ersten, vierten und sechsten N-Kanal-MOS-Tran
sistors sind so ausgebildet, daß sie auf derselben Geraden
positioniert sind. Daher kann die Verdrahtung zum Herstellen
der Verbindung zwischen diesen Gates geradlinig sein. Ferner
sind die jeweiligen Gatebereiche eines zweiten P-Kanal-MOS-
Transistors sowie des zweiten, dritten und fünften N-Kanal-
MOS-Transistors so ausgebildet, daß sie ebenfalls auf der
selben Geraden positioniert sind. Die Leiter zum Herstellen
der Verbindung zwischen diesen Gates sind daher geradlinig
ausgebildet. Infolgedessen stellt sich der Effekt ein, daß
eine kürzere Verdrahtung erzielt werden kann.
Da der Drain des zweiten N-Kanal-MOS-Transistors und die
Source des vierten N-Kanal-MOS-Transistors auf derselben Ge
raden positioniert sind, ist es möglich, den Abstand zwischen
diesen zweiten und vierten N-Kanal-MOS-Transistoren zu ver
ringern. Da ferner der Drain des fünften N-Kanal-MOS-Tran
sistors und die Source des sechsten N-Kanal-MOS-Transistors
auf derselben Geraden positioniert sind, kann der Abstand
zwischen diesen fünften und sechsten N-Kanal-MOS-Transistoren
verringert sein. Infolgedessen stellt sich der Effekt ein,
daß der Integrationsgrad von Speicherzellen verbessert werden
kann.
Ferner sind jeweilige Halbleiteranschlüsse in einem gemeinsa
men n+-Diffusionsbereich für die ersten und dritten N-Kanal-
MOS-Transistoren sowie für die fünften und sechsten N-Kanal-
MOS-Transistoren ausgebildet. Es ist daher möglich, einen ge
samten n+-Diffuionsbereich zu verkleinern. Dadurch ergibt
sich der Effekt, da eine Parasitärkapazität infolge des n+-
Diffusionsbereichs verringert werden kann.
Der zweite P-Kanal-MOS-Transistor sowie der zweite und fünfte
N-Kanal-MOS-Transistor haben ferner ihre jeweiligen Gatebe
reiche durch eine geradlinige gemeinsame Polysilizium-Ver
drahtung in Verbindung miteinander. Es ist dadurch möglich,
den Abstand zwischen diesen MOS-Transistoren zu verringern.
Dadurch ergibt sich der Effekt, daß der Integrationsgrad der
Speicherzellen verbessert wird.
Die Verlängerungslinien der Bitleitungen, einer Energiever
sorgungsleitung und einer GND-Leitung sind ferner senkrecht
zu jeder Wortleitung. Dadurch ist es möglich, die Länge
dieser Leitungen zu minimieren. Dadurch ergibt sich der
Effekt, daß ein Hochgeschwindigkeitszugriff möglich ist.
Die jeweiigen Gatebereiche des ersten P-Kanal-MOS-Transistors
sowie des ersten, vierten, sechsten und siebten N-Kanal-MOS-
Transistors sind so ausgebildet, daß sie auf derselben Gera
den positioniert sind. Es ist daher möglich, die Verdrahtung
zur Verbindung zwischen diesen Gates als Gerade auszubilden.
Die jeweiligen Gatebereiche des zweiten P-Kanal-MOS-Tran
sistors sowie des zweiten, dritten, fünften und achten N-
Kanal-MOS-Transistors sind so ausgebildet, daß sie ebenfalls
auf derselben Geraden positioniert sind. Es ist also möglich,
die Verdrahtung zur Verbindung zwischen diesen Gates geradli
nig auszubilden. Dadurch ergibt sich der Effekt, daß eine
kürzere Verdrahtung erreicht wird.
Da der Drain des zweiten N-Kanal-MOS-Transistors und die
Source des vierten N-Kanal-MOS-Transistors auf derselben Ge
raden positioniert sind, kann der Abstand zwischen diesen
zweiten und vierten N-Kanal-MOS-Transistoren verringert sein.
Da der Drain des fünften N-Kanal-MOS-Transistors und die
Source des sechsten N-Kanal-MOS-Transistors ebenfalls auf
derselben Geraden positioniert sind, kann der Abstand zwi
schen dem fünften und sechsten N-Kanal-MOS-Transistor verrin
gert sein. Da der Drain des siebten N-Kanal-MOS-Transistors
und die Source des achten N-Kanal-MOS-Transistors ebenfalls
auf derselben Geraden positioniert sind, kann der Abstand
zwischen dem siebten und dem achten N-Kanal-MOS-Transistor
verringert sein. Infolgedessen ist es möglich, den Integra
tionsgrad der Speicherzellen zu verbessern.
Ferner sind jeweilige Halbleiter-Anschlüsse in einem gemein
samen n+-Diffusionsbereich für die ersten und dritten N-
Kanal-MOS-Transistoren, für die fünften und sechsten N-Kanal-
MOS-Transistoren und für die siebten und achten N-Kanal-MOS-
Transistoren ausgebildet. Dadurch kann ein gesamter
n+-Diffusionsbereich verkleinert sein. Es ergibt sich somit der
Effekt, daß eine Parasitärkapazität infolge des
n+-Diffusionsbereichs verringert ist.
Ferner sind die jeweiligen Gatebereiche des zweiten P-Kanal-
MOS-Transistors sowie des zweiten und fünften N-Kanal-MOS-
Transistors durch eine geradlinige gemeinsame Polysilizium-
Verdrahtung miteinander verbunden. Die jeweiligen Gatebe
reiche des ersten P-Kanal-MOS-Transistors und des ersten und
siebten N-Kanal-MOS-Transistors sind durch eine geradlinige
gemeinsame Polysilizium-Verdrahtung miteinander verbunden. Es
ist somit möglich, den Abstand zwischen diesen MOS-Transisto
ren zu verringern. Infolgedessen ist es möglich, den Integra
tionsgrad der Speicherzellen zu verbessern.
Für eine vollständige und klare Offenbarung wurde die Erfin
dung zwar unter Bezugnahme auf eine bestimmte Ausführungsform
beschrieben; die anhängenden Ansprüche sollen jedoch nicht
darauf beschränkt sein, sondern sämtliche Modifikationen und
alternativen Konstruktionen umfassen, die im Rahmen der Er
findung liegen.