DE10252845A1

DE10252845A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10252845A1
Application number: DE10252845A
Authority: DE
Inventors: Koji Nii
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-11-14
Filing date: 2002-11-13
Publication date: 2003-06-12
Also published as: US6822300B2; JP2003218238A; TW561615B; KR20030040122A; CN1419292A; US20030090924A1

Abstract

Eine Halbleiterspeichervorrichtung ist versehen mit einem ersten und einem zweiten PMOS-Zugriffstransistor (P1, P2), die auf N-Wannenbereichen ausgebildet sind; einem ersten und einem zweiten NMOS-Ansteuerungstransistor (N1, N2), die auf einem P-Wannenbereich ausgebildet sind; einer mit den Gateanschlüssen des ersten und des zweiten PMOS-Zugriffstransistors verbundenen Wortleitung (WL) und einer ersten und zweiten Bitleitung (SL1, SL2), die mit den Sourceanschlüssen des ersten bzw. zweiten PMOS-Zugriffstransistors verbunden sind. Sodann erstrecken sich die N-Diffusionsbereiche (2b, 2c) und die P-Diffusionsbereiche (2a, 2d) in derselben Richtung, während Polysiliziumverbindungen (3a-3d) sich in derselben Richtung erstrecken.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine Speicherzellenstruktur einer Halbleiterspeichervorrichtung wie etwa einen statischen Speicher in der Bauart eines lastfreien CMOS (nachstehend mit "SRAM (Static Random Access Memory)" bezeichnet) oder einen Speicher in der lastfreien inhaltsorientierten Bauart (CAM: Content Addressable Memory).
Fig. 31 zeigt eine Ansicht der bekannten Entwurfskonfiguration einer aus vier Transistoren ausgebildeten lastfreien SRAM-Speicherzelle. Ein Ersatzschaltbild davon ist in Fig. 19 gezeigt.
Diese Bauart eines SRAMs ist beispielsweise in dem Artikel "A 1.9-µm² Loadless CMOS Four-Transistor SRAM Cell In a 0.18-µm Logic Technology", international academic journal IEDM, Seiten 643-646, 1998, oder in dem Artikel "An Ultrahigh-Density High-Speed Loadless Four- Transistor SRAM Macro with Twisted Bitline Architecture and Triple-Well Shield", international thesis journal IEEE JSSC, Band 36(3), März 2001, gezeigt.
Gemäß Fig. 31 weist eine Speicherzelle 1 vier MOS-Transistoren (Metalloxidhalbleiter) auf. Genauer weist die Speicherzelle 1 in einer P-Wanne ausgebildete NMOS-Transistoren N1, N2 und in einer N-Wanne ausgebildete PMOS-Transistoren P1, P2 auf.
Der NMOS-Transistor N1 ist bei einem Kreuzungsabschnitt zwischen einem N-Diffusionsbereich 2a und einer Polysiliziumverbindung 3c ausgebildet, während der NMOS-Transistor N2 in einem Kreuzungsabschnitt zwischen einem N-Diffusionsbereich 2b und einer Polysiliziumverbindung 3b ausgebildet ist. Der PMOS-Transistor P1 ist in einem Kreuzungsabschnitt zwischen einem P-Diffusionsbereich 2c und einer Polysiliziumverbindung 3a ausgebildet, während der PMOS-Transistor P2 bei einem Kreuzungsabschnitt zwischen einem P-Diffusionsbereich 2d und einer Polysiliziumverbindung 3a ausgebildet ist.
Die PMOS-Transistoren P1 und P2 sind Zugriffstransistoren, während die NMOS-Transistoren N1 und N2 Ansteuerungstransistoren sind. Die Diffusionsbereiche 2a bis 2d sind jeweils mit Oberschichtleiterbahnen über Kontaktlöcher 4a bis 4h verbunden.
Bei der Entwurfskonfiguration gemäß Fig. 31 ist eine Wortleitung WL in der Lateralrichtung angeordnet. Dem gegenüber ist ein Paar Bitleitungen BL1 und BL2 in der Längsrichtung angeordnet. Gemäß Fig. 23 ist die Entwurfskonfiguration eines Bits in der Längsrichtung ausgedehnt und die Bitleitungen werden gemäß einer derartigen Entwurfskonfiguration lang.
Gemäß vorstehender Beschreibung wird die SRAM- Speicherzelle in einer Vier-Transistorkonfiguration gemäß dem Stand der Technik in der Bitleitungsrichtung lang, und daher wird die Leitungskapazität der Bitleitungen groß. Zusätzlich wird das Intervall zwischen den Bitleitungen BL1 und BL2 schmal, so dass die Kapazität zwischen den Bitleitungen ebenfalls groß wird. Daher entsteht das Problem, dass die Zugriffszeit langsam ist.
Weiterhin ist die Richtung der Gatebereiche und der Diffusionsbereiche der Zugriffstransistoren P1 und P2 verschieden von der Richtung der Gatebereiche und der Diffusionsbereiche der Ansteuerungstransistoren N1 und N2, so dass die Ausbreitung der Strukturenbreiten oder der Strukturausbildungspositionen zur Ausbildung der Gatebereiche und dergleichen nach der Fotolithografieverarbeitung groß wird. Daher wird die Ausbreitung der Breite oder der Ausbildungsposition der Gatebereiche und dergleichen groß.
Wenn die Ausbreitung der Gatebreite und dergleichen groß wird, schwanken die Eigenschaften von jedem der vorstehend beschriebenen Transistoren. Wenn die Ausbildungsposition von beispielsweise der Polysiliziumverbindung 3c sich in der Links-Rechts- Richtung in Fig. 23 verschiebt, werden zudem die Polysiliziumverbindung 3c und das Kontaktloch 4a oder 4b kurzgeschlossen, während die Polysiliziumverbindung 3a und das Kontaktloch 4e bis 4g kurzgeschlossen werden, wenn die Ausbildungsposition der Polysiliziumverbindung 3a in der Aufwärts-Abwärts-Richtung in Fig. 23 verschoben wird. Wenn eine Gatestruktur sich in irgendeine Richtung, aufwärts, abwärts, nach links oder nach rechts verschiebt, existiert eine Wahrscheinlichkeit, dass die Gatestruktur einen Kurzschluss mit einem Kontaktloch ausbildet, das zur Isolierung gedacht ist, und daher entsteht das Problem, dass es schwierig ist, einen Spielraum gegen die während der Herstellung aufgrund einer Maskenverschiebung oder dergleichen auftretende Ausbreitung zu sichern.
Die vorstehend beschriebenen Probleme können nicht nur in einer Speicherzelle eines lastfreien vier Transistoren- SRAM auftreten, sondern ebenfalls in einer Speicherzelle eines lastfreien vier Transistoren-CAM.
Die Erfindung erfolgte zur Lösung der vorstehend beschriebenen Probleme. Demzufolge liegt der vorliegenden Erfindung die Aufgabe zugrunde, die Leitungskapazität von Bitleitungen und die Kapazität zwischen Bitleitungen zu reduzieren, und einen Spielraum betreffend der Verbreiterung bei der Herstellung einer Halbleiterspeichervorrichtung wie etwa einem SRAM oder einem CAM zu sichern.
Eine Halbleiterspeichervorrichtung gemäß einer ersten Ausgestaltung der Erfindung beinhaltet: eine zweite und eine dritte Wanne einer zweiten Leitungsart, die auf beiden Seiten einer ersten Wanne einer ersten Leitungsart ausgebildet sind; einen ersten und einen zweiten MOS- Zugriffstransistor der ersten Leitungsart, die auf der zweiten oder dritten Wanne ausgebildet sind; einen ersten und einen zweiten MOS-Ansteuerungstransistor der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind; eine Wortleitung, die mit den Gateanschlüssen des ersten und des zweiten MOS-Zugriffstransistors verbunden ist, und die sich in der Richtung erstreckt, entlang derer die erste, zweite und dritte Wanne ausgerichtet sind; und eine erste und zweite Bitleitung, die mit den Sourceanschlüssen des ersten bzw. zweiten MOS- Zugriffstransistors verbunden sind, und die sich in die Richtung senkrecht zu der Richtung erstrecken, entlang derer die erste, zweite und dritte Wanne ausgerichtet sind. Dann erstrecken sich der erste und zweite Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und zweiten MOS- Zugriffstransistors und der dritte und vierte Diffusionsbereich der zweiten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und zweiten MOS- Ansteuerungstransistors in derselben Richtung, und die Gatebereiche des ersten und zweiten MOS- Zugriffstransistors sowie die Gatebereiche des ersten und zweiten MOS-Ansteuerungstransistors erstrecken sich in derselben Richtung.
Gemäß vorstehender Beschreibung erstrecken sich die erste und zweite Bitleitung in der Richtung senkrecht zu der Richtung entlang derer die erste bis dritte Wanne ausgerichtet sind, und dadurch können die erste und zweite Bitleitung kurz ausgebildet werden, und die Abstände zwischen den Bitleitungen können breit sein. Zudem erstrecken sich der vorstehend beschriebene erste, zweite, dritte und vierte Diffusionsbereich in derselben Richtung, während die Gatebereiche der MOS- Zugriffstransistoren und die Gatebereiche der MOS- Ansteuerungstransistoren sich in derselben Richtung erstrecken, und dadurch die Ausbreitung bei der Strukturbreite und bei den Ausbildungspositionen der Strukturen zur Ausbildung der Gatebereiche und dergleichen nach der Fotolithografieverarbeitung klein gehalten werden können. Wenn sich die Gatebereiche in die Richtung ihrer Erstreckung (Längsrichtung) verschieben, kann zudem ein Kurzschluss zwischen den Gatebereichen und Kontaktlöchern vermieden werden, die auf beiden Seiten der Gatebereiche in der Breitenrichtung der Gatebereiche bereitgestellt sind.
Vorzugsweise werden der erste bzw. zweite MOS- Zugriffstransistor auf der vorstehend beschriebenen zweiten und dritten Wanne angeordnet. Dadurch kann der Abstand zwischen der ersten und zweiten Bitleitung breit abgesichert werden.
Vorzugsweise wird ein leitendes Teil zur unmittelbaren Verbindung des Drainanschlusses des ersten MOS- Zugriffstransistors und des Drainanschlusses des ersten MOS-Ansteuerungstransistors bereitgestellt. Beispiele für dieses leitende Teil beinhalten eine Metallleiterbahn zur unmittelbaren Verbindung zwischen Kontaktteilen, die auf den vorstehend beschriebenen Drainanschlüssen ausgebildet sind, oder die Integration (gemeinsamer Kontakt) dieser Kontaktteile, die aus einem in die Lücke über und zwischen den Drainanschlüssen eingefüllten leitenden Teil ausgebildet sind.
Durch die Bereitstellung eines derartigen leitenden Teils können die Drainanschlüsse ohne das Eingreifen der Gateanschlüsse der MOS-Ansteuerungstransistoren verbunden werden, so dass der Widerstand der Verbindung zwischen den Drainanschlüssen reduziert werden kann.
Vorzugsweise erstrecken sich die Gatebereiche des vorstehend beschriebenen ersten und zweiten MOS- Zugriffstransistors sowie die Gatebereiche des vorstehend beschriebenen ersten und zweiten MOS- Ansteuerungstransistors entlang einer Linie in der Richtung senkrecht zu der Richtung, in der sich die erste, zweite und dritte Wanne erstrecken. Dadurch kann eine Ausbreitung bei der Gatebreite oder bei der Ausbildungsposition der Gatebereiche reduziert werden, und selbst wenn sich die Gatebereiche in Richtung ihrer Ausdehnung verschieben, kann ein Kurzschließen zwischen den Gatebereichen und den Kontaktlöchern vermieden werden, welche auf beiden Seiten der Gatebereiche in der Breitenrichtung der Gatebereiche bereitgestellt sind.
Eine Halbleiterspeichervorrichtung gemäß einer weiteren Ausgestaltung der Erfindung beinhaltet: Eine erste Wanne einer ersten Leitungsart; eine zweite Wanne einer zweiten Leitungsart; einen ersten und einen zweiten MOS- Zugriffstransistor der ersten Leitungsart, die auf der zweiten Wanne ausgebildet sind; einen ersten und zweiten MOS-Ansteuerungstransistor der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind; eine Wortleitung, die mit den Gatebereichen des ersten und des zweiten MOS- Zugriffstransistors verbunden ist, und die sich in die Richtung erstreckt, entlang derer die erste und die zweite Wanne ausgerichtet sind; und eine erste und eine zweite Bitleitung, die mit den Sourcebereichen des ersten bzw. zweiten MOS-Zugriffstransistors verbunden ist, und die sich in die Richtung senkrecht zu der Erstreckungsrichtung der Wortleitung erstrecken. Dann erstrecken sich der erste und der zweite Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source-/Drainbereich des ersten und zweiten MOS- Zugriffstransistors und der dritte und vierte Diffusionsbereich der zweiten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und zweiten MOS- Ansteuerungstransistors in derselben Richtung, während sich die Gatebereiche des ersten und zweiten MOS- Zugriffstransistors und die Gatebereiche des ersten und zweiten MOS-Ansteuerungstransistors in derselben Richtung erstrecken.
Auch bei dieser Ausgestaltung erstrecken sich die erste und zweite Bitleitung in der Richtung senkrecht zu der Richtung, entlang derer die erste und zweite Wanne ausgerichtet sind, und dadurch kann die erste und die zweite Bitleitung kurz ausgebildet werden, und die Intervalle zwischen den Bitleitungen können breit gesichert werden. Zudem erstrecken sich die ersten bis vierten Diffusionsbereiche in derselben Richtung, während die Gatebereiche der MOS-Zugriffstransistoren und die Gatebereiche der MOS-Ansteuerungstransistoren sich in derselben Richtung auf dieselbe Weise wie bei der ersten Ausgestaltung erstrecken, und dadurch kann die Ausbreitung bei der Breite oder den Ausbildungspositionen der Gatebereiche oder dergleichen klein ausgebildet werden, und eine Verschiebung der Gatebereiche in der Längsrichtung bis zu einem bestimmten Ausmaß kann zugelassen werden.
Die vorstehend beschriebene Halbleiterspeichervorrichtung kann versehen sein mit: einem ersten und zweiten MOS- Transistor der zweiten Leitungsart, die in der vorstehend beschriebenen ersten Wanne ausgebildet sind; eine Wortleitung zum Auslesen, die mit dem Gateanschluss des zweiten MOS-Transistors verbunden ist; und eine Bitleitung zum Auslesen, die mit dem Sourceanschluss des zweiten MOS-Transistors verbunden ist. Dabei ist der Gateanschluss des ersten MOS-Transistors mit dem Gateanschluss des zweiten MOS-Ansteuerungstransistors verbunden, der Drainanschluss des ersten MOS-Transistors ist auf Massepotential gelegt, ein fünfter und sechster Diffusionsbereich der zweiten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und zweiten MOS- Transistors und der erste, zweite, dritte und vierte Diffusionsbereich erstrecken sich in derselben Richtung und die Gatebereiche des ersten und zweiten MOS- Transistors, die Gatebereiche des ersten und zweiten MOS- Zugriffstransistors sowie die Gatebereiche des ersten und zweiten MOS-Ansteuerungstransistors erstrecken sich in derselben Richtung.
Die zweite Ausgestaltung der Erfindung kann auf eine Zweianschlussspeicherzelle angewendet werden, die mit einem Anschluss zum Auslesen auf die vorstehend beschriebene Weise versehen ist. Dabei können ebenfalls dieselben Wirkungen wie bei der zweiten Ausgestaltung erhalten werden.
Eine Halbleiterspeichervorrichtung gemäß einer weiteren Ausgestaltung der Erfindung beinhaltet: eine zweite Wanne einer zweiten Leitungsart, die benachbart zu einer ersten Wanne einer ersten Leitungsart ausgebildet ist; einen ersten und einen zweiten MOS-Transistor der ersten Leitungsart, der auf der zweiten Wanne ausgebildet ist; ein dritter und ein vierter MOS-Transistor der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind; eine Wortleitung, die mit den Gateanschlüssen des ersten und zweiten MOS-Transistors verbunden ist, und die sich in die Richtung erstreckt, in der die erste und die zweite Wanne ausgerichtet sind; und eine erste und zweite Bitleitung, die mit den Sourceanschlüssen des ersten bzw. zweiten MOS-Transistors verbunden ist, und die sich in die Richtung senkrecht zu der Richtung erstreckt, in der die erste und die zweite Wanne ausgerichtet sind. Dann erstrecken sich der erste und der zweite Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und des zweiten MOS- Transistors und der dritte und der vierte Diffusionsbereich der zweiten Leitungsart zur Ausbildung der Source-/Drainbereiche des dritten und des vierten MOS-Transistors in derselben Richtung, während die Gatebereiche des ersten und des zweiten MOS-Transistors und die Gatebereiche des dritten und des vierten MOS- Transistors sich in derselben Richtung erstrecken.
Bei der vorliegenden Ausgestaltung kann ebenfalls die erste und die zweite Bitleitung kurz ausgebildet werden, und ein breiter Abstand zwischen den Bitleitungen kann abgesichert werden. Ferner erstrecken sich der erste bis vierte Diffusionsbereich und die Gatebereiche des ersten bis vierten MOS-Transistors in derselben Richtung, so dass die Breite der Strukturen zur Ausbildung der Gatebereiche oder dergleichen nach Ausführen der Fotolithographie und die Ausbreitung der Strukturausbildungsposition klein ausgebildet werden kann.
Die vorstehenden sowie weiteren Merkmale, Ausgestaltungen und Vorteile der vorliegenden Erfindung werden aus der nachstehenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit der beiliegenden Zeichnung näher ersichtlich. Es zeigen:
Fig. 1 eine Ansicht der Entwurfkonfiguration einer lastfreien SRAM-Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2 eine Ansicht der Entwurfkonfiguration der Oberschichtmetallleiterbahn der in Fig. 1 gezeigten Speicherzelle;
Fig. 3 eine Ansicht des Entwurfs einer lastfreien SRAM- Speicherzelle gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Fig. 4 eine Ansicht der Entwurfskonfiguration der Oberschichtmetallleiterbahn der in Fig. 3 gezeigten Speicherzelle;
Fig. 5 eine Ansicht der Entwurfskonfiguration einer lastfreien SRAM-Doppelanschlussspeicherzelle gemäß einem dritten Ausführungsbeispiel der Erfindung;
Fig. 6 eine Ansicht der Entwurfskonfiguration der oberen Metallleiterbahn der in Fig. 5 gezeigten Speicherzelle;
Fig. 7 eine Ansicht der Entwurfskonfiguration einer lastfreien SRAM-Doppelanschlussspeicherzelle gemäß einem vierten Ausführungsbeispiel der Erfindung;
Fig. 8 eine Ansicht der Entwurfskonfiguration der oberen Metallleiterbahn der in Fig. 7 gezeigten Speicherzelle;
Fig. 9 eine Ansicht der Entwurfskonfiguration einer lastfreien SRAM-Mehrfachanschlussspeicherzelle gemäß einem fünften Ausführungsbeispiel der Erfindung;
Fig. 10 eine Ansicht der Entwurfskonfiguration der oberen Metallleiterbahn der in Fig. 9 gezeigten Speicherzelle;
Fig. 11 die Entwurfskonfiguration einer lastfreien SRAM- Mehrfachanschlussspeicherzelle gemäß einem sechsten Ausführungsbeispiel der Erfindung;
Fig. 12 eine Ansicht der Entwurfskonfiguration der oberen Metallleiterbahn der in Fig. 11 gezeigten Speicherzelle;
Fig. 13 eine Ansicht der Entwurfskonfiguration einer lastfreien SRAM-Vielanschlussspeicherzelle gemäß einem siebten Ausführungsbeispiel der Erfindung;
Fig. 14 eine Ansicht der Entwurfskonfiguration der oberen Metallleiterbahn der in Fig. 13 gezeigten Speicherzelle;
Fig. 15 eine Ansicht der Entwurfskonfiguration einer lastfreien SRAM-Vielanschlussspeicherzelle gemäß einem achten Ausführungsbeispiel der Erfindung;
Fig. 16 eine Ansicht der Entwurfskonfiguration der oberen Metallleiterbahn der in Fig. 15 gezeigten Speicherzelle;
Fig. 17 eine Ansicht der Entwurfskonfiguration einer lastfreien SRAM-Vielanschlussspeicherzelle gemäß einem neunten Ausführungsbeispiel der Erfindung;
Fig. 18 eine Ansicht der Entwurfskonfiguration der oberen Metallleiterbahn der in Fig. 17 gezeigten Speicherzelle;
Fig. 19 ein Ersatzschaltbild der lastfreien SRAM- Speicherzellen gemäß dem ersten und zweiten Ausführungsbeispiel der Erfindung;
Fig. 20 ein Ersatzschaltbild der lastfreien SRAM- Doppelanschlussspeicherzellen gemäß dem dritten und vierten Ausführungsbeispiel der Erfindung;
Fig. 21 ein Ersatzschaltbild der lastfreien SRAM- Vielanschlussspeicherzellen gemäß dem fünften, sechsten und neunten Ausführungsbeispiel der Erfindung;
Fig. 22 ein Ersatzschaltbild der lastfreien SRAM- Vielanschlussspeicherzellen gemäß dem siebten und achten Ausführungsbeispiel der Erfindung;
Fig. 23 eine Ansicht einer Entwurfskonfiguration einer Speicherzelle eines lastfreien CAM gemäß dem zehnten Ausführungsbeispiel der Erfindung;
Fig. 24 eine Ansicht einer Entwurfskonfiguration von Oberschichtmetallleiterbahnen der in Fig. 23 gezeigten Speicherzelle;
Fig. 25 eine Ansicht einer Entwurfskonfiguration einer Speicherzelle eines lastfreien CAM gemäß dem elften Ausführungsbeispiel der Erfindung;
Fig. 26 eine Ansicht einer Entwurfskonfiguration von Oberschichtmetallleiterbahnen der in Fig. 25 gezeigten Speicherzelle;
Fig. 27 eine Ansicht einer Entwurfskonfiguration einer Speicherzelle einer lastfreien CAM gemäß dem zwölften Ausführungsbeispiel der Erfindung;
Fig. 28 eine Ansicht einer Entwurfskonfiguration von Oberschichtmetallleiterbahnen der in Fig. 27 gezeigten Speicherzelle;
Fig. 29 ein Ersatzschaltbild einer Speicherzelle eines CAM in der lastfreien Bauart gemäß dem zehnten und zwölften Ausführungsbeispiel der Erfindung;
Fig. 30 ein Ersatzschaltbild einer Speicherzelle eines CAM in der lastfreien Bauart gemäß dem elften Ausführungsbeispiel der Erfindung; und
Fig. 31 eine Ansicht der Entwurfskonfiguration einer bekannten SRAM-Speicherzelle in der lastfreien Bauart.
Nachstehend werden die Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Fig. 1 bis 30 beschrieben.

Erstes Ausführungsbeispiel

Die Fig. 1 und 2 zeigen Draufsichten einer Speicherzelle 1 eines SRAM (static semiconductor memory device) in der lastfreien Bauart gemäß dem ersten Ausführungsbeispiel der Erfindung. Ein Ersatzschaltbild dieser Speicherzelle 1 ist in Fig. 19 gezeigt. Dabei zeigt Fig. 1 den Entwurf bis zu der ersten Metallleiterbahn und Fig. 2 zeigt den Entwurf der zweiten und dritten Metallleiterbahn.
Gemäß Fig. 1 werden N-Wannenbereiche auf beiden Seiten eines P-Wannenbereichs bereitgestellt. Ein N-Dotierstoff wie etwa Phosphor wird selektiv in dem P-Wannenbereich implantiert, so dass N-Diffusionsbereiche 2b und 2c ausgebildet werden, während ein P-Dotierstoff wie etwa Bor selektiv in die N-Wannenbereiche implantiert wird, so dass P-Diffusionsbereiche 2a und 2d ausgebildet werden.
N-Diffusionsbereiche 2b und 2c sowie P-Diffusionsbereiche 2a und 2d erstrecken sich alle in derselben Richtung in der Gestalt von Linien (Ausdehnungsrichtung des P- Wannenbereichs und des N-Wannenbereichs). Dadurch kann die Ausbreitung der Breite oder die Ausbildungspositionen des P-Wannenbereichs oder N-Wannenbereichs klein gehalten werden.
Die Speicherzelle 1 gemäß dem vorliegenden Ausführungsbeispiel ist aus vier MOS-Transistoren ausgebildet. Genauer ist die Speicherzelle 1 aus einem ersten und einem zweiten PMOS-Zugriffstransistor P1 und P2 sowie aus einem ersten und einem zweiten NMOS- Ansteuerungstransistors N1 und N2 ausgebildet.
Der erste und der zweite PMOS-Zugriffstransistor P1 und P2 sind jeweils in den N-Wannenbereich ausgebildet, die auf beiden Seiten des P-Wannenbereichs angeordnet sind, während der erste und der zweite NMOS- Ansteuerungstransistor N1 und N2 in dem zentralen P- Wannenbereich ausgebildet sind.
Der erste PMOS-Transistor P1 ist an einem Kreuzungsabschnitt des P-Diffusionsbereiches 2a, der Bereiche beinhaltet, welche Source- und Drainbereich werden, mit einer Polysiliziumverbindung 3a ausgebildet, während ein zweiter PMOS-Zugriffstransistor P2 an einem Kreuzungsabschnitt eines P-Diffusionsbereichs 2d, der Bereiche beinhaltet, welche Source- und Drainbereiche werden, mit einer Polysiliziumverbindung 3d ausgebildet ist.
Der erste NMOS-Ansteuerungstransistor N1 ist an einem Kreuzungsabschnitt des N-Diffusionsbereiches 2c, welcher Bereiche beinhaltet, die Source- und Drainbereich werden, mit einer Polysiliziumverbindung 3c ausgebildet, während der zweite NMOS-Ansteuerungstransistor N2 an einem Kreuzungsabschnitt des N-Diffusionsbereiches 2b, der Bereiche beinhaltet, die Source- und Drainbereich werden, mit einer Polysiliziumverbindung 3b ausgebildet ist.
Gemäß Fig. 1 erstrecken sich die Polysiliziumverbindungen 3a bis 3d in derselben Richtung. Die Polysiliziumverbindungen 3a bis 3d erstrecken sich nämlich in die Richtung (Lateralrichtung in Fig. 1) senkrecht zu der Richtung (Längsrichtungen Fig. 1), in die sich der P-Wannenbereich und die N-Wannenbereiche erstrecken, was die Richtung ist, entlang derer der P- Wannenbereich und die N-Wannenbereiche ausgerichtet sind.
Dadurch kann die Ausbreitung der Breite oder der Ausbildungspositionen der Polysiliziumverbindungen 3a bis 3d klein gehalten werden. Ferner kann gleichzeitig ein Kurzschließen zwischen den Polysiliziumverbindungen 3a bis 3d und den Kontaktlöchern (Kontaktteilen) 4b bis 41 vermieden werden, selbst wenn die Polysiliziumverbindung 3a bis 3d so ausgebildet werden, dass sie sich in der Lateralrichtung von Fig. 1 verschieben.
Eine erste nicht gezeigte Zwischenisolationsschicht ist zur Bedeckung der P-Diffusionsbereiche 2a, 2d der N- Diffusionsbereiche 2d, 2c und der Polysiliziumverbindungen 3a bis 3d ausgebildet, und Kontaktlöcher 4a bis 4j werden in dieser ersten Zwischenisolationsschicht erzeugt, so dass sie die P- Diffusionsbereiche 2a, 2d, die N-Diffusionsbereiche 2d, 2c und die Polysiliziumverbindung 3a und 3d erreichen. Eine leitende Schicht für die Verbindung zur oberen Leiterbahn wird in diese Kontaktlöcher 4a bis 4j gefüllt. Dabei sind die Kontaktlöcher 4a und 4j Gatekontakte, welche die Gatebereiche erreichen, während die Kontaktlöcher 4b, 4e, 4f und 4h gemeinsame Kontakte sind, welche die Diffusionsbereiche und die Polysiliziumgatebereiche erreichen.
In Fig. 1 sind der N-Diffusionsbereich, welcher der Drainbereich des ersten NMOS-Ansteuerungstransistors N1 ist, und der P-Diffusionsbereich, welcher der Drainbereich des ersten PMOS-Zugriffstransistors P1 ist, mit einer geringen elektrischen Impedanz über ein Kontaktloch (gemeinsamer Kontakt) 4f, der Polysiliziumverbindung 3b und dem Kontaktloch (gemeinsamer Kontakt) 4b verbunden. Dieser Anschluss wird ein Speicherknoten Na in dem in Fig. 19 gezeigten Ersatzschaltbild.
Der N-Diffusionsbereich, welcher der Drainbereich des zweiten N-Ansteuerungstransistors N2 ist, und der P- Diffusionsbereich, welcher der Drainbereich des zweiten PMOS-Zugriffstransistors P2 ist, sind mit einer geringen elektrischen Impedanz über das Kontaktloch (gemeinsamer Kontakt) 4e, die Polysiliziumverbindung 3c und das Kontaktloch (gemeinsamer Kontakt) 4h auf die gleiche vorstehend beschriebene Weise verbunden. Dieser Anschluss wird ein Speicherknoten 4b in dem in Fig. 19 gezeigten Ersatzschaltbild.
Erste Metallleiterbahnen 5a bis 5f werden auf der ersten Zwischenisolationsschicht ausgebildet. Die erste Metallleiterbahn 5a wird über dem Kontaktloch 4a ausgebildet, die erste Metallleiterbahn 5b wird über dem Kontaktloch 4c ausgebildet, die erste Metallleiterbahn 5c wird über dem Kontaktloch 4d ausgebildet, die erste Metallleiterbahn 5d wird über dem Kontaktloch 4g ausgebildet, die erste Metallleiterbahn 5e wird über dem Kontaktloch 41 ausgebildet und die erste Metallleiterbahn 5f wird über dem Kontaktloch 4j ausgebildet.
Bezugnehmend auf Fig. 2 sind sodann zweite Metallleiterbahnen 7a bis 7e über die nicht gezeigte zweite Zwischenisolationsschicht über ersten Metallleiterbahnen 5a bis 5f ausgebildet. Die zweiten Metallleiterbahnen 7a und 7e werden mit den ersten Metallleiterbahnen 5a bzw. 5f über erste Durchverbindungen 6a und 6f verbunden, die in der zweiten Zwischenisolationsschicht bereitgestellt sind. Die zweiten Metallleiterbahnen 7b und 7d werden mit den ersten Metallleiterbahnen 5b bzw. 5e über erste Durchverbindung 6a und 6e verbunden, so dass sie Bitleitungen BL1 und BL2 werden. Die zweite Metallleiterbahn 7c ist mit den ersten Metallleiterbahnen 5c und 5d über erste Durchverbindungen 6c und 6d verbunden, so dass sie die Masseleitung (GND-Leitung) wird.
Abschnitte der N-Diffusionsbereiche 2c und 2d innerhalb des P-Wannenbereichs werden Sourceanschlüsse der NMOS- Ansteuerungstransistoren N1 bzw. N2, an die das Massepotential über Kontaktlöcher (Diffusionskontakte) 4g und 4d, erste Metallleiterbahnen 5d und 5c sowie erste Durchverbindung 6c und 6d angelegt wird.
Abschnitte der P-Diffusionsbereiche 2a und 2d innerhalb des N-Wannenbereichs werden Sourceanschlüsse der PMOS- Transistoren P1 bzw. P2, mit denen die Bitleitungen BL1 bzw. BL2 über die Kontaktlöcher (Diffusionskontakte) 4c und 41, erste Metallleiterbahnen 5b und 5e sowie erste Durchverbindung 6b und 6e verbunden sind.
Gemäß Fig. 1 sind die N-Wannenbereiche auf beiden Seiten des P-Wannenbereichs bereitgestellt, und die ersten und zweiten PMOS-Zugriffstransistoren P1 und P2 sind jeweils in den N-Wannenbereichen bereitgestellt, und dadurch können gemäß Fig. 2 die Bitleitung BL1 und BL2 sich in der Längsrichtung (Richtung der kürzeren Seite) der Speicherzelle 1 erstrecken, so dass die Länge der Bitleitungen BL1 und BL2 kurz gehalten werden kann. Dadurch kann die Leiterbahnkapazität der Bitleitung BL1 und BL2 gering gehalten werden.
Ferner kann gemäß Fig. 2 das Intervall zwischen den Bitleitungen BL1 und BL2 groß ausgebildet werden, und die Kapazität zwischen den Bitleitungen kann dadurch reduziert werden.
Eine dritte Metallleiterbahn 8 ist über den zweiten Metallleiterbahnen 7a bis 7e über eine nicht gezeigte dritte Zwischenisolationsschicht ausgebildet. Diese dritte Metallleiterbahn 8 wird eine Wortleitung (WL). Die dritte Metallleiterbahn 8 erstreckt sich in die Richtung, entlang derer der P-Wannenbereich und die N- Wannenbereiche ausgerichtet sind, was die Richtung (Lateralrichtung in Fig. 2) senkrecht zu der Richtung ist, in der sich alle Wannenbereiche erstrecken, und sie ist mit den zweiten Metallleiterbahnen 7a und 7e über zweite Durchverbindungen 9a und 9b verbunden.
Die zweiten Metallleiterbahnen 7a und 7e sind mit Polysiliziumverbindungen (Gatenanschlüssen) 3a und 3d über erste Durchverbindung 6a und 6f, erste Metallleiterbahnen 5a und 5f und Kontaktlöcher 4a und 4j verbunden. Demzufolge werden die Polysiliziumverbindungen 3a und 3d und eine dritte Metallleiterbahn (WL) 8 verbunden.
Durch Zusammensetzung des Entwurfs gemäß vorstehendem kann die Leiterbahnlänge der Bitleitungen im Vergleich zu der bekannten Zelle klein ausgebildet werden, und dadurch kann eine erhöhte Zugriffszeitgeschwindigkeit erzielt werden. Da die Ausrichtungen der Polysiliziumgatebereiche in derselben Richtung liegen, wird zudem die Steuerung der Gatedimensionen leicht. Da weiterhin die Diffusionsbereiche in der Gestalt von Leitungen vorliegen können die Gatebereiche bei einer konstanten Breite beibehalten werden, selbst wenn sich die Polysiliziumgatebereiche in der Aufwärts-Abwärts-Richtung von Fig. 1 verschieben, so dass eine Veränderung bei den Transistoreigenschaften vermieden werden kann.
Dabei sind die Auslese- und Einschreibevorgänge von innerhalb der vorstehend beschriebenen Speicherzelle gespeicherten Daten dieselben wie bei dem bekannten Beispiel, wobei deren Beschreibung weggelassen wird.

Zweites Ausführungsbeispiel

Nachstehend wird das zweite Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 3 und 4 beschrieben. Die Fig. 3 und 4 sind Draufsichten von Entwürfen einer SRAM-Speicherzelle gemäß dem zweiten Ausführungsbeispiel. Fig. 3 zeigt einen Entwurf bis zu inklusive der ersten Metallleiterbahn und Fig. 4 zeigt einen Entwurf der zweiten und dritten Metallleiterbahn. Dabei ist das Ersatzschaltbild dieser Speicherzelle dasselbe wie bei dem ersten Ausführungsbeispiel.
Der Hauptunterschied zu dem ersten Ausführungsbeispiel ist, dass die Drainbereiche der PMOS-Zugriffstransistoren P1 und P2 und die Drainbereiche der NMOS- Ansteuerungstransistoren N1 und N2 unmittelbar mit Metallleiterbahnen ohne das Eingreifen von Polysiliziumgatebereichen verbunden sind. Genauer sind die Kontaktlöcher 4b und 4e mit einer ersten Metallleiterbahn 5g verbunden, während die Kontaktlöcher 4f und 4h mit einer ersten Metallleiterbahn 5h verbunden sind.
Gleichzeitig sind die Anordnungen der NMOS-Transistoren N1 und N2 entgegen jenen bei dem ersten Ausführungsbeispiel, so dass P-Diffusionsbereiche 2a und 2d an Positionen fern der Polysiliziumverbindungen 3b und 3c angeordnet sind. Die Konfigurationen der von diesem Teil verschiedenen Teile sind annähernd dieselben wie die bei dem ersten Ausführungsbeispiel. Daher können dieselben Wirkungen wie bei dem ersten Ausführungsbeispiel erreicht werden.
Ein gemeinsamer Kontakt bildet eine gemeinsame Verbindung zwischen einem Diffusionsbereich und einem Polysiliziumgatebereich über ein gemeinsames Kontaktloch aus. Dabei wird jedoch während der Herstellung ein Problem verursacht, wobei die Verbreitung von deren Kontaktwiderstand aufgrund einer Maskenverschiebung und dergleichen zum Zeitpunkt der Herstellung groß ist. Demzufolge ist, je kleiner der Widerstand ist, dessen Wirkung zur Verringerung des Austrittsstroms zum Zeitpunkt des Auslesebetriebes oder des Einschreibebetriebes umso größer, was besser ist.
Daher kann die Anzahl von gemeinsamen Kontakten im Vergleich zu dem in Fig. 3 gezeigten ersten Ausführungsbeispiel reduziert werden, indem vorbestimmte Kontaktlöcher mit den ersten Metallleiterbahnen gemäß vorstehender Beschreibung direkt verbunden werden. D. h., dass lediglich ein gemeinsamer Kontakt entlang eines Pfades eines Austrittsstroms existiert, so dass der Widerstandswert verringert werden kann. Ferner zeigt die während der Herstellung verursachte Ausbreitung geringere Wirkung. Als Folge kann der Austrittsstrom erhöht werden, so dass die Betriebsweise stabil wird und die Zugriffszeitgeschwindigkeit schneller gemacht werden kann.
Dabei kann eine andere Technik als die vorstehend beschriebene zur Verbindung von jeweiligen Drainbereichen in dem Fall verwendet werden, dass die Drainbereiche der PMOS-Zugriffstransistoren P1 und P2 und die Drainbereiche der NMOS-Ansteuerungstransistoren N1 und N2 unmittelbar mit Metallleiterbahnen ohne den Eingriff von Polysiliziumgatebereichen verbunden werden können.
Bei dem ersten Ausführungsbeispiel können beispielsweise die Positionen der NMOS-Transistoren N1 und N2 vertauscht werden, so dass die Kontaktlöcher 4b und 4f integriert sind, während die Kontaktlöcher 4e und 4h integriert sind. Auch dabei existiert lediglich ein gemeinsamer Kontakt, der dieselben Wirkungen wie bei dem vorstehend beschriebenen Beispiel erreicht. Zusätzlich dazu kann die Kontaktfläche zwischen einem Kontaktloch und einem Diffusionsbereich sowie ein Polysiliziumgatebereich erhöht werden, und dadurch kann der Kontaktwiderstand reduziert werden.
Zudem können unter Verwendung einer lokalen Leiterbahnverlegung die Drainbereiche der PMOS- Zugriffstransistoren P1 und P2 und die Drainbereiche der NMOS-Ansteuerungstransistoren N1 und N2 verbunden werden. Auch dabei können dieselben Wirkungen erwartet werden.

Drittes Ausführungsbeispiel

Nachstehend wird das dritte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 5 und 6 beschrieben. Das dritte Ausführungsbeispiel ist ein Anwendungsbeispiel des vorstehend beschriebenen Beispiels. Die Fig. 5 und 6 zeigen Entwürfe einer Zweianschlussspeicherzelle einer lastfreien SRAM-Zelle. Fig. 5 zeigt einen Entwurf bis inklusive der ersten Metallleiterbahn und Fig. 6 zeigt einen Entwurf der zweiten und dritten Metallleiterbahn. Das Ersatzschaltbild einer Speicherzelle 1 des dritten Ausführungsbeispiels ist in Fig. 20 gezeigt.
Das dritte Ausführungsbeispiel ist dadurch bedeutsam gekennzeichnet, dass ein dritter und ein vierter PMOS- Zugriffstransistor P3 und P4 der Speicherzelle gemäß dem zweiten Ausführungsbeispiel hinzugefügt sind. Genauer erstreckt sich gemäß Fig. 5 der P-Diffusionsbereich 2a in der Aufwärts-Abwärts-Richtung von Fig. 5, so dass eine Polysiliziumverbindung 3b über diesem Erstreckungsabschnitt ausgebildet ist, während ein P- Diffusionsbereich 2d sich in der Aufwärts-Abwärts- Richtung von Fig. 5 erstreckt, so dass eine Polysiliziumverbindung 3f über diesem Erstreckungsabschnitt ausgebildet ist.
Auch bei dem vorliegenden Ausführungsbeispiel erstrecken sich die P-Diffusionsbereiche 2a und 2d, welche die Source-/Drainbereiche des dritten und des vierten PMOSZugriffstransistor P3 und P4 beinhalten, und die N- Diffusionsbereiche 2d und 2c in derselben Richtung. Zusätzlich erstrecken sich die Polysiliziumverbindungen 3a bis 3f ebenfalls in derselben Richtung.
Gemäß Fig. 6 werden dritte Metallleiterbahnen 8a und 8b bereitgestellt, welche ein paar Wortleitungen (WL1 und WL2) werden. Die dritte Metallleiterbahn 8a ist mit der Polysiliziumverbindung 3a über eine zweite Durchverbindung 9a, eine zweite Metallleiterbahn 7a, eine erste Durchverbindung 6g und ein Kontaktloch 4a verbunden, und sie ist mit der Polysiliziumverbindung 3e über eine zweite Durchverbindung 9b, eine zweite Metallleiterbahn 7h, eine erste Durchverbindung 6i und ein Kontaktloch 4m verbunden.
Die dritte Metallleiterbahn 8b ist mit der Polysiliziumverbindung 3b über eine zweite Durchverbindung 9c, eine zweite Metallleiterbahn 7b, eine erste Durchverbindung 6h und ein Kontaktloch 4b verbunden, und sie ist mit der Polysiliziumverbindung 3f über eine zweite Durchverbindung 9d, eine zweite Metallleiterbahn 7i, eine erste Durchverbindung 6j und ein Kontaktloch 4n verbunden.
Zusätzlich werden eine erste und eine zweite Bitleitung BL1 und BL2 des ersten Anschlusses und eine dritte und eine vierte Bitleitung BL3 und BL4 des zweiten Anschlusses ausgebildet.
Die Konfigurationen der von den vorstehenden beschriebenen verschiedenen Teilen sind dieselben wie bei dem zweiten Ausführungsbeispiel. Demzufolge kann die Leiterbahnlänge der Bitleitungen im Vergleich zu der bekannten Zelle kurz ausgebildet werden, und eine erhöhte Zugriffszeitgeschwindigkeit kann erzielt werden.
Zusätzlich wird die Steuerung der Gatedimensionen leicht.

Viertes Ausführungsbeispiel

Nachstehend wird das vierte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 7 und 8 beschrieben. Das vierte Ausführungsbeispiel ist ein modifiziertes Beispiel des dritten Ausführungsbeispiels. Die Fig. 7 und 8 zeigen Entwürfe einer Zweianschlussspeicherzelle einer lastfreien SRAM-Zelle. Fig. 7 zeigt einen Entwurf bis zu inklusive der ersten Metallleiterbahn und Fig. 8 zeigt einen Entwurf der zweiten und dritten Metallleiterbahn. Das Ersatzschaltbild der Speicherzelle des vierten Ausführungsbeispiels ist in Fig. 20 gezeigt.
Bei dem vierten Ausführungsbeispiel unterscheiden sich die Positionen des ersten bis vierten PMOS- Zugriffstransistors P1 bis P4 von jenen gemäß dem dritten Ausführungsbeispiel. Genauer sind gemäß Fig. 7 der erste und der zweite PMOS-Zugriffstransistor P1 und P2 über dem N-Wannenbereich auf der linken Seite angeordnet, und in der Lateralrichtung von Fig. 7 ausgerichtet, während ein dritter und vierter PMOS-Zugriffstransistor P3 und P4 über dem N-Wannenbereich auf der rechten Seite angeordnet und in der Lateralrichtung ausgerichtet sind. Gleichzeitig wird der P-Diffusionsbereich für die PMOS- Transistoren P1 bis P4 unterteilt, so dass P- Diffusionsbereiche 2a, 2b, 2e und 2f bereitgestellt werden, und in der Lateralrichtung ausgerichtet sind.
Zudem sind gemäß Fig. 8 eine erste und zweite Bitleitung BL1 und BL2 des ersten Anschlusses auf der linken Seite der Masseleitung (GND-Leitung) angeordnet, und eine dritte und eine vierte Bitleitung BL3 und BL4 des zweiten Anschlusses sind auf der rechten Seite der Masseleitung angeordnet. D. h., dass eine erste und eine zweite Bitleitung BL1 und BL2 des ersten Anschlusses und eine dritte und eine vierte Bitleitung BL3 und BL4 des zweiten Anschlusses an voneinander entfernten Stellen angeordnet sind.
Die Konfiguration der von den vorstehend beschriebenen verschiedenen Teilen ist annähernd dieselbe wie gemäß dem dritten Ausführungsbeispiel. Demzufolge kann eine erhöhte Zugriffszeitgeschwindigkeit erzielt werden, und eine Steuerung der Gatedimensionen wird in dergleichen Weise wie bei dem dritten Ausführungsbeispiel leicht.
Zusätzlich dazu können die Bitleitungen BL1 und BL2 des ersten Anschlusses und die Bitleitungen BL3 und BL4 des zweiten Anschlusses jeweils über den verschiedenen N- Wannenbereichen verlegt werden, so dass sie an voneinander entfernten Stellen angeordnet sind, und dadurch entsteht ein Vorteil, dass eine Interferenz zwischen den Anschlüssen verhindert werden kann.
Wenn die Bitleitungen BL1 und BL2 des ersten Anschlusses und die Bitleitungen BL3 und BL4 des zweiten Anschlusses so verlegt sind, dass sie aneinander angrenzen, steigen die Rauscheffekte aufgrund der Kopplungskapazität leicht an. Dies liegt daran, dass ein Übersprechrauschen aufgrund der Kopplungskapazität der anderen angrenzenden Bitleitung hinzugefügt wird, wenn eine der Bitleitungen im Potential von dem VDD-Potenzial auf das Masse- Potenzial während des Einschreibebetriebes schwankt.
Gemäß dem Auslesebetrieb wird eine mikroskopische Potenziallücke zwischen einem Bitleitungspaar durch einen Leseverstärker verstärkt, so dass sie ausgelesen wird, und es existiert ein Risiko eines falschen Auslesens, wenn sich die Bitleitungen BL1 und BL2 des ersten Anschlusses im Einschreibebetrieb befinden, während sich die Bitleitungen BL3 und BL4 des angrenzenden zweiten Anschlusses im Auslesebetrieb befinden, während Übersprechrauschen den Bitleitungen BL3 und BL4 hinzugefügt wird.
Bei dem vierten Ausführungsbeispiel kann das Problem der Interferenz zwischen den Anschlüssen jedoch vermieden werden, weil die Bitleitungen des ersten und des zweiten Anschlusses nicht aneinander angrenzen, wie es in Fig. 8 gezeigt ist.

Fünftes Ausführungsbeispiel

Nachstehend wird das fünfte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 9 und 10 beschrieben. Das fünfte Ausführungsbeispiel ist die Anwendung der vorliegenden Erfindung auf einen Vielanschlussspeicher. D. h., eine Speicherzelle 1 gemäß dem vorliegenden Ausführungsbeispiel weist die Konfiguration einer Zweianschlussspeicherzelle auf, wobei eine auf das Auslesen gerichtete Pufferschaltung innerhalb der Speicherzelle 1 des Viertransistor-SRAM der lastfreien Bauart gemäß dem ersten Ausführungsbeispiel bereitgestellt ist.
Die Fig. 9 und 10 zeigen Ansichten der Entwürfe der Zweianschlussspeicherzelle des vorliegenden Ausführungsbeispiels, die mit einem auf.das Auslesen gerichteten Anschluss versehen ist. Fig. 9 zeigt einen Entwurf bis zu inklusive der ersten Metallleiterbahn und Fig. 10 zeigt einen Entwurf der zweiten und dritten Metallleiterbahn. Das Ersatzschaltbild der Speicherzelle gemäß dem fünften Ausführungsbeispiel ist in Fig. 21 gezeigt.
Gemäß Fig. 9 sind bei dem fünften Ausführungsbeispiel PMOS-Transistoren PS und P6 zum Auslesen in der N-Wanne auf der linken Seite bereitgestellt. Der PMOS-Transistor PS ist bei einem Kreuzungsabschnitt des P- Diffusionsbereiches 2a mit der Polysiliziumverbindung 3b bereitgestellt, während der PMOS-Transistor P6 bei einem Kreuzungsabschnitt des P-Diffusionsbereiches 2a mit der Polysiliziumverbindung 3a bereitgestellt ist.
Auch bei dem vorliegenden Ausführungsbeispiel erstreckt sich der P-Diffusionsbereich 2a, der die Source- /Drainbereiche der PMOS-Transistoren PS und P6 beinhaltet, sowie die P-Diffusionsbereiche 2b und 2f und die N-Diffusionsbereiche 2c und 2d in derselben Richtung. Zusätzlich erstrecken sich die Polysiliziumverbindungen 3a bis 3e in derselben Richtung.
Gemäß den Fig. 10 und 21 werden eine Bitleitung RBL zum Auslesen (zweite Metallleiterbahn 7b), eine Wortleitung RWL zum Auslesen (dritte Metallleiterbahn 8b), Bitleitungen WBL und WBL zum Einschreiben (zweite Metallleiterbahnen 7d und 7f) und eine Wortleitung WL zum Einschreiben (dritte Metallleiterbahn 8a) bereitgestellt.
Gemäß Fig. 21 ist die Bitleitung RBL zum Auslesen mit dem Sourceanschluss des PMOS-Transistors P6 verbunden, und der Gateanschluss des PMOS-Transistors P6 ist mit der Wortleitung RWL zum Auslesen verbunden. Der Sourceanschluss des PMOS-Transistors PS ist mit der Energieversorgung VLL verbunden, und der Drainanschluss des PMOS-Transistors PS ist mit dem Drainanschluss des PMOS-Transistors P6 verbunden.
Der Gateanschluss des PMOS-Transistors PS ist mit dem Speicherknoten Na verbunden. Demzufolge ist der Gateanschluss des PMOS-Transistors PS mit dem Gateanschluss des zweiten NMOS-Ansteuerungstransistors N2, dem Sourceanschluss des ersten NMOS- Ansteuerungstransistors N1 und dem Drainanschluss des ersten PMOS-Zugriffstransistors P1 verbunden.
Die Basiskonfigurationen der von den vorstehend beschriebenen verschiedenen Teile sind dieselben wie jene gemäß dem in Fig. 5 gezeigten dritten Ausführungsbeispiel. Demzufolge kann eine erhöhte Zugriffszeitgeschwindigkeit erzielt werden und die Steuerung der Gatedimensionen wird im Vergleich zu der bekannten Zelle leicht.
Der erste Anschluss bei der Speicherzelle des fünften Ausführungsbeispiels wird aus dem ersten und dem zweiten PMOS-Zugriffstransistor P1 und P2 ausgebildet, während der zweite Anschluss aus den PMOS-Transistoren PS und P6, der Wortleitung RWL zum Auslesen und der Bitleitung RBL zum Auslesen ausgebildet wird.
Im Falle keines Auslesevorgangs wird die Bitleitung RBL im Voraus auf den niederen Pegel (L) vorgeladen. Zudem wird die Wortleitung RWL auf den hohen Pegel (H) eingestellt, d. h. der PMOS-Transistor P6 wird in den Aus- Zustand versetzt. Im Falle, dass der Speicherknoten Na gemäß Fig. 21 auf dem L-Pegel liegt, wechselt der PMOS- Transistor PS in den An-Zustand.
Wenn der Auslesebetrieb gestartet wird, und die Wortleitung RWL sich von dem H-Pegel auf den L-Pegel verändert, wechselt der PMOS-Transistor P6 aus dem Aus- Zustand in den An-Zustand. Dadurch verändern sich die Bitleitung RBL und die Energieversorgung VDD in einen elektrisch leitenden Zustand über die PMOS-Transistoren PS und P6. Daher wechselt die Bitleitung RBL von dem L- Pegel, der ein vorgeladener Pegel ist, in den H-Pegel, und der H-Pegel, der die invertierten Daten des Speicherknotens Na zeigt, wird ausgelesen.
Wenn die Wortleitung danach von dem L-Pegel auf den H- Pegel zurückkehrt, wechselt der PMOS-Transistor P6 in den Aus-Zustand, so dass die Bitleitung RBL und die Energieversorgung VDD voneinander elektrisch isoliert werden. Sodann wird die Bitleitung RBL erneut auf den L- Pegel für den nächsten Auslesevorgang vorgeladen, so dass der Auslesebetrieb vervollständigt wird.
Wenn sich andererseits dieser Speicherknoten Na auf dem H-Pegel befindet, wechselt der PMOS-Transistor PS in den Aus-Zustand. Wenn der Auslesebetrieb gestartet wird, und die Wortleitung RWL von dem H-Pegel auf den L-Pegel wechselt, wechselt der PMOS-Transistor P6 von dem Aus- Zustand in den An-Zustand, während der PMOS-Transistor PS sich im Aus-Zustand befindet, und daher die Bitleitung RBL ohne Veränderung auf dem L-Pegel verbleibt, welcher der vorgeladene Pegel ist. Somit wird der L-Pegel ausgelesen, welcher die invertierten Daten des Speicherknotens Na angibt. Danach kehrt die Wortleitung von dem L-Pegel zu dem H-Pegel zurück, so dass der Auslesebetrieb komplettiert wird.
Gemäß vorstehender Beschreibung kann der Einschreibebetrieb nicht am zweiten Anschluss ausgeführt werden, und lediglich der Auslesebetrieb wird ausgeführt. Gemäß Fig. 21 wird eine Pufferschaltung zum Auslesen innerhalb der Speicherzelle bereitgestellt, und daher sind die Bitleitung RBL und die Speicherknoten Na und Nb nicht elektrisch verbunden.
Obschon der Auslesebetrieb am ersten Anschluss ausgeführt werden kann, gibt es eine Wahrscheinlichkeit, dass die gespeicherten Daten fälschlicherweise zurückgeschrieben werden, wenn die Speicherknoten Na und Nb über die PMOS- Zugriffstransistoren P1 und P2 zum Zeitpunkt des Auslesebetriebes mit dem Bitleitungspaar WBL und WBL/ elektrisch verbunden sind.
Die Zerstörung von gespeicherten Daten kann jedoch zum Zeitpunkt des Auslesebetriebes am zweiten Anschluss verhindert werden, sodass ein stabiler Auslesebetrieb ausgeführt werden kann.
Obwohl die Fig. 9, 10 und 21 den Fall mit zwei Anschlüssen zeigen, kann dabei eine Vielanschlussspeicherzelle mit drei Anschlüssen oder mehr erhalten werden, indem eine Schaltung ähnlich zu dem PMOS-Transistor PS oder P6 mit dem Speicherknoten Na oder Nb verbunden wird.

Sechstes Ausführungsbeispiel

Nachstehend wird das sechste Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 11 und 12 beschrieben. Das sechste Ausführungsbeispiel ist ein abgewandeltes Beispiel des fünften Ausführungsbeispiels.
Die Fig. 11 und 12 zeigen Ansichten von Entwürfen einer Zweianschlussspeicherzelle gemäß dem vorliegenden Ausführungsbeispiel. Fig. 11 zeigt einen Entwurf bis inklusive der ersten Metallleiterbahn und Fig. 12 zeigt einen Entwurf der zweiten und dritten Metallleiterbahn. Das Ersatzschaltbild der Speicherzelle gemäß dem sechsten Ausführungsbeispiel ist dasselbe, wie das in Fig. 21 gezeigte.
Gemäß Fig. 11 sind bei dem sechsten Ausführungsbeispiel die Positionen der PMOS-Zugriffstransistoren P1 und P2 im Hinblick auf den in Fig. 10 gezeigten Entwurf gemäß dem fünften Ausführungsbeispiel vertauscht, so dass die PMOS- Transistoren PS und P6 nahe dem P-Wannenbereich angeordnet sind.
Gleichzeitig sind gemäß Fig. 12 die Positionen des Bitleitungspaares WBL und WBL/sowie der Bitleitung RBL zum Auslesen verändert. Die Konfigurationen der von diesem Teil verschiedenen Teile sind dieselben wie bei dem fünften Ausführungsbeispiel. Demzufolge können dieselben Wirkungen wie bei diesem Ausführungsbeispiel erhalten werden.

Siebtes Ausführungsbeispiel

Nachstehend wird das siebte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 13 und 14 beschrieben. Bei dem siebten Ausführungsbeispiel werden NMOS-Transistoren N3 und N4 anstelle der PMOS- Transistoren PS und P6 gemäß dem fünften und sechsten Ausführungsbeispiel bereitgestellt, so dass die Pufferschaltung zum Auslesen aus NMOS-Transistoren N3 und N4 ausgebildet wird.
Somit wird der zweite Anschluss aus NMOS-Transistoren N3 und N4 der Wortleitung RWL zum Auslesen und der Bitleitung RBL zum Auslesen ausgebildet. Der Basisaufbau der hiervon verschiedenen Teile ist annähernd derselbe, wie bei dem fünften und sechsten Ausführungsbeispiel, und daher können dieselben Wirkungen wie gemäß dem fünften und sechsten Ausführungsbeispiel erwartet werden.
Die Fig. 13 und 14 zeigen Ansichten von Entwürfen einer Zweianschlussspeicherzelle gemäß dem vorliegenden Ausführungsbeispiel. Fig. 13 zeigt einen Entwurf bis inklusive der ersten Metallleiterbahn, während Fig. 14 einen Entwurf der zweiten und dritten Metallleiterbahn zeigt. Das Ersatzschaltbild der Speicherzelle gemäß dem siebten Ausführungsbeispiel ist in Fig. 22 gezeigt.
Gemäß Fig. 13 wird ein N-Diffusionsbereich 2b in dem P- Wannenbereich bereitgestellt, und Polysiliziumverbindungen 3b und 3c werden über diesen N- Diffusionsbereich 2b ausgebildet. Ein NMOS-Transistor N3 wird bei einem Kreuzungsabschnitt der Polysiliziumverbindung 3b mit dem N-Diffusionsbereich 2b bereitgestellt, während ein NMOS-Transistor N4 bei einem Kreuzungsabschnitt der Polysiliziumverbindung 3c mit dem N-Diffusionsbereich 2b bereitgestellt wird.
Auch bei dem vorliegenden Ausführungsbeispiel erstreckt sich der N-Diffusionsbereich 2b, der die Source- /Drainbereiche der NMOS-Transistoren N3 und N4 beinhaltet, sowie die P-Diffusionsbereiche 2a und 2e und die N-Diffusionsbereiche 2c und 2d in derselben Richtung.
Zusätzlich erstrecken sich die Polysiliziumverbindungen 3a bis 3e in derselben Richtung.
Gemäß Fig. 14 sind die Entwürfe der Bitleitung RWL zum Auslesen, der Wortleitung RWL zum Auslesen, der Bitleitungen WBL und WBL/ zum Einschreiben, der Wortleitung WWL zum Einschreiben sowie der Masseleitung (GND) annähernd dieselben wie bei Fig. 12.
Gemäß Fig. 22 ist die Bitleitung RBL zum Auslesen mit dem Sourceanschluss des NMOS-Transistors N4 verbunden, während der Gateanschluss des NMOS-Transistors N4 mit der Wortleitung RWL zum Auslesen verbunden ist. Der Sourceanschluss des NMOS-Transistors N3 ist mit dem Drainanschluss des NMOS-Transistors N4 verbunden, und der Drainanschluss des NMOS-Transistors N3 ist auf Masse (GND) gelegt.
Der Gateanschluss des NMOS-Transistors N3 ist mit dem Speicherknoten Na verbunden. Demzufolge ist der Gateanschluss des NMOS-Transistors N3 mit dem Gateanschluss des zweiten NMOS-Ansteuerungstransistors N2, mit dem Sourceanschluss des ersten NMOS- Ansteuerungstransistors N1 und mit dem Drainanschluss des ersten PMOS-Zugriffstransistors P1 verbunden.
Nachstehend wird die Betriebsweise der Speicherzelle gemäß dem vorliegenden Ausführungsbeispiel beschrieben.
Bezugnehmend auf Fig. 22 wird im Nichtauslesezustand die Bitleitung RBL im Voraus auf den hohen (H) Pegel vorgeladen. Zusätzlich wird die Wortleitung RWL auf den niederen (L) Pegel eingestellt, d. h. der NMOS-Transistor N4 wird in den Aus-Zustand eingestellt. Wenn der Speicherknoten Na in Fig. 21 sich auf dem H-Pegel befindet, wechselt der NMOS-Transistor N3 in den An- Zustand.
Wenn der Auslesebetrieb gestartet wird, und die Wortleitung RWL von dem L-Pegel in den H-Pegel wechselt, wechselt der NMOS-Transistor N4 von dem Aus-Zustand in den An-Zustand. Dadurch wechselt die Bitleitung RBL und die Masseleitung GND in den elektrisch leitenden Zustand über die NMOS-Transistoren N3 und N4. Daher wechselt die Bitleitung RBL von dem H-Pegel, was der vorgeladene Pegel ist, in den L-Pegel, so dass der L-Pegel, der die invertierten Daten des Speicherknotens Na zeigt, ausgelesen wird.
Wenn danach die Wortleitung von dem H-Pegel in den L- Pegel zurückkehrt, wechselt der NMOS-Transistor N4 in den Auszustand und die Bitleitung RBL und die Masseleitung GND werden elektrisch isoliert. Sodann wird die Bitleitung RBL erneut auf den H-Pegel für den nächsten Auslesevorgang vorgeladen, so dass der Auslesebetrieb komplettiert wird.
Wenn andererseits der Speicherknoten Na auf den L-Pegel eingestellt wird, wird der NMOS-Transistor N3 in den Aus- Zustand versetzt. Wenn der Auslesebetrieb gestartet wird, und die Wortleitung RWL von dem L-Pegel auf den H-Pegel wechselt, ändert sich der NMOS-Transistor N4 von dem Aus- Zustand in den Anzustand, während sich die Bitleitung RWL nicht verändert und auf dem H-Pegel verbleibt, was der vorgeladene Pegel ist, weil der NMOS-Transistor N3 im Aus-Zustand verbleibt. Somit wird der H-Pegel, der die invertierten Daten des Speicherknotens Na zeigt, ausgelesen. Danach kehrt die Wortleitung von dem H-Pegel auf den L-Pegel zurück, so dass der Auslesebetrieb komplettiert wird.
Gemäß vorstehender Beschreibung wird der Einschreibebetrieb nicht ausgeführt, und lediglich der Auslesebetrieb wird am zweiten Anschluss ausgeführt, und daher kann die Zerstörung der gespeicherten Daten zum Zeitpunkt des Auslesebetriebes verhindert werden, so dass ein stabiler Auslesebetrieb am zweiten Anschluss auf dieselbe Weise wie bei dem fünften und sechsten Ausführungsbeispiel ausgeführt wird. Zudem kann die Anzahl von Kontaktlöchern und die Anzahl von Durchverbindungen bei dem vorliegenden Ausführungsbeispiel im Vergleich zu dem fünften und sechsten Ausführungsbeispiel reduziert werden. Dadurch kann die Herstellung zur Ausbeute erhöht werden.

Achtes Ausführungsbeispiel

Nachstehend wird das achte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 15 und 16 beschrieben. Das achte Ausführungsbeispiel ist ein abgewandeltes Beispiel des siebten Ausführungsbeispiels.
Die Fig. 15 und 16 zeigen Ansichten von Entwürfen einer Zweianschlussspeicherzelle gemäß dem vorliegenden Ausführungsbeispiel. Fig. 15 zeigt einen Entwurf bis zu inklusive der ersten Metallleiterbahn, während Fig. 16 einen Entwurf der zweiten und dritten Metallleiterbahn zeigt. Das Ersatzschaltbild der Speicherzelle gemäß dem achten Ausführungsbeispiel ist dasselbe wie gemäß Fig. 22.
Gemäß Fig. 15 werden zwei Wannenbereiche, ein P- Wannenbereich und ein N-Wannenbereich, bei dem achten Ausführungsbeispiel bereitgestellt, und PMOS- Zugriffstransistoren P1 und P2 werden in demselben N- Wannenbereich bereitgestellt.
Der Basisaufbau der von diesen verschiedenen Teilen ist derselbe, wie bei dem in Fig. 13 gezeigten siebten Ausführungsbeispiel. Demzufolge können dieselben Wirkungen wie bei dem siebten Ausführungsbeispiel erwartet werden. Ferner kann bei dem vorliegenden Ausführungsbeispiel die Anzahl von Kontaktlöchern und die Anzahl von Durchverbindungen im Vergleich zu dem siebten Ausführungsbeispiel weiter reduziert werden, und die Herstellungsausbeute kann erhöht werden.

Neuntes Ausführungsbeispiel

Nachstehend wird das neunte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 17 und 18 beschrieben. Das neunte Ausführungsbeispiel ist ein abgewandeltes Beispiel des fünften Ausführungsbeispiels.
Die Fig. 17 und 18 zeigen Ansichten von Entwürfen einer Zweianschlussspeicherzelle gemäß dem vorliegenden Ausführungsbeispiel. Fig. 17 zeigt einen Entwurf bis zu inklusive der ersten Metallleiterbahn, während Fig. 18 einen Entwurf der zweiten und dritten Metallleiterbahn zeigt. Das Ersatzschaltbild der Speicherzelle gemäß dem neunten Ausführungsbeispiel ist dasselbe wie das in Fig. 21 gezeigte.
Gemäß Fig. 17 werden bei dem vorliegenden Ausführungsbeispiel die PMOS-Zugriffstransistoren P1 und P2 in demselben N-Wannenbereich bereitgestellt, und die PMOS-Transistoren PS und P6 werden auf der gegenüberliegenden Seite in dem N-Wannenbereich angeordnet. Der Aufbau von verschiedenen Teilen ist annähernd derselbe wie bei dem in Fig. 9 gezeigten fünften Ausführungsbeispiel. Demzufolge werden dieselben Wirkungen wie bei dem fünften Ausführungsbeispiel erreicht.
Bei dem neunten Ausführungsbeispiel werden gemäß vorstehender Beschreibung die PMOS-Zugriffstransistoren P1 und P2 in demselben N-Wannenbereich bereitgestellt, und die Gatebereiche dieser Transistoren sind aus derselben Polysiliziumleiterbahn (Polysiliziumverbindung 3d) ausgebildet. Dadurch können die dritte Metallleiterbahn 8a, welche die Wortleitung WWL wird, und die Polysiliziumverbindung 3d über ein Kontaktloch 41, eine erste Durchverbindung 6h und eine zweite Durchverbindung 9b verbunden werden. Demzufolge kann die Anzahl von Kontakten sowie die Anzahl von Durchverbindungen, die zur Ausbildung einer Speicherzelle von einem Bit nötig sind, im Vergleich zu dem fünften und sechsten Ausführungsbeispiel reduziert werden, und die Herstellungsausbeute kann erhöht werden.

Zehntes Ausführungsbeispiel

Nachstehend wird das zehnte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 23, 24 und 29 beschrieben. Fig. 23 zeigt eine Ansicht eines Beispiels einer CAM-Zelle gemäß dem zehnten Ausführungsbeispiel. Ein Ersatzschaltbild dieser CAM-Zelle ist in Fig. 29 gezeigt.
Früher wurde das Anbringen eines Zwischenspeichers innerhalb eines Chips erforderlich, um die Computergeschwindigkeit zu erhöhen. Der Grund ist, dass es lange braucht, um auf einen Speicher mit großer Kapazität außerhalb des Chips zuzugreifen; daher werden in einem Adressraum eines externen Speichers gespeicherte Daten in einen Hochgeschwindigkeitszwischenspeicher innerhalb des Chips übertragen, so dass eine CPU mit höherer Geschwindigkeit erzielt wird. Dabei ist es erforderlich, sofort zu überprüfen, ob Daten in den Zwischenspeicher übertragen wurden oder nicht, und ein CAM weist eine derartige Abgleichssuchfunktion auf.
Nachstehend wird eine Schaltungskonfiguration einer Speicherzelle eines lastfreien CAM gemäß Fig. 29 beschrieben. Der Speicherschaltungsabschnitt ist derselbe wie bei den vorstehend beschriebenen Ausführungsbeispielen. D. h. die Speicherschaltung beinhaltet gemäß Fig. 29 einen ersten und zweiten PMOS- Transistor P11 und P12, einen ersten und zweiten NMOS- Transistor N11 und N12, eine Wortleitung WL und Bitleitungen BL1 und BL2. Dritte, vierte und fünfte PMOS- Transistoren P13, P14 und P15 werden dieser Speicherschaltung hinzugefügt.
Die Gateanschlüsse des dritten und vierten PMOS- Transistors P13 und P14 werden mit den Speicherknoten Na bzw. Nb verbunden, die Drainanschlüsse dieser Transistoren werden mit einem gemeinsamen Knoten Nc verbunden, und der Knoten Nc wird mit dem Gateanschluss des fünften PMOS-Transistors P15 verbunden. Die Sourceanschlüsse des dritten und vierten PMOS-Transistors P13 und P14 werden mit den Suchleitungen SL1 bzw. SL2 verbunden. Der Sourceanschluss des fünften PMOS- Transistors P15 wird mit einer Energieversorgungsleitung VDD verbunden, und der Drainanschluss dieses Transistors wird mit einer Anpassungsleitung ML verbunden. Die CAM- Zellenschaltung gemäß dem vorliegenden Ausführungsbeispiel wird wie vorstehend beschrieben ausgebildet.
Nachstehend wird der Vergleichsbetrieb der CAM beschrieben. Normale Auslesebetriebsvorgänge und Einschreibebetriebsvorgänge sind dieselben wie bei den vorstehend beschriebenen Ausführungsbeispielen. Zunächst befinden sich die beiden Suchleitungen SL1 und SL2 im Anfangszustand auf dem H-Pegel. Wenn sich der dritte oder vierte PMOS-Transistor P13 oder P14 im An-Zustand befindet, befindet sich der andere im Aus-Zustand. Der Knoten Nc ist in einem mit den Zugleitungen SL1 oder SL2 elektrisch verbundenen Zustand; daher nehmen sie den H- Pegel an.
Wenn die Speicherknoten Na und Nb auf dem H-Pegel bzw. auf dem L-Pegel liegen, ist der dritte PMOS-Transistor P13 im Aus-Zustand, während der vierte PMOS-Transistor P14 im An-Zustand ist. Demzufolge ist der fünfte PMOS- Transistor P15 im Aus-Zustand. Da der fünfte PMOS- Transistor P15 im Aus-Zustand ist, sind die Anpassungsleitung ML sowie VDD in einem Zustand der elektrischen Trennung. Die Anpassungsleitung ML wurde im Voraus auf den L-Pegel vorgeladen.
Wenn der Vergleichsbetrieb gestartet wird, wird eine der Suchleitungen SL1 und SL2 von dem H-Pegel auf den L-Pegel gemäß den zum Vergleich gewünschten Daten angesteuert. Dabei wird postuliert, dass die Suchleitung SL1, als den Empfangsdaten, auf den L-Pegel angesteuert wird, während die Suchleitung SL2 auf dem H-Pegel belassen wird, um einen Vergleichsvorgang auszuführen, ob die bei dem Speicherknoten Na gehaltenen Daten auf dem H-Pegel oder auf dem L-Pegel liegen.
Da sich der Speicherknoten Na auf dem H-Pegel befindet und der Speicherknoten Nb auf dem L-Pegel liegt, befindet sich der dritte PMOS-Transistor P13 im Aus-Zustand, und der vierte PMOS-Transistor P14 ist im An-Zustand.
Demzufolge verbleibt der Knoten Ne auf dem H-Pegel. Dabei ist die Anpassungsleitung ML von VDD elektrisch getrerLnt, weil der fünfte PMOS-Transistor P15 sich im Aus-Zustand befindet, so dass er den L-Pegel behält, was der Anfangsvorladezustand ist. Im Ergebnis werden Informationen aus der Übereinstimmung der Vergleichsergebnisse erhalten.
Wenn andererseits der Speicherknoten Na auf dem L-Pegel liegt, und der Speicheknoten Nb auf dem H-Pegel liegt, wechselt der dritte PMOS-Transistor P13 in den An-Zustand und der vierte PMOS-Transistor P14 in den Aus-Zustand. Demzufolge wechselt der Knoten Nc von dem H-Pegel in c.en L-Pegel. Daher ist der fünfte PMOS-Transistor P15 im P:n- Zustand und die Anpassungsleitung ML wird mit der Energieversorgungsleitung VDD über den fünften PMOS- Transistor P15 elektrisch verbunden. Demzufolge wechselt die Anpassungsleitung ML von dem L-Pegel, was der Anfangszustand ist, zu dem H-Pegel, und Informationen werden aus der Nichtübereinstimmung der Vergleichsergebnisse erhalten. Danach kehren die beiden Suchleitungen SL1 und SL2 in den H-Pegel zurück, und die Anpassungsleitungen ML wird erneut auf den L-Pegel vorgeladen, wodurch der Vergleichsbetrieb komplettiert wird.
Nachstehend wird die in Fig. 23 gezeigte Entwurfskonfiguration beschrieben. Fig. 23 zeigt den Entwurf von den Wannen bis zu den Kontakten. Dabei sind dieselben Bezugszeichen denselben Bestandteilen, wie bei dem vorstehend beschriebenen Ausführungsbeispiel beigefügt.
N-Wannenbereiche werden auf beiden Seiten der P- Wannenbereiche gemäß Fig. 23 ausgebildet. Der erste und zweite PMOS-Transistor P11 und P12 werden auf dem N- Wannebereich auf der linken Seite angeordnet und in der Lateralrichtung von Fig. 23 ausgerichtet, während ein dritter, vierter und fünfter PMOS-Transistor P13, P14 und P15 auf dem N-Wannenbereich auf der rechten Seite angeordnet werden. Ein erster und ein zweiter NMOS- Transistor N11 und N12 werden in dem P-Wannenbereich ausgebildet, der im Zentrum liegt.
Der Drainanschluss des ersten NMOS-Transistors N11 und der Drainanschluss des ersten PMOS-Transistors P11 werden miteinander bei einer elektrisch geringen Impedanz über ein Kontaktloch (Kontaktabschnitt) 4h, eine Polysiliziumleiterbahn 3b und ein Kontaktloch (Kontaktabschnitt) 4b verbunden. Dieser Anschluss wird der in Fig. 29 gezeigte Speicherknoten Na.
In derselben Weise sind der Drainanschluss des zweiten NMOS-Transistors N12 und der Drainanschluss des zweiten PMOS-Transistors P12 bei einer elektrisch geringen Impedanz über ein Kontaktloch (Kontaktabschnitt) 4g, eine Metallleiterbahn 5d und ein Kontaktloch (Kontaktabschnitt) 4g miteinander verbunden. Dieser Anschluss wird der in Fig. 29 gezeigte Speicherknoten Nb.
Der Gateanschluss des dritten PMOS-Transistors P13 wird aus einem Abschnitt einer Polysiliziumleiterbahn 3b ausgebildet, und der Gateanschluss des PMOS-Transistors P14 wird aus einem Abschnitt einer Polysiliziumleiterbahn 3c ausgebildet. Die Drainanschlüsse des dritten und vierten PMOS-Transistors P13 und P14 sind mit dem aus einem Abschnitt einer Polysiliziumleiterbahn 3d ausgebildeten Gateanschluss eines fünften PMOS- Transistors P15 über ein Kontaktloch (Kontaktabschnitt) 4k, eine erste Metallleiterbahn 5g und ein Kontaktloch (Kontaktabschnitt) 4 m verbunden. Dieser Anschluss wird der in Fig. 29 gezeigte Speicherknoten Nc.
Die Sourceanschlüsse des ersten und zweiten NMOS- Transistors N11 und N12 sind mit den ersten Metallleiterbahnen 5f und 5e über Kontaktlöcher (Kontaktabschnitte) 41 und 4f verbunden, so dass das Massepotential (GND) jeweils an diese Sourceanschlüsse angelegt wird. Der Sourceanschluss des fünften PMOS- Transistors P15 ist mit der ersten Metallleiterbahn 5i über ein Kontaktloch (Kontaktabschnitt) 41 verbunden, so dass das Energieversorgungspotential (VDD-Potential) an diesen Sourceanschluss angelegt wird.
Die Sourceanschlüsse des ersten und zweiten PMOS- Transistors P11 und P12 werden mit den ersten Metallleiterbahnen 5b und 5c über Kontaktlöcher (Kontaktabschnitte) 4c und 4e verbunden, sowie mit den Bitleitungen BL1 bzw. BL2 verbunden. Die Sourceanschlüsse des dritten und vierten PMOS-Transistors P13 und P14 werden mit ersten Metallleiterbahnen 5h und 5j über Kontaktlöcher (Kontaktabschnitte) 4j und 4n verbunden, sowie mit Suchleitungen SL1 bzw. SL2 verbunden. Der Drainanschluss des fünften PMOS-Transistors P15 wird mit der ersten Metallleiterbahn 5k über ein Kontaktloch 40 (Kontaktabschnitt) verbunden und mit der Anpassungsleitung ML verbunden. Eine Polysiliziumleiterbahn 3a arbeitet als Gatebereich des ersten und zweiten PMOS-Transistors P11 und P12 und wird mit einer ersten Metallleiterbahn 5a über ein Kontaktloch (Kontaktabschnitt) 4a sowie mit der Wortleitung WL verbunden.
Fig. 24 zeigt eine Entwurfskonfiguration von den ersten Durchverbindungen bis zu dritten Metallleiterbahnen. Gemäß dieser Figur werden zweite Metallleiterbahnen 7b und 7c, welche Bitleitung BL1 und BL2 werden, eine zweite Metallleiterbahn 7d, welche die Masseleitung (GND- Leitung) wird, zweite Metallleiterbahn 7e und 7f, welche Suchleitung SL1 und SL2 werden, und eine zweite Metallleiterbahn 7g, welche die Energieversorgungsleitung VDD wird, in der Längsrichtung ausgebildet, wobei zweite Metallleiterbahnen 7a bis 7h mit ersten Metallleiterbahnen 5a bis 5k über erste Durchverbindungen 6a bis 6i verbunden werden. Die Wortleitung WL und die Anpassungsleitung ML sind aus dritten Metallleiterbahnen 8b und 8a ausgebildet, und erstrecken sich in der Lateralrichtung über zweiten Metallleiterbahnen 7a bis 7h gemäß Fig. 24. Diese Wortleitung WL und die Anpassungsleitung ML sind mit ersten Metallleiterbahnen 5a bzw. 5k über erste Durchverbindungen 6g und 6h, zweite Metallleiterbahnen 7a und 7h und zweite Durchverbindungen 9a und 9b verbunden. Obwohl eine Potentialvariationseinheit 10 mit der zweiten Metallleiterbahn. 7g bei dem Beispiel gemäß Fig. 24 verbunden ist, kann diese dabei weggelassen werden.
Durch Verwendung des vorstehend beschriebenen Entwurfs kann die Länge der Bitleitungen und der Suchleitungen im Vergleich zu der bekannten Zelle verkürzt werden; daher kann eine höhere Auslese- und Einschreibegeschwindigkeit sowie eine höhere Geschwindigkeit bei dem Vergleichsbetrieb erzielt werden. Zusätzlich sind die Richtungen der Polysiliziumleiterbahnen dieselben, d. h. die Polysiliziumgatebereiche erstrecken sich in derselben Richtung; daher wird die Steuerung der Gatedimensionen leicht. Zusätzlich sind weniger Transistoren zur Ausbildung der Schaltung im Vergleich zu einem CMOS- Vollassoziativspeicher nötig; daher kann eine Abskalierung der Fläche der Speicherzelle ebenfalls erzielt werden.

Elftes Ausführungsbeispiel

Nachstehend wird das elfte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 25, 26 und 30 beschrieben. Fig. 25 zeigt eine Entwurfsansicht einer CAM-Zelle gemäß dem vorliegenden elften Ausführungsbeispiel. Ein Ersatzschaltbild dieser CAM- Zelle ist in Fig. 30 gezeigt.
Bei dem vorliegenden elften Ausführungsbeispiel werden Transistoren für einen Vergleichsbetrieb aus N- Transistoren ausgebildet, und fünf NMOS-Transistoren werden innerhalb eines P-Wannenbereichs angeordnet. Genauer werden N-Diffusionsbereiche 2e und 2f innerhalb eines P-Wannenbereichs bereitgestellt, und ein dritter, vierter und fünfter NMOS-Transistor N13, N14 und N15 werden auf N-Diffusionsbereichen 2e und 2f gemäß Fig. 25 ausgebildet. Zusätzlich arbeitet eine zweite Metallleiterbahn 7g gemäß Fig. 26 als Masseleitung.
Gemäß Fig. 30 sind die Gateanschlüsse des dritten und vierten NMOS-Transistors N13 und N14 mit den Speicherknoten Na bzw. Nb verbunden, und die Drainanschlüsse dieser Transistoren sind mit einem gemeinsamen Knoten Nc verbunden, während der Knoten Nc mit dem Gateanschluss des fünften NMOS-Transistors N15 verbunden ist. Die Sourceanschlüsse des dritten und vierten NMOS-Transistors N13 und N14 sind mit den Suchleitungen SL1 bzw. SL2 verbunden. Der Sourceanschluss des fünften NMOS-Transistors N15 ist mit der Masseleitung (GND-Leitung) verbunden, und der Drainanschluss dieses Transistors ist mit der Anpassungsleitung ML verbunden. Die von den vorstehend beschriebenen verschiedenen Teilen dieser Konfiguration sind annähernd dieselben wie bei dem zehnten Ausführungsbeispiel. Demzufolge werden dieselben Wirkungen wie bei dem zehnten Ausführungsbeispiel auch bei dem vorliegenden Ausführungsbeispiel erhalten.
Nachstehend wird der Vergleichsbetrieb des CAM gemäß dem vorliegenden Ausführungsbeispiel beschrieben. Gewöhnliche Auslesebetriebsvorgänge und Einschreibebetriebsvorgänge sind dieselben wie bei dem vorstehend beschriebenen Ausführungsbeispiel. Zunächst sind im Anfangszustand die Suchleitungen SL1 und SL2 beide auf dem L-Pegel eingestellt. Wenn sich einer von dem dritten und vierten N-Transistor N13 und N14 im An-Zustand befindea, wird der andere in den Aus-Zustand versetzt. Der Knoten Nc nimmt den Zustand der elektrischen Verbindung mit der Suchleitung SL1 oder SL2 an; und wird daher in den L- Pegel versetzt.
Für den Fall, dass die Speicherknoten Na und Nb sich auf dem H-Pegel bzw. auf dem L-Pegel befinden, nimmt der dritte NMOS-Transistor N13 den An-Zustand an, und der vierte NMOS-Transistor N14 nimmt den Aus-Zustand an. Folglich wird der fünfte NMOS-Transistor N15 in den Aus- Zustand versetzt. Da der fünfte NMOS-Transistor N15 sich im Aus-Zustand befindet, sind die Anpassungsleitung ML und die Masse-Leitung voneinander elektrisch getrennt. Die Anpassungsleitung ML wird im Voraus auf den H-Pegel vorgeladen.
Wenn der Vergleichsbetrieb gestartet wird, wird einer der Suchleitungen SL1 und SL2 von dem L-Pegel auf den H-Pegel gemäß den zum Vergleich gewünschten Daten angesteuert. Zu diesem Zeitpunkt wird die Suchleitung SL2 auf den H-Pegel aus den Abfragedaten angesteuert, und die Suchleitung SL2 wird auf dem L-Pegel belassen, damit der Vergleich ausgeführt wird, um zu bestimmen, ob die am Speicherknoten Na gehaltenen Daten sich auf dem H-Pegel oder auf dem L-Pegel befinden.
Da der Speicherknoten Na auf dem H-Pegel liegt, und der Speicherknoten Nb auf dem L-Pegel liegt, wird der dritte NMOS-Transistor N13 in den An-Zustand versetzt, und der vierte NMOS-Transistor N14 wird in den Aus-Zustand versetzt. Demzufolge verbleibt der Knoten Nc auf dem L- Pegel. Zu diesem Zeitpunkt ist die Anpassungsleitung ML von der GND-Leitung elektrisch getrennt, weil der NMOS- Transistor N15 im Aus-Zustand bleibt, so dass der H-Pegel aufrechterhalten wird, welcher der vorgeladene Anfangszustand ist. Folglich werden Informationen über die Übereinstimmung der Vergleichsergebnisse erhalten.
Falls andererseits der Speicherknoten Na auf dem L-Pegel liegt, und der Speicherknoten lt auf dem H-Pegel liegt, wird der dritte NMOS-Transistor N13 in den Aus-Zustand versetzt, und der vierte NMOS-Transistor N14 wird in den An-Zustand versetzt. Folglich wechselt der Knoten Nc von dem L-Pegel zum H-Pegel. Daher nimmt der fünfte NMOS- Transistor N15 den An-Zustand an, und die Anpassungsleitung ML wird mit der GND-Leitung über den fünften NMOS-Transistor N15 elektrisch verbunden. Demzufolge wechselt die Anpassungsleitung ML von dem H- Pegel, welcher der Anfangszustand ist, zu dem L-Pegel, und es werden Informationen über die Nichtübereinstimmung der Vergleichsergebnisse erhalten. Danach werden die Suchleitungen SL1 und SL2 beide in den L-Pegel zurückversetzt und die Anpassungsleitung ML wird erneut auf den H-Pegel vorgeladen, wodurch der Vergleichsbetrieb komplettiert wird.

Zwölftes Ausführungsbeispiel

Nachstehend wird das zwölfte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 27 und 28 beschrieben. Die Fig. 27 und 28 zeigen Entwurfsansichten einer CAM-Zelle gemäß dem vorliegenden zwölften Ausführungsbeispiel. Dabei ist dessen Ersatzschaltbild dasselbe wie gemäß Fig. 29.
Ein sechster PMOS-Transistor P16, der äquivalent zu dem fünften PMOS-Transistor P15 ist, wird parallel zu dem fünften PMOS-Transistor P15 bei dem vorliegenden zwölften Ausführungsbeispiel angeordnet. Gemäß den Fig. 27 und 28 wird der Sourceanschluss des sechsten PMOS-Transistors P16 mit einer zweiten Metallleiterbahn 7i (VDD-Leitung) über ein Kontaktloch (Kontaktabschnitt) 4p, eine erste Metallleiterbahn 51 und eine erste Durchverbindung 6j verbunden. Der Drainanschluss des sechsten PMOS- Transistors P16 wird mit der Anpassungsleitung ML über ein Kontaktloch 4m, eine erste Metallleiterbahn. 5k, eine erste Durchverbindung 6h, eine zweite Metallleiterbahn 7h und eine zweite Durchverbindung 9b verbunden. Die von den vorstehend beschriebenen verschiedenen Teile der Konfiguration sind annähernd dieselben wie bei dem zehnten Ausführungsbeispiel.
Durch die Bereitstellung eines sechsten PMOS-Transistors P16 in dieser Weise kann die Gatebreite des fünften PMOS- Transistors P15 im Wesentlichen (beispielsweise mit doppelter Breite) im Vergleich zu dem zehnten Ausführungsbeispiel erhöht werden. Demzufolge kann die Anpassungsleitung ML schneller von dem L-Pegel in den H- Pegel versetzt werden, so dass eine höhere Betriebsgeschwindigkeit der CAM-Zelle erzielt werden kann.
Obwohl das in den Fig. 27 und 28 gezeigte Beispiel dabei als Beispiel beschrieben wurde, bei dem das Konzept des vorliegenden zwölften Ausführungsbeispiels bei der Zelle gemäß dem zehnten Ausführungsbeispiel angewandt wird, kann das Konzept des vorliegenden zwölften Ausführungsbeispiels bei der Zelle des elften Ausführungsbeispiels angewendet werden. Dabei können dieselben Wirkungen erreicht werden.

Dreizehntes Ausführungsbeispiel

Nachstehend wird das dreizehnte Ausführungsbeispiel der Erfindung beschrieben. Die Entwürfe der CAM-Zellen von einem Bit sind bei dem vorstehend beschriebenen zehnten und elften Ausführungsbeispiel beschrieben. Eine große Anzahl dieser Zellen wird jedoch in der Auf/Ab- und Links/Rechts-Richtung ausgerichtet. Daher wird beispielsweise eine zu der Zelle gemäß Fig. 23 auf der rechten Seite benachbart angeordnete Zelle auf der rechten Seite der Zelle gemäß Fig. 23 angeordnet, wenn die Zelle gemäß Fig. 23 um 180 Grad gedreht wird. Dadurch kann der fünfte PMOS-Transistor P15 der Zelle auf der rechten Seite unter dem fünften PMOS-Transistor P15 angeordnet werden, wie dies durch die gestrichelte Linie in Fig. 23 gezeigt ist.
D. h., dass die fünften PMOS-Transistoren P15 der zueinander in der Lateralrichtung benachbarten Speicherzellen in der Längsrichtung gemäß Fig. 23 ausgerichtet werden können. Dadurch wird eine Polysiliziumleiterbahn 3d, welche der Gatebereich des fünften PMOS-Transistors P15 wird, und eine Polysiliziumleiterbahn 3d', welche der Gatebereich des fünften PMOS-Transistors P15 einer anderen Speicherzelle wird, Seite an Seite in der Oben-Unten-Richtung angeordnet.
Zusätzlich erstreckt sich ein Diffusionsbereich 2f in Fig. 23 nach unten, und die vorstehend beschriebene Polysiliziumleiterbahn 3d' wird zur Erstreckung über diesen Diffusionsbereich 2f gebracht, wodurch ein Dotierstoffdiffusionsbereich, der ein Ausgabeabschnitt der Anpassungsleitung ML ist, zwischen den benachbarten Speicherzellen geteilt werden kann.
Indem den benachbarten Zellen erlaubt wird, den Dotierstoffdiffusionsbereich zu teilen, welche der Ausgabeabschnitt der Anpassungsleitung ML ist, kann auf diese Weise die Übergangskapazität des Dotierstoffdiffusionsbereichs reduziert werden, welche eine zusätzliche Kapazität des Ausgabeabschnitts der Anpassungsleitung ML wird. Daher wird es möglich, die Betriebsgeschwindigkeit der Zellen zu erhöhen und die Leistungsaufnahme zu verringern.
Da zudem Polysiliziumleiterbahnen in der Auf/Ab-Richtung zwischen benachbarten Zellen von zwei Bits angeordnet werden können, kann die Länge in der Lateralrichtung der Gesamtheit der CAM-Zellen im Vergleich zu dem Fall verkürzt werden, wenn Polysiliziumleiterbahnen in der Lateralrichtung ausgerichtet werden. Demzufolge kann die Fläche der CAM-Zellen weiter reduziert werden.

Vierzehntes Ausführungsbeispiel

Nachstehend wird das vierzehnte Ausführungsbeispiel der Erfindung beschrieben. Die VDD-Leitung wird mit dem Sourceanschluss des fünften PMOS-Transistors P15 bei dem vorstehend beschriebenen zehnten und zwölften Ausführungsbeispiel verbunden. Wenn eine CAM-Zelle sich im Bereitschaftszustand befindet, wird Knoten Nc auf den H-Pegel vorgeladen und die Anpassungsleitung ML wird auf den L-Pegel vorgeladen, und der fünfte PMOS-Transistor P15 befindet sich im Aus-Zustand; daher sind die Anpassungsleitungen ML und die VDD-Leitung im Zustand der elektrischen Trennung voneinander.
Früher wurde jedoch eine Erhöhung bei der Geschwindigkeit der CAM-Zellen erforderlich; daher wurden die Schwellenwerte der Transistoren verringert, so dass der Sättigungsstrom größer wurde, wodurch eine Geschwindigkeitserhöhung erzielt wurde. Wenn der Schwellenwert der Transistoren verringert wird, wird jedoch ein Subschwellenwertleckstrom größer, der zwischen den Sourcebereichen und den Drainbereichen im Aus-Zustand der Transistoren fließt. Daher wird ein verschwenderisches Ausmaß an Leistung umgesetzt.
Während des Bereitschaftszustandes der Zellen gemäß dem zehnten und zwölften Ausführungsbeispiel erhöht sich beispielsweise ein Subschwellenleckstrom bei dem fünften PMOS-Transistor P15, wodurch eine Wahrscheinlichkeit existiert, das eine große Menge Leckstrom zwischen der Anpassungsleitung ML und der VDD-Leitung fließen kann.
Somit kann während des Bereitschaftszustandes das am Sourceanschluss des fünften PMOS-Transistors P15 anliegende Potential gemäß dem Vergleichsbetriebszustand verändert werden, anstatt dem Sourceanschluss des fünften PMOS-Transistors P15 ein festes Potential von der VDD- Leitung zu vergeben. Beispielsweise wird eine Potentialvariationseinheit 10 mit einer zweiten Metallleiterbahn 7g verbunden, welche die VDD-Leitung gemäß Fig. 24 wird. Genauer wird das Potential der VDD- Leitung mittels einer externen Ansteuerungsschaltung, die nicht gezeigt ist, mit der VDD-Leitung als Signalleiterbahn variabel gemacht.
Dann wird das VDD-Potential an den Sourceanschluss des fünften PMOS-Transistors P15 zum Zeitpunkt des Vergleichsbetriebes angelegt, während das Potential des L-Pegels, das niedriger als das VDD-Potential ist, an den Sourceanschluss des fünften PMOS-Transistors P15 angelegt wird, um den Leckstrom während des Bereitschaftszustandes zu unterdrücken.
Selbst wenn der Subschwellenwertleckstrom bei dem fünften PMOS-Transistors P15 groß ist, kann dadurch das Potential des Sourceanschlusses des fünften PMOS-Transistors P15 und das Potential der Anpassungsleitung ML, die mit dem Drainanschluss des fünften PMOS-Transistors P15 verbunden ist, jeweils auf den L-Pegel während der Bereitschaft eingestellt werden. Folglich kann das Fließen eines durchdringenden Stroms durch den fünften PMOS-Transistors P15 während der Bereitschaft vermieden werden, wodurch die Menge des Leistungsumsatzes der CAM-Zelle während der Bereitschaft reduziert werden kann.
Obwohl die Ausführungsbeispiele der Erfindung vorstehend beschrieben sind, war es von vornherein klar, dass die Eigenschaften der jeweiligen Ausführungsbeispiele zweckmäßig kombiniert werden können. Ferner können Vorrichtungen gemäß dem vorstehend beschriebenen Ausführungsbeispielen in einem Bulk-Halbleitersubstrat ausgebildet werden, oder auf einem Substrat mit einem SOI-Aufbau (Silicon On Insulator).
Erfindungsgemäß können die erste und zweite Bitleitung kurz ausgebildet werden, und dadurch kann die Leitungskapazität der Bitleitungen klein ausfallen. Da ferner die Intervalle zwischen den Bitleitungen breit gehalten werden können, kann die Kapazität zwischen den Bitleitungen ebenfalls gering gehalten werden. Zudem kann die Ausbreitung der Breiten der Strukturen zur Ausbildung der Gatebereiche und dergleichen oder der Strukturausbildungspositionen nach dem Fotolithografievorgang gering gehalten werden, und zusätzlich kann zugelassen werden, dass sich die Gatebereiche bis zu einem gewissen Ausmaß in der Längsrichtung verschieben, und dadurch wird es leicht, einen Spielraum für die Ausbreitung der Gatebereiche oder der Diffusionsbereiche während der Ausbildung sicher zu stellen.
Die Halbleiterspeichervorrichtung kann gemäß einer Ausgestaltung versehen sein mit einem dritten und vierten MOS-Zugriffstransistor der ersten Leitungsart, die in der zweiten bzw. dritten Wanne ausgebildet sind; einer mit den Gateanschlüssen des dritten und vierten MOS- Zugriffstransistors verbundenen weiteren Wortleitung; und einer dritten und vierten Bitleitung, die mit den Sourceanschlüssen des dritten bzw. vierten MOS- Zugriffstransistors jeweils verbunden sind. Dabei erstrecken sich der fünfte und sechste Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source-/Drainbereiche des dritten und vierten MOS- Zugriffstransistors und der erste, zweite, dritte und vierte Diffusionsbereich in derselben Richtung, während die Gatebereiche des dritten und vierten MOS- Zugriffstransistors, die Gatebereiche des ersten und zweiten MOS-Zugriffstransistors und die Gatebereiche des ersten und zweiten MOS-Ansteuerungstransistors sich in derselben Richtung erstrecken.
Die Erfindung kann außerdem auf eine sogenannte Zweianschlussspeicherzelle angewendet werden, die mit dem dritten und vierten MOS-Zugriffstransistor, der zweiten Wortleitung und der dritten und vierten Bitleitung auf die vorstehend beschriebene Weise versehen ist, so dass dieselben Wirkungen wie bei dem vorstehend beschriebenen Fall erreicht werden.
Vorzugsweise wird die vorstehend beschriebene erste und zweite Bitleitung auf der zweiten Wanne ausgebildet, und die dritte und vierte Bitleitung wird auf der dritten Wanne ausgebildet. Durch Anordnen eines Paares Bitleitungen für jeden Anschluss jeweils über jeder Wanne auf die vorstehend beschriebene Weise kann eine Interferenz zwischen den Anschlüssen vermieden werden.
Die vorstehend beschriebene Halbleiterspeichervorrichtung kann versehen sein mit einem ersten und zweiten MOS-Transistor der ersten Leitungsart, die in der zweiten und dritten Wanne ausgebildet sind; einer Wortleitung zum Auslesen, die mit dem Gateanschluss des zweiten MOS-Transistors verbunden ist; und einer Bitleitung zum Auslesen, die mit dem Sourceanschluss des zweiten MOS- Transistors verbunden ist. Dabei wird der Gateanschluss des ersten MOS-Transistors mit dem Gateanschluss des zweiten MOS-Ansteuerungstransistors verbunden, wobei ein Energieversorgungspotential an den Sourceanschluss des ersten MOS-Transistors angelegt wird, dabei erstrecken sich der fünfte und sechste Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und des zweiten MOS-Transistors und der erste, zweite, dritte und vierte Diffusionsbereich in derselben Richtung, und die Gatebereiche des ersten und des zweiten MOS-Transistors, die Gatebereiche des ersten und zweiten MOS-Zugriffstransistors und die Gatebereiche des ersten und zweiten MOS-Ansteuerungstransistors erstrecken sich in derselben Richtung.
Zusätzlich kann die vorstehend beschriebene Halbleiterspeichervorrichtung versehen sein mit einem ersten und zweiten MOS-Transistors der zweiten Leitungsart, die in der ersten Wanne ausgebildet sind; einer Wortleitung zum Auslesen, die mit dem Gateanschluss des zweiten MOS-Transistors verbunden ist; und einer Bitleitung zum Auslesen, die mit dem Sourceanschluss des zweiten MOS-Transistors verbunden ist. Dabei ist der Gateanschluss des ersten MOS-Transistors mit dem Gateanschluss des zweiten MOS-Ansteuerungstransistors verbunden, der Drainanschluss des ersten MOS-Transistors ist auf Massepotential eingestellt, ein fünfter und sechster Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und zweiten MOS-Transistors, und der erste, zweite, dritte und vierte Diffusionsbereich erstrecken sich in derselben Richtung, und die Gatebereiche des ersten und zweiten MOS-Transistors, sowie die Gatebereiche des ersten und zweiten MOS-Zugriffstransistors und die Gatebereiche des ersten und zweiten MOS-Ansteuerungstransistors erstrecken sich in derselben Richtung.
Die Erfindung kann außerdem auf eine Zweianschlussspeicherzelle angewendet werden, die mit einem Anschluss zum Auslesen auf die vorstehend beschriebene Weise versehen ist. Dabei können dieselben Wirkungen wie bei dem vorstehend beschriebenen Fall erreicht werden.
Die vorstehend beschriebene Halbleiterspeichervorrichtung beinhaltet vorzugsweise eine dritte Wanne der zweiten Leitungsart, die auf der Seite der ersten Wanne gegenüber der zweiten Wanne ausgebildet ist; einen fünften, einen sechsten und einen siebten MOS-Transistor der ersten Leitungsart, die in der dritten Wanne ausgebildet sind; eine erste und eine zweite Suchleitung, die mit den Sourceanschlüssen des fünften und sechsten MOS- Transistors verbunden sind, und die sich in der Richtung senkrecht zu der Richtung erstreckt, in der die erste, zweite und dritte Wanne ausgerichtet sind; und eine Anpassungsleitung, die mit dem Drainanschluss des siebten MOS-Transistors verbunden ist und sich in der Richtung erstreckt, in der die erste, zweite und dritte Wanne ausgerichtet sind. Dabei kann der Sourceanschluss des vorstehend beschriebenen siebten MOS-Transistors mit einer Energieversorgungsleitung verbunden sein, und eine Potentialvariationseinheit zur Variation des Potentials der Energieversorgungsleitung kann mit der Energieversorgungsleitung verbunden sein.
Zusätzlich kann die vorstehend beschriebene Halbleiterspeichervorrichtung versehen sein mit einem fünften, sechsten und siebten MOS-Transistor der zweiten Leitungsart, die in der ersten Wanne ausgebildet sind; einer ersten und zweiten Suchleitung, die mit den Sourceanschlüssen des fünften und sechsten MOS- Transistors verbunden sind, und die sich in der Richtung senkrecht zu der Richtung erstrecken, in der die erste, zweite und dritte Wanne ausgerichtet sind; und einer Anpassungsleitung, die mit dem Drainanschluss des siebten MOS-Transistors verbunden ist, und die sich in der Richtung erstreckt, in der die erste, zweite und dritte Wanne ausgerichtet sind.
Die vorstehend beschriebene Halbleiterspeichervorrichtung kann einen achten MOS-Transistor beinhalten, der einen Drainbereich mit dem siebten MOS-Transistor teilt. Dabei sind der Gateanschluss des siebten MOS-Transistors und der Gateanschluss des achten MOS-Transistors elektrisch miteinander verbunden.
Zudem erstreckt sich vorzugsweise der fünfte, sechste und siebte Diffusionsbereich zur Ausbildung der Source- /Drainbereiche des vorstehend beschriebenen fünften, sechsten und siebten MOS-Transistors in derselben Richtung, in der sich der erste bis vierte Diffusionsbereich erstrecken, und die Gatebereiche des fünften, sechsten und siebten MOS-Transistors erstrecken sich vorzugsweise in derselben Richtung, in der sich die Gatebereiche des ersten bis vierten MOS-Transistors erstrecken.
Die vorstehend beschriebene Halbleiterspeichervorrichtung beinhaltet eine erste und zweite Speicherzelle, die entlang der Richtung, in der sich die Anpassungsleitung erstreckt, zueinander benachbart sind. Dabei sind der siebte MOS-Transistor der ersten Speicherzelle und der siebte MOS-Transistor der zweiten Speicherzelle Seite an Seite in der zu der Erstreckungsrichtung der Anpassungsleitung senkrechten Richtung angeordnet.
Die Erfindung ist nicht nur auf eine auf einem Bulk-Halbleitersubstrat ausgebildete Vorrichtung anwendbar, sondern außerdem auch auf einer auf einem SOI- Substrat (Silicon On Insulator) ausgebildete Vorrichtung.
Die Erfindung ist für eine Halbleiterspeichervorrichtung mit lastfreien Viertransistorspeicherzellen nützlich, und sie ist insbesondere nützlich für einen Speicher in statischer Bauart oder für einen Assoziativspeicher mit Suchleitungen und Anpassungsleitungen. Im Falle eines Assoziativspeichers kann die Leiterbahnlänge der Suchleitungen verkürzt werden; daher kann ein Zugriffsgeschwindigkeitsanstieg erzielt werden. Wenn der mit der Anpassungsleitung verbundene Sourceanschluss eines MOS-Transistors mit der Energieversorgungsleitung verbunden ist, und eine Potentialvariationseinheit mit dieser Energieversorgungsleitung verbunden ist kann, zudem der Leckstrom während der Bereitschaftszeit reduziert werden, so dass die Menge der umgesetzten Leistung während der Bereitschaftszeit reduziert werden kann.
Wenn die vorstehend beschriebene Halbleiterspeichervorrichtung einen mit einer Anpassungsleitung verbundenen MOS-Transistor und einen Drainbereich teilende MOS-Transistoren beinhaltet, wird die Geschwindigkeit der Veränderung im Potentialpegel der Anpassungsleitung erhöht, so dass ein Geschwindigkeitsanstieg der Vorrichtung erzielt wird.
Ferner werden die Diffusionsbereiche zur Ausbildung der Source-/Drainbereiche des jeweiligen MOS-Transistors zur Erstreckung in derselben Richtung gebracht, und die Gatebereiche der jeweiligen MOS-Transistoren werden zur Erstreckung in derselben Richtung gebracht, wodurch die Ausbreitung bei der Breite oder bei den Strukturausbildungspositionen der Strukturen zur Ausbildung der Gatebereiche oder dergleichen nach der Fotolithografie reduziert werden können.
Wenn die vorstehend beschriebene Halbleiterspeichervorrichtung eine erste und zweite Speicherzelle aufweist, die in der Erstreckungsrichtung der Anpassungsleitung zueinander benachbart sind, und ein MOS-Transistor der ersten Zelle und ein MOS-Transistor der zweiten Zelle Seite an Seite in der zu der Erstreckungsrichtung der Anpassungsleitung senkrechten Richtung angeordnet sind, kann die Fläche der Speicherzellen in der Richtung reduziert werden, in der sich die Anpassungsleitung erstreckt. Wenn weiterhin diese beiden MOS-Transistoren einen mit der Anpassungsleitung verbundenen Dotierstoffdiffusionsbereich teilen, kann die Ausgabelastkapazität der Anpassungsleitung reduziert werden, so dass es möglich wird, die Betriebsgeschwindigkeit zu erhöhen, und die Menge der umgesetzten Leistung zu reduzieren.
Obwohl die vorliegende Erfindung näher beschrieben und dargestellt wurde, ist es ersichtlich, dass dieses lediglich zum Zwecke der Illustration beispielhaft erfolgte, und nicht etwa zur Beschränkung dient, wobei der Erfindungsbereich lediglich durch die in den beigefügten Patentansprüchen wiedergegebenen Definitionen begrenzt ist.
Nach vorstehender Beschreibung ist eine Halbleiterspeichervorrichtung versehen mit einem ersten und einem zweiten PMOS-Zugriffstransistor P1, P2, die auf N-Wannenbereichen ausgebildet sind; einem ersten und einem zweiten NMOS-Ansteuerungstransistor N1, N2, die auf einem P-Wannenbereich ausgebildet sind; einer Wortleitung WL, die mit den Gateanschlüssen des ersten und des zweiten PMOS-Zugriffstransistors verbunden ist; und eine erste und zweite Bitleitung SL1, SL2, die mit den Sourceanschlüssen des ersten bzw. des zweiten PMOS- Zugriffstransistors verbunden ist. Sodann erstrecken sich N-Diffusionsbereiche 2b, 2c und P-Diffusionsbereiche 2a, 2d in derselben Richtung, während Polysiliziumverbindungen 3a-3d sich in derselben Richtung erstrecken.

Claims

1. Halbleiterspeichervorrichtung mit:
einer ersten Wanne einer ersten Leitungsart;
zweiten und dritten Wannen einer zweiten Leitungsart, die auf beiden Seiten der ersten Wanne ausgebildet sind;
einem ersten und einem zweiten MOS- Zugriffstransistos (P1, P2) der ersten Leitungsart, die auf der zweiten oder dritten Wanne ausgebildet sind;
einem ersten und einem zweiten MOS- Ansteuerungstransistor (N1, N2) der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind;
einer Wortleitung (WL), die mit den Gateanschlüssen des ersten und des zweiten MOS-Zugriffstransistors verbunden ist, und die sich in die Richtung erstreckt, entlang der die erste, zweite und dritte Wanne ausgerichtet sind; und
einer ersten und einer zweiten Bitleitung (BL1, BL2) die mit den Sourceanschlüssen des ersten bzw. zweiten MOS-Zugriffstransistors verbunden sind, und die sich in der zu der Ausrichtung der ersten, zweiten und dritten Wanne senkrechten Richtung erstrecken, wobei
ein erster und ein zweiter Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source- /Drainbereiche des ersten und zweiten MOS- Zugriffstransistors und ein dritter und vierter Diffusionsbereich der zweiten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und zweiten MOS- Ansteuerungstransistors sich in derselben Richtung erstrecken, und
die Gatebereiche des ersten und zweiten MOS- Zugriffstransistors und die Gatebereiche des ersten und zweiten MOS-Ansteuerungstransistors sich in derselben Richtung erstrecken.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste MOS-Zugriffstransistor (P1) auf der zweiten Wanne angeordnet ist, und der zweite MOSzugriffstransistor (P2) auf der dritten Wanne angeordnet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1, ferner mit einem leitenden Teil zur direkten Verbindung zwischen dem Drainanschluss des ersten MOS-Zugriffstransistors (P1) und dem Drainanschluss des ersten MOS-Ansteuerungstransistors (N1).

4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Gatebereiche des ersten und des zweiten MOS- Zugriffstransistors und die Gatebereiche des ersten und des zweiten MOS-Ansteuerungstransistors sich in Gestalt einer Linie in der zu der Erstreckungsrichtung der ersten, zweiten und dritten Wanne senkrechten Richtung erstrecken.

5. Halbleiterspeichervorrichtung nach Anspruch 1, mit:
einem dritten und vierten MOS-Zugriffstransistor (P3, P4) der ersten Leitungsart, die auf der zweiten bzw. dritten Wanne ausgebildet sind;
einer weiteren Wortleitung (WL2), die mit den Gateanschlüssen des dritten und des vierten MOS- Zugriffstransistors verbunden ist; und
einer dritten und vierten Bitleitung (BL3, BL4), die mit den Sourceanschlüssen des dritten bzw. vierten MOS- Zugriffstransistors verbunden ist, wobei
der fünfte und der sechste Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source- /Drainbereiche des dritten und des vierten MOS- Zugriffstransistors und der erste, zweite, dritte und vierte Diffusionsbereich sich in derselben Richtung erstrecken, und
die Gatebereiche des dritten und des vierten MOS- Zugriffstransistors, und die Gatebereiche des ersten und des zweiten MOS-Zugriffstransistors sowie die Gatebereiche des ersten und des zweiten MOS- Ansteuerungstransistors sich in derselben Richtung erstrecken.

6. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die erste und die zweite Bitleitung auf der zweiten Wanne ausgebildet sind, und die dritte und vierte Bitleitung auf der dritten Wanne ausgebildet sind.

7. Halbleiterspeichervorrichtung nach Anspruch 1, mit:
einem ersten und einem zweiten MOS-Transistor (PS, P6) der ersten Leitungsart, die auf der zweiten oder dritten Wanne ausgebildet sind;
einer Wortleitung (RWL) zum Auslesen, die mit dem Gateanschluss des zweiten MOS-Transistors verbunden ist; und
einer Bitleitung (RBL) zum Auslesen, die mit dem Sourceanschluss des zweiten MOS-Transistors verbunden ist, wobei
der Gateanschluss des ersten MOS-Transistors mit dem Gateanschluss des zweiten MOS-Ansteuerungstransistors verbunden ist, und ein Energieversorgungspotential an dem Sourceanschluss des ersten MOS-Transistors anliegt,
ein fünfter und ein sechster Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source- /Drainbereiche des ersten und des zweiten MOS-Transistors und der erste, zweite, dritte und vierte Diffusionsbereich sich in derselben Richtung erstrecken, und
die Gatebereiche des ersten und des zweiten MOS- Transistors, und die Gatebereiche des ersten und des zweiten MOS-Zugriffstransistors sowie die Gatebereiche des ersten und des zweiten MOS-Ansteuerungstransistors sich in derselben Richtung erstrecken.

8. Halbleiterspeichervorrichtung nach Anspruch 1, mit:
einem ersten und einem zweiten MOS-Transistor (N3, N4) der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind;
einer Wortleitung (RWL) zum Auslesen, die mit dem Gateanschluss des zweiten MOS-Transistors verbunden ist; und
einer Bitleitung (RBL) zum Auslesen, die mit dem Sourceanschluss des zweiten MOS-Transistors verbunden ist, wobei
der Gateanschluss des ersten MOS-Transistors mit dem Gateanschluss des zweiten MOS-Ansteuerungstransistors verbunden ist, und der Drainanschluss des ersten MOS- Transistors auf ein Massepotential eingestellt ist,
ein fünfter und ein sechster Diffusionsbereich der zweiten Leitungsart zur Ausbildung der Source- /Drainbereiche des ersten und des zweiten MOS-Transistors und der erste, zweite, dritte und vierte Diffusionsbereich sich in derselben Richtung erstrecken, und
die Gatebereiche des ersten und zweiten MOS- Transistors, und die Gatebereiche des ersten und des zweiten MOS-Zugriffstransistors sowie die Gatebereiche des ersten und des zweiten MOS-Ansteuerungstransistors sich in derselben Richtung erstrecken.

9. Halbleiterspeichervorrichtung mit:
einer ersten Wanne einer ersten Leitungsart;
einer zweiten Wanne einer zweiten Leitungsart;
einem ersten und einem zweiten MOS- Zugriffstransistor (P1, P2) der ersten Leitungsart, die auf der zweiten Wanne ausgebildet sind;
einem ersten und einem zweiten MOS- Ansteuerungstransistor (N1, N2) der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind;
einer Wortleitung (WL), die sich in die Richtung erstreckt, entlang derer die erste und die zweite Wanne ausgerichtet sind, und die mit dem Gateanschlüssen des ersten und des zweiten MOS-Zugriffstransistors verbunden ist; und
einer ersten und einer zweiten Bitleitung (BL1, BL2) die mit den Sourceanschlüssen des ersten bzw. zweiten MOS-Zugriffstransistors verbunden sind, und die sich in der zu der Erstreckungsrichtung der Wortleitung senkrechten Richtung erstreckt, wobei
ein erster und ein zweiter Diffusionsbereiche der ersten Leitungsart zur Ausbildung der Source- /Drainbereiche des ersten und zweiten MOS- Zugriffstransistors und ein dritter und ein vierter Diffusionsbereiche der zweiten Leitungsart zur Ausbildung der Source-/Drainbereiche des ersten und des zweiten MOS- Ansteuerungstransistors sich in derselben Richtung erstrecken, und
die Gatebereiche des ersten und des zweiten MOSzugriffstransistors und die Gatebereiche des ersten und des zweiten MOS-Ansteuerungstransistors sich in derselben Richtung erstrecken.

10. Halbleiterspeichervorrichtung nach Anspruch 9, mit:
einem ersten und einem zweiten MOS-Transistor (N3, N4) der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind;
einer Wortleitung (RWL) zum Auslesen, die mit dem Gateanschluss des zweiten MOS-Transistors verbunden ist; und
einer Bitleitung (RBL) zum Auslesen, die mit dem Sourceanschluss des zweiten MOS-Transistors verbunden ist, wobei
der Gateanschluss des ersten MOS-Transistors mit dem Gateanschluss des zweiten MOS-Ansteuerungstransistors verbunden ist, und der Drainanschluss des ersten MOS- Transistors auf Massepotential eingestellt ist,
fünfte und sechste Diffusionsbereiche der zweiten Leitungsart zur Ausbildung des Source-/Drainbereiches des ersten und des zweiten MOS-Transistors und der erste, zweite, dritte und vierte Diffusionsbereich sich in derselben Richtung erstrecken, und
die Gatebereiche des ersten und des zweiten MOS- Transistors, und die Gatebereiche des ersten und des zweiten MOS-Zugriffstransistors sowie die Gatebereiche des ersten und des zweiten MOS-Ansteuerungstransistors sich in derselben Richtung erstrecken.

11. Halbleiterspeichervorrichtung mit:
einer ersten Wanne einer ersten Leitungsart;
einer zweiten Wanne einer zweiten Leitungsart, die benachbart zu der ersten Wanne ausgebildet ist;
einem ersten und einem zweiten MOS-Transistor (P11, P12) der ersten Leitungsart, die auf der zweiten Wanne ausgebildet sind;
einem dritten und einem vierten MOS-Transistor (N11, N12) der zweiten Leitungsart, die auf der ersten Wanne ausgebildet sind;
einer Wortleitung (WL), die mit den Gateanschlüssen des ersten und des zweiten MOS-Transistors verbunden ist, und die sich in die Richtung erstreckt, in der die erste und die zweite Wanne ausgerichtet sind; und
einer ersten und einer zweiten Bitleitung (BL1, BL2), die mit den Sourceanschlüssen des ersten bzw. des zweiten MOS-Transistors verbunden sind, und die sich in der zu der Ausrichtung der ersten und zweiten Wanne senkrechten Richtung erstrecken, wobei
ein erster und ein zweiter Diffusionsbereich der ersten Leitungsart zur Ausbildung der Source- /Drainbereiche des ersten und des zweiten MOS-Transistors und ein dritter und ein vierter Diffusionsbereich der zweiten Leitungsart zur Ausbildung der Source- /Drainbereiche des dritten und vierten MOS-Transistors sich in derselben Richtung erstrecken, und
die Gatebereiche des ersten und zweiten MOS- Transistors und die Gatebereiche des dritten und vierten MOS-Transistors zur Erstreckung in derselben Richtung gebracht werden.

12. Halbleiterspeichervorrichtung nach Anspruch 11, mit:
einer dritten Wanne der zweiten Leitungsart, die auf der Seite der ersten Wanne gegenüber der zweiten Wanne ausgebildet ist;
einem fünften, sechsten und siebten MOS-Transistor (P13 bis P15) der ersten Leitungsart, die innerhalb der dritten Wanne ausgebildet sind;
einer ersten und zweiten Suchleitung (SL1, SL2), die mit den Sourceanschlüssen des fünften und des sechsten MOS-Transistors verbunden sind, und die sich in der zu der Ausrichtung der ersten, zweiten und dritten Wanne senkrechten Richtung erstrecken; und
einer Anpassungsleitung (ML); die mit dem Drainanschluss des siebten MOS-Transistors verbunden ist, und die sich in die Richtung erstreckt, in der die erste, zweite und dritte Wanne ausgerichtet sind.

13. Halbleiterspeichervorrichtung nach Anspruch 12, wobei der Sourceanschluss des siebten MOS-Transistors mit einer Energieversorgungsleitung (VDD) verbunden ist, und eine Potentialvariationseinrichtung (10) zur Variation des Potentials der Energieversorgungsleitung mit der Energieversorgungsleitung verbunden ist.

14. Halbleiterspeichervorrichtung nach Anspruch 11, mit:
einem fünften, sechsten und siebten MOS-Transistor (N13 bis N15) der zweiten Leitungsart, die innerhalb der ersten Wanne ausgebildet sind;
einer ersten und zweiten Suchleitung, die mit den Sourceanschlüssen des fünften und sechsten MOS- Transistors verbunden sind, und die sich in der zu der Ausrichtung der ersten, zweiten und dritten Wanne senkrechten Richtung erstrecken; und
einer Anpassungsleitung, die mit dem Drainanschluss des siebten MOS-Transistors verbunden ist, und die sich in die Richtung erstreckt, in der die erste, zweite und dritte Wanne ausgerichtet sind.

15. Halbleiterspeichervorrichtung nach Anspruch 12, mit einem achten MOS-Transistor (P16), der einen Drainbereich mit dem siebten MOS-Transistor teilt, wobei der Gateanschluss des siebten MOS-Transistors und der Gateanschluss des achten MOS-Transistors miteinander elektrisch verbunden sind.

16. Halbleiterspeichervorrichtung nach Anspruch 12, wobei
ein fünfter, sechster und siebter Diffusionsbereich zur Ausbildung des Source-/Drainbereiches des fünften, sechsten und siebten MOS-Transistors und der erste bis vierte Diffusionsbereich zur Erstreckung in derselben Richtung gebracht werden, und
die Gatebereiche des fünften, sechsten und siebten MOS-Transistors und die Gatebereiche des ersten bis vierten MOS-Transistors zur Erstreckung in derselben Richtung gebracht werden.

17. Halbleiterspeichervorrichtung nach Anspruch 12, mit einer ersten und zweiten Speicherzelle, die entlang der Erstreckungsrichtung der Anpassungsleitung zueinander benachbart sind, wobei der siebte MOS-Transistor der ersten Speicherzelle und der siebte MOS-Transistor der zweiten Speicherzelle Seite an Seite in der zu der Erstreckungsrichtung der Anpassungsleitung senkrechten Richtung angeordnet sind.