JP2005175415A - 集積回路デバイスとその製造方法 - Google Patents

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Abstract

【課題】 基板105と複数のマイクロ電子デバイス150を備える集積回路デバイス及びその方法を提供する。
【解決手段】 各々のマイクロ電子デバイス150は基板105上に全体に配置されたパターン化された特徴部を含み、パターン化された特徴部は、少なくとも一つの電気コンタクト160を備える。集積回路はまた、複数のマイクロ電子デバイス150に電力を分配するための複数の相互接続層220,230,240及び250を含む。相互接続層は、各相互接続層に形成された複数の導電性部材222,232,242を含み、少なくとも一つの連続する相互接続層の導電性部材は、隣接する相互接続層の少なくとも一つの導電性部材に跨っている。集積回路デバイスは、少なくとも一つの相互接続層の複数の導電性部材に接続された複数の結合パッド130,252,254を更に備える。
【選択図】 図２

Description

本発明は、一般に集積回路デバイス及び製造方法に関し、特に跨った相互接続を有する集積回路デバイスに関する。
電気的集積回路（ＩＣ）は、製造プロセスを用いて半導体基板上に１以上のデバイス(例えば回路部品)を作ることによって形成される。これらのデバイスが最初に数十年前に導入されてから、製造プロセス及び材料が改良されるにつれて、半導体デバイスの幾何学形状はサイズの減少を続けている。例えば、現行の製造プロセスでは、９０ｎｍより小さな幾何学形状（例えば、当該プロセスを使用して形成することができる最小部品(又は線)）を有するデバイスが製造されている。しかし、デバイスサイズの減少は、克服すべき新たな挑戦をしばしばもたらす。
マイクロ電子デバイスが９０ｎｍより小さくなると、電力効率及び電力分配が、デバイス性能に影響を与える問題となってくる。従来の集積回路は、電力を複数のマイクロ電子デバイスへ分配するために、複数の導電性相互接続レイヤーを採用している（例えば、特許文献１参照。）。
特開２００１−２３７３２３号公報
しかし、今日の多くのマイクロ電子製品で採用されている相互接続設計では、最適なデバイス性能を達成することはできない。
ゆえに、上記問題を解決するための集積回路デバイス及びその方法が当該技術において必要である。
本発明の集積回路デバイスによれば、基板と、前記基板上に配置されて、パターン化された特徴部を各々が備えると共に、該パターン化された特徴部が少なくとも一つの電気コンタクトを備える複数のマイクロ電子デバイスと、前記複数のマイクロ電子デバイスに電力を分配するための複数の相互接続層であって、該相互接続層が、各々複数の導電性部材を備え、少なくとも一つの連続する相互接続層の前記導電性部材が、少なくとも一つの隣接する相互接続層の前記導電性部材に跨っている相互接続層と、前記相互接続層の複数の前記導電性部材の少なくとも一つに接続する複数の結合パッドと、を備える。
本発明の集積回路デバイスによると、今日の多くのマイクロ電子製品で採用されている相互接続設計を使用しないため、最適なデバイス性能を達成することができる。
本発明の内容は、以下の詳細な説明を添付図面を参照して精読すると最もよく理解される。当該産業界の一般的な方法に従い、種々の特徴部は一定の縮尺で描かれていない点を強調しておく。実際、種々の特徴部は、明確な説明のために、任意に増加又は減少されているだろう。
本発明の開示は、一般に集積回路デバイス及び製造に関し、特に跨った相互接続を有する集積回路デバイスに関する。以下の開示は、多くの異なる実施形態又は実施例を提供することが理解されるだろう。本発明の開示を簡単にするために、部品及び配置の特定の例を以下に説明する。無論、これらは単に例示であって、限定することを意図するものではない。加えて、本発明では、種々の実施形態で同一の参照符合及び／又は文字を繰り返すが、この繰り返しは、単純且つ明確に説明するためであって、これらの種々の実施形態及び／又は構造の関係を示すものではない。
図１は、本開示の見地に従って構築されたマイクロ電子集積回路デバイスの薄切部100の一実施形態の一部を示したものである。薄切部100は、相互接続スペース110、結合層120、デバイス層140及び基板105を備える。
相互接続スペース110は、複数のパターン化された導電相互接続層を備える。相互接続層は、Ｃｕ，Ａｌ，Ｍｏ，ＭｏＳｉ，Ｎｉ，ＮｉＳｉ，ＴｉＮ，ＴａＮ，Ｔｉ，Ｔａ，ＳｉＣ，ＣｏＳｉ，ＷＳｉ等、及び／又は他の材料である導電材料を備える。また、当該相互接続層は低誘電率(low-k)材料で被覆されている。
結合層120は、絶縁材料で被覆された複数の導電性パッド130を備える。パッド130は、Ｐｔ，Ａｌ，Ｃｕ，Ａｇ，Ａｕ，Ｎｉ，Ｍｏ等及び／又は他の導電材料を備える。パッド130は、下部に複数のパターン化された特徴部を備えてもよく、それによって被覆する誘電材料の機械的応力を低減することができる。当該下部パターン化特徴部は、パッド130よりも実質的に小さい複数の小さなブロックを含んでもよい。結合層120内のパッドの数は、マイクロデバイス150の数、チップ（図示せず)寸法、最小デバイス特徴部寸法、最小デバイスゲート厚さ及び／又は他のデバイスパラメータによって特徴付けられるだろう。例えば、チップ寸法は約４ｍｍ2〜約１００ｍｍ2であろう。マイクロ電子デバイスの数は、約４０００万〜１００億であり、一方、最小デバイスの特徴部及び厚さは３オングストローム〜８００オングストロームであろう。ゆえにパッド130の数は、集積回路デバイス100に従って決定され、そこでパッド130の数は約２〜約５１２であろう。
デバイス層140は、複数のマイクロ電子デバイス150を備える。マイクロ電子デバイス150は、基板105と構成及び加工において実質的に同様な通常の基板から、基板の中に又は基板の上に形成されるだろう。勿論、集積回路デバイス100は、本開示の範囲内で他の型の基板105又は複数の基板を含んでもよい。各マイクロ電子デバイス150は、少なくとも一つの電気コンタクト160を備えるだろう。
例えば、各マイクロ電子デバイス150は１以上のトランジスタ、ゲート及び電気的プログラム可能読み込み専用メモリ（ＥＰＲＯＭ）セル、電気的消去可能プログラム可能読み込み専用メモリ（ＥＥＰＲＯＭ）セル及び／又は他のマイクロ電子デバイス（以後、集合的にマイクロ電子デバイスという)を含む。
複数のマイクロ電子デバイス150が形成された基板105は、１以上の材料層、構造及び他の特徴部を含む。その各々は、浸漬フォトグラフィー、マスクレスフォトグラフィー、化学的気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、プラズマ励起ＣＶＤ（ＰＥＣＶＤ）、原子層積層（ＡＬＤ）及び／又は他のプロセス技術等の種々の機知の方法で形成することができる。従来及び／又は将来開発されるリソグラフ、エッチング及び他のプロセスも集積回路デバイス100を堆積層から画成するために採用することができる。
基板105はシリコンオンインシュレータ（ＳＯＩ）基板であり、シリコン、ガリウムヒ化物、ガリウム砒化物、ストレインドシリコン、シリコンゲルマニウム、シリコンカーバイド、カーバイド、ダイヤモンド及び／又は他の材料を備えてもよい。
図２について述べる。分割された交差ストラップ相互接続構造200は、デバイス層140及び複数の相互接続層220,230,240及び250を含む。層220,230及び240は、複数の導電性相互接続ストラップ222,232及び242を含む。各ストラップ222,232及び242は、複数の電気コンタクト又はバイア224,234及び244含み、電気コンタクト160及び／又は他のストラップと接触している。ストラップ222,232及び242は、これに限定されないが、方形、円形又は線形等の複数のパターンで形成される。ストラップ222,232及び242は、電気信号又は電力（集合的にパワー）を、複数のマイクロ電子デバイス150に提供し、少なくとも一つのストラップ222,232及び242は、接地電位ＶSS及び／又は外部電源(図示せず)電位ＶCCを提供する。ゆえに、各ストラップ222,232及び／又は242の一集団は接地電位ＶSSを提供し、他集団は電源電位ＶCCを提供する。更に、内部及び外部電源を提供することもできる。ストラップ222,232及び242は層220,232及び240内で一方向を向いていてもよい。例えばストラップ222は、ストラップ232と直角関係であり、及び／又はストラップ242の方向と同じであってもよい。ストラップ222,232及び／又は242の各々は、更にマイクロ電子デバイス150に交互に接続され、及び／又は交互に他のストラップに接続されてもよい。変わりに、ストラップ222,232及び／又は242は、ストラップを囲む誘電材料内で電気的に絶縁してもよい。電気的に絶縁された、又は“ダミーの”ストラップは、応力を緩和し、及び／又は化学的機械研磨（ＣＭＰ）等のプロセス完了を示すことができる。
他の実施形態で、接地電位ＶSS及び／又は電力供給電位ＶCCに対するパッド130の数は、層220,230及び240のストラップ222,232及び242の構成に従って決定される。ゆえにＶCCパッド130の数は２〜５１２であり、及び／又はＶSSパッド130の数は２〜５１２であろう。接地電位ＶSS及び／又は電力供給電位ＶCCのパッド130の数の増加によって、より詳細には約1500オングストローム〜約３オングストロームの最小特徴部を備えたマイクロ電子デバイス150内において、電力リークの実質的低減及びノイズ低減がもたらされる。
一実施形態で、層220は、バイア224を通して各マイクロ電子デバイス150の電気コンタクト160に電気的に接続された複数のストラップ222を含む。この接続を、図２で点線226で示す。また代替的に、ストラップ222を別のマイクロ電子デバイス150に接続してもよく、複数のマイクロ電子デバイス150を跨ってもよい。例えば、ストラップ222は、別のマイクロ電子デバイス150と接続してもよく、そこで別のコンタクトを、デバイス層140の平面に対して水平に及び／又は対角線上に配置することもできる。別のバイア224コンタクトを、マイクロ電子デバイス150の複数の別のコンタクト160に配置し、そこで代わりのバイア224を、ストラップ222内の２，３，４，８，２４，３２，６４及び／又は他の倍数毎に発生させることもできる。ストラップ222は、1600オングストローム〜約５オングストロームの幅を更に有するだろう。
層230は、一実施形態で、バイア234を通してストラップ222に電気的に接続された複数のストラップ232を含む。この接続を図２に点線236で示す。また代替的に、ストラップ232を別のストラップ222に接続してもよく、複数のマイクロ電子デバイス150及び／又はストラップ222に跨ってもよい。例えば、ストラップ232は、別のマイクロ電子デバイス150及び／又はストラップ222に接続することもでき、そこでは別のコンタクトが層230の平面に対して水平に及び／又は対角線上に配置される。代わりのバイア234コンタクトを、複数の代わりのストラップに配置することもでき、そこでは代わりのバイア234を、ストラップ232内の、２，３，４，８，２４，３２，６４及び／又は他の倍数毎に発生させることもできる。ストラップ222は更に約1800オングストローム〜約５オングストロームの幅を有するだろう。
層240は、一実施形態で、バイア244を通してストラップ232及び／又はストラップ222に電気的に接続する複数のストラップ242を含む。この接続を図２に点線246で示す。また、ストラップ242はストラップ232に接続してもよく、複数のマイクロ電子デバイス150及び／又はストラップ222に跨ってもよい。例えば、ストラップ242は、別のマイクロ電子デバイス150及び／又はストラップ222及びストラップ232に接続することもでき、そこでは別のコンタクトが層240の平面に対して水平に及び／又は対角線上に配置される。別のバイア244コンタクトが、複数の別のストラップ232及び／又は222に配置され、代わりのバイア244を、ストラップ242内の２，３，４，８，２４，３２，６４及び／又は他の倍数毎に発生することもできる。ストラップ242は更に約2000オングストローム〜約５オングストロームの幅を有するだろう。
層250は、一実施形態で、複数のＶSSパッド252及びＶCCパッド254を備え、これらパッドは、ストラップ242及び／又はストラップ232,222に電気的に接続されている。この接続を図２に点線256及び258に示す。
図３に、デバイス層140、複数の相互接続層320,330,340及び350を含む、分割された波形交差ストラップ相互接続構造300の他の実施形態を示す。
構造300は、構造200と同様であるが、320,330及び／又は340は複数の波形ストラップ310を備える。波形のストラップ310は、相互接続を備え、そこでＶ形溝及び／又は谷構造が集積回路デバイス100の深さ方向に構築されている。波形ストラップ310によると、より高いバイア320-322密度が可能になり、更にチップ寸法を低減することができる。
構造300は、複数の相互接続層320,330,340及び350の間に電気接続を提供することも意図している。例えば、バイア320−322は、各々バイア334f−334gに接続される。層330で、バイア334はバイア324a-324ｇに接続される。デバイス層140への層320の間の電気接続は、コンタクト160a-160gに接続されるバイア324a-324ｇを備える。代わりにこれらは、コンタクト160d-160eの接続部に接続された複数のバイア324d-324eであってもよい。
図４に、マイクロ電子デバイス150及びストラップ322,332,342が組み込まれた状況の集積回路デバイス400を示す。例えば、集積回路デバイス400は複数のマイクロ電子デバイス150を含み、１以上のマイクロ電子デバイス150は実質的に同様である。基板105は、１以上の均一な又は相補型ドープウェル402を含む。特定のドーパントタイプ又は設計に限定されるものではないが、一実施形態で、ドープウェル402はボロンをＰ型ドーパントとし、多重水素ボロン複合物をｎ型ドーパントとして採用する。重水素ボロン複合物は、重水素プラズマでボロンドープダイヤモンド層をプラズマトリートメントすることによって形成される。
一実施形態で、ドープウェル402は、真空プロセス環境において、０．１〜５パーセントのカーボン対重水素比の高密度プラズマ源を用いて形成することができる。ボロンドーピングは、カーボン／水素ガスとボロン含有ガスとを混合することによって提供することができる。ボロン含有ガスはＢ2Ｈ6、Ｂ2Ｄ6及び／又は他のボロン含有ガスであろう。ボロンドーピングの濃度は、リークし又はプロセスに加えられるボロン含有ガスの量に依存するだろう。プロセス環境圧力は約０．１ｍTorr〜５００Torrであろう。基板105は温度１５０℃〜１１００℃に維持されるだろう。高密度プラズマが、マイクロ波電子サイクロトロンリソナンス（ＥＣＲ）プラズマ、へリコンプラズマ、誘電結合プラズマ及び／又は他の高密度プラズマ源から造られるだろう。例えば、ＥＣＲプラズマは、約８００ワット〜約２５００ワットのマイクロ波を電力を利用してもよい。
上述のように、ドープウェル402は、基板105のｎ型重水素ボロン複合物領域を備え、それは、重水素プラズマを用いて上記のボロンドープ領域を処理して形成される。例えば、基板105の選択された領域は、ホトレジスト又は他のタイプのマスクによってカバーされ、露光ボロンドープ領域が重水素含有プラズマとして扱われるようになっている。重水素イオンはダグリングボンドの終息を提供し、それによってｐ型ボロンドープ領域をｎ型重水素複合物に変更する。また、重水素を、チタン、水素及び／又は他の水素含有ガスに置換してもよい。ｎ型領域の濃度は基板105の、一般に直流（ＤＣ）又はラジオ周波数（ＲＦ）バイアスによって制御される。上述したプロセスを、基板105内の軽くドープされたソース／ドレイン領域を形成するために採用してもよい。無論、他の従来及び／又は将来的に開発されるプロセスを、ソース／ドレイン領域を形成するために、更に又は変わりに使用してもよい。
集積回路デバイス400も、マイクロ電子デバイス150の上に位置する１以上の絶縁層420,430を備える。第１の絶縁層420は、複数の絶縁層を備え、実質的に平坦な表面を複数のマイクロ電子デバイス150上に提供するために平坦化されてもよい。
集積回路400は、従来のバイア又はコンタクト及び水平相互接続450などである、垂直な相互接続440を含ことができる。なお、全ての空間的参照は例としての目的で示すものであり、開示を制限することを意味するものではない。相互接続440は、１以上の絶縁層420,430通して延び、相互接続450が絶縁層420,430又はその中に形成されるトレンチを通して延びている。一実施形態で、１以上の相互接続440,450は、デュアルダマシーン構造を有する。相互接続440,450は、絶縁層420,430をエッチング又は他のパターンニングし、続いてパターンを、タンタルナイトライド、銅及びアルミニウム等の反射及び／又は導電材料で充填することによって形成される。
図５は、本発明の開示の見解によって作られる集積回路デバイス500の一実施形態を示したものである。集積回路デバイス500は、マイクロ電子デバイス150及びストラップ222,232及び242が含まれた他の状況を示したものである。例えば、集積回路デバイス500は複数のマイクロ電子デバイス150を含み、１以上のマイクロ電子デバイス150は実質的に同様である。集積回路デバイス500は複数のデバイス層510及び520を含む。層510及び520は、集積回路デバイス400及び／又は100を製造するための当業者に既知の方法を利用して同様の方法で製造される。集積回路デバイス500は更にスタック層530を備える。
スタック層530は複数の変位相互接続層540、及び、層510及び520を絶縁するための複数の材料を備える。
スタック層530は、ＳｉＯ2、ＳｉＮ、ＳｉＣ及び／又は他の材料である低誘電率材料を備える。スタック層530は、シリコン及び／又は半導体層も備え、層520の製造のための基礎を提供する。例えば、スタック層530は金属誘起横方向結晶成長（metal-induced lateral crystallization（ＭＩＬＣ）)プロセスで形成される。ＭＩＬＣプロセスは、多孔質ＳｉＯ2が続いて堆積される、アモルファスシリコン層の形成を含み、シード材料層が多孔質ＳｉＯ2層の上に製造される。シード金属は、約４００℃〜約６００℃の温度のアモルファスＳｉ層の横方向の結晶成長ができるようにする。金属シード層はＮｉ、Ｃｏ，Ｗ，Ｔｉ，Ｔａ，Ｍｏ及び／又は他の材料を備えてもよい。結晶成長の次に、金属シード層はプラズマ又は化学的エッチングで除去される。スタック層530は、ＭＩＬＣ結晶成長層上に更に複数の低温ポリシリコン層を備え、更にアニールが施される。
移送相互接続540は、複数の導電性相互接続及び／又はストラップを備え、層510及び520を相互接続する。一実施形態で、１以上の移送相互接続540はデュアルダマシーン構造を有する。移送相互接続540は、スタック層530をエッチング又は他のパターニングし、続いてパターンを、タンタルナイトライド、ゲルマニウム、ドープシリコン、銅及び／又はアルミニウム等の、反射及び／又は導電性材料で充填する。
本開示の実施形態について詳細に説明したが、当業者は種々の変更、置換及び変形が、本開示の精神及び範囲内から離れることなく可能であることを理解するだろう。従って、全ての変更、置換及び変形が、請求項に定義される本開示の範囲内に含まれることが意図される。請求項の、ミーンズプラスファンクション項は、本明細書で説明した構造をカバーすることが意図されており、列挙された機能を実行し、構造的に等価でなだけでなく、等価構造である。
本発明の見地に従って製造されたマイクロ電子集積回路デバイス部分の一実施形態の断面図である。 本発明の見地に従って製造された分割された交差ストラップ相互接続構造の一実施形態の断面図である。 本発明の見地に従って製造された分割された波形のついた交差ストラップ相互接続構造の一実施形態の断面図である。 本発明の見地に従って製造された集積回路デバイスの一実施形態の断面図である。 本発明の見地に従って製造された集積回路デバイスの一実施形態の他の断面図である。
符号の説明
105 基板
120 結合層
150 マイクロ電子デバイス
160 電気コンタクト
130 結合パッド
220,230,240,250 相互接続層

Claims (20)

  1. 基板と、
    前記基板上に配置された、パターン化された特徴部を各々が備え、該パターン化された特徴部が少なくとも一つの電気コンタクトを備える複数のマイクロ電子デバイスと、
    前記複数のマイクロ電子デバイスに電力を分配するための複数の相互接続層であって、該相互接続層が各々複数の導電性部材を備え、少なくとも一つの連続する相互接続層の前記導電性部材が、少なくとも一つの隣接する相互接続層の前記導電性部材に跨っている相互接続層と、
    前記相互接続層の複数の前記導電性部材の少なくとも一つに接続する複数の結合パッドと、を備えた集積回路デバイス。
  2. 前記相互接続層の選択された部分の前記導電性部材が、接地電位に接続されていることを特徴とする請求項１に記載の集積回路デバイス。
  3. 前記相互接続層の選択された部分の前記導電性部材が、所定の電位に接続されていることを特徴とする請求項１に記載の集積回路デバイス。
  4. 前記相互接続層の相互接続部が、各マイクロ電子デバイスの少なくとも一つの電気コンタクトと電気的に接触していることを特徴とする請求項１に記載の集積回路デバイス。
  5. 少なくとも一つのマイクロ電子デバイスと電気的に接触する導電性相互接続部を備える第１の層と、
    前記第１の層のラインに対して直角に整列された導電性のラインを備える第２の層であって、前記第２の層のラインが、前記第１の層のラインと電気的に接触している第２の層と、
    前記第２の層のラインに対して直角に整列された導電性のラインを備える第３の層であって、前記第３の層のラインが、前記第２の層のラインと電気的に接触している第３の層と、
    前記第１の層を前記第２の層に相互接続し、且つ前記第３の層を前記第２の層に相互接続する複数のバイアと、を備えたことを特徴とする請求項１に記載の集積回路デバイス。
  6. 前記バイアが、第１の層の前記コンタクトに対して代わりのコンタクトを提供し、前記コンタクトが１〜６４の範囲で変化することを特徴とする請求項５に記載の集積回路デバイス。
  7. 前記接地電位に対する前記複数の結合パッドの数が２〜５１２の範囲にあることを特徴とする請求項２に記載の集積回路デバイス。
  8. 前記所定の電位に対する前記複数の結合パッドの数が２〜５１２の範囲にあることを特徴とする請求項３に記載の集積回路デバイス。
  9. 前記基板がダイヤモンド、ストレインドシリコン、シリコンカーバイドのうちの１つを備えることを特徴とする請求項１に記載の集積回路デバイス。
  10. 基板を提供するステップと、
    前記基板上に配置された、パターン化された特徴部を各々が備え、該パターン化された特徴が少なくとも一つの電気コンタクトを備える複数のマイクロ電子デバイスを形成するステップと、
    前記複数のマイクロ電子デバイスに電力を分配するための複数の相互接続層であって、該相互接続層が、各々複数の導電性部材を備え、少なくとも一つの連続する相互接続層が、少なくとも一つの隣接する相互接続層の前記導電性部材に跨っている相互接続層を形成するステップと、
    前記相互接続層の複数の前記導電性部材の少なくとも一つに接続する複数の結合パッドを提供するステップと、を備えた集積回路デバイスの製造方法。
  11. 前記相互接続層の選択された部分の前記導電性部材が、接地電位に接続されていることを特徴とする請求項１０に記載の集積回路デバイスの製造方法。
  12. 前記相互接続層の選択された部分の前記導電性部材が、所定の電位に接続されていることを特徴とする請求項１０に記載の集積回路デバイスの製造方法。
  13. 前記相互接続層の選択された部分の前記相互接続部が、各マイクロ電子デバイスの少なくとも一つのコンタクトと電気的に接触されていることを特徴とする請求項１０に記載の集積回路デバイスの製造方法。
  14. 少なくとも一つのマイクロ電子デバイスと電気的に接続する導電性相互接続を備える第１の層を提供するステップと、
    前記第１の層のラインに対して直角に整列された導電性のラインを備える第２の層であって、前記第２の層のラインが前記第１の層のラインと電気的に接触されている第２の層を提供するステップと、
    前記第２の層のラインに対して直角に整列された導電性のラインを備える第３の層であって、前記第３の層のラインが前記第２の層のラインと電気的に接触されている第３の層を提供するステップと、
    前記第１の層を前記第２の層に相互接続し、且つ前記第３の層を前記第２の層に相互接続するバイための複数のバイアを提供するステップと、を備えた請求項１０に記載の集積回路デバイスの製造方法。
  15. 前記第１の相互接続層の前記導電体が、各マイクロ電子デバイスの少なくとも一つのコンタクトと接触することを特徴とする請求項１４に記載の集積回路デバイスの製造方法。
  16. 前記基板がダイヤモンド、ストレインドシリコンのいずれかを備えることを特徴とする請求項１０に記載の集積回路デバイスの製造方法。
  17. 基板と、
    複数のマイクロ電子デバイス層であって、前記層が各々複数のマイクロ電子デバイスを備え、複数の相互接続層が前記複数のマイクロ電子デバイスに電力を分配するマイクロ電子デバイスと、
    前記デバイス層を電気的に接続するための複数の導電性相互接続部を備える変位相互接続層と、
    複数の部材のうちの少なくとも一つと接続された複数の結合パッドと、を備えた三次元集積回路デバイス。
  18. 前記マイクロ電子デバイスが、デバイス層内に配置されたパターン化された特徴部を含み、前記パターン化された特徴部が、少なくとも一つの電気コンタクトを備えることを特徴とする請求項１７に記載の三次元集積回路デバイス。
  19. 前記相互接続層が各々が複数の導電性部材を備え、少なくとも一つの連続する前記相互接続層が、少なくとも一つの隣接する相互接続層の前記導電性部材に跨っていることを特徴とする請求項１７に記載の三次元集積回路デバイス。
  20. 前記変位層が更に、
    少なくとも一つのデバイス層上に実質的に形成された誘電体層と、
    シリコンを備えた第１の半導体層と、
    前記第１の半導体層の全体にわたる金属を備える導電体シード層と、
    シリコンを備えた第２の半導体層と、
    を備えることを特徴とする請求項１７に記載の三次元集積回路デバイス。
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