TWI726869B - 靜態隨機存取記憶體的佈局結構及其製作方法 - Google Patents
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Abstract
一種靜態隨機存取記憶體的佈局結構，至少包含：一第一反向器與一第二反向器交互耦合並構成一栓鎖電路(latch)，一第一內側存取電晶體(PG2A)、一第二內側存取電晶體(PG2B)、一第一外側存取電晶體(PG1A)以及一第二外側存取電晶體(PG1B)分別與該栓鎖電路連接，其中該第一外側存取電晶體具有一第一閘極長度，該第一內側存取電晶體具有一第二閘極長度，且該第一閘極長度與該第二閘極長度不同。
Description
本發明是關於一種靜態隨機存取記憶體(static random access memory，SRAM)，尤其是一種具有降低電流差異功效的靜態隨機存取記憶體(SRAM)的佈局結構。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory，embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
然而隨著製程線寬與曝光間距的縮減，現今SRAM元件的製作難以利用現有的架構曝出所要的圖案。因此如何改良現有SRAM元件的架構來提升曝光的品質即為現今一重要課題。
本發明提供一種靜態隨機存取記憶體的佈局結構，至少包含：一第一反向器與一第二反向器交互耦合並構成一栓鎖電路(latch)，其中該第一反向器包含有一第一上拉電晶體與一第一下拉電晶體，該第二反向器包含有一第二上拉電晶體與一第二下拉電晶體，一第一內側存取電晶體(PG2A)以及一第二內側存取電晶體(PG2B)分別與該栓鎖電路連接，其中該第一內側存取電晶體(PG2A)與一第一字元線以及一第二位元線電性連接，該第二內側存取電晶體(PG2B)與一第二字元線以及一第四位元線電性連接；以及一第一外側存取電晶體(PG1A)以及一第二外側存取電晶體(PG1B)分別與該栓鎖電路連接，其中該第一外側存取電晶體與該第一字元線以及一第一位元線電性連接，該第二外側存取電晶體與該第二字元線以及一第三位元線電性連接，其中該第一外側存取電晶體具有一第一閘極長度，該第一內側存取電晶體具有一第二閘極長度，且該第一閘極長度與該第二閘極長度不同。
本發明另提供一種靜態隨機存取記憶體的佈局結構的形成方法，至少包含：形成一第一反向器與一第二反向器交互連接構成一栓鎖電路(latch)，其中該第一反向器包含有一第一上拉電晶體與一第一下拉電晶體，該第二反向器包含有一第二上拉電晶體與一第二下拉電
晶體，接著形成一第一內側存取電晶體(PG2A)以及一第二內側存取電晶體(PG2B)分別與該栓鎖電路連接，其中該第一內側存取電晶體(PG2A)與一第一字元線以及一第二位元線電性連接，該第二內側存取電晶體(PG2B)與一第二字元線以及一第四位元線電性連接，以及至少對該第一內側存取電晶體或該第二內側存取電晶體進行一離子佈植步驟。
申請人發現，SRAM運作時，不同的電晶體之間通過電流將有可能不同，而本發明的特徵在於提供一種佈局結構與方法，以降低此電流差距。本發明分別提出藉由光學接近修正方式以及藉由離子佈植方式以調整通過各電晶體的電流值，如此一來將可有效降低通過不同電晶體之間的電流差距，以提高SRAM的品質。
1:外側區域
2:內側區域
10:雙埠八電晶體靜態隨機存取記憶體記憶單元
12:八顆電晶體暫存器靜態隨機存取記憶體記憶單元
22:栓鎖電路
22’:栓鎖電路
24:儲存節點
24’:儲存節點
26:儲存節點
26’:儲存節點
60:摻雜區
62:摻雜區
PL1:第一上拉電晶體
PL2:第二上拉電晶體
PD1:第一下拉電晶體
PD2:第二下拉電晶
PL1’:第一上拉電晶體
PL2’:第二上拉電晶體
PD1’:第一下拉電晶體
PD2’:第二下拉電晶
PG1A:第一外側存取電晶體
PG1B:第二外側存取電晶體
PG2A:第一內側存取電晶體
PG2B:第二內側存取電晶體
PG1:第一存取電晶體
PG2:第二存取電晶體
RPG:讀取電晶體
RPD:讀取電晶體
52:基底
54:鰭狀結構
56:閘極結構
56A:閘極結構
57:連接結構
58:連接結構
59:接觸件
L1:閘極長度
L2:閘極長度
L1’:閘極長度
L2’:閘極長度
ID1:電流值
ID2:電流值
ID1’:電流值
ID2’:電流值
WL:字元線
WL1:字元線
WL2:字元線
RWL:讀取字元線
RBL:讀取位元線
BL1:第一位元線
BL2:第二位元線
BL3:第三位元線
BL4:第四位元線
Vcc:電壓源
Vss:電壓源
第1圖為根據本發明第一較佳實施例的靜態隨機存取記憶體中一組體靜態隨機存取記憶體(static random access memory，SRAM)記憶單元之電路圖。
第2圖為本發明第一較佳實施例之一靜態隨機存取記憶體之佈局圖。
第3圖為本發明第二較佳實施例之一靜態隨機存取記憶體之佈局圖。
第4圖為根據本發明第三較佳實施例的靜態隨機存取記憶體中一組體靜態隨機存取記憶體記憶單元之電路圖。
第5圖為本發明第三較佳實施例之一靜態隨機存取記憶體之佈局圖。
第6圖為本發明第四較佳實施例之一靜態隨機存取記憶體之佈局圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參照第1圖與第2圖，第1圖為根據本發明第一較佳實施例的靜態隨機存取記憶體中一組體靜態隨機存取記憶體(static random access memory，SRAM)記憶單元之電路圖。第2圖為本發明第一較佳實施例之一靜態隨機存取記憶體之佈局圖。
如第1圖與第2圖所示，本實施例之靜態隨機存取記憶體較佳包含至少一組靜態隨機存取記憶體單元，其中每一靜態隨機存取記憶體單元包含一雙埠八電晶體靜態隨機存取記憶體(eight-transistor dual
port SRAM，8TDP-SRAM)記憶單元10。
在本實施例中，各8TDP-SRAM記憶單元10較佳由一第一上拉電晶體(Pull-Up transistor)PL1、一第二上拉電晶體PL2、一第一下拉電晶體(Pull-Down transistor)PD1、一第二下拉電晶體PD2、一第一外側存取電晶體(Access transistor)PG1A、一第二外側存取電晶體PG1B、一第一內側存取電晶體PG2A以及一第二內側存取電晶體PG2B構成正反器(flip-flop)，其中第一上拉電晶體PL1和第二上拉電晶體PL2、第一下拉電晶體PD1和第二下拉電晶體PD2構成一栓鎖電路22(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉電晶體PL1和第二上拉電晶體PL2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-transistor SRAM，4T-SRAM)。另外在本實施例中，第一上拉電晶體PL1和第二上拉電晶體PL2各自之一源極區域電連接至一電壓源Vcc，第一下拉電晶體PD1和第二下拉電晶體PD2各自之一源極區域電連接至一電壓源Vss。
此外，在儲存節點24處，係分別電連接有第二下拉電晶體PD2和第二上拉電晶體PL2之閘極(gate)、及第一下拉電晶體PD1、第一上拉電晶體PL1和第一內側存取電晶體PG2A與第二外側存取電晶體PG1B的汲極(Drain)；同樣地，在儲存節點26上，亦分別電連接有第一下拉電晶體PD1和第一上拉電晶體PL1之閘極、及第二下拉電晶體PD2、第二上拉電晶體PL2和第一外側存取電晶體PG1A與第二內側存取電晶體PG2B的汲極。至於第一外側存取電晶體PG1A和第一內側存
取電晶體PG2A的閘極G則耦接至第一字元線(Word Line)WL1；第二外側存取電晶體PG1B和第二內側存取電晶體PG2B的閘極G則耦接至第二字元線WL2，而第一外側存取電晶體PG1A的源極耦接至相對應之第一位元線(Bit Line)BL1；第一內側存取電晶體PG2A的源極耦接至相對應之第二位元線BL2；第二外側存取電晶體PG1B的源極耦接至相對應之第三位元線BL3；第二內側存取電晶體PG2B的源極耦接至相對應之第四位元線BL4。
請參考第2圖，8TDP-SRAM記憶單元10設於一基底52上，例如一矽基底或矽覆絕緣(SOI)基板，基底52可為一平面結構，或設置有複數個鰭狀結構54，以及複數個閘極結構56位於基底52上。在本發明的其他實施例中，也可應用於平面式的SRAM，代表不需形成鰭狀結構於基底上，也屬於本發明的涵蓋範圍。此外，更包含有複數個連接結構57、58位於基底52上，以及複數個接觸件59，分別與連接結構57、58電性連接。8TDP-SRAM的結構與運作原理屬於本領域的已知技術，在此不多加贅述。
請再參考第2圖，於本發明的任一個8TDP-SRAM記憶單元10的佈局圖上來看，相對靠近栓鎖電路(即第1圖中第一上拉電晶體PL1、第二上拉電晶體PL2、第一下拉電晶體PD1和第二下拉電晶體PD2的組合)的區域，定義為內側區域2，而另一方面，相對遠離栓鎖電路的區域則定義為外側區域1。因此上述第一外側存取電晶體PG1A、第一內側存取電晶體PG2A、第二外側存取電晶體PG1B、第二內側存取電晶體PG2B等元件名稱中所述的“外側”與“內側”，係代表其位於內側
區域2或是外側區域1之中。舉例來說，第一外側存取電晶體PG1A與第二外側存取電晶體PG1B皆位於外側區域1中；而第一內側存取電晶體PG2A與第二內側存取電晶體PG2B皆位於內側區域2之中。
申請人發現SRAM的運作過程中，由於佈局結構設計不同、或是因能量的損耗等其他原因，可能產生一問題：通過位於內側元件的電流值與通過外側元件的電流值大小並不一致。以28奈米的8TDP-SRAM為例說明，根據申請人的實驗結果，通過第一外側存取電晶體PG1A(也就是流過第一外側存取電晶體PG1A的源極至汲極的電流)或第二外側存取電晶體PG1B的電流值ID1，大約為120-130毫安培(μA)；然而通過第一內側存取電晶體PG2A(也就是流過第一內側存取電晶體PG2A的源極至汲極的電流)或第二內側存取電晶體PG2B的電流值ID2較ID1更低，大約為95-105毫安培(μA)。也就是說，28奈米8TDP-SRAM，其通過位於內側元件的電流值，相對於通過外側元件的電流值，大約降低20-30%左右。
上述問題，可能會影響SRAM的運作，甚至可能會降低製作SRAM的良率。因此本發明的目的之一，即是降低SRAM中通過內側區域的元件電流值與通過外側區域的元件之電流值大小不同的問題。
請再次參考第2圖，其繪示根據本發明第一較佳實施例的SRAM佈局結構。以第一外側存取電晶體PG1A與第一內側存取電晶體PG2A為例，其中第一外側存取電晶體PG1A的閘極與第一內側存取電晶體PG2A的閘極直接相連並互相接觸，更詳細說明，本實施例中，第
一外側存取電晶體PG1A與第一內側存取電晶體PG2A包含同一閘極(標示為第2圖中的56A)。換句話說，第一內側存取電晶體(PG2A)的一閘極與第一外側存取電晶體(PG1A)的一閘極沿著一相同的對稱軸排列，同樣地，第二內側存取電晶體(PG2B)的一閘極與第二外側存取電晶體(PG2A)的一閘極也沿著一相同的對稱軸排列。然而，通過第一內側存取電晶體PG2A的電流值ID2卻較通過第一外側存取電晶體PG1A的電流值ID1小20%。在此，請一併參考以下式1：IDS=μnCoxW/L[(VGS-vth)VDS-V2 DS/2]----------------------式1
其中：IDS為通過電晶體的電流值；W為電晶體的閘極寬度(通道寬度)；L為電晶體的閘極長度(通道長度)；μn為載子遷移率(carrier mobility)；Cox為閘極氧化層的單位電容大小；VGS為閘極至源極的電壓；VDS為汲極至源極的電壓；Vth為閥值電壓(Threshold voltage)。
由上式1，可以得知通過電晶體的電流值，與電晶體的至閘極寬度(通道寬度)W呈正比，而與電晶體的閘極長度(通道長度)L呈反比。也就是說，在其餘條件不變的情況下，電晶體的閘極長度愈小，則通過電晶體的電流值愈大。因此，在已知佈局結構設計不同會造成
電流值的差異情況下，可以藉由調整電晶體的閘極長度大小，而再一次改變電流值，並且消除電流的差異。
詳細而言，如第2圖所示，第一外側存取電晶體PG1A的閘極長度標示為L1，第一內側存取電晶體PG2A的閘極長度則標示為L2，接著藉由執行一光學接近修正(optical proximity correction，OPC)步驟，以調整第一外側存取電晶體PG1A的閘極長度L1或著調整第一內側存取電晶體PG2A的閘極長度L2。本實施例中，僅需藉由OPC步驟改變閘極長度L1與閘極長度L2之間的比例，即可改變通過第一外側存取電晶體PG1A的電流值ID1與通過第一內側存取電晶體PG2A的電流值ID2之比例。舉例來說，在一實施例中，固定閘極長度L1為24奈米，而藉由進行OPC步驟，調整閘極長度L2，使之降低為約20奈米，如此一來，由於通過電晶體的電流值與電晶體的閘極長度呈反比，因此在經過OPC步驟之後，通過第一外側存取電晶體PG1A的電流值ID1維持不變，但是通過第一內側存取電晶體PG2A的電流值ID2將會提高，如此一來，電流值ID1與電流值ID2之間的差距值會減少，以改善上述電流不均的問題。
可理解的是，本實施例中，OPC步驟不僅可調整閘極長度L2，也可以同時調整閘極長度L1。本發明中，由於電流值ID1大於電流值ID2，因此閘極長度L2應小於閘極長度L1，其中閘極長度L2與閘極長度L1的比值約介於0.58至0.99之間。此外，本實施例中，以28奈米的SRAM為例，閘極長度L2約介於14奈米至24奈米之間，但不限於此，上述參數可依照實際需求而調整。
此外，在其他實施例中，8TDP-SRAM記憶單元10的另外兩個電晶體：第二外側存取電晶體PG1B與第二內側存取電晶體PG2B，其各自的閘極長度(分別於第2圖中標示為L3、L4)也可以藉由與上述相同或不同的OPC步驟，分別進行調整，讓閘極長度L3大於閘極長度L4，使得通過第二外側存取電晶體PG1B的電流值與通過第二內側存取電晶體PG2B的電流值差距減少。上述實施例也屬於本發明的涵蓋範圍內。
上述本發明第一較佳實施例，藉由額外進行一OPC步驟，改變不同電晶體的閘極長度之間的比例，以減少位於外側區域1與位於內側區域2之間的電晶體的電流差值，提高SRAM的品質。
下文將針對本發明之SRAM佈局結構及其製作方法的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參考第3圖，其繪示根據本發明第二較佳實施例的SRAM佈局結構。本發明的第二實施例與上述第一實施例相同，同樣包含至少一雙埠八電晶體靜態隨機存取記憶單元(eight-transistor dual port SRAM，8TDP-SRAM)10，且具有與第一實施例相同的電路圖(請一併參考第1圖)。如第1圖與第3圖所示，8TDP-SRAM記憶單元10包含有一
栓鎖電路22，其中栓鎖電路22包含第一上拉電晶體PL1、第二上拉電晶體PL2、第一下拉電晶體PD1和第二下拉電晶體PD2的組合。此外，8TDP-SRAM記憶單元10另外包含一第一外側存取電晶體PG1A、一第二外側存取電晶體PG1B、一第一內側存取電晶體PG2A以及一第二內側存取電晶體PG2B。同樣地，基底52上定義有一外側區域1以及一內側區域2。
本實施例的目的與上述第一較佳實施例相同，同樣是減少通過外側區域1內的電晶體的電流值與通過內側區域2內的電晶體的電流值的差距。在實際製作過程中，可先分別對位於外側區域1以及位於內側區域2的兩電晶體，例如第一外側存取電晶體PG1A以及第一內側存取電晶體PG2A進行一電流偵測步驟，以分別得到通過第一外側存取電晶體PG1A的電流值ID1，以及通過第一內側存取電晶體PG2A的電流值ID2。根據申請人的實驗結果，由於不同區域具有不同的佈局結構等原因，電流值ID1應大於電流值ID2，較佳而言，電流值ID1與電流值ID2的比值大於1.20，但不限於此。因此，本實施例的目的，即是降低電流值ID1與電流值ID2之間的差距。
與上述第一實施例不同的是，本實施例所採用的方法為對外側區域1或是內側區域2進行一離子佈植步驟，摻雜適當的離子至外側區域1或是內側區域2之內的基底52中，形成摻雜區60(位於外側區域1內)或是摻雜區62(位於內側區域2內)於基底52中，以改變各電晶體的離界電壓(threshold voltage,Vt)，降低通過外側區域1的電流值ID1，或是提高通過內側區域2的電流值ID2。更詳細說明，以N型電晶體(NMOS)
為例，於內側區域2之中的基底52中摻雜例如磷(P)或砷(As)離子，有助於提高通過NMOS的電流值(從電晶體的源極至汲極的電流值)，如此一來可提高通過內側區域2的電流值ID2，或是於外側區域1中的基底52摻雜例如硼(B)或氟化硼(BF)離子，可以適度降低通過外側區域1的電流值ID1。根據申請人的實驗結果，每摻雜1013(1/cm2)濃度的氟化硼(BF)離子於外側區域1的基底52中，電流值ID1減少約9%。因此，藉由調整摻雜離子的濃度，可以有效降低電流值ID1與電流值ID2之間的差距。
此外值得注意的是，上述第一較佳實施例可與第二較佳實施例相互組合，也就是說，對於同一8T DP SRAM，可以進行一OPC步驟以調整閘極長度，並且同時進行一離子佈植步驟以改變通過元件的電流值。上述實施例也屬於本發明的涵蓋範圍內。
上述SRAM結構中電流不均的問題，不僅會發生在8TDP-SRAM中，也可能發生在其他結構的SRAM中，例如八顆電晶體暫存器靜態隨機存取記憶體(8-transistor register file，8TRF-SRAM)，甚或是包含有更多顆電晶體的SRAM中，例如雙埠十電晶體靜態隨機存取記憶體(10T-dual port SRAM)。請參考第4圖與第5圖，第4圖為根據本發明第三較佳實施例的靜態隨機存取記憶體中一組體靜態隨機存取記憶體記憶單元之電路圖。第5圖為本發明第三較佳實施例之一靜態隨機存取記憶體之佈局圖。
在本實施例中，包含有至少一8TRF-SRAM記憶單元12，該8TRF-SRAM記憶單元12較佳由一第一上拉電晶體(Pull-Up
transistor)PL1’、一第二上拉電晶體PL2’、一第一下拉電晶體(Pull-Down transistor)PD1’、一第二下拉電晶體PD2’、一第一存取電晶體(Access transistor)PG1、一第二存取電晶體PG2、以及兩互相串聯的讀取電晶體RPG、RPD。其中第一上拉電晶體PL1’和第二上拉電晶體PL2’、第一下拉電晶體PD1’和第二下拉電晶體PD2’構成一栓鎖電路22’(latch)。另外在本實施例中，第一上拉電晶體PL1’和第二上拉電晶體PL2’各自之一源極區域電連接至一電壓源Vcc，第一下拉電晶體PD1’和第二下拉電晶體PD2’各自之一源極區域電連接至一電壓源Vss。
至於第一存取電晶體PG1和第二存取電晶體PG2的閘極則耦接至字元線(Word Line)WL，而第一存取電晶體PG1和第二存取電晶體PG2的源極(Source)S分別耦接至相對應之第一位元線(Bit Line)BL1與第二位元線BL2。另外，讀取電晶體RPG的閘極則連接至一讀取字元線RWL，讀取電晶體RPG的源極則連接至一讀取位元線RBL，讀取電晶體RPD的閘極則與栓鎖電路22’相連，讀取電晶體RPD的汲極與電壓源Vss連接。
在本實施例中，如第5圖所示，8TRF-SRAM記憶單元12設於一基底52上，例如一矽基底或矽覆絕緣(SOI)基板，基底52可為一平面結構或是設置有複數個鰭狀結構54，以及複數個閘極結構56位於基底52上。此外，更包含有複數個連接結構57、58位於基底52上，以及複數個接觸件59，分別與連接結構57、58電性連接。其餘8TRF-SRAM的結構與運作原理屬於本領域的已知技術，在此不多加贅述。
與上述實施例相同的是，申請人發現SRAM的運作過程中，由於佈局結構的設計不同、或是因為能量的損耗等其他原因，可能產生一問題：通過第一存取電晶體PG1的電流值(也就是從源極流至汲極的電流，標示為ID1’)與通過第二存取電晶體PG2的電流值(也就是從源極流至汲極的電流，標示為ID2’)大小並不一致。以28奈米的8TDP-SRAM為例說明，根據申請人的實驗結果，通過第一存取電晶體PG1的電流值ID1’，大約較通過第二存取電晶體PG2的電流值ID2’小約7%-13%。
因此，本實施例採用與上述第一較佳實施例相同的OPC步驟，以調整通過第一存取電晶體PG1的電流值與通過第二存取電晶體PG2的電流值差距。具體來說，第一存取電晶體PG1的閘極長度(第5圖中標示為L1’)與第二存取電晶體PG2的閘極長度(第5圖中標示為L2’)皆可以藉由進行一OPC步驟以改變閘極長度，例如降低閘極長度L1’或是增加降低閘極長度L2’，以達到降低電流值ID1’與電流值ID2’之間的差距。也就是說，本實施例將第一實施例所述調整閘極長度的OPC步驟應用於8TRF-SRAM，除了上述特徵外，本實施例其餘特徵與上述第一較佳實施例所述相同，在此不另外贅述。
請參考第6圖，其繪示根據本發明第四較佳實施例的SRAM佈局結構。本實施例與上述第三實施例相同，同樣至少包含一八顆電晶體暫存器靜態隨機存取記憶體(8-transistor register file，8TRF-SRAM)記憶單元12，且具有與第三實施例相同的電路圖(請一併
參考第4圖)。
與上述第三實施例不同的是，本實施例所採用的方法為對第一存取電晶體PG1或第二存取電晶體PG2周圍的基底52進行一離子佈植步驟，摻雜適當的離子至基底52中，形成摻雜區60、62於基底52中，以降低通過第二存取電晶體PG2的電流值ID2’，或是提高通過第一存取電晶體PG1的電流值ID1’。而本實施例其餘特徵，例如摻雜的離子，可參考上述第二較佳實施例，在此不另外贅述。
此外值得注意的是，上述第三較佳實施例可與第四較佳實施例相互組合，也就是說，對於同一8TRF-SRAM，可以進行一OPC步驟以調整閘極長度，並且同時進行一離子佈植步驟以改變通過元件的電流值。上述實施例也屬於本發明的涵蓋範圍內。
綜上所述，由於佈局結構設計不同等原因，SRAM運作時，不同的電晶體之間通過電流將有可能不同，而本發明的特徵在於提供一種佈局結構與方法，以降低此電流差距。本發明分別提出藉由光學接近修正方式以及藉由離子佈植方式以調整通過各電晶體的電流值，如此一來將可有效降低通過不同電晶體之間的電流差距，以提高SRAM的品質。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:外側區域
2:內側區域
10:雙埠八電晶體靜態隨機存取記憶體記憶單元
22:栓鎖電路
PL1:第一上拉電晶體
PL2:第二上拉電晶體
PD1:第一下拉電晶體
PD2:第二下拉電晶
PG1A:第一外側存取電晶體
PG1B:第二外側存取電晶體
PG2A:第一內側存取電晶體
PG2B:第二內側存取電晶體
52:基底
54:鰭狀結構
56:閘極結構
56A:閘極結構
57:連接結構
58:連接結構
59:接觸件
56A:閘極結構
L1:閘極長度
L2:閘極長度
ID1:電流值
ID2:電流值
Vcc:電壓源
Vss:電壓源
BL1:第一位元線
BL2:第二位元線
BL3:第三位元線
BL4:第四位元線
Claims (12)
- 一種靜態隨機存取記憶體的佈局結構，至少包含：一第一反向器與一第二反向器交互耦合並構成一栓鎖電路(latch)，其中該第一反向器包含有一第一上拉電晶體與一第一下拉電晶體，該第二反向器包含有一第二上拉電晶體與一第二下拉電晶體；一第一內側存取電晶體(PG2A)以及一第二內側存取電晶體(PG2B)分別與該栓鎖電路連接，其中該第一內側存取電晶體(PG2A)與一第一字元線以及一第二位元線電性連接，該第二內側存取電晶體(PG2B)與一第二字元線以及一第四位元線電性連接；以及一第一外側存取電晶體(PG1A)以及一第二外側存取電晶體(PG1B)分別與該栓鎖電路連接，其中該第一外側存取電晶體與該第一字元線以及一第一位元線電性連接，該第二外側存取電晶體與該第二字元線以及一第三位元線電性連接，其中該第一外側存取電晶體具有一第一閘極長度，該第一內側存取電晶體具有一第二閘極長度，且該第一閘極長度與該第二閘極長度不同。
- 如申請專利範圍第1項所述的佈局結構，其中係藉由進行一光學接近修正(OPC)步驟，使該第一閘極長度與該第二閘極長度不同。
- 如申請專利範圍第1項所述的佈局結構，其中該第二閘極長度與該第一閘極長度的比值介於0.58至0.99之間。
- 如申請專利範圍第3項所述的佈局結構，其中該第二閘極長度介於14奈米至24奈米之間。
- 如申請專利範圍第1項所述的佈局結構，其中該第一內側存取電晶體(PG2A)的一閘極與該第一外側存取電晶體(PG1A)的一閘極直接接觸。
- 如申請專利範圍第1項所述的佈局結構，其中該第一內側存取電晶體(PG2A)的一閘極與該第一外側存取電晶體(PG1A)的一閘極沿著一相同的對稱軸排列。
- 如申請專利範圍第1項所述的佈局結構，其中該第二內側存取電晶體(PG2B)的一閘極與該第二外側存取電晶體(PG2A)的一閘極沿著一相同的對稱軸排列。
- 如申請專利範圍第1項所述的佈局結構，其中該第二外側存取電晶體具有一第三閘極長度，該第二內側存取電晶體具有一第四閘極長度，且該第三閘極長度與該第四閘極長度不同。
- 如申請專利範圍第1項所述的佈局結構，其中係藉由進行一第二光學接近修正(OPC)步驟，使該第三閘極長度與該第四閘極長度不同。
- 如申請專利範圍第1項所述的佈局結構，其中該佈局結構位於一基底上，且更包含複數個鰭狀結構位於該基底上。
- 一種靜態隨機存取記憶體的佈局結構，至少包含：一第一反向器與一第二反向器交互耦合並構成一栓鎖電路(latch)，該栓鎖電路至少包含有四電晶體；一第一存取電晶體(PG1)以及一第二存取電晶體(PG2)分別與該栓鎖電路連接，其中該第一存取電晶體(PG1)以及一第二存取電晶體(PG2)分別至少與一字元線以及一位元線電性連接，且該第一存取電晶體的一閘極長度與該第二電晶體的一閘極長度不同；以及兩互相串聯的讀取埠電晶體，該兩讀取埠電晶體的其中一讀取埠電晶體與該栓鎖電路連接。
- 如申請專利範圍第11項所述的佈局結構，其中該佈局結構位於一基底上，且更包含複數個鰭狀結構位於該基底上。
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