KR20160040577A - 반도체 집적 회로 장치 - Google Patents

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고지 니이
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

화상 정보 등을 처리하는 칩에 있어서는, 디지털 신호 처리 회로 등의 로직 회로와 함께, 멀티 포트의 SRAM을 혼재하는 일이 행해지고 있다. 그 때, 예를 들어 3포트이면, 1포트를 차동 기입 & 판독 포트로서, 2포트를 싱글 엔드 판독 전용 포트로 하는 경우가 있다. 그러나, 이 구성에서는, 매립 SRAM의 점유 면적은 작아지지만, 기입 & 판독 포트가 하나로 한정되는 외에, 싱글 엔드 판독에서는, 차동 판독 정도의 고속 판독 특성은 기대할 수 없다는 문제가 있는 점이 명확하게 되었다. 본원의 개요는, 매립 SRAM의 메모리 셀 구조에 있어서, 3개의 차동 기입 & 판독 포트를 갖고, 셀 중앙에 예를 들어 N웰 영역을 배치하고, 그 양측에 P웰 영역을 배치하는 것이다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본원은, 반도체 집적 회로 장치(또는 반도체 장치)에 관한 것으로, 예를 들어 SRAM(Static Random Access Memory) 회로, 및 이것을 갖는 디바이스에 적용할 수 있는 것이다.
일본 특허공개 2011-171753호 공보(특허문헌 1), 이것에 대응하는 미국 특허 제6535453호 공보(특허문헌 2), 일본 특허공개 제2003-297953호 공보(특허문헌 3), 이것에 대응하는 미국 특허 제8238142호 공보(특허문헌 4) 또는, 일본 특허공개 제2002-43441호 공보(특허문헌 5)는, 멀티 포트 SRAM에 관한 것이다. 거기에는, 차동형 듀얼 포트(Dual Port), 또는 2개의 분리형 싱글 엔드 리드 포트(Single Ended Read Port)를 갖는 트리플 포트(Triple Port)의 SRAM 회로, 셀의 중앙부를 N형 웰 영역으로 하고, 그 양측에 P형 웰 영역을 배치하는 SRAM 레이아웃 등이 개시되어 있다.
일본 특허공개 제2008-211077호 공보(특허문헌 6)는, 마찬가지로 멀티 포트 SRAM에 관한 것이다. 거기에는, 각종 트리플 포트의 SRAM 회로, 및 이들에 대응하는 셀 레이아웃이 개시되어 있다.
일본 특허공개 제2011-35398호 공보(특허문헌 7) 또는, 이것에 대응하는 미국 특허 제8009463호 공보(특허문헌 8)는, 마찬가지로 멀티 포트 SRAM에 관한 것이다. 거기에는, 듀얼 포트의 SRAM의 셀 레이아웃의 예로서, 비트선 사이에 이들과 평행하게 각각 접지선을 배치하는 예가 개시되어 있다.
일본 특허공개 제2011-171753호 공보 미국 특허 제6535453호 공보 일본 특허공개 제2003-297953호 공보 미국 특허 제8238142호 공보 일본 특허공개 제2002-43441호 공보 일본 특허공개 제2008-211077호 공보 일본 특허공개 제2011-35398호 공보 미국 특허 제8009463호 공보
예를 들어, 화상 정보 등을 처리하는 칩에 있어서는, 디지털 신호 처리 회로 등의 로직 회로와 함께, 멀티 포트의 SRAM을 혼재하는 일이 행해지고 있다. 그 때, 예를 들어 3포트이면, 1포트를 차동 기입 & 판독 포트로서, 2포트를 싱글 엔드 판독 전용 포트로 하는 경우가 있다. 그러나, 이 구성에서는, 매립 SRAM의 점유 면적은 작아지지만, 기입 & 판독 포트가 하나로 한정되는 외에, 싱글 엔드 판독에서는, 차동 판독 정도의 고속 판독 특성은 기대할 수 없는 등의 문제가 있다는 사실이 명백하게 되었다.
이와 같은 과제를 해결하기 위한 수단 등을 이하에 설명하지만, 그 밖의 과제와 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 실시 형태 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 본원의 일 실시 형태의 개요는, 매립 SRAM의 메모리 셀 구조에 있어서, 3개의 차동 기입 & 판독 포트(트랜스미션 게이트 베이스)를 갖고, 셀 중앙에, 예를 들어 N웰 영역을 배치하고, 그 양측에 P웰 영역을 배치하는 것이다.
본원에 있어서 개시되는 실시 형태 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 상기 본원의 일 실시 형태에 의하면, 셀의 점유 면적을 대폭 늘리지 않고 복수의 고속 기입 & 판독 포트를 확보할 수 있다.
도 1은, 본원의 일 실시 형태의 반도체 집적 회로 장치에 있어서의 반도체 칩의 일례인 메모리 혼재 로직 칩의 레이아웃의 개요를 설명하기 위한 칩 상면 전체도이다.
도 2는, 도 1의 매립 SRAM 영역 EM과 디지털 신호 처리 회로 영역 DSP의 관계의 일례를 설명하기 위한 회로 블록도이다.
도 3은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 기본적 셀 레이아웃(전체 상보 비트선 구성 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 모식적 회로도이다.
도 4는, 도 3에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다.
도 5는, 도 4에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 6은, 도 4에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다.
도 7은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 1(액티브 영역 등폭형 3포트)을 설명하기 위한 도 5에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 8은, 도 7의 X-X' 단면에 대응하는 디바이스 단면도이다.
도 9는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 2(A 포트계 N채널형 MISFET 액티브 영역 광폭형 3포트)를 설명하기 위한 도 7에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 10은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 3(A 포트계 고 Vth-B & C 포트계 저 Vth형 3포트)을 설명하기 위한 도 5에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 11은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 4(저 높이 셀 구조 3포트)를 설명하기 위한 도 3에 대응하는 도 1의 메모리 셀 영역 MC(세로 방향 즉, 비트선 방향으로 3셀분을 표시)의 모식적 회로도이다.
도 12는, 도 11의 메모리 셀 영역 MC1과 그 주변의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다.
도 13은, 도 12에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 14는, 도 12에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다.
도 15는, 도 11에 대응하는 판독 회로(기입 회로도 병기)의 일례를 나타내는 모식 회로도이다.
도 16은, 도 12의 범위를 상 방향의 인접하는 3개의 셀까지 확장하여 나타낸 확대 평면 레이아웃도(단, 제2층 매립 배선까지를 표시)이다.
도 17은, 도 16에 대응하는 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다.
도 18은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 5(부분 싱글 엔드 비트선 구성 4포트)를 설명하기 위한 도 11에 대응하는 도 1의 메모리 셀 영역 MC(세로 방향 즉, 비트선 방향으로 3셀분을 표시)의 모식적 회로도이다.
도 19는, 도 18의 메모리 셀 영역 MC1과 그 주변의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다.
도 20은, 도 19에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 21은, 도 19에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다.
도 22는, 도 18에 대응하는 판독 회로의 일례를 나타내는 모식 회로도(C 포트계 싱글 엔드 비트선)이다.
도 23은, 도 18에 대응하는 판독 회로의 일례를 나타내는 모식 회로도(D 포트계 싱글 엔드 비트선)이다.
도 24는, 도 19의 범위를 상 방향의 인접하는 3개의 셀까지 확장하여 나타낸 확대 평면 레이아웃도(단, 제2층 매립 배선까지를 표시)이다.
도 25는, 도 24에 대응하는 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 26은, 도 24에 대응하는 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다.
도 27은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 6(제1층 전원 세로 배선 구성 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 28은, 도 27에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다.
도 29는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 7(B & C 포트계 액세스 MISFET 상호 상하 반전 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다.
도 30은, 도 29에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 31은, 도 29에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다.
도 32는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(FIN 기본형 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 33은, 도 32의 FIN형 MIFET의 입체 형상의 일례를 나타내는 디바이스 사시도이다.
도 34는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(데이터 기억부 N채널형 MISFET 총 병렬 FIN형 3포트)을 설명하기 위한 도 3에 대응하는 도 1의 메모리 셀 영역 MC의 모식적 회로도이다.
도 35는, 도 34에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 36은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 9(A 포트계 액세스 MISFET 병렬 FIN형 3포트)를 설명하기 위해 도 34에 대응하는 도 1의 메모리 셀 영역 MC의 모식적 회로도이다.
도 37은, 도 36에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다.
도 38은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 아웃라인을 설명하기 위한 매립 SRAM 영역 EM의 모식적 회로 구성도이다.
1. 실시 형태의 개요 등
1-1. 실시 형태의 개요
우선, 본원에 있어서 개시되는 대표적인 실시 형태에 대하여 개요를 설명한다.
1. 이하를 포함하는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 반도체 기판;
(b) 상기 반도체 기판의 상기 제1 주면측에 설치된 매립 SRAM 영역;
(c) 상기 SRAM 영역 내에 설치된 메모리 셀 배치 영역;
(d) 상기 메모리 셀 배치 영역 내에 매트릭스 형상으로 설치된 다수의 메모리 셀 영역,
여기서, 각 메모리 셀 영역은, 평면적으로 보아 긴 변 및 짧은 변을 갖는 직사각형 형상을 갖고, 이하를 포함한다:
(d1) 상기 긴 변에 관하여, 중앙부에 설치된 제1 도전형을 갖는 제1 웰 영역;
(d2) 상기 긴 변에 관하여, 상기 제1 웰 영역의 양측에 설치된 제2 도전형을 갖는 제2 웰 영역 및 제3 웰 영역;
(d3) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제1 비트선 및 제2 비트선;
(d4) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제3 비트선 및 제4 비트선;
(d5) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제5 비트선 및 제6 비트선.
2. 상기 1항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d6) 데이터 기억부;
(d7) 상기 데이터 기억부에 설치된 제1 기억 노드;
(d8) 상기 데이터 기억부에 설치되고, 상기 제1 기억 노드와 상보적인 제2 기억 노드;
(d9) 상기 데이터 기억부로서, 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 드라이버 MISFET;
(d10) 상기 데이터 기억부로서, 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 드라이버 MISFET;
(d11) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제1 비트선에 접속된 제1 액세스 MISFET;
(d12) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제2 비트선에 접속된 제2 액세스 MISFET;
(d13) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제3 비트선에 접속된 제3 액세스 MISFET;
(d14) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제4 비트선에 접속된 제4 액세스 MISFET;
(d15) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제5 비트선에 접속된 제5 액세스 MISFET;
(d16) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제6 비트선에 접속된 제6 액세스 MISFET.
3. 상기 2항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d17) 상기 제1 드라이버 MISFET 및 상기 제1 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제1 액티브 영역;
(d18) 상기 제3 액세스 MISFET 및 상기 제5 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제2 액티브 영역;
(d19) 상기 제2 드라이버 MISFET 및 상기 제2 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제3 액티브 영역;
(d20) 상기 제4 액세스 MISFET 및 상기 제6 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제4 액티브 영역.
4. 상기 3항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d21) 상기 제1 액티브 영역과 상기 제2 액티브 영역의 불순물 영역을 서로 연결하는 제1 로컬 인터커넥트;
(d22) 상기 제3 액티브 영역과 상기 제4 액티브 영역의 불순물 영역을 서로 연결하는 제2 로컬 인터커넥트.
5. 상기 3항 또는 4항에 기재된 반도체 집적 회로 장치에 있어서, 상기 제1 액티브 영역의 폭은, 상기 제2 액티브 영역의 폭보다도 넓고, 상기 제3 액티브 영역의 폭은, 상기 제4 액티브 영역의 폭보다도 넓다.
6. 상기 2항 내지 5항 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 제1 드라이버 MISFET, 상기 제2 드라이버 MISFET, 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET는, 상기 제3 액세스 MISFET, 상기 제4 액세스 MISFET, 상기 제5 액세스 MISFET 및 상기 제6 액세스 MISFET보다도 임계값 전압이 높다.
7. 상기 2항 내지 6항 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 제3 액세스 MISFET와 상기 제5 액세스 MISFET의 상기 짧은 변을 따른 방향의 평면적 위치 관계와, 상기 제4 액세스 MISFET와 상기 제6 액세스 MISFET의 상기 짧은 변을 따른 방향의 평면적 위치 관계는, 서로 반전되어 있다.
8. 상기 2항 내지 7항 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d23) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 풀업 MISFET;
(d24) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 풀업 MISFET;
(d25) 상기 제1 풀업 MISFET 및 상기 제2 풀업 MISFET의 다른 쪽의 단자에 접속되고, 상기 긴 변과 직교하는 방향으로 연장되고, 제1층 매립 배선으로 구성된 전원 공급 배선.
9. 상기 2항 내지 8항 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d23) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 풀업 MISFET;
(d24) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 풀업 MISFET,
여기서, 각 메모리 셀 영역을 구성하는 모든 MISFET는, Fin형 FET로 구성되어 있다.
10. 상기 9항에 기재된 반도체 집적 회로 장치에 있어서, 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET는, Fin형 병렬 FET로 구성되어 있다.
11. 상기 9항에 기재된 반도체 집적 회로 장치에 있어서, 상기 제1 드라이버 MISFET 및 상기 제2 드라이버 MISFET 및 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET는, Fin형 병렬 FET로 구성되어 있다.
12. 상기 1항 내지 11항 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서:
(x1) 각 메모리 셀 영역의 상기 제3 비트선 및 상기 제4 비트선과, 상기 긴 변과 직교하는 방향에 있어서, 이 메모리 셀 영역에 인접하는 메모리 셀 영역의 상기 제3 비트선 및 상기 제4 비트선은, 상이한 것이며;
(x2) 각 메모리 셀 영역의 상기 제5 비트선 및 상기 제6 비트선과, 상기 긴 변과 직교하는 방향에 있어서, 이 메모리 셀 영역에 인접하는 메모리 셀 영역의 상기 제5 비트선 및 상기 제6 비트선은, 상이한 것이다.
13. 상기 12항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역 또는, 그 상하에 인접하는 어느 한쪽의 메모리 셀 영역은, 이하를 더 갖는다:
(d26) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 당해 메모리 셀 영역의 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET를 제어하는 제1 워드선;
(d27) 당해 메모리 셀 영역의 상하 방향에 인접하는 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 인접 메모리 셀 영역 및 당해 메모리 셀 영역의 상기 제3 액세스 MISFET 및 상기 제4 액세스 MISFET를 제어하는 제2 워드선;
(d28) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 당해 메모리 셀 영역 및 당해 메모리 셀 영역의 상하 방향에 인접하는 메모리 셀 영역의 상기 제5 액세스 MISFET 및 상기 제6 액세스 MISFET를 제어하는 제3 워드선.
14. 상기 3항 내지 13항 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 제1 액티브 영역, 상기 제2 액티브 영역, 상기 제3 액티브 영역 및 상기 제4 액티브 영역의 폭은, 동등하다.
15. 이하를 포함하는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 반도체 기판;
(b) 상기 반도체 기판의 상기 제1 주면측에 설치된 매립 SRAM 영역;
(c) 상기 SRAM 영역 내에 설치된 메모리 셀 배치 영역;
(d) 상기 메모리 셀 배치 영역 내에 매트릭스 형상으로 설치된 다수의 메모리 셀 영역,
여기서, 각 메모리 셀 영역은, 평면적으로 보아 긴 변 및 짧은 변을 갖는 직사각형 형상을 갖고, 이하를 포함한다:
(d1) 상기 긴 변에 관하여, 중앙부에 설치된 제1 웰 영역;
(d2) 상기 긴 변에 관하여, 상기 제1 웰 영역의 양측에 설치된 제2 웰 영역 및 제3 웰 영역;
(d3) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제1 비트선 및 제2 비트선;
(d4) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제3 비트선 및 제4 비트선;
(d5) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루지 않는 제5 비트선 및 제6 비트선.
16. 상기 15항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d6) 데이터 기억부;
(d7) 상기 데이터 기억부에 설치된 제1 기억 노드;
(d8) 상기 데이터 기억부에 설치되고, 상기 제1 기억 노드와 상보적인 제2 기억 노드;
(d9) 상기 데이터 기억부로서, 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 드라이버 MISFET;
(d10) 상기 데이터 기억부로서, 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 드라이버 MISFET;
(d11) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제1 비트선에 접속된 제1 액세스 MISFET;
(d12) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제2 비트선에 접속된 제2 액세스 MISFET;
(d13) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제3 비트선에 접속된 제3 액세스 MISFET;
(d14) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제4 비트선에 접속된 제4 액세스 MISFET;
(d15) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제5 비트선에 접속된 제5 액세스 MISFET;
(d16) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제6 비트선에 접속된 제6 액세스 MISFET.
17. 상기 16항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d17) 상기 제1 드라이버 MISFET 및 상기 제1 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제1 액티브 영역;
(d18) 상기 제3 액세스 MISFET 및 상기 제5 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제2 액티브 영역;
(d19) 상기 제2 드라이버 MISFET 및 상기 제2 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제3 액티브 영역;
(d20) 상기 제4 액세스 MISFET 및 상기 제6 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제4 액티브 영역.
18. 상기 17항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역은, 이하를 더 갖는다:
(d21) 상기 제1 액티브 영역과 상기 제2 액티브 영역의 불순물 영역을 서로 연결하는 제1 로컬 인터커넥트;
(d22) 상기 제3 액티브 영역과 상기 제4 액티브 영역의 불순물 영역을 서로 연결하는 제2 로컬 인터커넥트.
19. 상기 17항 또는 18항에 기재된 반도체 집적 회로 장치에 있어서, 상기 제1 액티브 영역의 폭은, 상기 제2 액티브 영역의 폭보다도 넓고, 상기 제3 액티브 영역의 폭은, 상기 제4 액티브 영역의 폭보다도 넓다.
20. 상기 16항에 기재된 반도체 집적 회로 장치에 있어서, 각 메모리 셀 영역 또는, 그 상하에 인접하는 어느 한쪽의 메모리 셀 영역은, 이하를 더 갖는다:
(d23) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 당해 메모리 셀 영역의 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET를 제어하는 제1 워드선;
(d24) 당해 메모리 셀 영역과 상하 방향에 인접하는 메모리 셀 영역의 경계 영역 또는 그 근방에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 메모리 셀 영역의 상기 제3 액세스 MISFET 및 상기 제4 액세스 MISFET를 제어하는 제2 워드선;
(d25) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 메모리 셀 영역과 상하 방향에 인접하는 메모리 셀 영역의 상기 제5 액세스 MISFET를 제어하는 제3 워드선;
(d26) 당해 메모리 셀 영역과 상하 방향에 인접하는 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 메모리 셀 영역의 상기 제6 액세스 MISFET를 제어하는 제4 워드선.
1-2. 본원에 있어서의 기재 형식, 기본적 용어, 용법의 설명
1. 본원에 있어서, 실시 형태의 기재는, 필요에 따라 편의상 복수의 섹션으로 나누어 기재하는 경우도 있지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립된 별개의 것이 아니라, 단일한 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙적으로, 마찬가지의 부분은 반복을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
또한, 본원에 있어서, 「반도체 장치」 또는 「반도체 집적 회로 장치」라 할 때는, 주로, 각종 트랜지스터(능동 소자) 단체, 및 그들을 중심으로, 저항, 콘덴서 등을 반도체 칩 등(예를 들어 단결정 실리콘 기판) 위에 집적한 것, 및 반도체 칩 등을 패키징한 것을 의미한다. 여기서, 각종 트랜지스터의 대표적인 것으로서는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 대표되는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 예시할 수 있다. 이때, 집적 회로 구성의 대표적인 것으로서는, N채널형 MISFET와 P채널형 MISFET를 조합한 CMOS(Complemetary Metal Oxide Semiconductor)형 집적 회로로 대표되는 CMIS(Complemetary Metal Insulator Semiconductor)형 집적 회로를 예시할 수 있다.
오늘날의 반도체 집적 회로 장치, 즉, LSI(Large Scale Integration)의 웨이퍼 공정은, 통상 2개의 부분으로 나뉘어 생각되고 있다. 즉, 첫 번째는, 원재료로서의 실리콘 웨이퍼의 반입으로부터 프리메탈(Premetal) 공정(M1 배선층 하단부와 게이트 전극 구조 사이의 층간 절연막 등의 형성, 콘택트 홀 형성, 텅스텐 플러그, 매립 등으로 이루어지는 공정) 근처까지의 FEOL(Front End of Line) 공정이다. 두 번째는, M1 배선층 형성으로부터 시작되고, 알루미늄계 패드 전극 위의 파이널 패시베이션막으로의 패드 개구의 형성 근처까지(웨이퍼 레벨 패키지 프로세스에 있어서는, 당해 프로세스도 포함함)의 BEOL(Back End of Line) 공정이다.
또한, 본원에 있어서는, 편의상 층간 절연막의 층에 착안하여, 동일한 층간 절연막에 속하는 배선과 비아에 동일한 층명을 부여한다. 즉, 제1층 매립 배선과 제2층 매립 배선 사이의 비아는 제2층 비아이다.
2. 마찬가지의 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않은 취지를 명시한 경우 및 문맥으로부터 명백하게, 그렇지 않은 경우를 제외하고, A 이외의 요소를 주요한 구성 요소의 하나로 하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하자면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe 합금이나 기타 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것임은 물론이다.
마찬가지로, 「산화실리콘막」, 「산화실리콘계 절연막」 등라고 해도, 비교적 순수한 비도핑 산화실리콘(Undoped Silicon Dioxide)뿐만 아니라, 그 밖의 산화실리콘을 주요한 성분으로 하는 절연막을 포함한다. 예를 들어, TEOS 베이스 산화실리콘(TEOS-based silicon oxide), PSG(Phosphorus Silicate Glass), BPSG(Borophosphosilicate Glass) 등의 불순물을 도핑한 산화실리콘계 절연막도 산화실리콘막이다. 또한, 열산화막, CVD 산화막 외에, SOG(Spin On Glass), 나노클러스터링 실리카(NSC: Nano-Clustering Silica) 등의 도포계막도 산화실리콘막 또는 산화실리콘계 절연막이다. 그 밖에, FSG(Fluorosilicate Glass), SiOC(Silicon Oxicarbide) 또는 카본 도핑 산화실리콘(Carbon-doped Siliconoxide) 또는 OSG(Organosilicate Glass) 등의 Low-k 절연막도 마찬가지로, 산화실리콘막 또는 산화실리콘계 절연막이다. 또한, 이들과 마찬가지의 부재에 공공(空孔)을 도입한 실리카계 Low-k 절연막(다공성계 절연막, 「다공성 또는 다공질」이라 할 때는, 분자성 다공질을 포함함)도 산화실리콘막 또는 산화실리콘계 절연막이다.
또한, 산화실리콘계 절연막과 함께, 반도체 분야에서 상용되고 있는 실리콘계 절연막으로서는, 질화실리콘계 절연막이 있다. 이 계통에 속하는 재료로서는, SiN, SiCN, SiNH, SiCNH 등이 있다. 여기서, 「질화실리콘」이라 할 때는, 특별히 그렇지 않다는 취지를 명시했을 때를 제외하고, SiN 및 SiNH의 양쪽을 포함한다. 마찬가지로, 「SiCN」이라 할 때는, 특히 그렇지 않다는 취지를 명시했을 때를 제외하고, SiCN 및 SiCNH의 양쪽을 포함한다.
또한, SiC는, SiN과 유사한 성질을 갖지만, SiON은 오히려 산화실리콘계 절연막으로 분류해야 할 경우가 많지만, 에치 스톱막으로 하는 경우에는 SiC, SiN 등에 가깝다.
질화실리콘막은, SAC(Self-Aligned Contact) 기술에 있어서의 에치 스톱막, 즉, CESL(Contact Etch-Stop Layer)로서, 다용되는 외에, SMT(Stress Memorization Technique)에 있어서의 응력 부여막으로서도 사용된다.
3. 「웨이퍼」라고 할 때는, 통상은 반도체 집적 회로 장치(반도체 장치, 전자 장치도 동일함)를 그 위에 형성하는 단결정 실리콘 웨이퍼를 가리키지만, 에피택셜 웨이퍼, SOI 기판, LCD 유리기판 등의 절연 기판과 반도체층 등의 복합 웨이퍼 등도 포함하는 것은 물론이다.
4. 도형, 위치, 속성 등에 관하여, 바람직한 예시를 하지만, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않다는 경우를 제외하고, 엄밀하게 그것으로 한정되는 것이 아님은 물론이다. 따라서, 예를 들어 「정사각형」이라 함은, 거의 정사각형을 포함하고(직사각형에 대해서도 동일함), 「직교」라 함은, 거의 직교하는 경우를 포함하고, 「일치」라 함은, 거의 일치하는 경우를 포함한다. 이것은, 「평행」, 「직각」에 대해서도 동일하다. 따라서, 예를 들어 완전한 평행에서 10°정도의 어긋남은 평행에 속한다.
또한, 어떤 영역에 대하여, 「전체」, 「전반」, 「전역」 등이라 할 때는, 「거의 전체」, 「거의 전반」, 「거의 전역」 등의 경우를 포함한다. 따라서, 예를 들어 어떤 영역의 80% 이상은, 「전체」, 「전반」, 「전역」이라 할 수 있다. 이것은, 「전체 둘레」, 「전체 길이」 등에 대해서도 동일하다.
또한, 어떤 형상에 대하여, 「직사각형」이라 할 때는, 「거의 직사각형」을 포함한다. 따라서, 예를 들어 직사각형과 상이한 부분의 면적이, 전체의 20% 정도 미만이면 직사각형이라 할 수 있다. 이 경우에 있어서, 이것은, 「환형」 등에 대해서도 동일하다. 이 경우에 있어서, 환형체가 분단되어 있는 경우에는, 그 분단된 요소 부분을 내삽 또는 외삽한 부분이 환형체의 일부이다.
또한, 주기성에 대해서도, 「주기적」은, 거의 주기적을 포함하고, 개개의 요소에 대하여, 예를 들어 주기의 어긋남이 20% 미만 정도이면, 개개의 요소는 「주기적」이라 할 수 있다. 또한, 이 범위로부터 벗어나는 것이, 그 주기성의 대상으로 되는 전체 요소의 예를 들어 20% 미만 정도이면, 전체적으로 「주기적」이라 할 수 있다.
또한, 본절의 정의는, 일반적인 것이며, 이하의 개별의 기재에서 상이한 정의가 있을 때는, 이 부분에 대해서는, 개별의 기재를 우선한다. 단, 당해 개별의 기재 부분에 규정 등이 되지 않은 부분에 대해서는, 명확하게 부정되지 않은 한, 본절의 정의, 규정 등이 또한 유효하다.
5. 또한, 특정한 수치, 수량으로 언급했을 때도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과한 수치이어도 되며, 그 특정한 수치 미만의 수치이어도 된다.
6. 본원에 있어서, 「(메모리 셀에 대하여) 데이터 기억부」라 함은, SRAM 메모리 셀 중 데이터를 유지하는 부분으로서, 액세스 MISFET, 워드선, 비트선 등을 제외한 부분을 의미한다.
또한, 「로컬 인터커넥트」라 함은, 통상의 콘택트용 텅스텐 플러그 등을 비교적 길게 레이아웃한 것으로서, 반도체 기판 위의 2개 이상의 불순물 영역 등 사이의 상호 접속 배선(소위 제0층 배선)으로서 사용되고 있음을 의미한다.
또한, 「(직사각형의 것에 대하여) 폭」이라 함은, 짧은 변 방향의 폭, 즉, 긴 변(길이 방향)과 직교하는 폭을 의미한다. 통상 짧은 변의 길이와 동등하다.
또한, 「(메모리 셀에 대하여) 높이」라 함은, 거의 직사각형 메모리 셀의 경우에는, 짧은 변의 길이를 의미한다. 구체적으로는, 비트선의 연장 방향을 따라서 측정한 메모리 셀의 폭이다.
「(메모리 셀에 대하여) 상하 방향」이라 함은, 비트선의 연장 방향이다.
「(임계값 전압에 대하여) 높다 또는 낮다」라고 함은, 그 값의 부호가 동일함을 전제로 하여, 그 절댓값이 클 때 「높다」라고 하며, 그 반대일 때 「낮다」라고 한다.
「플래너 게이트형 MISFET」와 달리, 3차원적인 채널 구조를 갖는 MISFET에, 「FIN형 MISFET」 등이라 불리는 것이 있지만, 유사한 구조가 다양하게 있으며, 분류도 각각 다르다. 따라서, 본원에 있어서는, 협의의 핀(FIN)형, 파이 게이트(Pi-Gate)형, 오메가 게이트(Ω-Gate)형, 트라이 게이트(Tri-Gate)형, 전체 둘레 게이트(Gate-all-around)형 등을 포함해 넓은 의미에서 「FIN형 MISFET」라 칭하도록 한다.
이것에 관하여 「FIN형 병렬 MISFET」라 함은, 복수의 FIN형 MISFET를 병렬 접속하여, 하나의 MISFET와 같이 사용하는 것을 의미한다. 특히, 병렬이 아닌 것을 구별할 때는, 「FIN형 비병렬 MISFET」라 한다.
2. 실시 형태의 상세
실시 형태에 대하여 더 상세히 설명한다. 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이더라도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 명백한 경우 등에는, 평면적으로 닫힌 구멍이더라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니더라도, 공극이 아님을 명시하기 위해서 해칭을 넣는 경우가 있다.
또한, 양자 택일의 경우의 호칭에 관하여, 한쪽을 「제1」등으로 하고, 다른 쪽을 「제2」등이라 칭하는 경우에 있어서, 대표적인 실시 형태를 따라 대응을 지어 예시하는 경우가 있지만, 예를 들어 「제1」이라고 해도, 예시한 당해 선택지로 한정되는 것은 아님은 물론이다.
2-1. 본원의 일 실시 형태의 반도체 집적 회로 장치에 있어서의 반도체 칩의 일례인 메모리 혼재 로직 칩 등의 설명(주로 도 1 및 도 2)
이 섹션에서 나타내는 칩 레이아웃 등은, 섹션 (2-2)에서 설명하는 셀 레이아웃을 적용하는 반도체 집적 회로 장치의 일례이며, 이 이외의 형태에서도, 다양하게 이용할 수 있음은 물론이다. 이하에서는, 주로, 매립형(Embedded) SRAM을 예로 들어, 구체적으로 설명하지만, 이하의 각종 예는, 범용 SRAM 즉, 전용 SRAM 등의 비매립형 SRAM에도 적용할 수 있음은 물론이다.
또한, 여기서 나타내는 칩 레이아웃 등은, 이하의 모든 기본예 및 변형예의 기초로 되는 것이기 때문에, 이하의 변형예 등에 있어서는, 그 설명은 원칙적으로 반복하지 않는다.
이하에서는, 트랜스미션 게이트형 액세스(Transmission Gate Based Access) MISFET 구성의 멀티 포트(Multi-port) 메모리 셀, 즉 비분리형(Non-Isolated) 멀티 포트 메모리 셀을 예로 들어 구체적으로 설명한다. 그러나, 분리형 리드 포트(Isolated Read-port) 등을 갖는 멀티 포트 메모리 셀 등에도 적용할 수 있음은 물론이다. 이 트랜스미션 게이트형 액세스 MISFET 구성의 멀티 포트 메모리 셀은, 임의의 포트(차동 포트에 관하여)를 기입에 사용할 수 있는 장점을 갖는다. 한편, 분리형 리드 포트를 갖는 것은, 집적도가 높은 외에, 동시에 동일한 셀에 기입 및 판독을 위한 액세스 가능성을 갖는다.
도 1은 본원의 일 실시 형태의 반도체 집적 회로 장치에 있어서의 반도체 칩의 일례인 메모리 혼재 로직 칩의 레이아웃의 개요를 설명하기 위한 칩 상면 전체도이다. 도 2는 도 1의 매립 SRAM 영역 EM과 디지털 신호 처리 회로 영역 DSP의 관계의 일례를 설명하기 위한 회로 블록도이다. 이들에 기초하여, 본원의 일 실시 형태의 반도체 집적 회로 장치에 있어서의 반도체 칩의 일례인 메모리 혼재 로직 칩 등을 설명한다.
도 1에 도시한 바와 같이, SRAM 혼재 로직 칩(2)(반도체 기판)의 제1 주면(1a) 또는 표면(디바이스면) 위에는, 예를 들어 화상 등에 관한 아날로그 신호를 처리하는 아날로그 회로 영역 AR이 설치되어 있다. 마찬가지로, 칩(2)의 제1 주면(1a) 위에는, 디지털 논리 처리를 행하는 로직 회로 영역 LR이 설치되어 있다. 이 로직 회로 영역 LR 내에는, 예를 들어 디지털 신호를 처리하는 디지털 신호 처리 회로 영역 DSP가 설치되어 있다. 또한, 칩(2)의 제1 주면(1a) 위에는, SRAM(Static Random Access Memory) 회로를 수용하는 매립 SRAM 영역 EM이 설치되어 있다. 이 예에 있어서는, SRAM 영역 EM에는, 3포트 구성의 SRAM 회로(「3포트 SRAM 회로」라 함)가 수용되어 있다.
매립 SRAM 영역 EM은, 메모리 어레이 영역 MA와 메모리 주변 회로 영역 PR로 나눌 수 있다. 이 메모리 어레이 영역 MA(메모리 셀 배치 영역)에는, 다수의 메모리 셀 영역 MC(MC1)가 매트릭스 형상으로 배열되어 있다. 또한, 메모리 어레이 영역 MA에는, 가로 방향으로 각 메모리 셀 영역 MC를 제어하기 위한 다수의 워드선 WL(Wordline)이 횡단하고 있으며, 세로 방향으로는, 데이터의 판독 또는 기입을 위한 다수의 비트선 BL(Bitline)이 종단하고 있다.
메모리 주변 회로 영역 PR에는, 워드선 WL 등을 제어하는 행 제어 회로 RC 및 비트선 BL을 개재하여, 데이터의 판독이나 기입을 제어하는 열 제어 회로 영역 CC가 설치되어 있다.
다음으로, 도 1에 있어서의 디지털 신호 처리 회로 영역 DSP와 3포트 SRAM 회로 EM의 관계의 일례를 도 2에 나타낸다. 도 2에 도시한 바와 같이, 예를 들어 3포트 SRAM 회로 EM에 수납되어 있는 데이터 A가 A 포트 PA를 개재하여 판독되고, 그것과, B 포트 PB를 개재하여 판독된 데이터 B가, 디지털 신호 처리 회로 영역 DSP에 있어서, 디지털 연산 처리되어 데이터 C가 되고, 그것이 C 포트 PC를 개재하여, 3포트 SRAM 회로 EM에 수납된다. 통상 화상 처리 등에 있어서는, 이와 같은 일련의 프로세스가 고속으로 반복된다.
2-2. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 기본적 셀 레이아웃(전체 상보 비트선 구성 3포트)의 설명(주로 도 3 내지 도 6)
이 섹션에서는, 섹션 (2-1)에서 설명한 점을 근거로 하여, 섹션 (2-3) 이후에서 설명하는 변형예의 기초로 되는 전체 상보 비트선 구성 3포트 SRAM의 셀 레이아웃을 설명한다.
또한, 여기서는, 완전 CMIS(Complementary Metal Insulator Semiconductor)형의 표준 6트랜지스터 SRAM 메모리 셀을 베이스로 하고, 이것에, 트랜스퍼 MISFET를 액세스 트랜지스터로서 부가하여 포트를 증설한(트랜스퍼 게이트 베이스 멀티 포트) 3포트 매립 SRAM을 설명한다. 그러나, 메모리 셀은, 다른 종류의 SRAM 셀이어도 되는 것은 물론이다. 또한, 포트의 수는 3으로 한하지 않고, 4 이상이어도, 2이어도 된다.
또한, 섹션 (2-10) 내지 (2-12) 이외에서 사용하는 MISFET는, 기본적으로 모두, 플래너 게이트(Planar Gate)형이지만, 전부 또는 일부에, Fin형 MISFET를 사용해도 되는 것은 물론이다.
또한, 이하에서는, 설명을 명확하게 하기 위해서, 매립 메모리 영역에 관해서는, 3층 메탈 배선 구조를 예로 들어 구체적으로 설명하지만, 배선층의 총수는, 4층 이상이어도, 그 이외이어도 된다. 또한, 이하의 예에 있어서는, 매립 배선은, 다마신 방식 등에 의한 구리계 매립 배선이지만, 구리계 매립 배선에 한하지 않고, 은계나 그 밖의 매립 배선이어도 된다. 또한, 배선계는, 매립 배선에 한하지 않고, 알루미늄계 배선과 같이, 비매립 배선이어도 된다.
도 3은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 기본적 셀 레이아웃(전체 상보 비트선 구성 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 모식적 회로도이다. 도 4는 도 3에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다. 도 5는 도 4에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 6은 도 4에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 기본적 셀 레이아웃(전체 상보 비트선 구성 3포트)을 설명한다.
우선, 도 3에 기초하여, 메모리 셀 MC의 회로적인 구성을 설명한다(이 메모리 셀은, 일반적으로 「완전 CMOS 셀」 등이라고 불리는 것임). 도 3에 도시한 바와 같이, 메모리 셀 영역 MC(MC1)의 데이터 기억부 SP에는, P채널형 풀업(Pull Up) MISFET(P11, P12)가 설치되어 있으며, 이들 소스 드레인 단자의 한쪽이 각각 전원 배선 Vdd에 접속되어 있으며, 다른 쪽이 각각 정(正) 기억 노드(Node) SN 및 반전 기억 노드 SNB에 접속되어 있다. 정 기억 노드 SN에는, 제1 드라이버 MISFET 즉 N채널형 드라이버(Driver) MISFET(DN11)의 소스 드레인 단자의 한쪽이 접속되어 있으며, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 한편, 반전 기억 노드 SNB에는, 제2 드라이버 MISFET 즉 N채널형 드라이버 MISFET(DN12)의 소스 드레인 단자의 한쪽이 접속되어 있으며, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 여기서, P채널형 풀업 MISFET(P11) 및 N채널형 드라이버 MISFET(DN11)의 게이트 전극은, 반전 기억 노드 SNB에 접속되어 있으며, P채널형 풀업 MISFET(P12) 및 N채널형 드라이버 MISFET(DN12)의 게이트 전극은, 정 기억 노드 SN에 접속되어 있다.
메모리 셀 영역 MC 내의 행 방향(X축 방향 또는, 가로 방향)으로는, A 포트 워드(Port Word)선 WLA1, B 포트 워드선 WLB1 및 C 포트 워드선 WLC1이 설치되어 있다. A 포트 워드선 WLA1에는, 제1 및 제2 액세스 MISFET 즉 N채널형 액세스 MISFET(AN11, AN12)의 게이트 전극이 접속되어 있다. 마찬가지로, B 포트 워드선 WLB1에는, 제3 및 제4 액세스 MISFET 즉 N채널형 액세스 MISFET(AN13, AN14)의 게이트 전극이 접속되어 있다. 또한, C 포트 워드선 WLC1에는, 제5 및 제6 액세스 MISFET 즉 N채널형 액세스 MISFET(AN15, AN16)의 게이트 전극이 접속되어 있다.
한편, 메모리 셀 영역 MC 내의 열 방향(Y축 방향, 세로 방향 또는 상하 방향)으로는, A 포트(Port) 정(True) 비트선 BLA(제1 비트선), 및 이와 상보적인 쌍을 이루는 A 포트 반전(Complementary) 비트선 BLAB(제2 비트선)가 설치되어 있다. N채널형 액세스 MISFET(AN11)의 소스 드레인 단자의 한쪽은, A 포트 정 비트선 BLA와 접속되어 있으며, 다른 쪽은, 정 기억 노드 SN(제1 기억 노드)과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN12)의 소스 드레인 단자의 한쪽은, A 포트 반전 비트선 BLAB와 접속되어 있으며, 다른 쪽은, 반전 기억 노드 SNB(제2 기억 노드)와 접속되어 있으며, 이들에 의해, 상보형 A 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC 내의 열 방향으로는, B 포트 정 비트선 BLB(제3 비트선), 및 이와 상보적인 쌍을 이루는 B 포트 반전 비트선 BLBB(제4 비트선)가 설치되어 있다. N채널형 액세스 MISFET(AN13)의 소스 드레인 단자의 한쪽은, B 포트 정 비트선 BLB와 접속되어 있으며, 다른 쪽은, 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN14)의 소스 드레인 단자의 한쪽은, B 포트 반전 비트선 BLBB와 접속되어 있고, 다른 쪽은, 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 상보형 B 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC 내의 열 방향으로는, C 포트 정 비트선 BLC(제5 비트선), 및 이와 상보적인 쌍을 이루는 C 포트 반전 비트선 BLCB(제6 비트선)이 설치되어 있다. N채널형 액세스 MISFET(AN15)의 소스 드레인 단자의 한쪽은, C 포트 정 비트선 BLC와 접속되어 있으며, 다른 쪽은, 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN16)의 소스 드레인 단자의 한쪽은, C 포트 반전 비트선 BLCB와 접속되어 있으며, 다른 쪽은, 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 상보형 C 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
다음으로, 도 3에 대응하는 구체적 평면 레이아웃의 일례를 도 4, 도 5 및 도 6에 의해 설명한다. 도 4, 도 5 및 도 6에 도시한 바와 같이, 이 예에 있어서는, 메모리 어레이 영역 MA(도 1)는, 가로로 긴 직사각형 메모리 셀 영역 MC1(MC)을 주기적으로 매트릭스 형상으로 부설된 구조로 되어 있다(레이아웃의 사정에 따라 일부에 반전 등의 조작을 포함하는 경우가 있음). 이하 레이아웃의 기본적인 사고 방식을 정리하면 이하와 같다. 즉,
(1) 메모리 셀 영역 MC1의 중앙부에, 제1 및 제2 풀업 MISFET 즉 P채널형 풀업 MISFET(P11, P12)를 형성하기 위한 N형 웰 영역(4n)(제1 도전형의 제1 웰 영역)을 배치한다. 그리고, 이 예에 있어서는, N형 웰 영역(4n)의 좌측에, N채널형 드라이버 MISFET(DN11), N채널형 액세스 MISFET(AN11, AN13, AN15)를 형성하기 위한 P형 웰 영역(4p)(제2 도전형의 제2 웰 영역)을 배치한다. 마찬가지로, N형 웰 영역(4n)의 우측에, N채널형 드라이버 MISFET(DN12), N채널형 액세스 MISFET(AN12, AN14, AN16)를 형성하기 위한 또 하나의 P형 웰 영역(4p)(제2 도전형의 제3 웰 영역)을 배치한다. 또한, 좌우의 P형 웰 영역(4p)은, 서로 연결되어 있어도 된다.
(2) P형 소스 드레인 영역 등이 형성되는 액티브 영역(18p1, 18p2)은, 이 예에서는, 각각 세로로 긴 직사각형 형상을 이루고 있으며, 기하학적으로 STI 영역(3)(소자 분리 영역)에 의해 서로 분리되어 N형 웰 영역(4n) 내에 배치되어 있다. N형 소스 드레인 영역 등이 형성되는 액티브 영역(18n1, 18n2) 중, N채널형 드라이버 MISFET(DN11), N채널형 액세스 MISFET(AN11, AN13, AN15)를 형성하기 위한 액티브 영역(18n1)은, 이 예에서는, 일체의 오목부를 포함하는 복잡한 다각형 형상을 갖고, 좌측의 P형 웰 영역(4p)에 설치되어 있다. 한편, N채널형 드라이버 MISFET(DN12), N채널형 액세스 MISFET(AN12, AN14, AN16)를 형성하기 위한 액티브 영역(18n2)은, 이 예에서는, 일체의 오목부를 포함하는 복잡한 다각형 형상을 갖고, 우측의 P형 웰 영역(4p)에 설치되어 있다.
(3) 각 게이트 전극(16)은, 대응하는 액티브 영역(18n1, 18n2, 18p1, 18p2)을 횡단하도록, 가로 방향으로 연장되어 있다.
(4) 이 예에 있어서는, 메모리 셀 영역 MC1 내의 비교적 짧은 상호 접속은, 주로, 제1층 매립 배선 M1에 의해 형성되어 있다. 제1층 매립 배선 M1은, 예를 들어 싱글 다마신 방식에 의해 형성되어 있다. 또한, 이 예에 있어서는, 제1층 매립 배선 M1은, 상하 도전층 사이의 중개 메탈층으로서도 이용되어 있다.
(5) 각 게이트 전극(16), 제1층 매립 배선 M1 등과, 대응하는 액티브 영역(18n1, 18n2, 18p1, 18p2)(그 부분의 소스 드레인 영역)과의 콘택트는, 콘택트부(6)(구체적으로는, 예를 들어 텅스텐 플러그)를 개재하여, 취하고 있다.
(6) 각 비트선 BLA, BLB, BLC, BLAB, BLBB, BLCB, 전원 배선 Vdd, 접지 배선 Vss, 예를 들어 로직 회로용 신호 배선 등 중, 매립 SRAM 영역 EM 위를 통과하는 것 등의 제2층 스루(Through) 배선 TW21, TW22 등의 세로 방향의 비교적 긴 배선은, 이 예에서는, 제2층 매립 배선 M2에 의해 형성되어 있다. 제2층 매립 배선 M2는, 예를 들어 듀얼 다마신 방식에 의해 형성되어 있다. 또한, 이 예에 있어서는, 제2층 매립 배선 M2는, 상하의 도전층 사이의 중개 메탈층으로서도 이용되고 있다.
또한, 이 예에서는, 제2층 매립 배선 M2에 의한 접지 배선 Vss를 근접하는 비트선 사이에 배치하고, 실드 효과를 갖게 하고 있다.
또한, 이 예에서는, 메모리 셀 중앙부의 N형 웰 영역 위에 있어서, 제2층 매립 배선 M2에 의한 SRAM 영역과는 직접 관계가 없는 신호 배선 등의 제2층 스루(Through) 배선을 전원 배선과 평행하게 깔게 하고 있다. 이것에 의해, 비교적 하층의 배선을 종단 신호선으로서 사용할 수 있는 장점을 갖는다.
(7) 각 제1층 매립 배선 M1과 제2층 매립 배선 M2 사이는, 1-2층간 비아(21)에 의해, 서로 접속되어 있다.
(8) 각 워드선 WLA1, WLB1, WLC1은, 이 예에서는, 제3층 매립 배선 M3에 의해 형성되어 있다. 제3층 매립 배선 M3은, 예를 들어 듀얼 다마신 방식에 의해 형성되어 있다.
(9) 각 제2층 매립 배선 M2와 제3층 매립 배선 M3 사이는, 2-3층간 비아(22)에 의해, 서로 접속되어 있다.
이상 설명한 바와 같이, 매립형 3포트 SRAM에 있어서, 가로로 긴 직사각형 메모리 셀 영역의 중앙부에, N웰 영역을 배치하고, 양측에 P웰 영역을 배치함과 함께, 각 포트를 차동 비트선 구성으로 하였으므로, 칩 점유 면적의 증대를 최소한으로 억제하면서, 각 포트(트랜스미션 게이트 베이스)에 대하여, 고속의 기입, 및 판독 특성을 확보할 수 있다.
2-3. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 1(액티브 영역 등폭형 3포트)의 설명(주로 도 7 및 도 8)
이 섹션에서는, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예를 설명한다.
이하의 예는, 기본적으로 도 1 내지 도 6에서 설명한 것과 동일하며, 이하에 있어서는 원칙적으로 상이한 부분만을 설명한다. 이것은, 이하의 다른 변형예에 있어서도 동일하다.
이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-5)에서 (2-12)의 하나 또는, 복수와 조합할 수 있다.
도 7은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 1(액티브 영역 등폭형 3포트)을 설명하기 위한 도 5에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 8은 도 7의 X-X' 단면에 대응하는 디바이스 단면도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 1(액티브 영역 등폭형 3포트)을 설명한다.
이 레이아웃은, 기본적으로 도 3 내지 도 6에서 설명한 것과 동일하지만, 도 7 및 도 8에 도시한 바와 같이, P형 웰 영역(4p) 내의 액티브 영역의 형상이 상이하며, 도 8에 상세히 설명한 바와 같은 LIC(Local Interconnect)가 사용되어 있는 점이 상이하다. 즉,
(1) N형 소스 드레인 영역 등이 형성되는 액티브 영역(18n1, 18n2, 18n3, 18n4)은, 이 예에서는, 각각 세로로 긴 직사각형 형상을 이루고 있으며, 기하학적으로 STI 영역(3)(소자 분리 영역)에 의해 서로 분리되어 P형 웰 영역(4p) 내에 세로로 길게 배치되어 있다. 그리고, 이 예에 있어서는, 각 액티브 영역(18n1, 18n2, 18n3, 18n4(각각, 제2 액티브 영역, 제4 액티브 영역, 제1 액티브 영역 및 제3 액티브 영역)의 폭은, 동등하게 되어 있다. 이에 의해, 리소그래피가 용이하게 된다.
(2) 액티브 영역(18n1, 18n3) 및 액티브 영역(18n2, 18n4)이 서로 분리된 결과, 이들을 상호 접속하는 것으로서, LIC 즉, 로컬 인터커넥트(8a, 8b)(각각, 제1 로컬 인터커넥트 및 제2 로컬 인터커넥트)가 사용되어 있다.
다음으로, 도 7의 X-X' 단면을 도 8에 나타내었다. 도 8에 도시한 바와 같이, 칩(2)(도 1)은, 예를 들어 P형 단결정 실리콘 반도체 기판(1s) 위에 형성되어 있으며, 예를 들어 그 상부에는, P형 웰 영역(4p)이 설치되어 있으며, 그 표면에는, STI(Shallow Trench Isolation) 영역(3)이 설치되어 있다. STI 영역(3)이 없는 반도체 기판(1s)의 표면은, 액티브 영역으로 되어 있으며, 그 일부에는, 고농도 N형 소스 드레인 영역(5n)이 설치되어 있다.
반도체 기판(1s)의 표면(1a)(이면(1b)과 반대 면) 위에는, 예를 들어 산화실리콘계 절연막 등으로 구성된 프리메탈(Premetal) 절연막(7)이 형성되어 있으며, 그 안에는 로컬 인터커넥트(8), 즉 텅스텐 플러그(9)(Tungsten Plug)가 매립되어 있다. 프리메탈 절연막(7) 및 로컬 인터커넥트(8)의 위에는, 예를 들어 산화실리콘계 절연막 등(예를 들어, 비다공질계 Low-k 절연막)에 의한 제1층 층간 절연막(10)이 형성되어 있으며, 그 안에는, 예를 들어 구리계의 제1층 매립 배선 M1이 매립되어 있다. 또한, 로컬 인터커넥트(8)(텅스텐 플러그(9))와 고농도 N형 소스 드레인 영역(5n)은, (기판 또는 게이트 전극과의) 콘택트부(6)에 있어서, 서로 전기적으로 접속되어 있다. 제1층 층간 절연막(10) 및 제1층 매립 배선 M1의 위에는, 예를 들어 산화실리콘계 절연막 등(예를 들어, 다공질계 Low-k 절연막)에 의한 상층 다층 배선층(12)이 형성되어 있다.
이상 설명한 바와 같이, 각 메모리 셀을 구성하는 N채널형 MISFET(이 예에서는 플래너 게이트형)를 형성하는 액티브 영역을 기본적으로 모두, 세로로 긴 직사각형으로 하고, 그 폭을 동등하게 하였으므로 미세 가공이 용이해지는 장점을 갖는다.
또한, 복수의 액티브 영역 사이의 상호 접속에 로컬 인터커넥트를 이용하였으므로, 제1층 매립 배선 등을 곡리예(谷離豫)할 수 있는 장점을 갖는다.
또한, 액티브 영역의 등폭화는, N채널형 MISFET뿐만 아니라, 각 메모리 셀을 구성하는 P채널형 MISFET에도 적용해도 된다. 즉, 즉, 각 메모리 셀을 구성하는 P채널형 MISFET(이 예에서는 플래너 게이트형)를 형성하는 액티브 영역을 기본적으로 모두 세로로 긴 직사각형으로 하고, 그 폭을 N채널형 MISFET를 형성하는 액티브 영역의 폭과 동등하게 한다. 이와 같이 하면, 미세 가공이 더 용이해지는 장점을 갖는다.
또한, 도 4 등의 예와 비교하면, 도 7 등의 예에서는, P형 웰 영역 내의 액티브 영역이, 비교적 간단하고 직사각형 구조(폭이나 길이와는 무관계하게)를 이루고 있으므로, 미세 가공에 적합하다. 또한, 길이(세로 방향)가 동일하게 되어 있으므로, 이 점에서도 미세 가공에 적합하다.
2-4. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 2(A 포트계 N채널형 MISFET 액티브 영역 광폭형 3포트)의 설명(주로 도 9)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예에 속하지만, 직접적으로는 섹션 (2-3)에서 설명한 예의 변형예라고 볼 수도 있다. 여기서 설명하는 예는, 기본적으로 섹션 (2-3)에서 설명한 예와 같기 때문에, 이하에서는 원칙적으로 상이한 부분만을 설명한다.
이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-5) 내지 (2-9)의 하나 또는, 복수와 조합할 수 있다.
도 9는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 2(A 포트계 N채널형 MISFET액티브 영역 광폭형 3포트)를 설명하기 위한 도 7에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 2(A 포트계 N채널형 MISFET액티브 영역 광폭형 3포트)를 설명한다.
이 예는, 도 7 및 도 8에서 설명한 것과 기본적으로 동일하다. 그러나, 이 예에서는 도 9에 도시한 바와 같이, N채널형 드라이버 MISFET(DN11, DN12) 및 N채널형 액세스 MISFET(AN11, AN12)를 형성하는 액티브 영역(18n3, 18n4)의 폭이, N채널형 액세스 MISFET(AN13, AN14, AN15, AN16)를 형성하는 액티브 영역(18n1, 18n2)의 폭보다도 넓어지게 되어 있는 점이 상이하다.
이상 설명한 바와 같이, 각 메모리 셀을 구성하는 A 포트계의 N채널형 MISFET의 액티브 영역의 폭을 B 및 C 포트계의 N채널형 MISFET의 액티브 영역의 폭보다도 넓게 함으로써, A 포트계의 드라이버 트랜지스터나 액세스 트랜지스터의 구동 능력이 향상되기 때문에, 판독 및 기입 속도가 향상된다. 또한, SNM(Static Noise Margin) 특성의 향상을 기대할 수 있다.
2-5. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 3(A 포트계 고 Vth-B & C 포트계 저 Vth형 3포트)의 설명(주로 도 10)
이 섹션에서 설명하는 예는, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예이다. 여기서 설명하는 예는, 기본적으로, 섹션 (2-1) 및 (2-2)에서 설명한 예와 동일하기 때문에, 이하에서는 원칙적으로 상이한 부분만을 설명한다.
이 예의 특징은, 셀을 구성하는 복수의 N채널형 MISFET의 일부의 임계값 전압을 상대적으로 높게 하고 있는 점에 있다. 한편, 이외의 예에서는, 일의적으로는 셀을 구성하는 복수의 N채널형 MISFET의 임계값 전압은, 기본적으로 동일 레벨로 되어 있다. 그러나, 이 예와 동일하게 임계값 전압에 각종 모드에서, 차를 설정할 수도 있다. 또한, 이 예에서는, N채널형 드라이버 MISFET(DN11, DN12) 및 N채널형 액세스 MISFET(AN11, AN12)의 임계값 전압을 상대적으로 높게 하는 모드를 구체적으로 설명하지만, 그 이외의 MISFET의 조합으로 임계값 전압을 상대적으로 높게 하는 모드이어도 되는 것은 물론이다.
또한, 이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-2) 내지 (2-4) 및 섹션 (2-6) 내지 (2-12)의 하나 또는, 복수와 조합할 수 있다.
도 10은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 3(A 포트계 고 Vth-B & C 포트계 저 Vth형 3포트)을 설명하기 위한 도 5에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 3(A 포트계 고 Vth-B & C 포트계 저 Vth형 3포트)을 설명한다.
이 예는, 도 3 내지 도 6에서 설명한 것과 기본적으로 동일하지만, 도 10에 도시한 바와 같이, P형 웰 영역(4p)을, 임계값 전압이 상대적으로 높은 고 Vth 영역 HVth1, HVth2와, 임계값 전압이 상대적으로 낮은 저 Vth 영역 LVth1, LVth2로 구분한 점이 상이하다. 즉, N채널형 드라이버 MISFET(DN11, DN12) 및 N채널형 액세스 MISFET(AN11, AN12)의 임계값 전압을 상대적으로 높게 하고, N채널형 액세스 MISFET(AN13, AN14, AN15, AN16)의 임계값 전압을 상대적으로 낮게 하는 것이다.
이상 설명한 바와 같이, 각 메모리 셀을 구성하는 A 포트계의 N채널형 MISFET의 임계값 전압을 B 및 C 포트계의 N채널형 MISFET의 임계값 전압보다도, 상대적으로 높게 설정하였으므로, A 포트계의 누설 전류를 저감할 수 있음과 함께, B 및 C 포트계를 상대적으로 고속 판독 및 고속 기입으로 할 수 있다.
2-6. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 4(저 높이 셀 구조 3포트)의 설명(주로 도 11내지 도 17)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예에 속하지만, 직접적으로는 섹션 (2-3)에서 설명한 예의 변형예라고 볼 수도 있다.
여기에 설명하는 예는, 도 7 및 도 8에서 설명한 것과 기본적으로 동일하므로, 이하에서는, 원칙적으로 상이한 부분만을 설명한다.
또한, 이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-2) 내지 (2-5) 및 섹션 (2-7) 내지 (2-12)의 하나 또는, 복수와 조합할 수 있다.
도 11은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 4(저 높이 셀 구조 3포트)를 설명하기 위한 도 3에 대응하는 도 1의 메모리 셀 영역 MC(세로 방향 즉, 비트선 방향으로 3셀분을 표시)의 모식적 회로도이다. 도 12는 도 11의 메모리 셀 영역 MC1과 그 주변의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다. 도 13은 도 12에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 14는 도 12에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다. 도 15는 도 11에 대응하는 판독 회로(기입 회로도 병기)의 일례를 나타내는 모식 회로도이다. 도 16은 도 12의 범위를 상 방향의 인접하는 3개의 셀까지 확장해서 나타낸 확대 평면 레이아웃도(단, 제2층 매립 배선까지를 표시)이다. 도 17은 도 16에 대응하는 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 4(저 높이 셀 구조 3포트)를 설명한다.
도 11에 도시한 바와 같이, 이 예에서는, B 포트계 및 C 포트계의 비트선 페어를 셀 1열당 2조 배선하여, B 포트계 워드선과 C 포트계 워드선(각 제2 워드선임)을 셀 2행에 대하여 1개씩 배선하고, 인터리브 접속한다. 한편, A 포트계 워드선(제1 워드선)은 셀 1행에 대하여 독립적으로 1개 배선하고, A 포트계 비트선 페어는, 각 열에 대하여 1조로 한다. 즉, B 포트계 및 C 포트계의 비트선 페어를 배로 증가시킴으로써, 워드선을 1개 줄이고 있는 것이다. 이것은, 가로로 긴 메모리 셀을 고려하면, 비록 세로로 뻗는 비트선이 대폭으로 증가하여도, 가로로 뻗는 워드선을 줄인 쪽이 점유 면적의 점에서 유리하기 때문이다.
도 11은, 기본적으로 도 3의 회로를 상하 방향으로 3개 배열한 것이지만, 레이아웃, 배선의 깔기, 충전 효율의 관점에서 일부에 상하 또는 좌우의 반전 조작을 수반하는 경우가 있다.
이하에, 도 3의 경우와 마찬가지로 설명하면 이하와 같다.
도 11에 도시한 바와 같이, 메모리 셀 영역 MC1의 데이터 기억부 SP에는, P채널형 풀업 MISFET(P11, P12)가 설치되어 있으며, 이들의 소스 드레인 단자의 한쪽이 각각 전원 배선 Vdd에 접속되어 있으며, 다른 쪽이 각각 정 기억 노드 SN 및 반전 기억 노드 SNB에 접속되어 있다. 정 기억 노드 SN에는, N채널형 드라이버 MISFET(DN11)의 소스 드레인 단자의 한쪽이 접속되어 있으며, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 한편, 반전 기억 노드 SNB에는, N채널형 드라이버 MISFET(DN12)의 소스 드레인 단자의 한쪽이 접속되어 있으며, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 여기서, P채널형 풀업 MISFET(P11) 및 N채널형 드라이버 MISFET(DN11)의 게이트 전극은, 반전 기억 노드 SNB에 접속되어 있으며, P채널형 풀업 MISFET(P12) 및 N채널형 드라이버 MISFET(DN12)의 게이트 전극은, 정 기억 노드 SN에 접속되어 있다.
메모리 셀 영역 MC1 내의 행 방향으로는, A 포트 워드선 WLA1(제1 워드선) 및 B 포트 워드선 WLB1(제2 워드선)이 설치되어 있다. A 포트 워드선 WLA1에는, N채널형 액세스 MISFET(AN11, AN12)의 게이트 전극이 접속되어 있다. 마찬가지로, B 포트 워드선 WLB1에는, N채널형 액세스 MISFET(AN13, AN14)의 게이트 전극이 접속되어 있다. 또한, 하측의 메모리 셀 영역 내에 설치된 C 포트 워드선 WLC1(제3 워드선)에는, N채널형 액세스 MISFET(AN15, AN16)의 게이트 전극이 접속되어 있다.
한편, 메모리 셀 영역 MC1 내의 열 방향으로는, A 포트 정 비트선 BLA, 및 이와 상보적인 쌍을 이루는 A 포트 반전 비트선 BLAB가 설치되어 있다. N채널형 액세스 MISFET(AN11)의 소스 드레인 단자의 한쪽은 A 포트 정 비트선 BLA와 접속되어 있으며, 다른 쪽은 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN12)의 소스 드레인 단자의 한쪽은, A 포트 반전 비트선 BLAB와 접속되어 있고, 다른 쪽은, 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 상보형 A 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC1 내의 열 방향으로는, B 포트 정 비트선 BLB0, 및 이와 상보적인 쌍을 이루는 B 포트 반전 비트선 BLB0B가 설치되어 있다. N채널형 액세스 MISFET(AN13)의 소스 드레인 단자의 한쪽은, B 포트 정 비트선 BLB와 접속되어 있으며, 다른 쪽은, 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN14)의 소스 드레인 단자의 한쪽은, B 포트 반전 비트선 BLB0B와 접속되어 있으며, 다른 쪽은, 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 이 셀에 관하여 상보형 B 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC1 내의 열 방향으로는, C 포트 정 비트선 BLC0, 및 이와 상보적인 쌍을 이루는 C 포트 반전 비트선 BLC0B가 설치되어 있다. N채널형 액세스 MISFET(AN15)의 소스 드레인 단자의 한쪽은 C 포트 정 비트선 BLC0과 접속되어 있고, 다른 쪽은 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN16)의 소스 드레인 단자의 한쪽은 C 포트 반전 비트선 BLC0B와 접속되어 있고, 다른 쪽은 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 이 셀에 관하여 상보형 C 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
마찬가지로, 메모리 셀 영역 MC2의 데이터 기억부 SP에는, P채널형 풀업 MISFET(P21, P22)가 설치되어 있으며, 이들의 소스 드레인 단자의 한쪽이 각각 전원 배선 Vdd에 접속되어 있고, 다른 쪽이 각각 정 기억 노드 SN 및 반전 기억 노드 SNB에 접속되어 있다. 정 기억 노드 SN에는, N채널형 드라이버 MISFET(DN21)의 소스 드레인 단자의 한쪽이 접속되어 있고, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 한편, 반전 기억 노드 SNB에는, N채널형 드라이버 MISFET(DN22)의 소스 드레인 단자의 한쪽이 접속되어 있고, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 여기서, P채널형 풀업 MISFET(P21) 및 N채널형 드라이버 MISFET(DN21)의 게이트 전극은, 반전 기억 노드 SNB에 접속되어 있으며, P채널형 풀업 MISFET(P22) 및 N채널형 드라이버 MISFET(DN22)의 게이트 전극은, 정 기억 노드 SN에 접속되어 있다.
메모리 셀 영역 MC2 내의 행 방향으로는, A 포트 워드선 WLA2 및 C 포트 워드선 WLC2가 설치되어 있다. A 포트 워드선 WLA2에는, N채널형 액세스 MISFET(AN21, AN22)의 게이트 전극이 접속되어 있다. 마찬가지로, C 포트 워드선 WLC2에는, N채널형 액세스 MISFET(AN25, AN26)의 게이트 전극이 접속되어 있다. 또한, 하측의 메모리 셀 영역 MC1 내에 설치된 B 포트 워드선 WLB1에는, N채널형 액세스 MISFET(AN23, AN24)의 게이트 전극이 접속되어 있다.
한편, 메모리 셀 영역 MC2 내의 열 방향으로는, A 포트 정 비트선 BLA, 및 이와 상보적인 쌍을 이루는 A 포트 반전 비트선 BLAB가 설치되어 있다. N채널형 액세스 MISFET(AN21)의 소스 드레인 단자의 한쪽은 A 포트 정 비트선 BLA와 접속되어 있고, 다른 쪽은, 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN22)의 소스 드레인 단자의 한쪽은 A 포트 반전 비트선 BLAB와 접속되어 있고, 다른 쪽은 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 상보형 A 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC2 내의 열 방향으로는, B 포트 정 비트선 BLB1, 및 이와 상보적인 쌍을 이루는 B 포트 반전 비트선 BLB1B가 설치되어 있다. N채널형 액세스 MISFET(AN23)의 소스 드레인 단자의 한쪽은 B 포트 정 비트선 BLB1과 접속되어 있고, 다른 쪽은 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN24)의 소스 드레인 단자의 한쪽은 B 포트 반전 비트선 BLB1B와 접속되어 있고, 다른 쪽은 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 이 셀에 관하여 상보형 B 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC2 내의 열 방향으로는, C 포트 정 비트선 BLC1, 및 이와 상보적인 쌍을 이루는 C 포트 반전 비트선 BLC1B가 설치되어 있다. N채널형 액세스 MISFET(AN25)의 소스 드레인 단자의 한쪽은 C 포트 정 비트선 BLC1과 접속되어 있고, 다른 쪽은 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN26)의 소스 드레인 단자의 한쪽은 C 포트 반전 비트선 BLC1B와 접속되어 있고, 다른 쪽은 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 이 셀에 관하여 상보형 C 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
마찬가지로, 메모리 셀 영역 MC3의 데이터 기억부 SP에는, P채널형 풀업 MISFET(P31, P32)가 설치되어 있으며, 이들의 소스 드레인 단자의 한쪽이 각각 전원 배선 Vdd에 접속되어 있고, 다른 쪽이 각각 정 기억 노드 SN 및 반전 기억 노드 SNB에 접속되어 있다. 정 기억 노드 SN에는, N채널형 드라이버 MISFET(DN31)의 소스 드레인 단자의 한쪽이 접속되어 있으며, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 한편, 반전 기억 노드 SNB에는, N채널형 드라이버 MISFET(DN32)의 소스 드레인 단자의 한쪽이 접속되어 있으며, 다른 쪽이 접지 배선 Vss에 접속되어 있다. 여기서, P채널형 풀업 MISFET(P31) 및 N채널형 드라이버 MISFET(DN31)의 게이트 전극은, 반전 기억 노드 SNB에 접속되어 있으며, P채널형 풀업 MISFET(P32) 및 N채널형 드라이버 MISFET(DN32)의 게이트 전극은 정 기억 노드 SN에 접속되어 있다.
메모리 셀 영역 MC3 내의 행 방향으로는, A 포트 워드선 WLA3 및 B 포트 워드선 WLB2가 설치되어 있다. A 포트 워드선 WLA3에는, N채널형 액세스 MISFET(AN31, AN32)의 게이트 전극이 접속되어 있다. 마찬가지로, B 포트 워드선 WLB2에는, N채널형 액세스 MISFET(AN33, AN34)의 게이트 전극이 접속되어 있다. 또한, 하측의 메모리 셀 영역 MC21 내에 설치된 C 포트 워드선 WLC2에는, N채널형 액세스 MISFET(AN35, AN36)의 게이트 전극이 접속되어 있다.
한편, 메모리 셀 영역 MC3 내의 열 방향으로는, A 포트 정 비트선 BLA, 및 이와 상보적인 쌍을 이루는 A 포트 반전 비트선 BLAB가 설치되어 있다. N채널형 액세스 MISFET(AN31)의 소스 드레인 단자의 한쪽은 A 포트 정 비트선 BLA와 접속되어 있으며, 다른 쪽은 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN32)의 소스 드레인 단자의 한쪽은, A 포트 반전 비트선 BLAB와 접속되어 있고, 다른 쪽은 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 상보형 A 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC3 내의 열 방향으로는, B 포트 정 비트선 BLB0, 및 이와 상보적인 쌍을 이루는 B 포트 반전 비트선 BLB0B가 설치되어 있다. N채널형 액세스 MISFET(AN33)의 소스 드레인 단자의 한쪽은 B 포트 정 비트선 BLB0과 접속되어 있으며, 다른 쪽은 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN34)의 소스 드레인 단자의 한쪽은 B 포트 반전 비트선 BLB0B와 접속되어 있고, 다른 쪽은, 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 이 셀에 관하여 상보형 B 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
또한, 메모리 셀 영역 MC3 내의 열 방향으로는, C 포트 정 비트선 BLC0, 및 이와 상보적인 쌍을 이루는 C 포트 반전 비트선 BLC0B가 설치되어 있다. N채널형 액세스 MISFET(AN35)의 소스 드레인 단자의 한쪽은 C 포트 정 비트선 BLC0과 접속되어 있으며, 다른 쪽은 정 기억 노드 SN과 접속되어 있다. 한편, N채널형 액세스 MISFET(AN36)의 소스 드레인 단자의 한쪽은 C 포트 반전 비트선 BLC0B와 접속되어 있고, 다른 쪽은 반전 기억 노드 SNB와 접속되어 있으며, 이들에 의해, 이 셀에 관하여 상보형 C 포트(상보형 기입 & 판독 포트)를 구성하고 있다.
이상과 같이, B, C 포트계에 대하여 말하자면, 상하에 인접하는 메모리 셀에 있어서, 각 비트선 쌍은 서로 상이하다. 바꿔 말하자면, 각 B, C 포트계 비트선 쌍은, 상하 방향으로 배열되는 메모리 셀에 관하여, 1개 간격으로 동일해진다.
이것에 대응하여, 하나의 메모리 셀에 설치된 워드선은, 하나는 A 포트계 워드선이며, 다른 하나는, 상하 방향에 인접하는 메모리 셀마다, B 포트계 워드선과 C 포트계 워드선이 교대로 교체되어 있다.
그러나, 각 메모리 셀에 대하여, 동일 계통의 포트에 관한 액세스 MISFET는, 동일 계통의 포트에 따른 워드선에 의해 제어되어 있는 점은, 다른 예와 동일하다.
이 레이아웃은, 기본적으로 도 7에서 설명한 것과 동일하지만, 도 12로부터 도 14에 도시한 바와 같이, 메모리 셀 영역 MC1에 대하여 보면, 워드선과 비트선에 관하여, 이하와 같이 상이한 부분이 있다. 즉,
(1) 각 비트선 BLA, BLB0, BLB1, BLC0, BLC1, BLAB, BLB0B, BLB1B, BLC0B, BLC1B, 전원 배선 Vdd, 접지 배선 Vss 등은, 제2층 매립 배선 M2에 의해 형성되어 있다. 또한, 예를 들어 로직 회로용 신호 배선 등 중, 매립 SRAM 영역 EM 위를 통과하는 것 등의 제2층 스루(Through) 배선 TW21, TW22 등의 세로 방향의 비교적 긴 배선은, 제2층 매립 배선 M2에 의해 형성되어 있다. 제2층 매립 배선 M2는, 예를 들어 듀얼 다마신 방식에 의해 형성되어 있다. 또한, 이 예에 있어서는, 제2층 매립 배선 M2는, 상하의 도전층 사이의 중개 메탈층으로서도 이용되어 있다.
(2) 각 워드선 WLA1, WLB1은, 이 예에서는, 제3층 매립 배선 M3에 의해 형성되어 있다. 제3층 매립 배선 M3은, 예를 들어 듀얼 다마신 방식에 의해 형성되어 있다.
다음으로, 이 예의 SRAM의 셀 레이아웃의 의의의 이해를 돕기 위해서, 도 15에 의해, B 포트(C 포트는 B 포트와 등가이며, A 포트는, 표준적인 것임)를 예로 들어, 간단하게 판독 및 기입 동작을 설명한다. 도 15에 도시한 바와 같이, 메모리 셀 MC1로부터의 판독 시에는, 우선, B 포트 워드선 WLB1이 액티브 상태로 되고, 메모리 셀 MC1의 정보가, B 포트 정 비트선 BLB0 및 B 포트 반전 비트 BLB0B에 판독된다. 그리고, 어드레스 데이터 AD에 의해 열 디코더 회로 CD가 제어되고, B 포트 정 비트선 BLB0 및 B 포트 반전 비트 BLB0B에 판독된 정보는, 열 디코더 회로 CD를 개재하여, 각각 정 데이터선 DL 및 반전 데이터선 DLB에 전달된다. 정 데이터선 DL 및 반전 데이터선 DLB 위의 정보는, 예를 들어 래치형 감지 증폭기 등의 감지 증폭기 SAL에 의해 증폭된다. 감지 증폭기 SAL에 의해 증폭된 정보는, 데이터 출력 제어 회로 RB에 의해, 예를 들어 싱글 엔드의 신호로 되어 판독 데이터 신호 RS로서 SRAM 회로 EM의 외부로 출력된다.
메모리 셀 MC1에 기입할 때에는, 우선, B 포트 워드선 WLB1이 액티브 상태로 됨과 함께, 싱글 엔드의 기입 정보 WS가 SRAM 회로 EM의 외부로부터 입력되고, 데이터 입력 제어 회로 WB를 개재하여 기입 구동 회로 WD에 공급된다. 기입 구동 회로 WD는, 기입 정보 WS를 풀 스윙의 상보 기입 쌍 신호로서, 각각 정 데이터선 DL 및 반전 데이터선 DLB에 공급한다. 이 기입 신호는, 열 디코더 회로 CD를 개재하여 각각 B 포트 정 비트선 BLB0 및 B 포트 반전 비트 BLB0B에 전달되고, 메모리 셀 MC1에 기입된다.
마찬가지로, 메모리 셀 MC2로부터의 판독 시에는, 우선 B 포트 워드선 WLB1이 액티브 상태로 되고, 메모리 셀 MC2의 정보가, B 포트 정 비트선 BLB1 및 B 포트 반전 비트 BLB1B에 판독된다. 그리고, 어드레스 데이터 AD에 의해, 열 디코더 회로 CD가 제어되고, B 포트 정 비트선 BLB1 및 B 포트 반전 비트 BLB1B에 판독된 정보는, 열 디코더 회로 CD를 개재하여 각각 정 데이터선 DL 및 반전 데이터선 DLB에 전달된다. 정 데이터선 DL 및 반전 데이터선 DLB 위의 정보는, 예를 들어 래치형 감지 증폭기 등의 감지 증폭기 SAL에 의해 증폭된다. 감지 증폭기 SAL에 의해 증폭된 정보는, 데이터 출력 제어 회로 RB에 의해, 예를 들어 싱글 엔드의 신호로 되어 판독 데이터 신호 RS로서 SRAM 회로 EM의 외부로 출력된다.
메모리 셀 MC2에 기입할 때에는, 우선, B 포트 워드선 WLB1이 액티브 상태로 됨과 함께, 싱글 엔드의 기입 정보 WS가 SRAM 회로 EM의 외부로부터 입력되고, 데이터 입력 제어 회로 WB를 개재하여 기입 구동 회로 WD에 공급된다. 기입 구동 회로 WD는, 기입 정보 WS를 풀 스윙의 상보 기입 쌍 신호로서, 각각 정 데이터선 DL 및 반전 데이터선 DLB에 공급한다. 이 기입 신호는, 열 디코더 회로 CD를 개재하여 각각 B 포트 정 비트선 BLB1 및 B 포트 반전 비트 BLB1B에 전달되고, 메모리 셀 MC2에 기입된다.
다음으로, 도 11에 대응하여, 상하 방향으로 배열된 3개의 메모리 셀 영역 MC1, MC2, MC3에 관한 평면 레이아웃도인 도 16 및 도 17에 기초하여, 도 12 내지 도 14에 기초하여 설명한 레이아웃에 관하여, 보충적인 설명을 행한다. 도 16 및 도 17(도 11 참조)에 도시한 바와 같이, 레이아웃의 기본적인 사고 방식은 이하와 같다. 즉,
(1) 어떤 메모리 셀을 제어하는 워드선 중, 1개는, 예를 들어 하방에 인접하는 메모리 셀에 있어서, 메모리 셀의 폭과 동일 정도의 길이의 세로 방향의 배선(이 예에서는, 제2층 매립 배선 M2)을 필요로 한다. 따라서, 예를 들어 메모리 셀 영역 MC2를 예로 들어 설명한다고 하면, N채널형 액세스 MISFET(AN23, AN24)의 게이트 전극은, 예를 들어 제2층 매립 배선 M2를 개재하여 메모리 셀 영역 MC1에 있는 B 포트 워드선 WLB1에 접속되어 있다.
이상 설명한 바와 같이, B 포트계 비트선 페어 및 C 포트계 비트선 페어를 각각 2조 준비하고, B 포트계 워드선 및 C 포트계 워드선을 메모리 셀 2행에 대하여 1개씩 준비하고, 그들을 인터리브 접속하고 있다. 이것에 의해, 가로 방향으로 뻗는 메탈 워드선(제3층 매립 배선)이 1행당 2개로 되므로, 셀 높이(Cell Height)의 저감에 유효하다.
2-7. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 5(부분 싱글 엔드 비트선 구성 4포트)의 설명(주로 도 18 내지 도 26)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예에 속하지만, 직접적으로는 섹션 (2-6)에서 설명한 예의 변형예라고 볼 수도 있다.
이 예는, 기본적으로 섹션 (2-6)에서 설명한 것과 동일하므로, 이하에서는, 원칙적으로 상이한 부분만을 설명한다.
이 예는, 다양한 예와 조합 가능하지만, 예를 들어 섹션 (2-3) 내지 (2-5), (2-8) 및 (2-10) 내지 (2-12)의 각 예의 하나 또는 복수와 조합하는 것이 가능하다.
도 18은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 5(부분 싱글 엔드 비트선 구성 4포트)를 설명하기 위한 도 11에 대응하는 도 1의 메모리 셀 영역 MC(세로 방향 즉, 비트선 방향으로 3셀분을 표시)의 모식적 회로도이다. 도 19는 도 18의 메모리 셀 영역 MC1과 그 주변의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다. 도 20은 도 19에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 21은 도 19에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다. 도 22는 도 18에 대응하는 판독 회로의 일례를 나타내는 모식 회로도(C 포트계 싱글 엔드 비트선)이다. 도 23은 도 18에 대응하는 판독 회로의 일례를 나타내는 모식 회로도(D 포트계 싱글 엔드 비트선)이다. 도 24는 도 19의 범위를 상 방향의 인접하는 3개의 셀까지 확장하여 나타낸 확대 평면 레이아웃도(단, 제2층 매립 배선까지를 표시)이다. 도 25는 도 24에 대응하는 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 26은 도 24에 대응하는 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 5(부분 싱글 엔드 비트선 구성 4포트)를 설명한다.
이 예는, 기본적으로, 도 11에서 설명한 것과 동일하지만, 도 18에 도시한 바와 같이, 도 11에 있어서의 C 포트 정 비트선 BLC0, BLC1(정논리)이 싱글 엔드화 됨과 함께, C 포트 반전 비트선 BLC0B, BLC1B가 싱글 엔드화되고, D 포트 반전 비트선 BLD0B, BLD1B(부논리)로 되어 있는 점이 상이하다. 여기서, 싱글 엔드 포트(C 포트, D 포트)는 판독 전용 포트로 된다.
바꿔 말하자면, 이 예에서는, A 포트계 비트선(제1 및 제2 비트선) 및 B 포트계 비트선(제3 및 제4 비트선)은, 각각 서로 쌍을 이루는 비트선 쌍이다. 한편, C 포트계 비트선(제5 비트선) 및 D 포트계 비트선(제6 비트선)은, 각각 서로 쌍을 이루지 않는 비트선이다.
다음으로, 이 예에 있어서의 단위 메모리 셀 영역 MC의 평면 레이아웃을 도 19(도 12에 대응) 내지 도 21 및 도 24 내지 도 26에 나타낸다. 다른 섹션과 마찬가지로, 메모리 셀에 관하여, 상하 방향, 위 또는 아래라고 할 때는 비트선의 연장 방향을 가리킨다.
도 19 내지 도 21에 도시한 바와 같이, 도 12 내지 도 14 등과 달리, 예를 들어 메모리 셀 영역 MC1에 대해서는, 워드선 WLA1, WLC1(각각, 제1 워드선 및 제2 워드선)이 횡단하고 있으며, 워드선 WLB1(제3 워드선)은 상방의 셀 경계상 근방을 경계를 따라 연장되어 있다. 여기서, 워드선 WLA1은, 메모리 셀 영역 MC1 내의 A 포트계의 액세스 트랜지스터를 제어하고 있으며, 워드선 WLC1은, 이 메모리 셀 및 하방의 메모리 셀 C 포트계의 액세스 트랜지스터를 제어하고 있다. 한편, 워드선 WLB1은, 이 메모리 셀 및 상방의 메모리 셀 B 포트계의 액세스 트랜지스터를 제어하고 있다. 또한, 하방의 메모리 셀 영역 내에는, 이들의 워드선과 평행하게, 워드선 WLD1(제4 워드선)이 셀을 횡단하도록 설치되어 있다. 여기서, 워드선 WLD1은, 이 메모리 셀 및 하방의 메모리 셀 D 포트계의 액세스 트랜지스터를 제어하고 있다. 즉, 메모리 셀 영역 MC1 내의 액세스 트랜지스터는, 이들 4개의 워드선에 의해 제어되어 있다.
마찬가지로, 예를 들어 메모리 셀 영역 MC2에 대해서는, 워드선 WLA2, WLD2(각각, 제1 워드선 및 제2 워드선)가 횡단하고 있으며, 워드선 WLB1(제3 워드선)은 하방의 셀 경계상 근방을 경계를 따라 연장되어 있다. 여기서, 워드선 WLA2는, 메모리 셀 영역 MC2 내의 A 포트계의 액세스 트랜지스터를 제어하고 있으며, 워드선 WLD2는, 이 메모리 셀 및 상방의 메모리 셀 D 포트계의 액세스 트랜지스터를 제어하고 있다. 한편, 워드선 WLB1은, 이 메모리 셀 및 하방의 메모리 셀 B 포트계의 액세스 트랜지스터를 제어하고 있다. 또한, 상방의 메모리 셀 영역 MC3 내에는, 이들의 워드선과 평행하게, 워드선 WLC2(제4 워드선)가 셀을 횡단하도록 설치되어 있다. 여기서, 워드선 WLC2는, 이 메모리 셀 및 상방의 메모리 셀 C 포트계의 액세스 트랜지스터를 제어하고 있다. 즉, 메모리 셀 영역 MC2 내의 액세스 트랜지스터는, 이 4개의 워드선에 의해 제어되어 있다.
마찬가지로, 예를 들어 메모리 셀 영역 MC3에 대해서는, 워드선 WLA3, WLC2(각각, 제1 워드선 및 제2 워드선)가 횡단하고 있으며, 워드선 WLB2(제3 워드선)는 상방의 셀 경계상 근방을 경계를 따라 연장되어 있다. 여기서, 워드선 WLA3은, 메모리 셀 영역 MC3 내의 A 포트계의 액세스 트랜지스터를 제어하고 있으며, 워드선 WLC2는, 이 메모리 셀 및 하방의 메모리 셀 C 포트계의 액세스 트랜지스터를 제어하고 있다. 한편, 워드선 WLB2는, 이 메모리 셀 및 상방의 메모리 셀 B 포트계의 액세스 트랜지스터를 제어하고 있다. 또한, 하방의 메모리 셀 영역 MC2 내에는, 이들의 워드선과 평행하게, 워드선 WLD2(제4 워드선)가 셀을 횡단하도록 설치되어 있다. 여기서, 워드선 WLD2는, 이 메모리 셀 및 하방의 메모리 셀 D 포트계의 액세스 트랜지스터를 제어하고 있다. 즉, 메모리 셀 영역 MC3 내의 액세스 트랜지스터는, 이 4개의 워드선에 의해 제어되어 있다.
다음으로, 판독 동작에 대하여 간단히 설명한다. 이들 동작은, 기본적으로 도 15에 대하여 설명한 것과 마찬가지이므로, 주로 상이한 부분을 설명한다. 즉, 차동 포트인 포트 A 및 포트 B에 대해서는, 도 15에 대하여 설명한 것과 완전히 동일하다. 상이한 것은, 도 22 및 도 23에 도시한 바와 같이, 싱글 엔드 포트인 포트 C 및 포트 D이다.
도 22에 도시한 바와 같이, 포트 C의 판독 동작에 대해서는, 어드레스 신호 AD에 기초하여, 열 제어 회로 영역 CD가 C 포트 정 비트선 BLC0, BLC1 중 어느 하나를 선택한다. 정 데이터선 DL에 판독된 정보는, 싱글 엔드 감지 증폭기 SAS에 의해 증폭되고, 데이터 출력 제어 회로 RB로 출력되고, 따라서, 래치 등이 되어, 판독 신호 RS로서, 매립 SRAM 영역 EM(도 1)의 외부로 출력된다.
마찬가지로, 도 23에 도시한 바와 같이, 포트 D의 판독 동작에 대해서는, 어드레스 신호 AD에 기초하여, 열 제어 회로 영역 CD가 D 포트 반전 비트선 BLD0B, BLD1B 중 어느 하나를 선택한다. 반전 데이터선 DLB에 판독된 정보는, 싱글 엔드 감지 증폭기 SAS에 의해 증폭되고, 데이터 출력 제어 회로 RB로 출력되고, 따라서, 래치 등이 되어 반전된 후, 판독 신호 RS로서, 매립 SRAM 영역 EM(도 1)의 외부로 출력된다.
이상 설명한 바와 같이, B, C 포트계 비트선의 다중화와 B, C 포트계 워드선의 인터리브 접속에, 또한, C 포트계 비트선 쌍의 분할에 의해 싱글 엔드 비트선 구성으로 한 C 포트계 비트선 및 D 포트계 비트선으로 하였으므로, 워드선의 수가 셀당 2.5개로 된다. 따라서, 섹션 (2-6)과 비교하여 약간의 셀 면적의 증대와 바꿔, 2개의 고속의 차동 포트(기입 & 판독 포트)를 확보한 채, 2개의 싱글 엔드형 포트(판독 전용 포트)를 추가할 수 있다.
2-8. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 6(제1층 전원 세로 배선 구성 3포트)의 설명(주로 도 27 및 도 28)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예에 속하지만, 직접적으로는 섹션 (2-4)에서 설명한 예의 변형예라고 볼 수도 있다.
이 예는, 기본적으로 섹션 (2-4)에서 설명한 것과 동일하므로, 이하에서는, 원칙적으로 상이한 부분만을 설명한다.
또한, 이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-3) 내지 (2-7) 및 섹션 (2-9) 내지 (2-12)의 하나, 또는 복수와 조합할 수 있다.
도 27은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 6(제1층 전원 세로 배선 구성 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 28은 도 27에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 6(제1층 전원 세로 배선 구성 3포트)을 설명한다.
이 예는, 기본적으로 도 9에서 설명한 것과 동일하지만, 도 27 및 도 28에 도시한 바와 같이, 제1층 매립 배선 M1에서 상호 접속하고 있는 부분의 일부를 LIC (8a, 8b, 8c, 8d)로 대체시킴으로써, 각 메모리 셀 영역 MC1의 중앙부에 있어서의 전원 배선 Vdd(전원 공급 배선)를 제1층 매립 배선 M1로 구성하고 있는 점이 특징으로 되어 있다.
이상 설명한 바와 같이, N형 웰 영역(4n)(제1 도전형 웰 영역)의 중앙부에, 제1층 매립 배선에 의한 전원 배선을 세로로 통과시키고 있으므로, 그 주변 부분에 있어서, 제2층 매립 배선을 신호 배선 등에 자유롭게 사용할 수 있는 장점을 갖는다.
2-9. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 7(B & C 포트계 액세스 MISFET 상호 상하 반전 3포트)의 설명(주로 도 29 내지 도 31)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예이다.
이 예는, 기본적으로 섹션 (2-1) 및 (2-2)에서 설명한 것과 동일하므로, 이하에서는, 원칙적으로 상이한 부분만을 설명한다.
또한, 이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-2) 내지 (2-8) 및 섹션 (2-10) 내지 (2-12)의 하나 또는, 복수와 조합할 수 있다.
도 29는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 7(B & C 포트계 액세스 MISFET 상호 상하 반전 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(제3층 매립 배선까지를 표시)이다. 도 30은 도 29에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 31은 도 29에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(주로 제2층 매립 배선 M2 및 제3층 매립 배선 M3을 표시)이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 7(B & C 포트계 액세스 MISFET 상호 상하 반전 3포트)을 설명한다.
이 예는, 기본적으로, 도 4 내지 도 6에서 설명한 것과 동일하지만, 도 29 내지 도 31에 도시한 바와 같이, 각 메모리 셀 영역 MC1에 대하여, N채널형 액세스 MISFET(AN13, AN15)와 N채널형 액세스 MISFET(AN14, AN16)의 상하의 위치 관계가 서로 반전되어 있는 점이 특징으로 되어 있다.
이상 설명한 바와 같이, B 포트계 및 C 포트계의 액세스 트랜지스터의 위치를 한쪽의 P형 웰 영역(제2 도전형 웰 영역)에 있어서, 상하 반전되어 있으므로, B 포트계 및 C 포트계의 비트선 페어의 부하 용량 밸런스를 양호하게 할 수 있다.
2-10. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(FIN 기본형 3포트)의 설명(주로 도 32 및 도 33)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예에 속하지만, 직접적으로는 섹션 (2-3)에서 설명한 예의 변형예라고 볼 수도 있다.
이 예는, 기본적으로 섹션 (2-3)에서 설명한 것과 동일하므로, 이하에서는, 원칙적으로 상이한 부분만을 설명한다.
또한, 이 예에서는, FIN형 MISFET로서, 벌크 방식을 예로 들어 구체적으로 설명하지만, SOI 방식 등이어도 되는 것은 물론이다. 단, 벌크 방식은, 프로세스가 간단하다는 장점을 갖는다. 이것은, 이하의 섹션이어도 동일하다.
또한, 이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-2) 내지 (2-9)의 하나 또는, 복수와 조합할 수 있다.
도 32는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(FIN 기본형 3포트)을 설명하기 위한 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 도 33은 도 32의 FIN형 MIFET의 입체 형상의 일례를 나타내는 디바이스 사시도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(FIN 기본형 3포트)을 설명한다.
이 예는, 도 32에 도시한 바와 같이, 도 7과 마찬가지로, N형 소스 드레인 영역 등이 형성되는 액티브 영역(18n1, 18n2, 18n3, 18n4)은, 각각 세로로 긴 직사각형 형상을 이루고 있으며, 기하학적으로 STI 영역(3)(소자 분리 영역)에 의해 서로 분리되어 P형 웰 영역(4p) 내에 세로로 길게 배치되어 있다. 그리고, 이 예에 있어서는, 각 액티브 영역(18n1, 18n2, 18n3, 18n4)의 평면적인 폭은, 동등하게 되어 있다. 이에 의해, 리소그래피가 용이하게 된다.
또한, 도 33에 도시한 바와 같이, 각 N채널형 MISFET(DN11, DN12, AN11, AN12, AN13, AN14, AN15, AN16) 및 각 P채널형 MISFET(P11, P12)가 FIN형 MISFET로 되어 있는 점이 부가적인 특징이다. 여기서, P채널형 MISFET(P11, P12)는, 각각 제1 및 제2 풀업 MISFET이다. 도 33에 도시한 바와 같이, 전형적인 FIN형 MISFET(이 예에서는, 벌크 방식)에 있어서는, 단결정 실리콘 기판(1s)의 표면에, 예를 들어 STI 영역(3)(소자 분리 영역)으로 구획된 액티브 영역(18)이 있으며, 그 상부가, 핀(17)(Fin)으로 되어 있다. 핀(17)과 직교하는 방향으로 게이트 절연막(15)을 개재하여 게이트 전극(16)이 걸쳐 있으며, 이 양측의 핀(17)의 부분이, 각각 소스 영역(17s) 및 드레인 영역(17d)으로 되어 있다.
이와 같이, FIN형 MISFET에서는, 외관상의 액티브 영역의 폭은 좁아지게 되어 있지만, 실효적으로는 양측면도 기여하므로, 비교적 넓은 실효적인 액티브 영역의 폭(즉, 게이트 폭)을 확보할 수 있다. 또한, 이 예에서는, 단순히 「액티브 영역의 폭」이라 할 때는, 「외관상의 폭」 즉, 「액티브 영역의 평면적인 폭」을 가리키는 것으로 한다.
이 예에서는, 액티브 영역의 폭 및 핀의 높이는, N채널형 MISFET 및 P채널형 풀업 MISFET 모두 동일하다. 이것은, 그 쪽이 FIN형 트랜지스터의 구조상, 미세 가공이 용이하기 때문이다.
또한, P채널형 풀업 MISFET의 소스 드레인 영역에 SiGe 등을 적용하는 경우에는, 액티브 영역의 폭 및 핀의 높이를 N채널형 MISFET와 동일하게 하여도 구동 능력상 손색이 없기 때문이다. 또한, 이하의 설명한 바와 같이, P채널형 풀업 MISFET의 구동 능력을 높이고자 하는 경우에는, 병렬화할 수도 있다.
또한, 액티브 영역의 폭 및 핀의 높이는, 각각 N채널형 MISFET와 P채널형 풀업 MISFET에서 상이하게 해도 되는 것은 물론이다.
이상 설명한 바와 같이, 각 메모리 셀을 구성하는 N채널형 MISFET 및 P채널형 MISFET(풀업 MISFET로 한정하지 않음)를 FIN형 MISFET로 하였으므로, 구동 능력을 확보함과 함께 미세화가 가능하게 된다.
2-11. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(데이터 기억부 N채널형 MISFET 총 병렬 FIN형 3포트)의 설명(주로 도 34 및 도 35)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예에 속하지만, 직접적으로는 섹션 (2-10)에서 설명한 예의 변형예라고 볼 수도 있다.
이 예는, 기본적으로 섹션 (2-10)에서 설명한 것과 동일하므로, 이하에서는, 원칙적으로 상이한 부분만을 설명한다.
또한, 이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-2) 내지 (2-9)의 하나 또는, 복수와 조합할 수 있다.
또한, 이 예에서는, A 포트계의 N채널형 MISFET(또한, 드라이버는 전체 포트에 공통)의 전부를 병렬화하는 예를 설명하지만, 병렬화는, 다음 섹션에 도시한 바와 같이, A 포트계의 N채널형 MISFET의 일부이어도 되고, 다른 계통의 포트에 속하는 N채널형 MISFET의 전부 또는 일부이어도 된다. 또한, P채널형 MISFET를 병렬화하여도 된다.
또한, 병렬화의 열 수는, 여기에서는, 2열의 경우를 예로 들어 구체적으로 설명하지만, 2열에 한하지 않고, 3열 이상이어도 된다.
도 34는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(데이터 기억부 N채널형 MISFET 총 병렬 FIN형 3포트)을 설명하기 위한 도 3에 대응하는 도 1의 메모리 셀 영역 MC의 모식적 회로도이다. 도 35는 도 34에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 8(데이터 기억부 N채널형 MISFET 총 병렬 FIN형 3포트)을 설명한다.
이 예는, 도 32와 기본적으로 동일하지만, 도 34 및 도 35에 도시한 바와 같이, 각 N채널형 MISFET(DN11, DN12, AN11, AN12)가 병렬형 MISFET로 되어 있는 점이 부가적인 특징이다.
또한, 이 예에서도, 도 32와 마찬가지로, N형 소스 드레인 영역 등이 형성되는 액티브 영역(18n1, 18n2, 18n31, 18n32, 18n41, 18n42)은, 각각 세로로 긴 직사각형 형상을 이루고 있으며, 기하학적으로 STI 영역(3)(소자 분리 영역)에 의해 서로 분리되고, P형 웰 영역(4p) 내에 세로로 길게 배치되어 있다. 그리고, 이 예에 있어서는, 각 액티브 영역(18n1, 18n2, 18n3, 18n4)의 평면적인 폭은, 동등하게 되어 있다. 이에 의해, 리소그래피가 용이하게 된다.
이상 설명한 바와 같이, 각 메모리 셀을 구성하는 A 포트계의 N채널형 MISFET의 모두를 병렬화(복수 병렬, 이 예에서는 2개)하였으므로, FIN 프로세스와의 정합성을 확보하면서, A 포트계의 N채널형 MISFET의 구동 능력을 향상시킬 수 있다. 이에 의해, A 포트계의 기입 및 판독의 가일층 고속화가 가능하게 된다. 또한, A 포트계로부터의 기입 마진을 향상시킬 수 있다.
2-12. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 9(A 포트계 액세스 MISFET 병렬 FIN형 3포트)의 설명(주로 도 36 및 도 37)
이 섹션에서 설명하는 것은, 섹션 (2-1) 및 (2-2)에서 설명한 예의 셀 레이아웃에 관한 변형예에 속하지만, 직접적으로는 섹션 (2-11)에서 설명한 예의 변형예라고 볼 수도 있다.
이 예는, 기본적으로 섹션 (2-11)에서 설명한 것과 동일하므로, 이하에서는, 원칙적으로 상이한 부분만을 설명한다.
또한, 이 예는, 각종 예와 조합 가능하지만, 예를 들어 섹션 (2-2) 내지 (2-9)의 하나 또는, 복수와 조합할 수 있다.
도 36은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 9(A 포트계 액세스 MISFET 병렬 FIN형 3포트)를 설명하기 위해 도 34에 대응하는 도 1의 메모리 셀 영역 MC의 모식적 회로도이다. 도 37은 도 36에 대응하는 도 1의 메모리 셀 영역 MC의 확대 평면 레이아웃도(1-2층간 비아(21)까지를 표시)이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 셀 레이아웃에 관한 변형예 9(A 포트계 액세스 MISFET 병렬 FIN형 3포트)를 설명한다.
이 예는, 도 34 및 도 35와 기본적으로 동일하지만, 도 36 및 도 37에 도시한 바와 같이, 각 N채널형 MISFET(AN11, AN12)가 병렬형 MISFET로 되어 있는 점이 부가적인 특징이다.
또한, 이 예에서도, 도 35와 마찬가지로, N형 소스 드레인 영역 등이 형성되는 액티브 영역(18n1, 18n2, 18n31, 18n32, 18n41, 18n42)은, 각각 세로로 긴 직사각형 형상을 이루고 있으며, 기하학적으로 STI 영역(3)(소자 분리 영역)에 의해 서로 분리되고, P형 웰 영역(4p) 내에 세로로 길게 배치되어 있다. 그리고, 이 예에 있어서는, 각 액티브 영역(18n1, 18n2, 18n3, 18n4)의 평면적인 폭은, 동등하게 되어 있다. 이에 의해, 리소그래피가 용이하게 된다.
이상 설명한 바와 같이, 각 메모리 셀을 구성하는 A 포트계의 N채널형 액세스 MISFET만을 병렬화(복수 병렬, 이 예에서는 2개)하였으므로, A 포트계로부터의 기입 마진을 향상시킬 수 있다. 또한, 병렬화는, N채널형 액세스 MISFET만이며, 섹션 (2-11)의 예와 비교하여, 스탠바이 누설 전류의 증대를 억제할 수 있다.
2-13. 상기 실시 형태(변형예를 포함함)에 따른 보충적 설명과 전반에 대한 고찰(주로 도 38)
도 38은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 매립 SRAM의 아웃라인을 설명하기 위한 매립 SRAM 영역 EM의 모식적 회로 구성도이다. 이것에 기초하여, 상기 실시 형태(변형예를 포함함)에 따른 보충적 설명 및 전반에 대한 고찰을 행한다.
(1) 매립형 멀티 포트 SRAM의 기술적 과제 등:
우선 설명한 바와 같이, 화상 정보 등을 처리하는 칩에 있어서는, 디지털 신호 처리 회로 등의 로직 회로와 함께, 멀티 포트의 SRAM을 혼재하는 일이 행해지고 있다. 그 때, 예를 들어 3포트이면, 1 포트를 차동 기입 & 판독 포트로서, 2 포트를 싱글 엔드 판독 전용 포트로 하는 경우가 있다. 그러나, 본원 발명자가 검토한 바에 의하면, 이 구성에서는, 매립 SRAM의 점유 면적은 작아지지만, 기입 & 판독 포트가 하나로 한정되는 외에, 싱글 엔드 판독에서는, 차동 판독 정도의 고속 판독 특성은 기대할 수 없다는 문제가 있는 점이 명확하게 되었다.
(2) 상기 일 실시 형태의 반도체 집적 회로 장치의 아웃라인의 설명(주로 도 38 참조):
따라서, 상기 일 실시 형태의 반도체 집적 회로 장치의 멀티 포트 매립 SRAM의 메모리 셀에 있어서는, 도 38에 도시한 바와 같은 구성으로 하고 있다. 즉, 매립 SRAM의 메모리 셀 구조에 있어서, 3개의 차동 기입 & 판독 포트를 갖고, 셀 중앙에, 예를 들어 N웰 영역(또는, 제1 도전형의 웰 영역)을 배치하고, 그 양측에, P웰 영역(또는, 제2 도전형의 웰 영역)을 배치하는 것이다. 구체적으로는, 도 38에 도시한 바와 같이, 매립 SRAM 영역 EM 내에는, 3쌍의 비트선 BLA, BLAB, BLB, BLBB, BLC, BLCB가 열마다 설치되어 있다. 또한, 매립 SRAM 영역 EM 내의 메모리 셀 배치 영역 MA에는, 이 비트선 BLA, BLAB, BLB, BLBB, BLC, BLCB의 연장 방향과, 그 긴 변(SL)이 직교하도록, 매트릭스 형상으로 다수의 메모리 셀 영역 MC가 배치되어 있다. 즉, 3쌍의 비트선 BLA, BLAB, BLB, BLBB, BLC, BLCB는, 메모리 셀 영역 MC의 짧은 변 SS를 따르도록 연장되어 있다. 그리고, 각 메모리 셀 영역 MC의 중앙부는, 예를 들어 N형 웰 영역(4n)(제1 도전형 웰 영역)으로 되어 있으며, 그 양측은, P형 웰 영역(4p)(제2 도전형 웰 영역)으로 되어 있다.
이것에 의해, 셀의 점유 면적을 대폭으로 증가시키지 않고, 복수의 고속 기입 & 판독 포트를 확보할 수 있다.
2-14. 정리
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태에 있어서는, 간결성을 확보하기 위해서, 디바이스의 세로 구조(주로 평면 레이아웃 이외의 구조)에 대해서는, 플래너 게이트(섹션 (2-10) 내지 (2-12) 이외)에 관해서는, 게이트 퍼스트 프로세스를 상정하여 구체적으로 설명하였지만, 게이트 라스트 프로세스에서도, 그들의 중간적인 프로세스에 의한 것이어도 됨은 물론이다.
또한, 소스 드레인 구조에 대해서도, 간소화하여 나타내었지만, 엘리베이티드 소스 드레인(Elevated Source Drain) 영역을 갖는 것이어도 됨은 물론이다.
또한, P채널형 MISFET에 관해서는, 간결성을 확보하기 위해서, Si계의 소스 드레인 영역을 갖는 것을 상정하여 설명하였지만, Si계의 소스 드레인 영역을 갖는 것이어도, SiGe계의 소스 드레인 영역을 갖는 것이어도 됨은 물론이다.
또한, 상기 실시 형태에 있어서는, 반도체 기판으로서, P형 단결정 실리콘 기판을 예로 들어 구체적으로 설명하였지만, 필요에 따라 N형 단결정 실리콘 기판에서도, P형, N형 또는 인트린식형 등의 단결정 실리콘 기판이어도 됨은 물론이다.
또한, 반도체 기판은, 단결정 기판으로 한정되지 않고, SOI 기판이어도 됨은 물론이다.
또한, 상기 실시 형태에 있어서는, 주로, 3포트(차동 3포트) 및 4포트(차동2포트+싱글 엔드 2포트)를 예로 들어 구체적으로 설명하였지만, 그 밖의 포트 구성을 갖는 멀티 포트 매립 SRAM에도 적용할 수 있음은 물론이다. 단, 여기 나타낸 구성에 의하면, 특히, 칩 점유 면적을 극단적으로 증가시키지 않고, 화상 등의 처리에 적합한 고속 포트를 복수 갖는 멀티 포트 매립 SRAM으로 할 수 있는 장점을 갖는다.
상기 실시 형태에서 설명한 기술은, 반도체 집적 회로 장치, 및 이것을 사용한 전자 장치 등에 널리 적용할 수 있다.
1a: (집적 회로 칩 또는 반도체 기판의) 제1 주면 또는 표면(디바이스면)
1b: (집적 회로 칩 또는 반도체 기판의) 제1 주면 또는 이면
1s: P형 단결정 실리콘 영역(반도체 기판의 기판 영역)
2: 반도체 칩(집적 회로 칩 또는 반도체 기판)
3: STI 영역(소자 분리 영역)
4n: N형 웰 영역(제1 도전형 웰 영역)
4p: P형 웰 영역(제2 도전형 웰 영역)
5n: 고농도 N형 소스 드레인 영역
6: (기판 또는 게이트 전극과의) 콘택트부
7: 프리메탈(Premetal) 절연막
8, 8a, 8b, 8c, 8d: LIC(Local Interconnect)
9: 텅스텐 플러그(Tungsten Plug)
10: 제1층 층간 절연막
12: 상층 다층 배선층
15: 게이트 절연막
16: 게이트 전극
17: 핀(Fin)
17d: 핀의 드레인 영역
17s: 핀의 소스 영역
18: 액티브 영역
18n1, 18n2, 18n3, 18n21, 18n32, 18n4, 18n41, 18n42: N형 소스 드레인 영역 등이 형성되는 액티브 영역
18p1, 18p2: P형 소스 드레인 영역 등이 형성되는 액티브 영역
21: 1-2층간 비아
22: 2-3층간 비아
AD: 어드레스 데이터(어드레스 신호)
AN11, AN12, AN13, AN14, AN15, AN16, AN21, AN22, AN23, AN24, AN125, AN26, AN31, AN32, AN33, AN34, AN35, AN36: N채널형 액세스 MISFET
AR: 아날로그 회로 영역
BL: 비트선(Bitline)
BLA: A 포트(Port) 정(True) 비트선
BLAB: A 포트 반전(Complementary) 비트선
BLB, BLB0, BLB1: B 포트 정 비트선
BLB0B, BLB1B, BLBB: B 포트 반전 비트선
BLC, BLC0, BLC1: C 포트 정 비트선
BLC0B, BLC1B, BLCB: C 포트 반전 비트선
BLD0B, BLD1B: D 포트 반전 비트선
CC: 열 제어 회로 영역
CD: 열 디코더 회로 영역(또는 열 디코더 회로)
DL: 정 데이터선
DLB: 반전 데이터선
DN11, DN12, DN21, D22, DN31, D32: N채널형 드라이버(Driver) MISFET
DSP: 디지털 신호 처리 회로 영역
EM: 매립 SRAM 영역(또는, SRAM 회로)
HVth1, HVth2: 고 Vth 영역
LR: 논리 회로 영역
LVth1, LVth2: 저 Vth 영역
M1: 제1층 매립 배선
M2: 제2층 매립 배선
M3: 제3층 매립 배선
MA: 메모리 어레이 영역(메모리 셀 배치 영역)
MC, MC1, MC2, MC3: 메모리 셀 영역(메모리 셀)
MS2: 제2층 배선 메탈 스페이서
P11, P12, P21, P22, P31, P32: P채널형 풀업(Pull Up) MISFET
PA: A 포트
PB: B 포트
PC: C 포트
PR: 메모리 주변 회로 영역
RB: 데이터 출력 제어 회로
RC: 행 제어 회로
RS: 판독 데이터(판독 신호)
SAL: 래치형 감지 증폭기(감지 증폭기)
SAS: 싱글 엔드형 감지 증폭기
SL: 직사각형 메모리 셀 영역의 긴 변
SN: 정 기억 노드
SNB: 반전 기억 노드
SP: 메모리 셀 영역의 데이터 기억부
SS: 직사각형 메모리 셀 영역의 짧은 변
TW21, TW22, TW23: 제2층 스루(Through) 배선
Vdd: 전원 배선, 전원 또는 전원 전위
Vss: 접지 배선, 접지 또는 접지 전위
WB: 데이터 입력 제어 회로
WD: 기입 구동 회로
WL: 워드선(Wordline)
WLA1, WLA2, WLA3: A 포트 워드(Port Word)선
WLB1, WLB2: B 포트 워드선
WLC1, WLC2: C 포트 워드선
WLD1, WLD2: D 포트 워드선
WS: 입력 데이터

Claims (20)

  1. 반도체 집적 회로 장치로서,
    (a) 제1 주면을 갖는 반도체 기판과,
    (b) 상기 반도체 기판의 상기 제1 주면측에 설치된 매립 SRAM 영역과,
    (c) 상기 SRAM 영역 내에 설치된 메모리 셀 배치 영역과,
    (d) 상기 메모리 셀 배치 영역 내에 매트릭스 형상으로 설치된 다수의 메모리 셀 영역
    을 포함하고,
    여기서, 각 메모리 셀 영역은, 평면적으로 보아 긴 변 및 짧은 변을 갖는 직사각형 형상을 갖고, 또한,
    (d1) 상기 긴 변에 관하여, 중앙부에 설치된 제1 도전형을 갖는 제1 웰 영역과,
    (d2) 상기 긴 변에 관하여, 상기 제1 웰 영역의 양측에 설치된 제2 도전형을 갖는 제2 웰 영역 및 제3 웰 영역과,
    (d3) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제1 비트선 및 제2 비트선과,
    (d4) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제3 비트선 및 제4 비트선과,
    (d5) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제5 비트선 및 제6 비트선을 포함하는,
    반도체 집적 회로 장치.
  2. 제1항에 있어서,
    각 메모리 셀 영역은,
    (d6) 데이터 기억부와,
    (d7) 상기 데이터 기억부에 설치된 제1 기억 노드와,
    (d8) 상기 데이터 기억부에 설치되고, 상기 제1 기억 노드와 상보적인 제2 기억 노드와,
    (d9) 상기 데이터 기억부로서, 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 드라이버 MISFET와,
    (d10) 상기 데이터 기억부로서, 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 드라이버 MISFET와,
    (d11) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제1 비트선에 접속된 제1 액세스 MISFET와,
    (d12) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제2 비트선에 접속된 제2 액세스 MISFET와,
    (d13) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제3 비트선에 접속된 제3 액세스 MISFET와,
    (d14) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제4 비트선에 접속된 제4 액세스 MISFET와,
    (d15) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제5 비트선에 접속된 제5 액세스 MISFET와,
    (d16) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제6 비트선에 접속된 제6 액세스 MISFET를 더 갖는,
    반도체 집적 회로 장치.
  3. 제2항에 있어서,
    각 메모리 셀 영역은,
    (d17) 상기 제1 드라이버 MISFET 및 상기 제1 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제1 액티브 영역과,
    (d18) 상기 제3 액세스 MISFET 및 상기 제5 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제2 액티브 영역과,
    (d19) 상기 제2 드라이버 MISFET 및 상기 제2 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제3 액티브 영역과,
    (d20) 상기 제4 액세스 MISFET 및 상기 제6 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제4 액티브 영역을 더 갖는,
    반도체 집적 회로 장치.
  4. 제3항에 있어서,
    각 메모리 셀 영역은,
    (d21) 상기 제1 액티브 영역과 상기 제2 액티브 영역의 불순물 영역을 서로 연결하는 제1 로컬 인터커넥트와,
    (d22) 상기 제3 액티브 영역과 상기 제4 액티브 영역의 불순물 영역을 서로 연결하는 제2 로컬 인터커넥트를 더 갖는,
    반도체 집적 회로 장치.
  5. 제4항에 있어서,
    상기 제1 액티브 영역의 폭은, 상기 제2 액티브 영역의 폭보다도 넓고, 상기 제3 액티브 영역의 폭은, 상기 제4 액티브 영역의 폭보다도 넓은,
    반도체 집적 회로 장치.
  6. 제2항에 있어서,
    상기 제1 드라이버 MISFET, 상기 제2 드라이버 MISFET, 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET는, 상기 제3 액세스 MISFET, 상기 제4 액세스 MISFET, 상기 제5 액세스 MISFET 및 상기 제6 액세스 MISFET보다도 임계값 전압이 높은, 반도체 집적 회로 장치.
  7. 제2항에 있어서,
    상기 제3 액세스 MISFET와 상기 제5 액세스 MISFET의 상기 짧은 변을 따른 방향의 평면적 위치 관계와, 상기 제4 액세스 MISFET와 상기 제6 액세스 MISFET의 상기 짧은 변을 따른 방향의 평면적 위치 관계는, 서로 반전되어 있는, 반도체 집적 회로 장치.
  8. 제4항에 있어서,
    각 메모리 셀 영역은,
    (d23) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 풀업 MISFET와,
    (d24) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 풀업 MISFET와,
    (d25) 상기 제1 풀업 MISFET 및 상기 제2 풀업 MISFET의 다른 쪽의 단자에 접속되고, 상기 긴 변과 직교하는 방향으로 연장되고, 제1층 매립 배선으로 구성된 전원 공급 배선을 더 갖는,
    반도체 집적 회로 장치.
  9. 제2항에 있어서,
    각 메모리 셀 영역은,
    (d23) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 풀업 MISFET와,
    (d24) 상기 데이터 기억부로서, 상기 제1 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 풀업 MISFET
    를 더 갖고,
    여기서, 각 메모리 셀 영역을 구성하는 모든 MISFET는, Fin형 FET로 구성되어 있는,
    반도체 집적 회로 장치.
  10. 제9항에 있어서,
    상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET는, Fin형 병렬 FET로 구성되어 있는, 반도체 집적 회로 장치.
  11. 제9항에 있어서,
    상기 제1 드라이버 MISFET 및 상기 제2 드라이버 MISFET 및 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET는, Fin형 병렬 FET로 구성되어 있는,
    반도체 집적 회로 장치.
  12. 제2항에 있어서,
    (x1) 각 메모리 셀 영역의 상기 제3 비트선 및 상기 제4 비트선과, 상기 긴 변과 직교하는 방향에 있어서, 이 메모리 셀 영역에 인접하는 메모리 셀 영역의 상기 제3 비트선 및 상기 제4 비트선은, 상이한 것이며,
    (x2) 각 메모리 셀 영역의 상기 제5 비트선 및 상기 제6 비트선과, 상기 긴 변과 직교하는 방향에 있어서, 이 메모리 셀 영역에 인접하는 메모리 셀 영역의 상기 제5 비트선 및 상기 제6 비트선은, 상이한 것인,
    반도체 직접 회로 장치.
  13. 제12항에 있어서,
    각 메모리 셀 영역 또는, 그 상하에 인접하는 어느 하나의 메모리 셀 영역은,
    (d26) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 당해 메모리 셀 영역의 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET를 제어하는 제1 워드선과,
    (d27) 당해 메모리 셀 영역의 상하 방향에 인접하는 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 인접 메모리 셀 영역 및 당해 메모리 셀 영역의 상기 제3 액세스 MISFET 및 상기 제4 액세스 MISFET를 제어하는 제2 워드선과,
    (d28) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 당해 메모리 셀 영역 및 당해 메모리 셀 영역의 상하 방향에 인접하는 메모리 셀 영역의 상기 제5 액세스 MISFET 및 상기 제6 액세스 MISFET를 제어하는 제3 워드선을 더 갖는,
    반도체 집적 회로 장치.
  14. 제3항에 있어서,
    상기 제1 액티브 영역, 상기 제2 액티브 영역, 상기 제3 액티브 영역 및 상기 제4 액티브 영역의 폭은, 동등한,
    반도체 집적 회로 장치.
  15. 반도체 집적 회로 장치로서,
    (a) 제1 주면을 갖는 반도체 기판과,
    (b) 상기 반도체 기판의 상기 제1 주면측에 설치된 매립 SRAM 영역과,
    (c) 상기 SRAM 영역 내에 설치된 메모리 셀 배치 영역과,
    (d) 상기 메모리 셀 배치 영역 내에 매트릭스 형상으로 설치된 다수의 메모리 셀 영역
    을 포함하고,
    여기서, 각 메모리 셀 영역은, 평면적으로 보아 긴 변 및 짧은 변을 갖는 직사각형 형상을 갖고, 또한,
    (d1) 상기 긴 변에 관하여, 중앙부에 설치된 제1 웰 영역과,
    (d2) 상기 긴 변에 관하여, 상기 제1 웰 영역의 양측에 설치된 제2 웰 영역 및 제3 웰 영역과,
    (d3) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제1 비트선 및 제2 비트선과,
    (d4) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루는 제3 비트선 및 제4 비트선과,
    (d5) 상기 긴 변과 직교하는 방향으로 연장되고, 서로 상보적인 쌍을 이루지 않는 제5 비트선 및 제6 비트선을 포함하는,
    반도체 집적 회로 장치.
  16. 제15항에 있어서,
    각 메모리 셀 영역은,
    (d6) 데이터 기억부와,
    (d7) 상기 데이터 기억부에 설치된 제1 기억 노드와,
    (d8) 상기 데이터 기억부에 설치되고, 상기 제1 기억 노드와 상보적인 제2 기억 노드와,
    (d9) 상기 데이터 기억부로서, 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속된 제1 드라이버 MISFET와,
    (d10) 상기 데이터 기억부로서, 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속된 제2 드라이버 MISFET와,
    (d11) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제1 비트선에 접속된 제1 액세스 MISFET와,
    (d12) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제2 비트선에 접속된 제2 액세스 MISFET와,
    (d13) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제3 비트선에 접속된 제3 액세스 MISFET와,
    (d14) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제4 비트선에 접속된 제4 액세스 MISFET와,
    (d15) 상기 제2 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제1 기억 노드에 접속되고, 다른 쪽이 상기 제5 비트선에 접속된 제5 액세스 MISFET와,
    (d16) 상기 제3 웰 영역에 설치되고, 그 소스 드레인 단자의 한쪽이, 상기 제2 기억 노드에 접속되고, 다른 쪽이 상기 제6 비트선에 접속된 제6 액세스 MISFET를 더 갖는,
    반도체 집적 회로 장치.
  17. 제16항에 있어서,
    각 메모리 셀 영역은,
    (d17) 상기 제1 드라이버 MISFET 및 상기 제1 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제1 액티브 영역과,
    (d18) 상기 제3 액세스 MISFET 및 상기 제5 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제2 액티브 영역과,
    (d19) 상기 제2 드라이버 MISFET 및 상기 제2 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제3 액티브 영역과,
    (d20) 상기 제4 액세스 MISFET 및 상기 제6 액세스 MISFET가 형성되고, 그 길이 방향이 상기 긴 변과 직교하는 방향으로, 상기 제2 웰 영역 내로 연장되는 직사각형 형상을 갖는 제4 액티브 영역을 더 갖는,
    반도체 집적 회로 장치.
  18. 제17항에 있어서,
    각 메모리 셀 영역은,
    (d21) 상기 제1 액티브 영역과 상기 제2 액티브 영역의 불순물 영역을 서로 연결하는 제1 로컬 인터커넥트와,
    (d22) 상기 제3 액티브 영역과 상기 제4 액티브 영역의 불순물 영역을 서로 연결하는 제2 로컬 인터커넥트를 더 갖는,
    반도체 집적 회로 장치.
  19. 제18항에 있어서,
    상기 제1 액티브 영역의 폭은, 상기 제2 액티브 영역의 폭보다도 넓고, 상기 제3 액티브 영역의 폭은, 상기 제4 액티브 영역의 폭보다도 넓은,
    반도체 집적 회로 장치.
  20. 제16항에 있어서,
    각 메모리 셀 영역 또는, 그 상하에 인접하는 어느 하나의 메모리 셀 영역은,
    (d23) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 당해 메모리 셀 영역의 상기 제1 액세스 MISFET 및 상기 제2 액세스 MISFET를 제어하는 제1 워드선과,
    (d24) 당해 메모리 셀 영역과 상하 방향에 인접하는 메모리 셀 영역의 경계 영역 또는 그 근방에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 메모리 셀 영역의 상기 제3 액세스 MISFET 및 상기 제4 액세스 MISFET를 제어하는 제2 워드선과,
    (d25) 당해 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 메모리 셀 영역과 상하 방향에 인접하는 메모리 셀 영역의 상기 제5 액세스 MISFET를 제어하는 제3 워드선과,
    (d26) 당해 메모리 셀 영역과 상하 방향에 인접하는 메모리 셀 영역 내에 있어서 상기 긴 변과 평행한 방향으로 연장되고, 이 메모리 셀 영역의 상기 제6 액세스 MISFET를 제어하는 제4 워드선을 더 갖는,
    반도체 집적 회로 장치.
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