JP2000031300A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JP2000031300A JP2000031300A JP10194396A JP19439698A JP2000031300A JP 2000031300 A JP2000031300 A JP 2000031300A JP 10194396 A JP10194396 A JP 10194396A JP 19439698 A JP19439698 A JP 19439698A JP 2000031300 A JP2000031300 A JP 2000031300A
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- channel transistor
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- memory cell
- memory device
- semiconductor memory
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 素子分離技術の向上に応じたメモリセルの面
積を一層低減できるメモリセルのレイアウトの実現。 【解決手段】 ＮチャンネルトランジスタTN1,TN2 とＰ
チャンネルトランジスタTP1,TP2 を直列に接続したイン
バータを２個クロスカップル配線したＣＭＯＳ型メモリ
セルを備えるスタティック型半導体記憶装置において、
２個のインバータのクロスカップル配線のコンタクト1
5,16 の少なくとも一方が、メモリセル内のＮチャンネ
ルトランジスタとＰチャンネルトランジスタのソース／
ドレイン拡散部分に挟まれた領域以外に配置されてい
る。
積を一層低減できるメモリセルのレイアウトの実現。 【解決手段】 ＮチャンネルトランジスタTN1,TN2 とＰ
チャンネルトランジスタTP1,TP2 を直列に接続したイン
バータを２個クロスカップル配線したＣＭＯＳ型メモリ
セルを備えるスタティック型半導体記憶装置において、
２個のインバータのクロスカップル配線のコンタクト1
5,16 の少なくとも一方が、メモリセル内のＮチャンネ
ルトランジスタとＰチャンネルトランジスタのソース／
ドレイン拡散部分に挟まれた領域以外に配置されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｎチャンネルトラ
ンジスタとＰチャンネルトランジスタを直列に接続した
インバータを２個クロスカップル配線したＣＭＯＳ型メ
モリセルを備えるスタティック型半導体記憶装置（ＳＲ
ＡＭ）に関し、特にメモリセルの面積を低減したスタテ
ィック型半導体記憶装置に関する。
ンジスタとＰチャンネルトランジスタを直列に接続した
インバータを２個クロスカップル配線したＣＭＯＳ型メ
モリセルを備えるスタティック型半導体記憶装置（ＳＲ
ＡＭ）に関し、特にメモリセルの面積を低減したスタテ
ィック型半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置（メモリ）においては、
集積度の向上が大きな課題である。集積度を向上させる
には、加工の微細化や回路の工夫と共に、レイアウトを
工夫してメモリセルの面積を小さくすることが考えられ
る。高集積のメモリでは集積度が直接コストに影響する
ため、たとえメモリセルの面積が数パーセント小さくな
るだけでも非常に大きな効果が得られる。
集積度の向上が大きな課題である。集積度を向上させる
には、加工の微細化や回路の工夫と共に、レイアウトを
工夫してメモリセルの面積を小さくすることが考えられ
る。高集積のメモリでは集積度が直接コストに影響する
ため、たとえメモリセルの面積が数パーセント小さくな
るだけでも非常に大きな効果が得られる。
【０００３】図１は、スタティック型半導体記憶装置
（ＳＲＡＭ）のメモリセルの回路構成を示す図と、その
従来例のレイアウトを示す図である。図１の（１）に示
す回路構成は広く知られているので、ここでは詳しい説
明を省略するが、ＮチャンネルトランジスタＴＮ１、Ｔ
Ｎ２とＰチャンネルトランジスタＴＰ１、ＴＰ２をそれ
ぞれ直列に接続したインバータを２個クロスカップル配
線してフリップフロップ（ＦＦ）とし、これとビット線
対ＢＬ、／ＢＬの間に書込み／読み出しのためのトラン
スファーゲートとして働くＮチャンネルトランジスタＴ
Ｎ３、ＴＮ４を接続したものである。ＴＮ３とＴＮ４の
ゲートはワード線ＷＬに接続される。参照番号１５と１
６は、２個のインバータのクロスカップル配線のための
コンタクトホールを示す。
（ＳＲＡＭ）のメモリセルの回路構成を示す図と、その
従来例のレイアウトを示す図である。図１の（１）に示
す回路構成は広く知られているので、ここでは詳しい説
明を省略するが、ＮチャンネルトランジスタＴＮ１、Ｔ
Ｎ２とＰチャンネルトランジスタＴＰ１、ＴＰ２をそれ
ぞれ直列に接続したインバータを２個クロスカップル配
線してフリップフロップ（ＦＦ）とし、これとビット線
対ＢＬ、／ＢＬの間に書込み／読み出しのためのトラン
スファーゲートとして働くＮチャンネルトランジスタＴ
Ｎ３、ＴＮ４を接続したものである。ＴＮ３とＴＮ４の
ゲートはワード線ＷＬに接続される。参照番号１５と１
６は、２個のインバータのクロスカップル配線のための
コンタクトホールを示す。
【０００４】図１の（２）に示すレイアウトにおける参
照番号で示した各部は、図１の（１）の回路図の参照番
号で示した部分と対応している。参照番号１１と１２は
それぞれビット線ＢＬ、／ＢＬとのコンタクトホールで
あり、３１と３２はそれぞれ電源線とのコンタクトホー
ルであり、３３と３４はそれぞれグランド線とのコンタ
クトホールであり、１３ａと１５と１３ｂは図示してい
ない配線層で接続されており、１４ａと１６と１４ｂも
図示していない配線層で接続されている。コンタクトホ
ール１１、１２とコンタクトホール１３ａ、１４ａのそ
れぞれの間のワード線ＷＬの下に拡散層が形成され、ト
ランスファーゲートとして働くＮチャンネルトランジス
タＴＮ３、ＴＮ４をなす。コンタクトホール１３ａと３
３の間及びコンタクトホール１３ｂと３１の間のポリシ
リコン層１７の下に拡散層が形成され、Ｎチャンネルト
ランジスタＴＮ１とＰチャンネルトランジスタＴＰ１を
なす。同様に、コンタクトホール１４ａと３４の間及び
コンタクトホール１４ｂと３２の間のポリシリコン層１
８の下に拡散層が形成され、Ｎチャンネルトランジスタ
ＴＮ２とＰチャンネルトランジスタＴＰ２をなす。図１
の（２）で一点鎖線で示す範囲が１メモリセルの範囲で
ある。図１の（２）の従来例では、ワード線ＷＬが伸び
るロウ方向にはこのようなメモリセルが隣接して配置さ
れ、コラム方向（ロウ方向に直角な方向で、ビット線対
が伸びる方向）には、このメモリセルとロウ方向の辺に
対して対称なメモリセルを交互に配置する。
照番号で示した各部は、図１の（１）の回路図の参照番
号で示した部分と対応している。参照番号１１と１２は
それぞれビット線ＢＬ、／ＢＬとのコンタクトホールで
あり、３１と３２はそれぞれ電源線とのコンタクトホー
ルであり、３３と３４はそれぞれグランド線とのコンタ
クトホールであり、１３ａと１５と１３ｂは図示してい
ない配線層で接続されており、１４ａと１６と１４ｂも
図示していない配線層で接続されている。コンタクトホ
ール１１、１２とコンタクトホール１３ａ、１４ａのそ
れぞれの間のワード線ＷＬの下に拡散層が形成され、ト
ランスファーゲートとして働くＮチャンネルトランジス
タＴＮ３、ＴＮ４をなす。コンタクトホール１３ａと３
３の間及びコンタクトホール１３ｂと３１の間のポリシ
リコン層１７の下に拡散層が形成され、Ｎチャンネルト
ランジスタＴＮ１とＰチャンネルトランジスタＴＰ１を
なす。同様に、コンタクトホール１４ａと３４の間及び
コンタクトホール１４ｂと３２の間のポリシリコン層１
８の下に拡散層が形成され、Ｎチャンネルトランジスタ
ＴＮ２とＰチャンネルトランジスタＴＰ２をなす。図１
の（２）で一点鎖線で示す範囲が１メモリセルの範囲で
ある。図１の（２）の従来例では、ワード線ＷＬが伸び
るロウ方向にはこのようなメモリセルが隣接して配置さ
れ、コラム方向（ロウ方向に直角な方向で、ビット線対
が伸びる方向）には、このメモリセルとロウ方向の辺に
対して対称なメモリセルを交互に配置する。
【０００５】図１の（２）において、ＡはＮチャンネル
トランジスタＴＮ１、ＴＮ２の拡散層の上側の縁からメ
モリセルの上側の境界までの距離を、ＢはＮチャンネル
トランジスタＴＮ１及びＴＮ２とＰチャンネルトランジ
スタＴＰ１及びＴＰ２との間の間隔を、ＣはＰチャンネ
ルトランジスタＴＰ１及びＴＰ２の拡散層の幅を、Ｄは
リーク電流を押さえるために必要なＰチャンネルゲート
の突出し量を示す。ＮチャンネルトランジスタとＰチャ
ンネルトランジスタの最小配置間隔Ｘは、製造工程と精
度によって制約を受け、ある程度の間隔とする必要があ
る。そこで、従来はＮチャンネルトランジスタとＰチャ
ンネルトランジスタの間に、インバータ対のクロスカッ
プル配線用のポリシリコン層１７、１８と図示していな
い配線層とのコンタクトホール１５、１６を集中して配
置しており、これによりメモリセルの面積を最小にでき
るとされていた。
トランジスタＴＮ１、ＴＮ２の拡散層の上側の縁からメ
モリセルの上側の境界までの距離を、ＢはＮチャンネル
トランジスタＴＮ１及びＴＮ２とＰチャンネルトランジ
スタＴＰ１及びＴＰ２との間の間隔を、ＣはＰチャンネ
ルトランジスタＴＰ１及びＴＰ２の拡散層の幅を、Ｄは
リーク電流を押さえるために必要なＰチャンネルゲート
の突出し量を示す。ＮチャンネルトランジスタとＰチャ
ンネルトランジスタの最小配置間隔Ｘは、製造工程と精
度によって制約を受け、ある程度の間隔とする必要があ
る。そこで、従来はＮチャンネルトランジスタとＰチャ
ンネルトランジスタの間に、インバータ対のクロスカッ
プル配線用のポリシリコン層１７、１８と図示していな
い配線層とのコンタクトホール１５、１６を集中して配
置しており、これによりメモリセルの面積を最小にでき
るとされていた。
【０００６】
【発明が解決しようとする課題】近年、半導体の製造技
術が進歩し、必要とされる素子の最小幅や間隔なども従
来に比べて狭くすることが可能になってきている。図２
は、このような技術の進歩に伴う変化を説明する図であ
り、図１の（２）に対応する図である。Ｎチャンネルト
ランジスタとＰチャンネルトランジスタの間隔をＢ、こ
れとは別に製造工程により決まる最小の間隔をＸとし、
拡散層とポリシリコン層まで最低必要な距離をＥとし、
コンタクトホールを設けるためのポリシリコン層の最低
必要な幅をＦとし、ポリシリコン層同士で最低必要な間
隔をＧとし、ポリシリコン層の最低必要な幅をＨとし、
従来のレイアウトに従って、ポリシリコンのコンタクト
を集中的に配置するために必要な間隔をＹとすれば、Ｙ
＝Ｅ＋Ｆ＋Ｇ＋Ｈ＋Ｅ＝２Ｅ＋Ｆ＋Ｇ＋Ｈである。従来
のようにＮチャンネルトランジスタとＰチャンネルトラ
ンジスタに十分な間隔を設ける必要があった、すなわち
Ｘ＞Ｙであった場合にはＢ＝Ｘであったが、素子分離技
術の向上などによりＸが小さくなり、Ｘ＜Ｙになった現
状ではＢ＝Ｙとなる。この時のＡをＡ’とすると、Ａ’
＝Ｙ＋Ｃ＋Ｄ＋Ｇ／２＝Ｃ＋Ｄ＋２Ｅ＋Ｆ＋３Ｇ／２＋
Ｈ（式１）となっている。すなわち、Ａ（Ａ’）が、Ｎ
チャンネルトランジスタとＰチャンネルトランジスタの
最小間隔で決まるのではなく、Ｎチャンネルトランジス
タとＰチャンネルトランジスタの間にコンタクトホール
１５、１６を配置するために必要な間隔によって決まる
ようになってきた。従って、Ｘ＜Ｙの場合には、図２の
配置であればたとえ素子分離技術が向上しても、メモリ
セル縮小の効果は生じないことになる。
術が進歩し、必要とされる素子の最小幅や間隔なども従
来に比べて狭くすることが可能になってきている。図２
は、このような技術の進歩に伴う変化を説明する図であ
り、図１の（２）に対応する図である。Ｎチャンネルト
ランジスタとＰチャンネルトランジスタの間隔をＢ、こ
れとは別に製造工程により決まる最小の間隔をＸとし、
拡散層とポリシリコン層まで最低必要な距離をＥとし、
コンタクトホールを設けるためのポリシリコン層の最低
必要な幅をＦとし、ポリシリコン層同士で最低必要な間
隔をＧとし、ポリシリコン層の最低必要な幅をＨとし、
従来のレイアウトに従って、ポリシリコンのコンタクト
を集中的に配置するために必要な間隔をＹとすれば、Ｙ
＝Ｅ＋Ｆ＋Ｇ＋Ｈ＋Ｅ＝２Ｅ＋Ｆ＋Ｇ＋Ｈである。従来
のようにＮチャンネルトランジスタとＰチャンネルトラ
ンジスタに十分な間隔を設ける必要があった、すなわち
Ｘ＞Ｙであった場合にはＢ＝Ｘであったが、素子分離技
術の向上などによりＸが小さくなり、Ｘ＜Ｙになった現
状ではＢ＝Ｙとなる。この時のＡをＡ’とすると、Ａ’
＝Ｙ＋Ｃ＋Ｄ＋Ｇ／２＝Ｃ＋Ｄ＋２Ｅ＋Ｆ＋３Ｇ／２＋
Ｈ（式１）となっている。すなわち、Ａ（Ａ’）が、Ｎ
チャンネルトランジスタとＰチャンネルトランジスタの
最小間隔で決まるのではなく、Ｎチャンネルトランジス
タとＰチャンネルトランジスタの間にコンタクトホール
１５、１６を配置するために必要な間隔によって決まる
ようになってきた。従って、Ｘ＜Ｙの場合には、図２の
配置であればたとえ素子分離技術が向上しても、メモリ
セル縮小の効果は生じないことになる。
【０００７】また、上記のようにＡ’はリーク電流を押
さえるために必要なＰチャンネルゲートの突出し量Ｄの
影響も受ける。メモリセルをアレイ状に配置した場合、
製造工程の種類と精度が向上しても、このＤは一般には
短くならず、メモリセルのサイズはあまり小さくならな
いという問題もあった。本発明は、このような素子分離
技術の向上などに応じてメモリセルの面積を一層低減で
きるメモリセルのレイアウトを実現することで、ＣＭＯ
Ｓ型メモリセルを備えるスタティック型半導体記憶装置
（ＳＲＡＭ）の集積度を向上させて製造コストを低減す
ることを目的とする。
さえるために必要なＰチャンネルゲートの突出し量Ｄの
影響も受ける。メモリセルをアレイ状に配置した場合、
製造工程の種類と精度が向上しても、このＤは一般には
短くならず、メモリセルのサイズはあまり小さくならな
いという問題もあった。本発明は、このような素子分離
技術の向上などに応じてメモリセルの面積を一層低減で
きるメモリセルのレイアウトを実現することで、ＣＭＯ
Ｓ型メモリセルを備えるスタティック型半導体記憶装置
（ＳＲＡＭ）の集積度を向上させて製造コストを低減す
ることを目的とする。
【０００８】
【課題を解決するための手段】図３は、本発明の原理構
成を示す図である。図３に示すように、本発明のスタテ
ィック型半導体記憶装置は、Ｎチャンネルトランジスタ
とＰチャンネルトランジスタを直列に接続したインバー
タを２個クロスカップル配線したＣＭＯＳ型メモリセル
を備え、２個のインバータのクロスカップル配線のコン
タクト１５、１６の少なくとも一方が、このメモリセル
内のＮチャンネルトランジスタとＰチャンネルトランジ
スタのソース／ドレイン拡散部分に挟まれた領域以外に
配置されていることを特徴とする。
成を示す図である。図３に示すように、本発明のスタテ
ィック型半導体記憶装置は、Ｎチャンネルトランジスタ
とＰチャンネルトランジスタを直列に接続したインバー
タを２個クロスカップル配線したＣＭＯＳ型メモリセル
を備え、２個のインバータのクロスカップル配線のコン
タクト１５、１６の少なくとも一方が、このメモリセル
内のＮチャンネルトランジスタとＰチャンネルトランジ
スタのソース／ドレイン拡散部分に挟まれた領域以外に
配置されていることを特徴とする。
【０００９】本発明のレイアウトにおけるＮチャンネル
トランジスタＴＮ１、ＴＮ２の拡散層の上側の縁からメ
モリセルの上側の境界までの距離Ａ''について説明す
る。この時、着目セルの上側にはコラム方向に１８０°
回転してセルを配置している。なお、図３において、上
側のセルの各部を示す参照番号にはダッシュ（’）を付
して表している。これは以下の図でも同様である。本発
明によれば、図３に示すように、Ｎチャンネルトランジ
スタとＰチャンネルトランジスタのソース／ドレイン拡
散部分に挟まれた領域には、１個のコンタクトホール１
６のみを設ければよいので、その間の間隔を製造工程に
より決められる最小間隔Ｘとすることができる。この
時、着目セルと上側セルとのＰチャンネトランジスタの
拡散領域間の長さをｌとすれば、Ａ''＝Ｘ＋Ｃ＋ｌ／２
となる。ｌの長さはＤ＜Ｅ＋Ｆの場合と、Ｄ＞Ｅ＋Ｆの
場合とでは異なるが、いまＤ＜Ｅ＋Ｆとすれば、ｌ＝Ｅ
＋Ｆ＋Ｇ＋Ｈ＋Ｅであるから、Ａ''＝Ｘ＋Ｃ＋（Ｅ＋Ｆ
＋Ｇ＋Ｈ＋Ｅ）／２＝Ｘ＋Ｃ＋Ｅ＋Ｆ／２＋Ｇ／２＋Ｈ
／２となる。このＡ''を従来のＡ’（式１）と比較した
場合、Ｘ＜Ｄ＋Ｅ＋Ｆ／２＋Ｇ＋Ｈ／２であれば、Ａ''
＜Ａ’となり、本発明のレイアウトの方がＡを小さくで
きる。次に、Ｄ＞Ｅ＋Ｆの場合、ｌ＝Ｄ＋Ｇ＋Ｈ＋Ｅと
なるので、Ａ''＝Ｘ＋Ｃ＋（Ｄ＋Ｇ＋Ｈ＋Ｅ）／２＝Ｘ
＋Ｃ＋Ｄ／２＋Ｅ／２＋Ｇ／２＋Ｈ／２となる。この
Ａ''を従来のＡ’（式１）と比較した場合、Ｘ＜Ｄ／２
＋３Ｅ／２＋Ｆ＋Ｇ＋Ｈ／２であれば、Ａ''＜Ａ’とな
り、本発明のレイアウトの方がＡを小さくできる。近年
の素子分離技術の向上により、Ｘが上記の条件を満すよ
うになってきており、Ａ''＜Ａすなわち本発明のレイア
ウトの方がＡを小さくできるようになってきた。
トランジスタＴＮ１、ＴＮ２の拡散層の上側の縁からメ
モリセルの上側の境界までの距離Ａ''について説明す
る。この時、着目セルの上側にはコラム方向に１８０°
回転してセルを配置している。なお、図３において、上
側のセルの各部を示す参照番号にはダッシュ（’）を付
して表している。これは以下の図でも同様である。本発
明によれば、図３に示すように、Ｎチャンネルトランジ
スタとＰチャンネルトランジスタのソース／ドレイン拡
散部分に挟まれた領域には、１個のコンタクトホール１
６のみを設ければよいので、その間の間隔を製造工程に
より決められる最小間隔Ｘとすることができる。この
時、着目セルと上側セルとのＰチャンネトランジスタの
拡散領域間の長さをｌとすれば、Ａ''＝Ｘ＋Ｃ＋ｌ／２
となる。ｌの長さはＤ＜Ｅ＋Ｆの場合と、Ｄ＞Ｅ＋Ｆの
場合とでは異なるが、いまＤ＜Ｅ＋Ｆとすれば、ｌ＝Ｅ
＋Ｆ＋Ｇ＋Ｈ＋Ｅであるから、Ａ''＝Ｘ＋Ｃ＋（Ｅ＋Ｆ
＋Ｇ＋Ｈ＋Ｅ）／２＝Ｘ＋Ｃ＋Ｅ＋Ｆ／２＋Ｇ／２＋Ｈ
／２となる。このＡ''を従来のＡ’（式１）と比較した
場合、Ｘ＜Ｄ＋Ｅ＋Ｆ／２＋Ｇ＋Ｈ／２であれば、Ａ''
＜Ａ’となり、本発明のレイアウトの方がＡを小さくで
きる。次に、Ｄ＞Ｅ＋Ｆの場合、ｌ＝Ｄ＋Ｇ＋Ｈ＋Ｅと
なるので、Ａ''＝Ｘ＋Ｃ＋（Ｄ＋Ｇ＋Ｈ＋Ｅ）／２＝Ｘ
＋Ｃ＋Ｄ／２＋Ｅ／２＋Ｇ／２＋Ｈ／２となる。この
Ａ''を従来のＡ’（式１）と比較した場合、Ｘ＜Ｄ／２
＋３Ｅ／２＋Ｆ＋Ｇ＋Ｈ／２であれば、Ａ''＜Ａ’とな
り、本発明のレイアウトの方がＡを小さくできる。近年
の素子分離技術の向上により、Ｘが上記の条件を満すよ
うになってきており、Ａ''＜Ａすなわち本発明のレイア
ウトの方がＡを小さくできるようになってきた。
【００１０】
【発明の実施の形態】図４は、本発明の第１実施例のＳ
ＲＡＭのレイアウトを示す図であり、２（ロウ）×２
（コラム）のメモリセル４個分の配列を示している。ま
た、コンタクトホールは円形のものを示してあるが、図
１〜図３のように正方形のコンタクトホールでも同じで
ある。更に、コンタクトホール１３ａと１３ｂと１５を
結ぶ配線層及びコンタクトホール１４ａと１４ｂと１６
を結ぶ配線層を破線で示してある。
ＲＡＭのレイアウトを示す図であり、２（ロウ）×２
（コラム）のメモリセル４個分の配列を示している。ま
た、コンタクトホールは円形のものを示してあるが、図
１〜図３のように正方形のコンタクトホールでも同じで
ある。更に、コンタクトホール１３ａと１３ｂと１５を
結ぶ配線層及びコンタクトホール１４ａと１４ｂと１６
を結ぶ配線層を破線で示してある。
【００１１】第１実施例のＳＲＡＭにおいては、図４の
下側に示したメモリセルはすでに説明した図３のものと
同じレイアウトであり、上側のメモリセルはこの下側の
メモリセルに対して１８０度回転対称となっている。こ
のような上下２個のメモリセルの組がコラム方向（ビッ
ト線対の伸びる方向で、ワード線ＷＬに垂直な方向）に
繰り返し配置される。なお、ワード線ＷＬにも上記のよ
うな上下２個のメモリセルの組が交互に配置されるの
で、同じ行には同じレイアウトのメモリセルが連続して
配置されることになる。
下側に示したメモリセルはすでに説明した図３のものと
同じレイアウトであり、上側のメモリセルはこの下側の
メモリセルに対して１８０度回転対称となっている。こ
のような上下２個のメモリセルの組がコラム方向（ビッ
ト線対の伸びる方向で、ワード線ＷＬに垂直な方向）に
繰り返し配置される。なお、ワード線ＷＬにも上記のよ
うな上下２個のメモリセルの組が交互に配置されるの
で、同じ行には同じレイアウトのメモリセルが連続して
配置されることになる。
【００１２】ここで、従来例との比較のために、図５に
従来のレイアウトの例を示す。この従来例は、下側の行
のメモリセルを図１の（２）及び図２に示したレイアウ
トとし、上側の行のメモリセルはそれをワード線ＷＬに
平行な辺に対して対称であるようにしたものである。図
６は、本発明の第２実施例のＳＲＡＭのレイアウトを示
す図である。図示のように、図６の右側の２個のメモリ
セルのレイアウトは図４の上下２個のメモリセルのレイ
アウトと同じである。左側の２個のメモリセルのレイア
ウトと右側の２個のメモリセルのレイアウトは、コンタ
クトホール３２、３４を通る直線に対して対称である。
このようなレイアウトでも、第１実施例のものと同様の
効果が得られる。
従来のレイアウトの例を示す。この従来例は、下側の行
のメモリセルを図１の（２）及び図２に示したレイアウ
トとし、上側の行のメモリセルはそれをワード線ＷＬに
平行な辺に対して対称であるようにしたものである。図
６は、本発明の第２実施例のＳＲＡＭのレイアウトを示
す図である。図示のように、図６の右側の２個のメモリ
セルのレイアウトは図４の上下２個のメモリセルのレイ
アウトと同じである。左側の２個のメモリセルのレイア
ウトと右側の２個のメモリセルのレイアウトは、コンタ
クトホール３２、３４を通る直線に対して対称である。
このようなレイアウトでも、第１実施例のものと同様の
効果が得られる。
【００１３】図７は、本発明の第３実施例のＳＲＡＭの
レイアウトを示す図であり、１個のメモリセルのレイア
ウトを示している。第３実施例は、Ｎチャンネルトラン
ジスタとＰチャンネルトランジスタのソース／ドレイン
拡散部分の最小間隔Ｘが更に小さくなった場合に有効な
レイアウトであり、クロスカップリングのための配線の
コンタクトホール１５と１６を、両方ともＮチャンネル
トランジスタとＰチャンネルトランジスタのソース／ド
レイン拡散部分の外側に設ける。
レイアウトを示す図であり、１個のメモリセルのレイア
ウトを示している。第３実施例は、Ｎチャンネルトラン
ジスタとＰチャンネルトランジスタのソース／ドレイン
拡散部分の最小間隔Ｘが更に小さくなった場合に有効な
レイアウトであり、クロスカップリングのための配線の
コンタクトホール１５と１６を、両方ともＮチャンネル
トランジスタとＰチャンネルトランジスタのソース／ド
レイン拡散部分の外側に設ける。
【００１４】
【発明の効果】以上説明したように、本発明のレイアウ
トによれば、ＣＭＯＳ型メモリセルのサイズを小さくで
きるので、スタティック型半導体記憶装置の集積度を向
上でき、製造コストを低減できる。
トによれば、ＣＭＯＳ型メモリセルのサイズを小さくで
きるので、スタティック型半導体記憶装置の集積度を向
上でき、製造コストを低減できる。
【図１】ＳＲＡＭのメモリセルの回路図と従来のレイア
ウト例を示す図である。
ウト例を示す図である。
【図２】製造技術の進歩に伴う従来のレイアウトにおけ
る限界を説明する図である。
る限界を説明する図である。
【図３】本発明の原理構成図である。
【図４】第１実施例のＳＲＡＭのレイアウトを示す図で
ある。
ある。
【図５】従来のＳＲＡＭのレイアウトを示す図である。
【図６】第２実施例のＳＲＡＭのレイアウトを示す図で
ある。
ある。
【図７】第３実施例のＳＲＡＭのレイアウトを示す図で
ある。
ある。
ＷＬ…ワード線 ＢＬ、／ＢＬ…ビット線 ＴＮ１〜ＴＮ４…Ｎチャンネルトランジスタ ＴＰ１、ＴＰ２…Ｐチャンネルトランジスタ １１〜１６…コンタクトホール １７、１８…ポリシリコン層 ３１〜３４…コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鍵渡 裕志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F048 AA01 AB01 AC03 BA01 BB05 BF03 5F083 BS46 GA09 JA32 LA16 MA01 MA15
Claims (2)
- 【請求項１】 ＮチャンネルトランジスタとＰチャンネ
ルトランジスタを直列に接続したインバータを２個クロ
スカップル配線したＣＭＯＳ型メモリセルを備えるスタ
ティック型半導体記憶装置において、 前記２個のインバータのクロスカップル配線のコンタク
トの少なくとも一方が、当該メモリセル内の前記Ｎチャ
ンネルトランジスタとＰチャンネルトランジスタのソー
ス／ドレイン拡散部分に挟まれた領域以外に配置されて
いることを特徴とするスタティック型半導体記憶装置。 - 【請求項２】 請求項１に記載のスタティック型半導体
記憶装置であって、前記メモリセルと、該メモリセルの
クロスカップル配線を１８０度回転した回転メモリセル
とを、コラム方向に交互に配置したスタティック型半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10194396A JP2000031300A (ja) | 1998-07-09 | 1998-07-09 | スタティック型半導体記憶装置 |
| US09/204,278 US6081444A (en) | 1998-07-09 | 1998-12-03 | Static memory adopting layout that enables minimization of cell area |
| KR1019980053836A KR100315591B1 (ko) | 1998-07-09 | 1998-12-09 | 스태틱형반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10194396A JP2000031300A (ja) | 1998-07-09 | 1998-07-09 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031300A true JP2000031300A (ja) | 2000-01-28 |
Family
ID=16323907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10194396A Pending JP2000031300A (ja) | 1998-07-09 | 1998-07-09 | スタティック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6081444A (ja) |
| JP (1) | JP2000031300A (ja) |
| KR (1) | KR100315591B1 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000010503A (ko) | 2000-02-15 |
| US6081444A (en) | 2000-06-27 |
| KR100315591B1 (ko) | 2002-06-20 |
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