DE3941926C2 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruchs 1.

Die Fig. 12 stellt ein Blockdiagramm dar, das eine beispielhafte Struktur eines bekannten herkömmlichen dynamischen Speichers mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) zeigt. Bezüglich der Fig. 12 enthält dieser DRAM ein Speicherzellenfeld 508, das eine Matrix einer Mehrzahl von Speicherzellen zum Speichern von Datensignalen erfaßt, einen Adreßpuffer 504, der Adreßsignale zum Auswählen der Speicherzellen empfängt, einen Zeilendekoder 505 und einen Spaltendekoder 506 zum Dekodieren der Adreßsignale, und eine Leseverstärkereinrichtung 603, die mit dem Speicherzellenfeld 508 zum Verstärken und Lesen der in den Speicherzellen gespeicherten Signale verbunden ist. Ein Eingangspuffer 509 und ein Ausgangspuffer 600 zum Eingeben bzw. Ausgeben der Datensignale sind mit dem Speicherzellenfeld 508 über ein I/O-Gate 507 verbunden.

Der Adreßpuffer 504 ist zum Empfangen von externen Adreßsignalen ext.A₀ bis ext.A₉ oder internen Adreßsignalen Q₀ bis Q₈, die von einem Refresh-Zähler erzeugt werden, geschaltet. Eine Refresh- Steuerung 502 treibt den Refresh-Zähler 503 als Reaktion auf die Zeitabstimmung von an einen Taktgenerator 501 angelegten - und -Signalen.

Die Fig. 13A stellt ein Schaltbild dar, das periphere Schaltkreise des Speicherzellenfeldes 508 zeigt, die im in Fig. 12 gezeigten DRAM gebildet sind. Die Fig. 13B zeigt ein Zeitdiagramm zur Verdeutlichung des Betriebes. Diese sind auf den Seiten 21 bis 26 einer März-Sonderausgabe von "Electronics", herausgegeben von OHM-SHA am 5. März 1986, beschrieben.

Bezüglich der Fig. 13A sind Speicherzellen Mÿ an Kreuzungspunkten zwischen Bitleitungen BLj und Wortleitungen WLi in einer Speicherzellenmatrix 508a angeordnet und mit diesen verbunden. Jede Speicherzelle Mÿ umfaßt einen Kondensator Cs zum Speichern von Datensignalen und einen N-Kanal-MOS-Transistor Trs zum Schalten. Jeder Leseverstärker 603 ist ein kreuzgekoppelter Leseverstärker, der zwischen einem jeweiligen Paar von Bitleitungen BLj und geschaltet ist. Dieser Leseverstärker 603 ist ein N-Kanal-Leseverstärker, der von einem Paar von N-Kanal-MOS-Transistoren Tr₁j und Tr₂j gebildet wird. Dieser N-Kanal-Leseverstärker ist über einen N-Kanal-MOS-Transistor Tr₃ mit Masse verbunden. Der N-Kanal-MOS-Transistor weist ein Gate auf, das zum Empfangen eines Lesetriggersignales ΦSE geschaltet ist.

Nun wird eine Schreib/Lese-Operation des DRAMs mit Bezugnahme auf die Fig. 13A und 13B beschrieben.

Das Prinzip des Betreibens dieses DRAMs liegt darin, daß, falls auf keine Speicherzelle zugegriffen wird, ΦP sich auf einem hohen Potential befindet und die Bitleitungen BLj und gleich auf hohem Potential (Vcc) gehalten werden, während sich jede Dummyzelle 508b auf dem Massepotential befindet. Nachdem das Potential ΦP abgesenkt ist, wird dasjenige auf einer von einem Zeilenadreßdekoder 505 ausgewählten Wortleitung erhöht, so daß ein Wert von der ausgewählten Speicherzelle auf die Bitleitung BLj ausgelesen wird. Genauer gesagt bleibt das Potential auf der Bitleitung BLj ungeändert, falls sich das Datum der Speicherzelle auf hohem Potential befindet, während eine elektrische Ladung von der Bitleitung BLj in die Speicherzelle fließt, falls sich der Wert auf niedrigem Potential befindet, so daß das Potential auf der Bitleitung BLj ein wenig abgesenkt wird. Andererseits wird das Potential auf einer Dummy-Wortleitung der entgegengesetzten Bitleitung simultan mit derjenigen auf der Wortleitung WLi erhöht, so daß ein Datum der entsprechenden Dummy-Zelle 508b auf die Bitleitung ausgelesen wird. In der Dummy-Zelle 508b ist das Massepotential in einem Kondensator gespeichert, der etwa die Hälfte der Speicherzellengröße beträgt, und daher ist das Potential auf der Bitleitung notwendigerweise um einen kleinen Betrag von etwa der Hälfte des Falles, wenn eine Speicherzelle mit einem niedrigen Potential ausgelesen wird, vermindert.

Folglich wird eine kleine Potentialdifferenz zwischen den Bitleitungen BLj und in diesem Zustand derart verursacht, daß das Potential auf der Bitleitung BLj auf der Seite der Speicherzelle größer ist, falls der Wert der Speicherzelle auf einem hohen Potential liegt, während andererseits dasjenige der Bitleitung auf der Seite der Dummy-Zelle 508b höher ist, falls der Wert der Speicherzelle auf einem niedrigen Potential liegt. Die Potentialdifferenz zwischen den Bitleitungen BLj und ist klein, da die parasitäre Kapazität erhöht ist, weil eine große Zahl von Speicherzellen mit einer Bitleitung verbunden ist. Dann wird das Potential von ΦSE erhöht, um den Leseverstärker 603 zu treiben, wodurch die Potentialdifferenz vergrößert wird. Das Potential auf der Bitleitung mit niedrigerem Pegel kann auf den Massepegel vermindert werden, während das Potential auf der Bitleitung mit höherem Pegel im wesentlichen unverändert gehalten wird. Ein Hochziehschaltkreis 601 wird getrieben, um die Bitleitung mit höherem Potential, deren Potential ein wenig vermindert ist, auf einen ausreichend hohen Potentialpegel anzuheben. Damit wird das ursprünglich in der Speicherzelle gesetzte hohe oder niedrige Potential auf der mit der Speicherzelle verbundenen Bitleitung reproduziert.

Wenn das Potential auf einer von einem Spaltenadreßdekoder 506 ausgewählten Spaltenauswahlleitung 506 erhöht worden ist, kann anschließend das Datum der ausgewählten Speicherzelle ausgelesen werden, da die Bitleitung mit I/O- und -Leitungen verbunden ist, während ein auf der Bitleitung reproduziertes und verstärktes Datum in derselben Speicherzelle erneut gespeichert werden kann, wenn das Potential der Wortleitung bei einer nicht ausgewählten Bitleitung vermindert wird. Die Datenschreiboperation wird in einer ähnlichen Weise derart durchgeführt, daß die Potentiale auf der Wortleitung und der Spaltenauswahlleitung CSLj, die zu einer vom Zeilenadreßdekoder 505 und Spaltenadreßdekoder 506 ausgewählten Speicherzelle gehören, erhöht werden, das Potential zum Schreiben von Daten an die Bitleitungen BLj und über die I/O- und -Leitungen angelegt wird, und anschließend das Potential auf der Wortleitung WLi zum Einschreiben des Datums in die Speicherzelle vermindert wird.

Beim DRAM der oben beschriebenen Struktur ist es aufgrund der hohen Integrationsdichte des Speicherzellenfeldes zunehmend schwieriger geworden, den Anordnungsraum zwischen den Leseverstärkern mit demjenigen zwischen den Speicherzellen, die mit den Leseverstärkern verbunden sind, zur Deckung zu bringen. Das Speicherzellenfeld eines herkömmlichen DRAMs ist im allgemeinen in einer offenen Bitleitungsstruktur oder einer gefalteten Bitleitungsstruktur, abhängig von der Anordnung der Bitleitungspaare, die mit den Leseverstärkern verbunden sind, gebildet.

Die Fig. 14 stellt eine Draufsicht auf eine offene Bitleitungsstruktur als exemplarische Anordnungsmöglichkeit von Bitleitungen in einem DRAM dar. Bezüglich der Fig. 14 ist jeder Leseverstärker SAj mit einem Paar von Bitleitungen BLj und verbunden, die auf gegenüberliegenden Seiten des Leseverstärkers SAj angeordnet sind.

Entsprechend dieser offenen Bitleitungsstruktur sind Speicherzellen Mÿ eine nach der anderen an Kreuzungspunkten zwischen Wortleitungen WLi und den Bitleitungen BLj und gebildet. Damit ist die offene Bitleitungsstruktur geeignet zur Erhöhung des Integrationsgrades der Speicherzellen im Hinblick auf die Anordnungseffizienz. Da jedoch jeder Verstärker SAj entsprechend jeder Bitleitung gebildet ist, wird der Anordnungsplatz (Anordnungsteilung) zwischen den Leseverstärkern von dem Bitleitungsplatz beeinflußt. Es ist unmöglich, die Leseverstärkerteilung davon zu lösen, da jeder Leseverstärker innerhalb einer Speicherzellenteilung angeordnet ist. Daher ist die offene Bitleitungsstruktur im Hinblick auf die Struktur der Leseverstärker nachteilig.

Die Fig. 15 stellt eine Draufsicht auf eine gefaltete Bitleitungsstruktur als exemplarische Anordnungsmöglichkeit von Bitleitungen in einem DRAM dar. Bezüglich der Fig. 15 ist jeder Leseverstärker SAj mit einem Paar von Bitleitungen BLj und , die zueinander parallel angeordnet sind, verbunden. Entsprechend dieser gefalteten Bitleitungsstruktur sind zwei ein Bitleitungspaar bildende Bitleitungen nahe beieinander, die im wesentlichen von vom Betrieb verursachter Dispersion, elektrischem Rauschen oder ähnlichem unbeeinflußt sind. Damit ist diese Struktur im Hinblick auf den Ausgleich der Bitleitungen und die Empfindlichkeit der Leseverstärker im Vergleich mit der in Fig. 14 gezeigten offenen Bitleitungsstruktur vorteilhaft.

Entsprechend der gefalteten Bitleitungsstruktur ist ferner jedes von zwei benachbarten Bitleitungen gebildetes Bitleitungspaar in einem Speicherzellenfeld angeordnet, das auf einer Seite eines jeden Leseverstärkers gebildet ist. Daher kann der Anordnungsplatz (Anordnungsabstandsteilung) zwischen den Leseverstärkern von einer Speicherzellenteilung auf zwei Speicherzellenteilungen verändert werden. Daher ist die gefaltete Bitleitungsstruktur in der Anordnungsstruktur der Leseverstärker, verglichen mit der offenen Bitleitungsstruktur, relativ vorteilhaft. Entsprechend dieser gefalteten Bitleitungsstruktur ist es jedoch unmöglich, Speicherzellen Mÿ an allen Kreuzungspunkten zwischen Wortleitungen WLi und den Bitleitungen BLj und aufgrund von Beschränkungen in der Anordnungsstruktur zu bilden. Genauer gesagt sind Speicherzellen an jeder zweiten Kreuzung von Wortleitung und Bitleitung gebildet. Daher ist eine Erhöhung des Integrationsgrades des Speicherzellenfeldes, d. h. eine Verminderung des Platzbedarfes des Speicherzellenfeldbereiches, nicht ausreichend erzielt werden.

Es ist eine pseudogefaltete Bitleitungsstruktur genannte Technik als Bitleitungsanordnungssystem vorgeschlagen worden, die den Platzbedarf des Speicherzellenfeldbereiches vermindern und die Leseverstärkeranordnungsteilung entkoppeln kann. Eine derartige gefaltete Bitleitungsstruktur ist zum Beispiel in der US 44 76 547 und Denshi Tsushin Gakkai Sogo Zenkoku Taikai Koen Ronbun-shu Bunsatsu 2, 1986 S. 256-257 beschrieben worden.

Die Fig. 16 stellt eine Draufsicht auf eine pseudogefaltete Bitleitungsstruktur dar. Entsprechend dieser pseudogefalteten Bitleitungsstruktur sind Speicherzellen Mÿ an Kreuzungspunkten zwischen Paaren von Bitleitungen BLj und und Wortleitungen WLi gebildet, ähnlich der Struktur der offenen Bitleitungen. Das Speicherzellenfeld ist in eine Mehrzahl von Teilfeldern in Richtung der Wortleitungen, wie in Fig. 6 durch gepunktete Linien angedeutet, unterteilt. Bei dem in Fig. 16 gezeigten Beispiel umfaßt jedes Teilfeld vier Speicherzellen in Richtung der Wortleitung. Die in jedem Teilfeld enthaltenen Speicherzellen weichen um die halben Speicherzellenanordnungsteilung von denjenigen im benachbarten Teilfeld ab.

Ähnlich der gefalteten Bitleitungsstruktur sind zwei Bitleitungen mit einer Seite eines jeden Leseverstärkers verbunden, um ein Bitleitungspaar zu bilden. Diese Struktur ist jedoch von der gefalteten Bitleitungsstruktur in dem Punkt verschieden, daß jedes Bitleitungspaar von zwei Bitleitungen gebildet wird, die zu verschiedenen Teilfeldern gehören. Bezüglich der Fig. 16 wird jedes Teilfeld von vier Bitleitungen gebildet. Die zum oberen Teilfeld gehörenden Bitleitungen BL₁ bis BL₄ sind jeweils mit den Leseverstärkern SA₁ bis SA₄ verbunden. Die zum unteren Teilfeld gehörenden Bitleitungen BL₁ bis sind ebenfalls jeweils mit den Leseverstärkern SA₁ bis SA₄ verbunden. Damit ist jeder Leseverstärker mit zwei Bitleitungen verbunden, die zu verschiedenen Teilfeldern gehören. Entsprechend dieser Struktur kann die Leseverstärkeranordnungsteilung auf zwei Speicherzellenanordnungsteilungen ähnlich wie bei der gefalteten Bitleitungsstruktur gesetzt werden, während die Dichte des Speicherzellenfeldes auf einen hohen Wert verbessert werden kann, der im wesentlichen gleich derjenigen der offenen Bitleitungsstruktur ist.

Bei jedem Bitleitungsanordnungssystem der allgemein vorgeschlagenen offenen, gefalteten und pseudogefalteten Bitleitungsstrukturen ist die Anordnung der Leseverstärker vom Raum zwischen den Bitleitungen, das heißt, der Speicherzellenanordnungsteilung, eingeschränkt. Selbst wenn die gefaltete oder die pseudogefaltete Bitleitungsstruktur verwendet wird, kann der Raum zwischen benachbarten Leseverstärkern nicht über den von zwei Speicherzellenanordnungsteilungen steigen. Es ist daher schwierig gewesen, einen von gewünschten Charakteristiken der mit den Leseverstärkern verbundenen peripheren Schaltkreisen abhängigen Leseverstärkerschaltkreis ohne Beschränkungen durch die Struktur des Speicherzellenfeldbereiches zu schaffen. Ferner sind die herkömmlichen Leseverstärker einer nach dem anderen in der longitudinalen Richtung der Bitleitungen in Abhängigkeit vom Raum zwischen den das Speicherzellenfeld bildenden Bitleitungen angeordnet. Daher ist es schwierig gewesen, den Flächenbedarf des mit den Leseverstärkern versehenen Bereiches zu vermindern.

Die Fig. 17 stellt eine Draufsicht auf eine in der JP 61-2 27 292/ (1986) beschriebenen Leseverstärkeranordnung dar. In Übereinstimmung mit dieser Struktur ist eine Mehrzahl von Leseverstärkern in der longitudinalen Richtung der Bitleitungen angeordnet. Da die Bereiche mit den Leseverstärkern vom Speicherzellenfeldbereich getrennt sind, werden jedoch die Abstände zwischen denjenigen Bitleitungen, die mit den Leseverstärkern verbunden sind, vergrößert. Daher können mit verschiedenen Leseverstärkern verbundene Bitleitungspaare nicht mit einem identischen Abstand gebildet werden, und es ist daher unmöglich, alle Bitleitungspaare aus Bitleitungen zu bilden, die eng beieinander liegen. Daher wird die in Fig. 17 gezeigte Bitleitungsstruktur leicht von elektrischem Rauschen beeinflußt. Ferner werden die zur Bildung der mit den Leseverstärkern zu verbindenden Bitleitungen erforderlichen Verdrahtungsbereiche vergrößert.

Aus der US-Patentschrift 44 18 399 ist eine Halbleiterspeichereinrichtung bekannt, bei der Leseverstärker zwischen Speicherzellgebieten und zugehörigen Spaltendekodern längs der Bitleitungen gereiht angeordnet sind, wodurch die Entfernungsunterschiede der einzelnen Leseverstärker zu den Speicherzellen wesentlich verringert sind und die Chipfläche effizierter genutzt werden kann.

Die Leseverstärker enthalten jedoch eine relativ große Anzahl von Transistoren, die eine vergleichsweise große Chipfläche beanspruchen und zu und zwischen denen eine Vielzahl von Leitungen zu führen und Verbindungen herzustellen ist, was technologisch aufwendig ist, und zu Lasten der Ausbeute und Zuverlässigkeit gehen kann.

Aus der US 47 47 078 ist eine Halbleiterspeichereinrichtung bekannt, die einen aus zwei Transistoren aufgebauten Leseverstärker aufweist.

Ferner ist aus der US 46 34 901 eine Halbleiterspeichereinrichtung bekannt, die einen Leseverstärker in einem Bereich aufweist, der durch den Abstand von Bitleitungen in einem Speicherzellenfeld bestimmt ist.

Aufgabe der Erfindung ist es daher, eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruchs 1 zu schaffen, die Leseverstärker aufweist, die unabhängig vom Abstand zwischen Bitleitungen angeordnet sind, wobei die von einem Leseverstärker besetzte Fläche vermindert werden soll.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt

Fig. 1 eine Draufsicht auf die Struktur einer Leseverstärkeranordnung, die auf die offene Bitleitungsstruktur angewendet ist,

Fig. 2 eine Draufsicht auf die Struktur einer Leseverstärkeranordnung, die auf die gefaltete Bitleitungsstruktur angewendet ist,

Fig. 3 eine Draufsicht auf die Struktur einer Leseverstärkeranordnung, die auf die pseudogefaltete Bitleitungsstruktur angewendet ist,

Fig. 4 ein Ersatzschaltbild eines bei der Erfindung verwendeten Leseverstärkers,

Fig. 5 und 6 Draufsichten auf die Struktur einer Leseverstärkeranordnung, die auf die in Fig. 1 gezeigte offene Bitleitungsstruktur angewendet ist,

Fig. 7 und 8 Draufsichten auf die Struktur einer Leseverstärkeranordnung, die auf die in Fig. 2 gezeigte gefaltete Bitleitungsstruktur angewendet ist,

Fig. 9 eine Draufsicht auf die Struktur einer Leseverstärkeranordnung, die auf die in Fig. 3 gezeigte pseudogefaltete Bitleitungsstruktur angewendet ist,

Fig. 10 einen Querschnitt entlang der Linie X-X in Fig. 9,

Fig. 11 einen Querschnitt entlang der Linie XI-XI in Fig. 9,

Fig. 12 ein Blockdiagramm, das die Struktur eines herkömmlichen DRAMs zeigt,

Fig. 13A ein Schaltbild herkömmlicher peripherer Schaltkreise, die mit den Bitleitungspaaren verbunden sind,

Fig. 13B ein Zeitdiagramm zur Darstellung der Operation der in Fig. 13A gezeigten Schaltkreise,

Fig. 14 eine Draufsicht auf eine herkömmliche offene Bitleitungsstruktur,

Fig. 15 eine Draufsicht auf eine herkömmliche gefaltete Bitleitungsstruktur,

Fig. 16 eine Draufsicht auf eine herkömmliche pseudogefaltete Bitleitungsstruktur und

Fig. 17 eine Draufsicht auf eine herkömmliche Leseverstärkeranordnung.

Bezüglich der Fig. 1 sind vier Leseverstärker SA₁, SA₂, SA₃ und SA₄ entlang der longitudinalen Richtung von Bitleitungen angeordnet. Speicherzellenfeldbereiche sind auf beiden Seiten der vier Leseverstärker gebildet. Speicherzellen Mÿ sind einzeln an entsprechenden Kreuzungspunkten zwischen Bitleitungen BLj und und Wortleitungen WLi gebildet.

Beachtet man den Leseverstärker SA₁, so erkennt man, daß die Bitleitung BL₁ ausgehend von Speicherzellenfeldbereich direkt mit dem Leseverstärker SA₁ verbunden ist, während sich die Bitleitung über die Leseverstärker SA₄, SA₃ und SA₂ erstreckt und mit dem Leseverstärker SA₁ verbunden ist. Beachtet man den Leseverstärker SA₂, so erkennt man, daß sich die Bitleitung BL₂ über den Leseverstärker SA₁ erstreckt und mit dem Leseverstärker SA₂ verbunden ist, während sich die Bitleitung über die Leseverstärker SA₄ und SA₃ erstreckt und mit dem Leseverstärker SA₂ verbunden ist. Die Bitleitungen BL₃, , BL₄ und sind in ähnlicher Weise mit dem Leseverstärker SA₃ bzw. SA₄ verbunden.

Bezüglich der Fig. 2 sind vier Leseverstärker SA₁, SA₂, SA₃ und SA₄ entlang der longitudinalen Richtung der Bitleitungen angeordnet. Speicherzellen Mÿ sind abwechselnd an Kreuzungspunkten zwischen den Bitleitungen BLj und und Wortleitungen WLi gebildet, mit Einschränkungen in der Anordnung wie Beachtung von verlaufenden Wortleitungen. Die sich von einem Speicherzellenfeldbereich erstreckenden Bitleitungen sind mit einzelnen Seiten der entsprechenden Leseverstärker SA₁, SA₂, SA₃ und SA₄ verbunden. Beachtet man den Leseverstärker SA₁, so erkennt man, daß ein Paar von sich vom Speicherzellenfeldbereich erstreckenden Bitleitungen BL₁ und mit dem Leseverstärker SA₁ verbunden ist. Ein Paar von Bitleitungen BL₂ und erstreckt sich über den Leseverstärker SA₁ und ist mit dem Leseverstärker SA₂ verbunden. Ein Paar von Bitleitungen BL₃ und erstreckt sich über die Leseverstärker SA₁ und SA₂ und ist mit dem Leseverstärker SA₃ verbunden. Ein Paar von Bitleitungen BL₄ und erstreckt sich über die Leseverstärker SA₁, SA₂ und SA₃ und ist mit dem Leseverstärker SA₄ verbunden.

Bezüglich der Fig. 3 sind vier Leseverstärker SA₁, SA₂, SA₃ und SA₄ entlang der longitudinalen Richtung der Bitleitungen angeordnet. Die Bitleitungen sind mit einer einzigen Seite der Leseverstärker SA₁ bis SA₄ verbunden. Jedes Bitleitungspaar wird von zwei sich von verschiedenen Teilfeldern erstreckenden Bitleitungen gebildet, die in Fig. 3 durch gepunktete Linien voneinander getrennt sind, und ist mit einem jeweiligen Leseverstärker verbunden. Speicherzellen Mÿ sind an Kreuzungspunkten zwischen Wortleitungen WLi und Bitleitungen BLj und in jedem Teilfeld angeordnet, und sind um die halbe Anordnungsteilung gegenüber denjenigen eines benachbarten Teilfeldes verschoben. Beachtet man den Leseverstärker SA₁, so erkennt man, daß sich die Bitleitungen BL₁ und vom Speicherzellenfeld erstrecken und mit dem Leseverstärker SA₁ verbunden sind. Die Bitleitungen BL₂ und erstrecken sich über den Leseverstärker SA₁ und sind mit dem Leseverstärker SA₂ verbunden. Die Bitleitungen BL₃ und erstrecken sich über die Leseverstärker SA₁ und SA₂ und sind mit dem Leseverstärker SA₃ verbunden. Die Bitleitungen BL₄ und erstrecken sich über die Leseverstärker SA₁, SA₂ und SA₃ und sind mit dem Leseverstärker SA₄ verbunden. Damit weisen die entsprechenden Bitleitungspaare, die mit den entsprechenden Leseverstärkern verbunden sind, einen identischen Abstand voneinander auf.

Wie in den Fig. 1, 2 oder 3 gezeigt ist, sind die Leseverstärker entlang der longitudinalen Richtung der Bitleitungen angeordnet, während sich die mit einem jeweiligen Leseverstärker verbundenen Bitleitungen über andere Leseverstärker erstrecken, wodurch die Leseverstärker unabhängig vom Bitleitungsabstand angeordnet werden können. Obwohl die Anordnungsteilung der Leseverstärker entlang der Wortleitungen bei den in den Fig. 1, 2 oder 3 gezeigten Beispielen vier Anordnungsteilungen der Speicherzellen entspricht, da vier Leseverstärker entlang der longitudinalen Richtung der Bitleitungen angeordnet sind, ist die Anwendung der Erfindung nicht auf diese Zahl beschränkt. Mit anderen Worten hängt die Anzahl der entlang der longitudinalen Richtung der Bitleitungen angeordneten Leseverstärker vom gesamten Layout ab, und die Anordnungsteilung der Leseverstärker entlang der Wortleitungen ist für die Anordnungsteilung der Speicherzellen irrelevant. Damit kann die Struktur des Leseverstärkerschaltkreises in Abhängigkeit von den gewünschten Charakteristiken der mit diesem verbundenen peripheren Schaltkreise gebildet werden, unabhängig von der Anordnungsteilung der Speicherzellen.

Entsprechend der auf die in Fig. 3 gezeigte pseudogefalteten Bitleitungsstruktur angewendete Struktur können zwei voneinander getrennte Bitleitungen mit einem Leseverstärker verbunden werden, um ein Bitleitungspaar ohne Kreuzungen zu bilden, im Gegensatz zur Struktur der herkömmlichen pseudogefalteten Bitleitungsstruktur, die in Fig. 16 gezeigt ist. Damit kann die Anordnung der Bitleitungen vereinfacht werden und die Flächen, die für Kreuzungen zwischen den Bitleitungen können reduziert werden.

Die Fig. 4 zeigt ein Ersatzschaltbild eines jeden in den Fig. 1, 2 oder 3 gezeigten Leseverstärkers SAj. Entsprechend diesem Beispiel umfaßt der Leseverstärker SAj einen kreuzgekoppelten Leseverstärker, der zwischen die Bitleitungen BLj und geschaltet ist. Dieser Leseverstärker umfaßt einen N-Kanal-Leseverstärker, der von N-Kanal- MOS-Transistoren Tr₁j und Tr₂j gebildet wird. Dieser Leseverstärker ist über einen N-Kanal-MOS-Transistor Tr₃, der ein Gate zum Empfangen eines Lesetriggersignales ΦSE aufweist, mit Masse verbunden.

Die folgende Beschreibung erfolgt anhand von Beispielen konkreter planarer Strukturen von Leseverstärkern, die in Layouts gebildet sind, die von den Leseverstärkern und den Bitleitungen der Fig. 1, 2 und 3 und die N-Kanal-Leseverstärker der Fig. 4 gebildet werden. In den Fig. 5 bis 11 entsprechen die Bezugszeichen denjenigen des in Fig. 4 gezeigten N-Kanal-Leseverstärkers, vorausgesetzt, daß j = 1, 2, 3, 4 ist. Daher erfolgt die weitere Beschreibung teilweise mit Bezugnahme auf vier Leseverstärker SA₁, SA₂, SA₃ und SA₄ und vier Bitleitungspaare BL₁, , BL₂, , BL₃, , BL₄ und in jeder Figur.

Mit Bezugnahme auf die Fig. 4, 5 und 6 wird nun die planare Struktur der Leseverstärker und Bitleitungen beschrieben. Der Leseverstärker SA₁, der mit den Bitleitungen BL₁ und verbunden ist, umfaßt zwei N-Kanal-MOS-Transistoren Tr₁₁ und Tr₂₁. Der N-Kanal-MOS-Transistor Tr₁₁ wird von N⁺-Diffusionsschichten 51 und 71, die als Source- oder Drainbereiche wirken, und einem Gate 101, das zwischen und oberhalb von diesen geschaffen ist, gebildet. Der N-Kanal-MOS-Transistor Tr₂₁ wird von N⁺-Diffusionsschichten 61 und 81, die als Source- und Drainbereiche wirken, und einem Gate, das zwischen und oberhalb von diesen geschaffen ist, gebildet. Die Gates sind aus ersten Polysiliziumschichten gebildet. Die Bitleitung BL₁ ist mit der N⁺-Diffusionsschicht 51 über einen Kontakt 11 verbunden. Die Bitleitung BL₁ ist ferner mit dem Gate 201 über einen Kontakt 31 verbunden. Andererseits ist die Bitleitung mit der N⁺-Diffusionsschicht 61 über einen Kontakt 21 verbunden. Die Bitleitung ist ferner mit dem Gate 101 über einen Kontakt 41 verbunden. Die N⁺-Diffusionsschichten 71 und 81 sind mit einer Aluminium-Verdrahtungsschicht 30 über einen Kontakt 91 verbunden.

Der Leseverstärker SA₂, der mit den Bitleitungen BL₂ und verbunden ist, umfaßt zwei N-Kanal-MOS-Transistoren Tr₁₂ und Tr₂₂. Der Transistor Tr₁₂ wird von N⁺-Diffusionsschichten 52 und 72, die als Source- und Drainbereiche wirken, und einem Gate 102, das über diesen geschaffen ist, gebildet. Der Transistor Tr₂₂ wird von N⁺-Diffusionsschichten 62 und 82, die als Source- und Drainbereiche wirken, und einem Gate 202, das zwischen und oberhalb von diesen geschaffen ist, gebildet. Die Bitleitung BL₂ ist mit der N⁺-Diffusionsschicht 52 über einen Kontakt 12 verbunden. Die Bitleitung BL₂ ist ferner mit dem Gate 202 über einen Kontakt 32 verbunden. Andererseits ist die Bitleitung mit der N⁺-Diffusionsschicht 62 über einen Kontakt 22 verbunden. Die Bitleitung ist ferner mit dem Gate 202 über einen Kontakt 42 verbunden.

Die Leseverstärker SA₃ und SA₄, die mit den Bitleitungen BL₃, , BL₄ bzw. verbunden sind, sind ähnlich wie die obigen gebildet.

Bei der planaren Struktur der in einer solchen Weise angeordneten Leseverstärker ist die Breitenrichtung der die N-Kanal-MOS-Transistoren bildenden Gates, die in jedem Leseverstärker geschaffen sind, quer zur longitudinalen Richtung der Bitleitungen. Zum Beispiel erstreckt sich die Bitleitung BL₁ quer zur Breitenrichtung des Gates 101, d. h. der Kanalbreitenrichtung, wie in den Fig. 5 und 6 gezeigt. Die Bitleitung BL₁ kreuzt ferner die die Leseverstärker SA₂ und SA₃ bildenden Gates 202 bzw. 203, die nicht mit der Bitleitung BL₁ verbunden sind. Damit sind die die Leseverstärker bildenden N-Kanal-MOS-Transistoren derart angeordnet, daß die Breitenrichtung der die Leseverstärker bildenden Gates quer zur longitudinalen Richtung der Bitleitungen ist, wodurch eine Verminderung der für die Leseverstärker erforderlichen Fläche ermöglicht wird. Mit anderen Worten kann jede der die N-Kanal-Transistoren, die im Leseverstärker enthalten sind, bildenden N⁺-Diffusionsschichten von einer Mehrzahl von N-Kanal-MOS-Transistoren geteilt werden, wodurch eine Verminderung der für die Leseverstärker benötigten Fläche möglich ist. Dies ergibt sich aus der Fig. 6, bei der N⁺-Diffusionsschichten 71, 72, 73 und 74 als geteilte N⁺-Diffusionsschichten gebildet sind.

Bezüglich der Fig. 5 sind ein Spaltendekoder 506 und ein I/O-Gate 507 derart gebildet, daß sie sich orthogonal zu den Bitleitungen erstrecken. Um die Struktur der Fig. 5 detaillierter zu zeigen, zeigt Fig. 6 nur einen Teil der linken Seite des Spaltendekoders 506 und des I/O-Gates 507.

Mit Bezugnahme auf die Fig. 4, 7 und 8 wird nun die konkrete planare Struktur der Leseverstärkeranordnung beschrieben. Fig. 8 zeigt nur einen Teil der Fig. 7, um die Struktur detaillierter darzustellen. Der Leseverstärker SA₁, der mit den Bitleitungen BL₁ und verbunden ist, umfaßt N-Kanal- MOS-Transistoren Tr₁₁ und Tr₂₁. Der N-Kanal-MOS-Transistor Tr₁₁ wird von N⁺-Diffusionsschichten 51 und 71, die als Source- und Drainbereiche wirken, und einem Gate 101, das zwischen und oberhalb von diesen geschaffen ist, gebildet. Der N-Kanal-MOS-Transistor Tr₂₁ wird von N⁺-Diffusionsschichten 61 und 81, die als Source- und Drainbereiche wirken, und einem Gate 201, das zwischen und oberhalb von diesen geschaffen ist, gebildet. Die Bitleitung BL₁ ist mit der N⁺-Diffusionsschicht 51 und dem Gate 201 über Kontakte 11 bzw. 31 verbunden. Die Bitleitung ist mit der N⁺-Diffusionsschicht 61 und dem Gate 101 über Kontakte 21 bzw. 41 verbunden. Die Gates sind aus ersten Polysiliziumschichten und die Bitleitungen aus zweiten Polysiliziumschichten über diesen gebildet. Die N⁺-Diffusionsschichten 71 und 81 sind mit der Aluminiumverdrahtungsschicht 30 über einen Kontakt 91 verbunden.

Die Leseverstärker SA₂, SA₃ und SA₄, die mit den Bitleitungen BL₂, , BL₃, , BL₄ bzw. verbunden sind, sind ähnlich wie die obigen geschaffen.

Beachtet man die Bitleitung BL₂ in Fig. 7, so erkennt man, daß sich diese Bitleitung BL₂ orthogonal zu den Gates 201, 103 und 104 erstreckt, die die entsprechenden Leseverstärker SA₁, SA₃ und SA₄ bilden, die nicht mit der Bitleitung BL₂ verbunden sind. Mit anderen Worten ist die Breitenrichtung der Gates, die die jeweiligen Leseverstärker bilden, orthogonal zur longitudinalen Richtung der Bitleitungen. Damit wird jede der N⁺-Diffusionsschichten der N-Kanal- MOS-Transistoren, die die Leseverstärker bilden, von anderen geteilt. Damit kann die von den Leseverstärkern belegte Fläche vermindert werden.

Mit Bezugnahme auf die Fig. 4 und 9 wird nun die planare Struktur der Leseverstärkeranordnung in Übereinstimmung mit der Erfindung, die auf die pseudogefaltete Bitleitungsstruktur angewendet wird, beschrieben. Der Leseverstärker SA₁, der mit den Bitleitungen BL₁ und verbunden ist, umfaßt N-Kanal-MOS-Transistoren Tr₁₁ und Tr₂₁. Der Transistor Tr₁₁ wird von N⁺-Diffusionsschichten 51 und 71, die als Source- und Drainbereiche wirken, und einem Gate 101, das zwischen und oberhalb von diesen geschaffen ist, gebildet. Der Transistor Tr₂₁ wird von N⁺-Diffusionsschichten 61 und 81, die als Source- und Drainbereiche wirken, und einem Gate 201, das zwischen und oberhalb von diesen geschaffen ist, gebildet. Die Bitleitung BL₁ ist mit der N⁺-Diffusionsschicht 51 und einer Aluminium-Verdrahtungsschicht 31 über einen Kontakt 11 verbunden. Diese Aluminium-Verdrahtungsschicht 31 ist mit einem Gate 201 über einen Kontakt 31C verbunden. Die Bitleitung ist mit der N⁺-Diffusionsschicht 61 und einer Aluminium-Verdrahtungsschicht 41 über einen Kontakt 21 verbunden. Diese Aluminium-Verdrahtungsschicht 41 ist mit einem Gate 101 über einen Kontakt 31C verbunden. Die Gates sind aus ersten Polysiliziumschichten und die Bitleitungen aus zweiten Polysiliziumschichten über diesen gebildet. Die Aluminium- Verdrahtungsschichten sind über den zweiten Polysiliziumschichten gebildet. Die N⁺-Diffusionsschichten 71 und 81 sind mit einer Aluminium-Verdrahtungsschicht 30 über einen Kontakt 91 verbunden.

Die Leseverstärker SA₂, SA₃ und SA₄, die mit einer der entsprechenden Bitleitungen BL₂, , BL₃, , BL₄ bzw. verbunden sind, sind ähnlich wie die obigen geschaffen.

Bei dem in Fig. 9 gezeigten Beispiel sind Gates 101, 102, 103 und 104 derart angeordnet, daß sie sich mit den Bitleitungen BL₁, BL₂, BL₃ und BL₄ kreuzen. Ferner sind Gates 201, 202, 203 und 204 derart angeordnet, daß sie sich mit den Bitleitungen , , und kreuzen. Damit erstrecken sich die Bitleitungen orthogonal zur Breitenrichtung der Gates, so daß die N⁺-Diffusionsschichten 71, 72, 81, 82, 73, 74, 83 und 84, die die entsprechenden N-Kanal-MOS- Transistoren geteilt werden. Damit können die Leseverstärker derart angeordnet werden, daß die von den Leseverstärkern belegte Fläche vermindert werden kann.

Nun wird die Querschnittsstruktur der in Fig. 9 gezeigten Leseverstärkeranordnung beschrieben. Bezüglich der Fig. 10 ist ein P-Siliziumsubstrat 1 mit entsprechenden Transistoren bildenden N⁺-Diffusionsschichten 61, 81, 82, 62, 63, 83, 84 und 64 geschaffen. Gates 201, 202, 203 und 204, die durch eine Isolierschicht 5 isoliert sind, sind über dem Siliziumsubstrat 1 gebildet. Ein Kontaktloch 21 ist in der Isolierschicht 5 gebildet, um die Oberfläche der N⁺-Diffusionsschicht 61 zu erreichen. Eine Bitleitung und eine Aluminium-Verdrahtungsschicht 41 sind mit der N⁺-Diffusionsschicht 61 über ein Kontaktloch 21 verbunden. Aluminium-Verdrahtungsschichten 30, 42, 43 und 44 sind über der Bitleitung , abgetrennt durch den Isolierfilm 5, gebildet.

Bezüglich der Fig. 11 sind Kontaktlöcher 14 und 24 gebildet, um die entsprechenden Oberflächen der N⁺-Diffusionsschichten 54 und 64, die auf dem P-Siliziumsubstrat 1 geschaffen sind, zu erreichen. Die Bitleitung BL₄ und eine Verdrahtungsschicht 34 sind mit der N⁺-Diffusionsschicht 54 über den Kontakt 14 verbunden, während die Bitleitung bzw. eine Aluminium-Verdrahtungsschicht 44 mit der N⁺-Diffusionsschicht 64 über den Kontakt 24 verbunden ist. Die Aluminium-Verdrahtungsschicht 34 ist mit dem Gate 204 über ein Kontaktloch 34C verbunden.

Damit kann die Querschnittsstruktur des Leseverstärkers einfach durch Bildung einer Mehrschichtverdrahtungsstruktur über die Kontaktlöcher erreicht werden.

Mit einer Erhöhung des Integrationsgrades eines Speicherzellenfeldes muß der Abstand der Bitleitungen auf zum Beispiel 2,6 µm bei einem 4-Megabit-Niveau oder auf 2,0 µm bei einem 16-Megabit-Niveau vermindert werden. Entsprechend hierzu muß die Gatelänge eines jeden in jedem Leseverstärker enthaltenen Transistors zum Beispiel auf 1,8 µm beim 4-Megabit-Niveau oder auf 1,2 µm beim 16-Megabit-Niveau in Übereinstimmung mit der herkömmlichen Leseverstärkerstruktur vermindert werden. In diesem Fall kann die Gatelänge durch das Layout der gesamten Halbleiterspeichereinrichtung beschränkt werden. Die Gatelänge soll jedoch möglichst groß sein. Nimmt man an, daß ΔL einen Fehler in der Gatelänge L des gesamten Chips einer Halbleiterspeichereinrichtung darstellt, so ist die Abweichung der Charakteristiken der entsprechenden Transistoren proportional zu ΔL/L. Insbesondere bei Leseverstärker bildenden Transistoren muß eine derartige Abweichung in den Charakteristiken im Hinblick auf die Funktion der Leseverstärker minimiert werden. Es ist damit wünschenswert, die Abweichung in den Charakteristiken der Transistoren durch Maximierung der Gatelänge der die Leseverstärker bildenden Transistoren zu reduzieren. In Übereinstimmung mit der Struktur der Leseverstärker befindet sich die longitudinale Richtung der Gates der Transistoren, die die Leseverstärker bilden, entlang der longitudinalen Richtung der Bitleitungen. Mit anderen Worten sind die Gates derart angeordnet, daß deren Breitenrichtung quer zur longitudinalen Richtung der Bitleitungen ist, wodurch die Gatelänge der Transistoren, die die Leseverstärker bilden, maximiert werden kann, um die Abweichung in den Charakteristiken zu vermindern, ohne Einschränkungen durch eine Verminderung des Bitleitungsabstandes.

Obwohl die obige Ausführung mit Bezugnahme auf N-Kanal-Leseverstärker, die N-Kanal-MOS-Transistoren benutzen, beschrieben worden ist, ist die Leseverstärkeranordnung auch sowohl auf P-Kanal-Leseverstärker, die P-Kanal-MOS-Transistoren verwenden, als auch auf Leseverstärker mit CMOS-Flip-Flops, die von P-Kanal- und N-Kanal-Leseverstärkern gebildet werden, anwendbar.

Obwohl bei jeder der obengenannten Ausführungen vier Leseverstärker entlang der longitudinalen Richtung der Bitleitungen angeordnet sind, ist die Zahl der entlang der longitudinalen Richtung der Bitleitungen angeordneten Leseverstärker nicht auf vier beschränkt. Obwohl die Fig. 5 bis 9 Beispiele konkreter planarer Strukturen der Erfindung zeigen, die auf die in den Fig. 1, 2 bzw. 3 gezeigten Bitleitungsstruktursysteme angewendet worden ist, ist die planare Struktur nicht auf die in den Figuren gezeigten beschränkt, sondern das Layout kann auf verschiedene Arten gebildet werden.

Zusätzlich zu dem DRAM ist die Erfindung auch auf einen statischen Speicher mit wahlfreiem Zugriff (SRAM) anwendbar, der mit Leseverstärkern zum Lesen und Verstärken von Spannungsdifferenzen zwischen Bitleitungspaaren gebildet ist. Falls die Leseverstärkeranordnung auf den SRAM angewendet wird, ist das in Fig. 2 gezeigte Beispiel, das auf die gefaltete Bitleitungsstruktur angewendet worden ist, anwendbar.

In Übereinstimmung mit der Erfindung, wie oben beschrieben, können die Leseverstärker unabhängig von den Abständen zwischen den Bitleitungen angeordnet werden, wodurch die Integrationsdichte des Speicherzellenfeldes erhöht und ein Leseverstärkerschaltkreis abhängig von gewünschten Charakteristiken peripherer Schaltkreise, die mit den Leseverstärkern verbunden sind, gebildet werden kann.

Ferner kann die von den Leseverstärkern belegte Fläche durch eine derartige Anordnung vermindert werden, bei der die Breitenrichtung der Gates der die Leseverstärker bildenden Feldeffekttransistoren quer zur longitudinalen Richtung der Bitleitungen ist.

Claims (5)

1. Halbleiterspeichereinrichtung mit einer Mehrzahl von Leseverstärkereinrichtungen (SAj) und Bitleitungspaaren (BLj, ), die jeweils aus einer ersten Bitleitung (BLj) und einer zweiten Bitleitung () auf der Hauptoberfläche eines Halbleitersubstrates (1) gebildet sind, wobei die Mehrzahl der Leseverstärkereinrichtungen (SAj) entlang der Längsrichtung der Bitleitungspaare angeordnet ist, und zumindest die erste Bitleitung (BLj) oder die zweite Bitleitung ), die die jeweiligen Bitleitungspaare bilden, die mit der jeweiligen Leseverstärkereinrichtung (SAj) verbunden sind, derart angeordnet ist, daß diese andere der Leseverstärkereinrichtungen (SAj) überkreuzt, dadurch gekennzeichnet, daß jede der Leseverstärkereinrichtungen einen ersten Feldeffekttransistor (Tr1j) und einen zweiten Feldeffekttransistor (Tr2j) umfaßt, wobei der erste Feldeffekttransistor eine erste Gateelektrode (10j) und zwei erste Störstellenbereiche (5j, 7j) aufweist, zwischen denen auf der Substratoberfläche die erste Gateelektrode angeordnet ist, und der zweite Feldeffekttransistor eine zweite Gateelektrode (20j) und zwei zweite Störstellenbereiche (6j, 8j) aufweist, zwischen denen auf der Substratoberfläche die zweite Gateelektrode angeordnet ist, wobei die Richtung der Breite der Gates bzw. Kanalbreite des ersten und zweiten Feldeffekttransistors die Längsrichtung der Bitleitungen kreuzt.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Leseverstärkereinrichtungen weiterhin einen ersten Kontaktbereich (11), bei dem die erste Bitleitung und einer der ersten Störstellenbereiche elektrisch verbunden sind, einen zweiten Kontaktbereich (21), bei dem die zweite Bitleitung und einer der zweiten Störstellenbereiche elektrisch verbunden sind, einen dritten Kontaktbereich (31), bei dem die erste Bitleitung und die zweite Gateelektrode elektrisch verbunden sind, und einen vierten Kontaktbereich (41), bei dem die zweite Bitleitung und die erste Gateelektrode elektrisch verbunden sind, aufweist, wobei sich die erste Bitleitung von einer ersten Seite der Leseverstärkereinrichtung und die zweite Bitleitung von einer zweiten Seite, die der ersten Seite gegenüberliegt, der Leseverstärkereinrichtung erstreckt, und wobei der erste Kontaktbereich und der vierte Kontaktbereich sich auf der ersten Seite und der zweite Kontaktbereich und der dritte Kontaktbereich sich auf der zweiten Seite befinden.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Leseverstärkereinrichtungen weiterhin einen ersten Kontaktbereich (11), bei dem die erste Bitleitung und einer der ersten Störstellenbereiche elektrisch verbunden sind, einen zweiten Kontaktbereich (21), bei dem die zweite Bitleitung und einer der zweiten Störstellenbereiche elektrisch verbunden sind, einen dritten Kontaktbereich (31), bei dem die erste Bitleitung und die zweite Gateelektrode elektrisch verbunden sind, und einen vierten Kontaktbereich (41), bei dem die zweite Bitleitung und die erste Gateelektrode elektrisch verbunden sind, aufweist, wobei sich die erste Bitleitung und die zweite Bitleitung benachbart zueinander in derselben Richtung von einer Seite der Leseverstärkereinrichtung erstrecken, der andere (7j) der ersten Störstellenbereiche und der andere (8j) der zweiten Störstellenbereiche einen gemeinsamen Bereich bilden, der erste Kontaktbereich und der zweite Kontaktbereich den gemeinsamen Bereich zwischen sich einschließen und der dritte Kontaktbereich und der vierte Kontaktbereich den gemeinsamen Bereich zwischen sich einschließen.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Leseverstärkereinrichtungen weiterhin einen ersten Kontaktbereich (11), bei dem die erste Bitleitung und einer der ersten Störstellenbereiche elektrisch verbunden sind, einen zweiten Kontaktbereich (21), bei dem die zweite Bitleitung und einer der zweiten Störstellenbereiche elektrisch verbunden sind, einen dritten Kontaktbereich (31), bei dem die erste Bitleitung und die zweite Gateelektrode elektrisch verbunden sind, und einen vierten Kontaktbereich (41), bei dem die zweite Bitleitung und die erste Gateelektrode elektrisch verbunden sind, aufweist, wobei sich die erste Bitleitung und die zweite Bitleitung in einem Abstand voneinander von einer Seite der Leseverstärkereinrichtung erstrecken, der andere (7j) der ersten Störstellenbereiche und der andere (8j) der zweiten Störstellenbereiche einen gemeinsamen Bereich bilden, der erste, zweite, dritte und vierte Kontaktbereich auf einer Seite des gemeinsamen Bereiches angeordnet sind, der dritte Kontaktbereich eine Verbindungsschicht aufweist, die die erste Bitleitung und die zweite Gateelektrode überbrückt, und der vierte Kontaktbereich eine Verbindungsschicht aufweist, die die zweite Bitleitung und die erste Gateelektrode überbrückt.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß zumindest eine der ersten und zweiten Bitleitungen derart angeordnet ist, daß diese sich mit zumindest einem der ersten und zweiten Gatelektroden kreuzt.