DE69332966T2

DE69332966T2 - Halbleiterspeicherbauelement

Info

Publication number: DE69332966T2
Application number: DE69332966T
Authority: DE
Inventors: Hirotada Itami-shi Kuriyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-04
Filing date: 1993-08-03
Publication date: 2004-02-19
Anticipated expiration: 2013-08-04
Also published as: EP0593865A2; EP1154488A1; US5596212A; EP0593865A3; DE69332966D1; DE69330302D1; EP0593865B1; DE69330302T2; EP1154488B1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und ein Herstellungsverfahren derselben, und insbesondere auf einen Aufbau einer Speicherzelle eines SRAM (Statischer Direktzugriffsspeicher) und ein Herstellungsverfahren derselben.
Beschreibung der Hintergrundstechnik
SRAMs sind ein Typ von bekannten Halbleiterspeichervorrichtungen. 25 ist ein Äquivalentschaltbild, das eine Speicherzelle eines herkömmlichen SRAM zeigt, Diese Speicherzelle ist aus sechs Transistoren einschließlich von P-MOS-Transistoren als Last gebildet. Genauer, ein Paar von Treibertransistoren Q₁ und Q₂ (N-MOS-Transistoren) und ein Paar von Lasttransistoren Q₅ und Q₆ (P-MOS-Transistoren) sind miteinander zum Bilden einer Flip-Flop-Schaltung verbunden. Ein Paar der Lasttransistoren Q₅ und Q₆ weisen Sourcebereiche 110 und 111 auf, die mit einer V_cc-Stromversorgung verbunden sind. Die Treibertransistoren Q, und Q₂ weinen Sourcebereiche auf, die mit GNDs (Masse) 112 bzw. 113 verbunden sind. Ein Paar von Zugriffstransistoren Q₃ und Q₄ (N-MOS-Transistoren) sind mit Speicherknoten 114 bzw. 115 verbunden. Eine Bitleitung 107 ist mit einem der Source-/Drainbereiche-des Zugriffstransistors Q₃ verbunden. Eine Bitleitung 108 ist mit einem der Source-/Drainbereiche des Zugriffstransistors Q₄ verbunden, Gateelektroden der Zugriffstransistoren Q₃ und Q₄ sind mit einer Wortleitung 109 verbunden.
26-28 sind Draufsichten einer Speicherzelle des SRAM und zeigen Strukturen einer unteren, einer mittleren und einer oberen Schicht auf und über einer Oberfläche eines Substrates. 29 ist ein Querschnitt, der entlang einer Linie A-A in 26-28 genommen ist. Es wird Bezug genommen auf 25–29, die herkömmliche Speicherzelle enthält ein Siliziumsubstrat 148 mit einer Hauptoberfläche, auf der ein Paar der Treibertransistoren Q, und Q₂ als auch ein Paar der Zugriffstransistoren Q₃ und Q₄ gebildet sind. Der Treibertransistor Q, weist einen Drainbereich 121, einen Sourcebereich 122 und eine Ga- teelektrode 125 auf. Der Treibertransistor Q₂ weist einen Drain- bereich 117, einen Sourcebereich 118 und eine Gateelektrode 126 auf.
Der Zugriffstransistor Q₃ weist ein Paar von Source/Drainbereichen 119 und 120 als auch eine Gateelektrode 109 auf. Der Zugriffstransistor Q₄ weist ein Paar von Source/Drainbereichen 116 und 117 als auch eine Gateelektrode 109 auf.
Diese Transistoren sind aus N-MOS-Transistoren gebildet mit Source-/Drainbereichen, die in der Hauptoberfläche des P-Siliziumsubstrates 148 gebildet sind. Die Gateelektrode 136 des Treibertransistors Q₂ ist mit dem Source-/Drainbereich 120 des Zugriffstransistors Q₃ durch einen Kontaktpunkt 128 verbunden. Die Gateelektrode 126 des Treibertransistors Q₂ ist mit dem Drainbereich 121 des Treibertransistors Q, durch einen Kontaktabschnitt 129 verbunden. Die Gateelektrode 125 des Treibertransistors Q, ist mit dem Source-/Drainbereich 117 des Zu- griffstransistors Q₄ und dem Drainbereich 117 des Treibertransistors Q₂ durch einen Kontaktabschnitt 127 verbunden.
Eine Gateelektrode 130 des Lasttransistors Q₅ ist durch einen Kontaktabschnitt 139 mit einem Source-/Drainbereieh 137 des Lasttransistors Q₆ verbunden. Eine Gateelektrode 131 des Last transistors Q₆ ist durch einen Kontaktabschnitt 138 mit dem. Source-/-Drainbereich 134 des Lasttransistors Q₅ verbunden.
Die Bitleitung 107 ist durch einen Kontaktabschnitt 146 mit dem Source-/Drainbereich 119 des Zugriffstransistor Q₃ verbunden. Die Bitleitung 108 ist durch einen Kontaktabschnitt 147 mit dem Source-/Drainbereich 116 des Zugriffstransistors Q₄ verbunden.
Wie oben beschrieben ist, enthält die Speicherzelle des SRAM im Stand der Technik die vier MOS-Transistoren, die auf dem Siliziumsubstrat vorgesehen sind, und den Dünnfilmtransistor vom P-Typ, der in der Oberen Schicht vorgesehen ist und als eine Last benutzt wird. 30 ist ein Querschnitt, der ein typisches Beispiel eines Dünnfilmtransistors zeigt, der als die Lasttran- sistoren Q₅ und Q₆ benutzt werden kann. Es wird Bezug genommen auf 30; der Dünnfilmtransistor enthalt eine Halbleiterschicht, z. B. aus Polysilizium, in der ein Kanalbereich 142 und ein Paar von Source-/Drainbereichen 141 und 143 gebildet sind. Eine Gateelektrode 140 ist an einer Position gegenüber dem Kanalbereich 142 mit einer Isolierschicht dazwischen vorgesehen. 31 zeigt eine Stromeigenschaft des vorangehenden Filmtransistors. In dieser Figur stellt "Vd" eine Drainspannung, "Vg" eine Gatespannung und "Id" einen Drainstrom dar.
32 ist ein Äquivalentschaltbild, das eine Lesetätigkeit der Speicherzelle des SRAM-zeigt. Es wird Bezug genommen auf, 32, die in 25 gezeigten Lasttransistoren Q₅ und Q₆ sind nicht in diesem Äquivalentschaltbild gezeigt, da der dadurch fließende Strom ausreichend klein ist. Die Bitleitungen 107 und 108 sind mit Bitleitungslasten 160 und 161 verbunden;' die aus P-MOS-Transistoren gebildet sind.
Es sei angenommen, dass ein Speicherknoten A auf dem L-Pegel. ist und ein Speicherknoten B auf dem H-Pegel ist. Bei der Lese tätigkeit fließt der Strom i von der Bitleitungslast 160 durch den Speicherknoten A auf dem L-Pegel zu dem GND 112. Weiterhin fließt in Hinblick darauf, dass der Speicherknoten B auf dem H- Pegel ist, der Strom nicht von der Bitleitungslast 161 zudem GND 113.
Wie in 26 gezeigt ist, sind der Sourcebereich 122 des Treibertransistors Q, und der Sourcebereich 118 des Treiber- transistors Q₂ in verschiedenen Bereichen gebildet. Parasitäre Widerstände r sind zwischen dem Sourcebereich 118 und GND 113 und zwischen dem Sourcebereich 122 und, GND 112 gebildet. In dem in 32 gezeigten Zustand nimmt das Potential eines, Knotens C um r x i zu. Weiterhin-fließt der Strom nicht durch einen Knoten D, so dass das Potential des Knotens D nicht zunimmt. Daher werden die Potentiale der Knoten C und D in einer Speicherzelle unausgeglichen, wodurch die richtige Lesetätigkeit nicht ausgeführt werden kann. Mit andern Worten, wenn das Potential des Knotens C zunimmt, nimmt das Potential des Speicherknotens A auch zu, was in einem Nachteil resultiert, dass, das Potential des Speicherknotens A sich von dem L-Pegel zu dem H-Pegel ändert, und das Potential des Speicherknotens B ändert sich von dem H-Pegel zu dem L-Pegel. In diesem Fall werden fehlerhafte Daten in der Datenlesetätigkeit gelesen.
Es wird auch der folgende Nachteil verursacht. 33 ist ein Querschnitt eines Aufbaus, bei dem die ersten direkten Kontaktabschnitte 127, 128 und 129, die in 26 und 29 gezeigt sind, geteilte direkte Konttaktstrukturen aufweisen. Die in 33 gezeigten geteilen Kontaktstrukturen sind häufig im Stand der Technik benutzt worden. Genauer, die Gateelektrode 126 des Treibertransistors Q₂ ist auf einem Elementisolationsoxidfilm 124 mit einem Gateoxidfilm 162 dazwischen gebildet. Ein Zwischenschichtisolierfilm 164 ist auf dem Siliziumsubstrat 148 und der Gateelektrode 126 gebildet. Ein Kontaktloch 164a ist in dem Zwischenschichtisolierfilm 164 zwischen der Gateelektrode 126 und dem Drainbereich 121 des Treibertransistors- Q₁ angeordnet gebildet. Die Gateelektrode 126 und der Drainbereich 121 sind elektrisch miteinander in dem Kontaktloch durch eine zweite Polysiliziumschicht 165 verbunden. Obwohl der geteilte direkte Kontaktabschnitt 163 auf dies Weise gebildet ist, tritt der folgende Nachteil auf, wenn die Position des Endabschnittes der Gateelektrode 126 abweicht. 34 ist ein Querschnitt, der den Nachteil zeigt, der durch die Abweichung des Endabschnittes der Gateelektrode 126 des Treibertransistors Q₂ verursacht wird. Wie in 34 gezeigt ist, wenn der Endabschnitt der Gateelektrode 126 oberhalb des Elementisolationsoxidfilmes 124 angeordnet ist, wird der Endabschnitt des Elementisolätionsoxidfilmes 124 aufgrund eines Ätzprozesses zum Bilden des Kontaktloches 164a abgeschnitten. Dieses resultiert in einem Nachteil, dass ein Leckstrom io an einer Position er- zeugt wird, an der der Elementisolationsoxidfilm 124 abgeschnitten ist.
Weiter wird der folgende Nachteil verursacht. 35 ist ein vergrößerter Teilquerschnitt des in 29 gezeigten Lasttransistors Q₆ . Es wird Bezug genommen auf 35, das Potential der Bitleitung 107 ändert sich im tatsächlichen Betrieb. Daher wird die Bitleitung 107 als eine Gateelektrode des Lasttransistors Q₆ , was in einer Fehlfunktion des Lasttransistors Q₆ resultiert. Dieses Phänomen ist als Übersprech-Phänomen bezeichnet worden.
Aus der EP 0 506 089 A kann eine Halbleiterspeichervorrichtung vom statischen Direktzugriffstyp entnommen werden. Solch ein SRAM enthält ein Paar von Zugriffstransistoren, ein Paar von, Treibertransistoren und ein Paar von Lasttransistoren. Eine Wortleitung bildet die Gateelektroden der Zugriffstransistoren. Eine Stromversorgungspannungsverbindungsschicht ist mit den Lasttransistoren verbunden. Die Stromversorgungsspannungsverbindungsschicht und die Wortleitung sind parallel zueinander.
Aus der US 5 001 539 kann eine statische Direktzugriffsspeichervorrichtung, ähnlich zu der obigen entnommen werden. Die Stromversorgungsspannungsverbindungsschicht ist parallel zu der Wortleitung.
Aus der US 5 034 797 kann eine Halbleitervorrichtung mit einer CMIS-Struktur zum Bilden eines statischen Direktzugriffsspeichers entnommen werden mit MISFETs beider Leitfähigkeitstypen, die eine gestapelte CMIS-Struktur bilden.
Aus EP 0 393 540 A kann ein statischer Speicher entnommen wer- den, bei dem Polysilizium-Dünnfilmtransistoren als Lastelemente in einer Speicherzelle dienen, und die Gateelektroden der Poly-Silizium-Dünnfilmtransitoren sind aus Diffusionsbereichen gebildet.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, bei der eine Unausgeglichenheit zwischen Massepotentialen eines Paares von Treibertransistoren unterdrückt wird. Es ist eine ändere Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, bei der eine Verbindung zwischen einer Gateelektrode eines Treibertransistors und eines Dotierstoffbereiches durch eine geteilte Direktkontaktstruktur erzielt, und ein Übergangsleckstrom verringert wird.
Es ist eine noch andere Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, bei der ein Widerstand eines Sourcebereiches eines Treibertransistors wirksam verringert wird.
Es ist eine noch andere Aufgabe der Erfindung, eine Herstellungsverfahren einer Halbleiterspeichervorrichtung zum leichten Herstellen eines Halbleiterspeichers vorzusehen, bei dem ein Widerstand eines Sourcebereiches eines Treibertransistors wirksam verringert werden kann.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1.
Da die Stromversorgungsspannungsverbindungsschicht sich zum Erstrecken in der Richtung im wesentlichen senkrecht zu der Richtung gebildet ist, in der sich die Wortleitungen erstrecken, ist es nicht notwendig, eine große Zahl von Speicherzellen zur Zeit aufzuladen, es ist nur notwendig, eine kleine Zahl von Speicherzellen aufzuladen. Somit ist eine Unterverbindungsschicht, die zum Laden einer großen Zahl von Speicherzellen zurzeit gemäß der herkömmlichen Technik notwendig ist, nicht notwendig. Folglich ist ein Verbindungsbereich für die Unterverbindungsschicht und die Stromversorgungsspannungsverbin- dungsschicht usw. nicht notwendig.
Die vorangehenden und anderen Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 eine Draufsicht ist, die einen Aufbau auf einem ersten Niveau einer Speicherzelle eines SRAM gemäß einem ersten Beispiel zeigt, das nützlich für das Verständnis der Erfindung ist;
2–4 Draufsichten sind, die Strukturen eines zweiten, bis eines vierten Niveaus einer Speicherzelle eines SRAM gemäß dem ersten Beispiel zeigen;
5 ein Querschnitt einer Speicherzelle des ersten Beispiels ist, der entlang der Linie B-B in 1–4 genommen ist;
6 ein Querschnitt einer Speicherzelle des ersten Beispiels ist, der entlang, der Linie C-C in 1–4 genommen ist;
7 ein Äquivalentschaltbild ist, das einen Betrieb einer Speicherzelle des in 1 bis 6 gezeigtenersten Beispiels zeigt;
8 eine Draufsicht ist, die eine Speicherzelle eines SRAM eines zweiten Beispieles zeigt, das nützlich ist für das Verständnis der Erfindung ist;
9 ein Querschnitt einer Speicherzelle des zweiten Beispieles ist, der entlang der Linie D-D in 8 genommen ist;
10 eine Draufsicht ist, die eine Speicherzelle eines SRAM eines dritten Beispiels zeigt, das nützlich ist für das Verständnis der Erfindung ist;
11 ein Querschnitt einer Speicherzelle des dritten Beispieles ist, der entlang der Linie E-E in 10 genommen ist;
12 ein Querschnitt einer Speicherzelle des dritten Beispieles ist, der entlang der Linie F-F in 10 genommen ist;
13 bis 15 Querschnitte sind, die einen ersten bis einen dritten Schritt eines Herstellungsvorganges einer Speicherzelle eines SRAM gemäß einem vierten Beispiel zeigen, das nützlich für das Verständnis der Erfindung ist;
16 ein Querschnitt ist, der eine Speicherzelle eines SRAM eines fünften Beispieles zeigt, das nützlich für das Verständnis der Erfindung ist und 5 entspricht;
17 ein Querschnitt ist, der eine Speicherzelle eines SRAM des fünften Beispieles zeigt und 6 entspricht;
18 eine Draufsicht ist, die den Aufbau einer ersten Stufe von Speicherzellen in einem SRAM gemäß einer Ausführungsform zeigt, die wichtig für das Verständnis der Erfindung ist;
19 eine Draufsicht ist, die einen Aufbau einer zweiten Stufe von Speicherzellen in dem SRAM gemäß der Ausführungsform zeigt;
20 eine Draufsicht ist, die den Aufbau einer dritten Stufe von Speicherzellen in dem SRAM gemäß der Ausführungsform zeigt;
21 eine Querschnittsansicht ist, die den Aufbau der Speicherzellen gemäß der Ausführungsform zeigt, die entlang der Linie G-G in 18 bis 22 genommen ist;
22 eine Querschnittsansicht ist, die den Aufbau der Spei- cherzellen gemäß der Ausführungsform zeigt, die entlang der Linie H-H in 18 bis 20 genommen ist;
23 eine Draufsicht ist, die schematisch ein, herkömmliches Feld für 16 Speicherzellen zeigt;
24 eine Draufsicht ist, die schematisch ein Feld für die 16 Speicherzellen gemäß der in 18 bis 22 gezeigten Ausführungsform zeigt;
25 ein Äquivalentschaltbild einer Speicherzelle eines, SRAM im Stand der Technik ist;
26 bis 28 Draufsichten sind, die Strukturen eines ersten bis eines dritten Niveaus einer Speicherzelle eines SRAM in dem Stand der Technik zeigen;
29 ein Querschnitt einer herkömmlichen Speicherzelle ist, der entlang der Linie A-A in 26 genommen ist;
30 ein Querschnitt eines TFT (Dünnfilmtransistor) ist, der einen Lasttransistor im Stand der Technik bildet,
31 ein charakteristisches Diagramm eines TFT ist, der einen Lasttransistor in dem in 30 gezeigten Stand der Technik bildet;
32 ein Äquivalentschaltbild ist, das eine Lesetätigkeit einer Speicherzelle eines SRAM im Stand der Technik zeigt; 33 ein Querschnitt einer Speicherzelle eines herkömmlichen SRAM ist, die eine geteilte Direktkontaktstruktur benutzt, zum Verbinden einer Gateelektrode eines Treibertransistors und eines dotierten Bereiches;
34 ein Querschnitt ist, der einen Nachteil einer in 33 geteilten Direktkontaktstruktur zeigt; und
35 ein vergrößerter Teilquerschnitt eines in 29 gezeigten Lasttransistors Q₆ ist.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
l bis 4 sind Draufsichten, die eine Speicherzelle eines SRAM eines ersten Beispieles zeigen. Insbesondere sind Figuren 1 bis 4 Draufsichten, die eine untere Schicht einer Oberfläche eines Substrates und höhere Schichten an drei verschiedenen Niveaus zeigen. 5 ist ein Querschnitt, der entlang der Linie B-B in 1 bis 4 genommen ist. 6 ist ein Querschnitt, der entlang der Linie C-C in 1 bis 4 genommen ist.
In 1 sind Dotierungsbereiche (Source-/Drainbereiche,) 4 bis 9 eines N-Types, Elementisolieroxidfilme 1 bis 3, erste Polysiliziumschichten 10 bis 13, erste Direktkontaktabschnitte 14 bis 18 und zweite Polysiliziumschichten 19 bis 23 gezeigt.
Ein Treibertransistor Q₁ ist aus der Gateelektrode (erste Poly- siliziumschicht) 11, die sich in einer vorbestimmten Richtung erstreckt, als auch aus dem Sourcebereich 9 und dem Drainbereich 5, die vom N-Typ sind und in einer Richtung senkrecht zu der Gateelektrode 11 mit einem vorbestimmten Abstand zwischen einander gebildet sind, gebildet. Ein Treibertransistor Q₂ ist aus der Gateelektrode 12, die sich im wesentlichen in der glei chen Richtung wie die Gateelektrode 11 des Treibertransistors Q₁ mit einem vorbestimmten Abstand dazwischen erstreckt, als auch aus dem Sourcebereich 9 und dem Drainbereich 8, die vom N-Typ sind und im wesentlichen senkrecht zu der Gateelektrode 12 mit einem vorbestimmten Raum zwischen einander gebildet sind, gebildet. Somit weisen der Treibertransistor Q₁ und Q₂ den gemeinsamen Sourcebereich 9 auf. Ein Zugriffstransistor Q₃ ist aus einem Paar der Source-/Drainbereiche 4 und 5 des N-Types und der Gateelektrode (Wortleitung) 10 gebildet. Ein Zugriffstransistor Q₄ ist aus einem Paar von N-Source-/Drainbereichen 6 und 7 und der Gateelektrode (Wortleitung) 10 gebildet. Somit weisen der Zugriffstransistor Q₃ und Q₄ die gemeinsame Gateelektrode (Wortleitung) 10 auf. Die Wortleitung erstreckt sich im Wesentlichen n die gleiche Richtung wie die Gateelektrode des Treibertran- sistors Q, mit einem vorbestimmten Raum dazwischen. Die ersten Direktkontaktabschnitte 14 bis 18 verbinden die Dotierungsbereiche 4 bis 8 des N-Types mit den zweiten Polysiliziumschichten 19 bis 23 entsprechend. Die erste Polysiliziumschicht 13 bildet eine Gateelektrode eines Zugriffstransistors einer benachbarten anderen Speicherzelle.
In 2 sind erste Polysiliziumschichten 10 bis 13, zweite Polysiliziumschichten 19 bis 23, zweite Direktkontaktabschnitte 24 bis 27 und dritte Polysiliziumschichten 28 bis 29 gezeigt. Die zweiten Direktkontaktabschnitte 24 bis 27 verbinden die dritten Polysiliziumschichten 28 bis 29, mit den zweiten Polysiliz umschichten 20, 22 und 23 oder den ersten Polysiliziumschichten 11. Die dritten Polysiliziumschichten 28 und 29 bilden Gateelektroden der Lasttransistoren Q₆ bzw. Q₅ , die später beschrieben werden.
In 3 sind die dritten Polysiliziumschichten 28 und 29, die vierten Polysiliziumschichten 32 bis 36 und die direkten Kontaktabschnitte 30 und 31 gezeigt. Die dritten Direktkontakt abschnitte 30 und 31 verbinden die vierten Polysiliziumschichten 32 bis 34 mit den dritten Polysiliziumschichten 28 und 29. Der Lasttransistor Q₅ ist aus den P-Source-/Drainbereichen (vierte Polysiliziumschichten) 32 und 36, dem Kanalbereich. (vierte Polysiliziumschicht) 35 und der Gateelektrode (dritte Polysiliziumschicht) 29 gebildet. Der Lasttransistor Q₆ ist aus den P-Source-/Drainbereichen (vierte Polysiliziumschichten) 32 und 34, dem Kanalbereich (vierte Polysiliziumschicht) 33 und der Gateelektrode (dritte Polysiliziumschicht) 28 gebildet.
In 4 sind die ersten Polysiliziumschichten 10 bis 13, die zweiten Polysiliziumschichten 19 bis 23, Kontaktabschnitte 37 bis 38 und Bitleitungen 39 bis 40, die aus Metallverbindungen, z. B. aus Aluminium oder Wolfram hergestellt, gezeigt. Die Kontaktabschnitte 37 und 38 verbinden die Bitleitungen 39 und 40 – mit den zweiten Polysiliziumschichten 19 bis 33.
Es wird Bezug genommen auf 5 und 6, Schnittstrukturen der Speicherzelle desersten Beispieles werden unten beschrieben. Es wird Bezug genommen auf 5, die Gateelektro- den 10, 11, 12 und 13, die sich senkrecht zu dem Blatt der Fi- gur erstrecken, sind auf der Hauptoberfläche des P-Halbleitersubstrates (P-Wanne) 39 mit vorbestimmten Abständen zwischen einander gebildet. Der Elementisolieroxidfilm 3 ist auf dem vorbestimmten Bereich auf der Hauptoberfläche des P-Halbleitersubstrates 41 gebildet. DerSourcebereich 9 ist zwischen dem Elementisolieroxidfilm 3 und der Gateelektrode 11 des Treibertransistors Q₁ gebildet. Der Dotierungsbereich 5 vom N-Typ, der als Drainbereich des Treibertransistors Q₁ und als, Source-/Drainbereich des Zugriffstransistors Q₃ dient, ist zwischen der Gateelektrode 11 des Treibertransistors Q₁ und der Gateelektrode 10 des Zugriffstransistors Q₃ gebildet. Der Source- /Drainbereich 4 des Zugriffstransistors Q₃ ist zwischen der Gateelektrode 10 Zugriffstransistors Q₃ und der Gateelektrode 13, des Zugriffstransistors der benachbarten Speicherzelle gebildet. Die Anschlussflächenschichten (zweite Polysiliziumschichten) 20 und 19 sind auf den Dotierungsbereich 5 und dem Souree/Drainbereich (Dotierungsbereich 4) entsprechend gebildet. Die Anschlussflächenschicht 20 ist elektrisch durch den ersten Direktkontaktabschnitt 15 mit dem Dotierungsbereich 5 verbunden. Die Anschlüssflächenschicht 19 ist elektrisch durch den ersten Direktkontaktabschnitt 14 mit dem Dotierungsbereich 4 verbunden. Die Anschlussflächenschicht 20 und die Gateelektrode 12 des Treibertransistors Q₂ sind elektrisch durch die zweiten Direktkontaktabschnitte 24 und 25 durch die dritte Po lysiliziumschicht 28 verbunden. Die dritte Polysiliziumschicht 28 dient als die Gateelektrode des Lasttransistors Q₆ . Die vierte Polysiliziumschicht 36 ist auf der dritten Polysiliziumschicht 2S mit dem dritten Direktkontaktabschnitt 30 dazwischen gebildet. Die vierten Polysiliziumschichten 32 und 33 sind auf der dritten Polysiliziumschicht 28 mit einem Zwischenschichtisolierfilm 42 dazwischen gebildet. Die vierte Polysiliziumschicht 36 bildet die Source-/Drainbereiche des Lasttransistors Q₅ , die vierte Polysiliziumschicht 32 bildet die Source-/Drainbereiche der Lasttransistoren Q₅ , Q₆ , und die vierte Polysiliziumschicht 33 bildet den Kanalbereich des Lasttransistors Q₆ . Die Anschlussflächenschicht 19 ist elektrisch durch den Kontaktabschnitt 37 mit der Bitleitung 39 verbunden, die sich über dem Lasttransistor Q₆ erstreckt.
Es wird Bezug genommen auf 6, die den Schnitt zeigt, der entlang der Linie C-C in 1 bis 4 genommen ist, die Gateelektroden 10, 11, 12 und 13 sind auf der Hauptoberfläche des P-Halbleitersubstrates mit vorbestimmten Räumen zwischen einander gebildet. Der Elementisolieroxidfilm 2 ist unter der Gateelektrode 11 gebildet. Der Drainbereich 8 des Treibertransistors Q₂ ist benachbart zu der Gateelektrode 12 des Treibertransistors Q₂ gebildet. Der Sourcebereich 9 des Treibertransistors Q₂ ist Zwischen der Gateelektrode 12 und dem Elementtrennoxidfilm 2 gebildet. Der Source-/Drainbereich 7 des Zugriffstransistors Q₄ ist zwischen dem Elementisolieroxidfilm 2 und der Gateelektrode 10 des Zugriffstransistors Q₄ gebildet. Der Source-/Drainbereich 6 des Zugriffstransistors Q₄ ist zwischen der Gateelektrode 10 des Zugriffstransistors Q₄ und der Gateelektrode 13 des Zugriffstransistors der benachbarten Speicherzelle gebildet. Die Anschlussflächenschichten (zweite Polysiliziumschichten) 21, 22 und 23 sind auf den Source-/Drainbereichen 6 und 7 des Zugriffstransistors Q₄ und dem Drainbereich 8 des Treibertransistors Q₂ mit den ersten Direktkontaktabschnitten 16, 17 und 18 dazwischen entsprechend gebildet. Die Anschlussflächenschicht 22 ist elektrisch mit der Guteelektrode 11 des Treibertransistors Q₁ durch die dritte Polysiliziumschicht 29 verbunden. Somit ist bei dieser Ausführungsform die elektrische Verbindung zwischen der Gateelektrode 11 des Treibertransistors Q₁ und dem Source/Drainbereich 7 des Zugriffstransistors Q₄ erzielt, indem zwei Polysiliziumschichten, d. h. die Anschlussflächenschicht (zweite Polysiliziumschicht) 22 und die dritte Polysiliziumschicht 29. benutzt werden. Die dritte Polysiliziumschicht 29 ist elektrisch ebenfalls mit der Anschlussflächenschicht 23 durch den zweiten Direktkontaktabschnitt 27 verbunden. Die vierte Polysiliziumschicht 34 ist auf der drittenPolysiliziumschicht 39 mit dem dritten Direktkontaktabschnitt 31 dazwischen gebildet. Die vierten Polysiliziumschichten 32 und 35 sind auf der dritten Polysiliziumschicht 29 mit einem Zwischenschichtisolierfilm 43 dazwischen gebildet. Die vierte Polysiliziumschicht 34 bildet die Source-/Drainbereiche des Lasttransistors Q₆ , und die vierte Polysiliziumschicht 35 bildet den Kanalbereich des Lasttransistors Q₅ . Die dritte Polysiliziumschicht 29 bildet die Gateelektrode des Lasttransistors Q₅ . Die Anschlussflächenschicht 21 ist elektrisch mit der Bitleitung 40 verbunden, die sich über dem Lasttransistor 5 erstreckt, durch den Kontaktabschnitt 38.
7 ist ein Äquvalentschaltbild, das eine Lesetätigkeit der Speicherzelle der in 1 bis 6 gezeigten ersten Bei spieles zeigt. Die Lasttransistoren Q₅ und Q₆ sind in diesem Aquivalentschaltbild nicht gezeigt, da die dadurch fließenden Ströme klein sind. In dieser Figur sind auch Bitleitung lasten 160 und 161 gezeigt, die mit den Bitleitungen 49 bzw. 40 verbunden sind. Es wird angenommen, dass ein Speicherknoten A auf einem L-Pegel ist und ein Speicherknoten B auf einem H-Pegel, ist. In diesem Fall fließt ein Strom von der Bitleitungslast 160 durch den Zugriffstransistor Q₃ , den Speicherknoten A, den Treibertransistor Q₁ und den Knoten E zu dem GND 112. Bei diesem ersten Beispiel weisen der Treibertransistor Q, und Q₂ den gemeinsamen Sourcebereich 9 auf, wie in 1, 5 und 6 gezeigt ist. Selbst wenn daher der Strom von dem Knoten E zu dem GND 112 fließt und das Potential des Knotens E um i × r₀ zunimmt, nehmen die Potentiale der Speicherknoten A und B in dem gleichen Ausmaß zu, so dass die Treibertransistoren Q₁ und Q₂ die gleichen GND-Potentiale aufweisen. Daher wird die Ungleichheit zwischen den GND-Potentialen der Treibertransistoren Q₁ und Q₂ überwunden. Folglich kann die Umkehrung von Daten, die durch die Ungleichheit zwischen den GND-Potentialen im Stand der Technik verursacht werden kann, wirksam verhindert werden.
Bei der Speicherzelle des ersten Beispieles wird, wie in 6 gezeigt ist, die elektrische Verbindung zwischen der Gateelektrode 11 des Treibertransistors Q₁ und dem Source-/Drainbereich 7 des Zugriffstransistors Q₄ durch die zwei Polysilizi umschichten erzielt, d. h. die zweite und die dritte Polysiliziumschicht 29 und 22, wodurch der Nachteil, der bei dem geteilten Direktkontaktaufbau überwunden wird, der in 34 gezeigt ist. Somit wird bei, dem Kontaktaufbau des ersten Beispieles, die in 6 gezeigt ist, der direkte Kontakt nicht zwischen dem Endabschnitt der Gateelektrode 11 und der zweiten Po lysiliziumschicht 22 benötigt, so dass der erste Direktkontaktabschnitt 17 unabhängig von der Position des Endabschnittes der Gateelektrode 11 gebildet werden kann. Selbst wenn daher der abweichende Endabschnitt der Gateelektrode 11 über dem Elementtrennoxidfilm 2 angeordnet ist, ist es nicht notwendig den ten Direktkontaktabschnitt 17 indem Bereich auf dem Elementisolieroxidfilm 2 zu bilden, was im Stand der Technik notwen- dig war. Folglich wird der Elementisolieroxidfilm 2 nicht durch das Ätzen zum Bilden des ersten Direktkontaktabschnittes 17 abgeschnitten, und somit wird ein Leckstrom, der bei dem in 34 gezeigten herkömmlichen geteilten Direktkontaktaufbau auftreten kann, nicht erzeugt.
8 ist eine Draufsicht, die eine Speicherzelle eines SRAM eines zweiten Beispieles zeigt. Die Draufsicht von 8 entspricht der Draufsicht von 1, die das erste Beispiel zeigt. 9 ist ein Querschnitt, der entlang der Linie D-D in 8 genommen ist. Es wird Bezug genommen auf 8 und 9, die Speicherzelle dieses zweiten Beispieles unterscheidet sich von der Speicherzelle des ersten in 1 gezeigten Beispieles dadurch, dass eine zweite Polyzidverbindung 45 in dem gemeinsamen Sourcebereich 9 der Treibertransistoren Q₁ und Q₂ Mit einem ersten Direktkontaktabschnitt 44 dazwischen gebildet ist. Die Bildung der zweiten Polyzidverbindung 45 auf dem Sourcebereich 9 erzielt den Effekt, dass der Widerstand des Sourcebereiches 9 verringert werden kann zusätzlich zu dem Effekt, der durch das erste Beispiel vorgesehen wird. Dadurch kann der parasitäre Widerstand r₀, der in 7 gezeigt ist, verringert werden, und somit kann der Anstieg des Potentiales des Knotens E, der durch den Stromfluss durch den parasitären Widerstand r₀ verursacht wird, unterdrückt werden.
10 ist eine Draufsicht, die eine Speicherzelle eines SRAM eines dritten Beispieles zeigt. Die Draufsicht von 10 entspricht der Draufsicht von 3, die das erste Beispiel zeigt. 11 ist ein Querschnitt der Speicherzelle, der entlang der Linie E-E in 10 genommen ist: 12 ist ein Querschnitt, der entlang der Linie F-F in 10 genommen ist. Es wird Bezug genommen auf 10 bis 12, die Spei cherzelle des dritten Beispieles unterscheidet sich von der Speicherzelle. des in 1 bis 16 gezeigten ersten Beispieles darin, dass eine Verbindungsschicht mit einem oberen Ab- schnitt, der sich zwischen den Lasttransistoren Q₅ und Q₆ und den Bitleitungen 39 und 40 erstreckt, elektrisch durch den Kontaktabschnitt 46 mit dem Sourcebereich 9 verbunden ist. Diese Verbindungsschicht 47 ist aus einer Metallverbindungsschicht oder einer Polyzidverbindungsschicht gebildet.
Bei dem Herstellungsverfahren der Verbindungsschicht 47 des dritten Beispieles wird nach Bilden einer Öffnung in der vierten Polysiliziumschicht 32 ein Siliziumoxidfilm auf der gesamten Oberfläche gebildet und einem anisotropen Ätzen unterworfen. Dadurch wird der Kontaktabschnitt 46 gebildet. Danach wird die Verbindungsschicht 47, die elektrisch den Sourcebereich 9 an dem Kontaktabschnitt 46 verbindet und sich über der vierten Polysiliziumschicht 32 erstreckt, gebildet.
Wie oben beschrieben wurde wird bei dem dritten Beispiel die Verbindungsschicht 47 zwischen den Bitleitungen 39 und 40 und den vierten Polysiliz umschichten 32 und 33, die die Lasttransistoren Q₅ und Q₆ bilden, gebildet, wodurch ein so genanntes "Übersprech-"Phänomen, d. h. eine Fehlfunktion des Lasttransistors Q₆ , die durch Potentlalfluktuationen auf der Bitleitung 39 verursacht werden können, wirksam verhindert. Da die Verbindungsschicht 47 nach der Bildung der vierten Polysiliziumschichten 32, 33, 35 und 36 gebildet wird, kann die Verbindungsschicht 4 7 aus der Metallverbindungsschicht gebildet werden. Da die Temperatur auf 800 C oder mehr während der Bildung der Polysiliziumschicht steigt, ist es schwierig, die Metallverbindungsschicht mit einem niedrigen Schmelzpunkt vor der Bildung der Polysiliziumschicht zu bilden. Bei dem dritten Beispiel jedoch kann, da die Verbindungsschicht 47 nach der Bildung der vierten Polysiliz umschichten 32, 33, 35 und 36 gebildet wird, die Verbindungsschicht 47 aus der Metallverbindungs- schickt gebildet werden. Folglich kann die Metallverbindungs- schickt mit einem sehr niedrigen Widerstand mit dem Sourcebe- reich 9 verbünden werden, und somit kann der Widerstand des Sourcebereiches 9 wirksam verringert werden.
13 bis 15 sind Querschnittsansichten, die einen. Herstellungsvorgang einer Speicherzelle eines vierten Beispiels zeigen, das nützlich für das Verständnis der Erfindung ist. Die Speicherzelle, des vierten Beispieles ist mit einer auf der Hauptoberfläche des Sourcebereiches 9 gebildeten Titansilizidschicht 52 versehen, wie in 15 gezeigt ist. Da der Dotierungsstoff in den Sourcebereich 9 gleichzeitig, mit der Bildung der Titansilizidschicht 52 implantiert wird, kann der Widerstand des Sourcebereiches 9 wirksam verringert werden. Es wird Bezug genommen auf 13 bis 15, der Herstellungsvorgang der Speicherzelle des vierten Beispieles wird unten beschrieben.
Zuerst werden, wie in 13 gezeigt ist, die Gateelektroden 11 und 12 der Treibertransistoren Q, und Q₂ auf der Hauptoberfläche des P-Halbleitersubstrates (P-Wanne) 41 mit einem vorbestimmten Raum zwischen einander gebildet. In dem die Gateelektroden 11 und 12 als Maske benutzt werden, wird Dotierstoff zum Bilden von n-Source-/Drainbereichen 49a, 49b, 49c und 49c Ionen-implantiert. Seitenwände 48a, 48b, 48c und 48d werden auf den gegenüberliegenden Seitenwänden der Gateelektroden 11 bzw. 12 gebildet. In dem die Gateelektroden 11 und 12 und die Seitenwände 48a, 48b; 48c und 48d als Maske benutzt werden, wird Dotierungsstoff zum Bilden des Drainbere ches 5 des Tre bertransistors Q₁ , des gemeinsamen Sourcebereiches 9 der Treibertransistoren Q₁ und Q₂ und des Drainbereiches 8 des Tre bertransistors Q₂ ionenimplantiert. Ein Siliziumoxidfilm 50 wird auf der gesamten Oberfläche gebildet.
Dann wird, wie in 14 gezeigt ist, ein Resist 51 auf einem vorbestimmten Bereich des Siliziumoxidfilmes 50 gebildet. In dem das Resist 51 als Maske benutzt wird, wird anisotropes Ätzen auf dem Siliziumoxidfilm 50 und den Seitenwänden 48b und 48c bewirkt. Dadurch wird ein Kontaktloch 60 gebildet, wie in 15 gezeigt ist. Die Oberfläche des Sourcebereiches 9, die in dem Kontaktloch 60 offen liegt, wird mit Titan versalzt zum Bilden einer Titansilizidschicht 52. Bei dieser Verarbeitung wird ein schräges Ionenimplantationsverfahren zum Ionenimplantieren des Dotierstoffes in den Sourcebereich 9 benutzt. Aufgrund der Titansilizidschicht 52 und der Ionenimplantation kann der Widerstandes Sourcebereiches 9 wirksam verringert werden. Die Titansilizierung des Sourcebereiches 9 erhöht allgemein einen Übergangsleckstrom. Selbst wenn jedoch der Übergangsleckstrom erzeugt wird, verursacht er kein praktisches Problem, da der Sourcebereich 9 der Treibertransistören Q₁ und Q₂ auf dem GND-Potential gehalten wird.
16 und 17 sind Querschnitte einer Speicherzelle eines SRAM eines fünften Beispieles, das nützlich für das Verständnis der Erfindung ist. 16 und 17 entsprechen 5 bzw. 6, die das erste Beispiel zeigen. Es wird, Bezug genommen auf 16 und 17, die Speicherzelle des fünften Beispiels unterscheidet sich von der Speicherzelle des in 5 und 6 gezeigten ersten Beispieles dadurch, dass Gateelektroden (fünfte Polysiliziumschich) 54 und 53, die den Lasttransistor Q₅ und Q₆ bilden, über den Kanalbereichen 35 und 33 vorgesehen sind. Dieser Aufbau kann wirksam die Fehlfunktion der Lasttransisto ren Q₆ und Q₅ verhindern, die durch die Fluktuation des Potentiales auf den Bitleitungen 39 und 40 verursacht werden kann.
18 bis 20 sind Draufsichten, von denen jede den Aufbau von Speicherzellen in einem SRAM gemäß einer Ausführungsform zeigen. Genauer, 18 bis 20 sind Drauf sichten, die drei Stufen zeigen, die von dem Aufbau aufeinander folgend von der Bodenschicht der Substratoberfläche entsprechend unterteilt sind. 21 ist eine Querschnittsansicht die den Aufbau zeigt, die entlang der Linie G-G in 18 bis 20 genommen ist, und 22 ist eine Querschnittsansicht, die entlang der Linie H-H in 18 bi 20 genommen ist.
18 zeigt N-Dotierungsbereiche (Source-/Drainbereiche) 64– 68, Elementisolieroxidfilme 61–33, erste Polysiliziumschichten 69–71, erste Direktkontaktabschnitte 72-74 und zweite Polysili- ziumschichten 65, 66.
Genauer, ein Treibertransistor Q, ist aus einem Drainbereich 65, einer Gateelektrode 70 und einem Sourcebereich 66 gebildet. Ein Treibertransistor Q₂ ist aus einem Drainbereich 68, einer Gateelektrode 71, dem Sourcebereich 66, der mit dem Treibertransistor Q₁ geteilt wird, gebildet.
Ein Zugriffstransistor Q₃ . ist aus einem Drainbereich (Sourcebereich) 64, einer Gateelektrode 69 und einem Sourcebereich (Drainbereich) 65 gebildet. Ein Zugriffstransistor Q₄ ist aus einem Drainbereich (Sourcebereich) 67, einer Gateelektrode 69 und einem Sourcebereich (Drainbereich) 68 gebildet.
Ein erster Direktkontaktabschnitt 72 dient zum Verbinden einer zweiten Polysiliziumschicht 75 und des N-Dotierungsbereich 65, während der erste Direktkontaktabschnitt 65 eine erste Polysiliziumschicht 76 und den N-Dotierungsbereich 68 verbindet. Ein erster Direktkontaktabschnitt 73 verbindet eine zweite Polysiliziumschicht 76 und eine erste Polysiliziumschicht 70.
19 zeigt die zweiten Polysiliziumschichten 75, 76, dritte Polysiliziumschichten 79 bis 80, eine vierte Polysilizium- schicht 83, zweite Direktkontaktabschnitte 77, 78 und dritte Direktkontaktabschnitte 81, 82.
Genauer, der zweite Direktkontaktabschnitt 77 verbindet die zweite Polysiliziumschicht 76 und die dritte Polysiliziumschicht 79, während der zweite Direktkontaktabschnitt 78 die erste Polysiliziumschicht 71 (siehe 18) und die dritte Polysiliziumschicht 80 verbindet. Der dritte Direktkontaktabschnitt 81 verbindet die zweite Polysiliziumschicht 75 und die vierte Polysiliziumschicht 83. Der dritte Direktkontaktabschnitt 82 verbindet die dritte Polysiliziumschicht 80 und die vierte Polysiliziumschicht A3.
Ein Lasttransistor Q₅ ist aus p-Source-/Drainbereichen (zweite Polysiliziumschicht 75a, 75c, einem Kanalbereich (zweite Polysiliziumschicht) 75b und einer Gateelektrode (dritte Polysiliziumschicht) 79 gebildet. Ein Lasttransistor Q₆ ist aus p-Source/Drainbereichen (zweite Polysiliziumschicht) 76a, 76c, einem Kanalbereich (zweite Polysiliziumschicht) 76b und einer Gateelektrode (dritte Polysiliziumschicht) 80 gebildet. Gemäß der sechsten Ausführungsform sind gegenüber der ersten bis fünften Ausführungsform die Gateelektroden 79, und 80 der Lasttransistoren Q₅ und Q₆ Über den Kanalbereichen 75b bzw. 76b gebildet.
20 zeigt N-Dotierungsbereiche 64 bis 68, Elementisolieroxidfilme 61-63, erste Polysiliziumschichten 69 bis 71, Kontaktabschnitte 84 bis 86, Bitleitungen 87, 88, die aus Metallverbindungen wie Aluminium oder Wolfram gebildet sind, und eine GND-Leitung 89, die aus einer Metallverbindung wie Aluminium oder Wolfram gebildet ist. Die Kontaktabschnitte 84 verbinden den N-Dotierbereich 64 und die Bitleitung 87, während der Kontaktabschnitt 85 den N-Dotierberech 67 und die Bitleitung 88 verbindet. Der Kontaktabschnitt 86 verbindet einen gemeinsamen Sourcebereich (N-Dotierbereich) 66 der Treibertransistoren Q, und Q₂ und die GND-Leitung 89.
Gemäß der Ausführungsform teilenwie bei dem Fall der ersten Ausführungsform, die für das Verständnis der Erfindung wichtig ist, der Treibertransistor Q, und der Treibertransistor Q₂ den Sourcebereich (N-Dotierbereich) 66. Somit ist das GND-Potential des Treibertransistors Q₁ gleich dem des Treibertrans stors Q₂ . Folglich kann die Ungleichheit in GND zwischen dem Treibertransistor Q₁ und Treibertransistor Q₂ eliminiert werden. Daher kann das Umkehrender Daten, das auf der Ungleichheit in den GND--Potentialen in der herkömmlichen Vorrichtung verursacht wird, wirksam verhindert werden.
Ebenfalls gemäß der Ausführungsform sind im Gegensatz zu dem ersten bis fünften Beispiel, wie 20 dargestellt ist, die Bitleitungen 87 und 88 in der Richtung entlang der kürzeren, Seite der Speicherzellen 200 angeordnet. Somit bestimmt die Länge der Richtung der längeren Seite der Speicherzellen 200 den Abstand zwichen den Metallverbindungen, die über den Speicherzellen 200 gebildet sind. Als Resultat kann im Vergleich mit dem Fall, in dem die Bitleitungen 87 und 88 entlang der längeren Seite angeordnet sind, der Abstand zwischen den Metallverbindungen, die über den Speicherzellen 200 gebildet sind, größer werden. Somit können bei der Ausführungsform nicht die Bitleitungen 87 und 88 sondern auch die GND-Leitung 89, die aus Metallverbindung gebildet ist, auf Speicherzellen 200 angeordnet werden. Daher kann bei dieser Ausführungsform die GND-Leitung 89 aus Metallverbindung mit einem kleinen Wider stand wie Aluminium oder Wolfram direkt mit dem gemeinsamen Sourcebere ch 66 der Treibertransistoren Q₁ und Q₂ verbunden werden. Somit kann bei dieser Ausführungsform der Widerstand um den Betrag der Polyslizuimschicht verringert werden im Vergle ch mit dem herkömmlichen Aufbau; bei dem die GND-Leitung und der Sourcebereich der Treibertransistoren Q₁ , und Q₂ durch eine Polysiliziumschicht mit einem größeren Widerstand als eine Metallverbindung verringert werden. Folglich kann die Zunahme in dem Potential der GND-Leitung 89 wirksam im Vergleich mit der herkömmlichen Vorrichtung verringert werden. Da die Ausführungsform keine Polyslizumschicht braucht, die zwischen die GND-Leitung und den ersten oder den zweiten Treibertransistor eingefügt wird, ist es nicht notwendig, zusätzlich einen Be- reich zum Verbinden zwischen der Polysilziumschicht und der GND-Leitung vorzusehen. Daher kann die Integrationsdichte der Elemente weiter vergrößert werden.
23 ist eine Draufsicht, die schematisch ein herkömmliches Feld von 16 Speicherzellen 400 zeigt, und 24 ist eine Draufsicht, die schematisch ein Feld von 16 Speicherzellen 200 gemäß der in 18 bis 22 gezeigten Ausführungsform zeigt.
Es wird Bezug genommen auf 23, herkömmlich sind V_cc(Stromversorgungsspannung)Verbindungen 375 und 376, die, aus Polysiliziumsch chten gebildet sind, so angeordnet, dass sie sich im Wesentlichen parallel zu einer Wortleitung 369 erstrecken. Bei solch einem Aufbau wird herkömmlich die Wortleitung 369 gewahlt und dann werden die 16 Speicherzellen 400 durch die V_ccVerbindungen 375 und 376 aus Polysilizium geladen, damit das Potential der 16 Speicherzellen 400, die mit der Wortleitung 369 verbunden sind, auf den Pegel von V_cc-Potential geladen. Wenn jedoch eine so große. Zahl von Speicherzellen zu einer Zeit geladen wird, war es schwierig, die V_cc-Stromversorgungsspannung stabil zu liefern. Daher wa es herkömnmlich notwendig, zusätz lich eine Metallverbindungsschicht 381 für V_cc vorzusehen. Die Metallverbindungsschicht 381 für V_cc und die V_cc-Verbindung 375 aus Polysilizium sind an einem Kontaktabschnitt 382a verbunden, und eine Metalhverbindungsschicht 381 für v_cc und die v_cc-. Verbindung 376 aus Polysilizium sind an einem Kontaktabschnitt 382b verbunden. Diese Kontaktabschnitte 382a und 382b müssen in einem Bereich getrennt von dem Bereich vorgesehen werden, in dem die Speicherzellen 400 gebildet sind.
Im Gegensatz ist gemäß der Ausführungsform der Erfindung, wie in 24 dargestellt St, die V_cc-Verbindung 75a aus Polysilizium im wesentlichen senkrecht zu. der Wortleitun 69 gebil, det. Daher wird die Wortleitung 69 gewählt, und dann sollten. nur zwei Speicherzellen 200 durch eine V_cc-Verbindung 75a aufgeladen werden. Als Resultat ist es gemäß der weiteren Ausführungsform nicht notwendig, zusätzlich eine Metallverbindungsschicht 381 zum Verstärken von V_cc (siehe 23) vorzusehen, wie es in der herkömmlichen Vorrichtung praktiziert wurde. Folglich ist es nicht notwendig, zusätzlich einen Bereich für herkömmliche Kontaktabschnitte 382a und 382b vorzusehen, wie es in 23 dargestellt ist. Somit kann die Integrationsdichte der Elemente weiter vergrößert werden. Es sei angemerkt, dass die P-Halbleitersubstrate bei den obigen Ausführungsformen benutzt werden, aber die Erfindung ist nicht darauf begrenzt, und eine P-Wanne auf einem P-Halbleitersubstrat oder eine P-Wanne auf einem N-Halbleitersubstrat kann benutzt werden.
erste und der zweite Lasttransistor durch den ersten und den zweiten Dünnfilmtransistor, die auf dem Zwischenschichtisolierfilm über dem Halbleitersubstrat gebildet sind, die erste und die zweite Bitleitung, die sich über dem ersten und dem zweiten Dünnfilmtransistor erstrecken, sind elektrisch mit. dem ersten bzw. dem zweiten Zugriffstransistor verbunden,und die Masseverbindungsschicht mit dem oberen Abschnitt, der sich zwischen dem ersten, und dem zweiten Dünfilmtransistor und der ersten und der zweiten Bitleitung erstreckt, ist elektrisch mit dem gemeinsamen Sourcebereich des ersten und des zweiten Treibertransistors verbunden. Dadurch kann die Masseverbindungsschicht wirksam die Fehlfunktion des ersten und des zweiten Dünnfiltransistors verhindern, die durch die Fluktuation der Potentia- le auf der ersten und der zweiten Hitleitung verursacht werden kann.
Da eine Bitleitung und eine Metallverbindungsschicht, die die Masseverbindungsschicht werden soll, in einem vorbestimmten Abstand voneinander gebildet sind und sich in eine Richtung entlang der zweiten Seite (kürzere Seite) einer Speicherzelle über dem Bereich erstrecken, in dem die Speicherzellen gebildet sind, kann die Metallverbindungsschicht mit dem kleinen Widerstand, die die Masseverbindungsschicht werden soll, direkt mit dem gemeinsamen Sourcebereich des ersten und des zweiten Treibertransistors verbünden sein. Somit kann im Vergleich mit dem herkömmlichen Fall, in dem die Masseverbindungsschicht und die Sourcebereiche des ersten und des zweiten Transistors durch eine Polysiliziumschicht mit einem größeren Widerstard als eine. Metallverbindungssich cht verbunden sind, der Widerstand der gesamten Masseverbindungsschicht um den Betrag der Polysiliziumschicht verringert werden. Als Resultat kann die Zunahme in dem GND-Potential durch die herkömmliche Polys liziumsch cht mit dem Widerstand verhindert werden, und das GND-Potential kann leicht stabilisiert werden.
Gemäß der Halbleiterspeichervorrichtung eines anderen Aspektes der Erfindung erstreckt sich die erste leitende Schicht, die elektrisch mit dem Dotierungsbereich verbunden ist, der auf der. Hauptoberfläche des Halbleitersubstrates gebildet ist, auf der Gateelektrode des Treibertrans stors, der auf dem Elementtrennund Isolierfilm gebildet ist, mit dem Isolierfilm dazwischen, und die zweite leitende Schicht, die elektrisch die erste, leitende Schicht mit der Gateelektrode verbindet, ist auf der ersten leitenden Schicht und der Gateelektrode gebildet. Dadurch können der Kontaktbereich zwischen der ersten leitenden Schicht und der Dotierungsbereich unabhängig von der Position des Endes der Gateelektrode gebildet werden. Selbst wenn daher die Position des Endes der Gateelektrode abweicht und auf dem Elementtrenn- und Isolierfilm angeordnet ist, wird der Elementtrenn- und Isolierfilm nicht durch die Atzbearbeitung abgeschnitten, wenn das Kontaktloch für die erste
Da bei einer Halbleiterspeichervorrichtung gemäß einem Aspekt der Erfindung eine Stromversorgunngsspannungsverbindungsschicht zum Erstrecken in eine Richtung im wesentlichen senkrecht zu der Richtung, in der sich eine Wortleitung, die die Gateelektroden des ersten und des zweiten Zugriffstransistors bildet, erstreckt, gebildet ist und daher nur eine verringerte Zahl von Speicherzellen aufgeladen werden soll im Vergleich mit dem herkömmlichen Fall des Aufladens von Speicherzellen ist eine Metallverbindungsschicht für die Stromversorgungsspannung, die zum Aufladen einer großen Zahl von Speicherzellen in der herkömmlichen Vorrichtung notwendig war, nicht notwendig. Folglich ist ein Verbindungsbereich zum verbinden der Metallverbindungsschicht für die Stromversorgungsspannung und die Stromversorgungsspannungsverbindungsschicht nicht notwendig, und daher kann die Integrationsdichte der Elemente weiter vergrößert werden.

Claims

Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzelien (20 0), von denen jede ein Paar von einem ersten und einem zweiten Treibertransistor (Q1, Q2) eines ersten Leitungstypes und ein Paar von einem ersten und einem zweiten Lasttransistor (Q5, Q6) eines zweiten Leitungstypes aufweist, die eine Flipflopschaltung bilden, mit: einer Wortleitung (69, 70), die Gateelektroden eines ersten und zweiten Zugriffstransistors (Q3, Q4) bildet und sich in eine vorgeschriebene Richtung erstreckt; wobei eine Stromversorgungsspannungs-Verbindungsschicht (75, 76) in einer Richtung im wesentlichen senkrecht zu der Richtung gebildet ist, in der sich die Wortleitung (69, 70) erstreckt; dadurch gekennzeichnet, daß die Stromversorgungsspannungs-Verbindungsschicht (75, 76) mit einem des ersten und des zweiten Lasttransistors (Q5, Q6) einer jeden Speicherzelle(200) in einem Bereich von zwei Speicherzellen (200) benachbart zueinander in der Richtung verbunden ist, in der sich die StromversorgungsspannungsVerbindungsschicht (75, 76) erstreckt.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der eine Masse-Verbindungsschicht (89) parallel zu der Stromversorgungsspannungs-Verbindungsschicht (75, 76) vorgesehen ist; bei der die Masse-Verbindungsschicht (89) mit einem des ersten unddes zweiten Treibertransistors (Q1, Q2) einer jeden Speicherzelle (200) in einem Bereich von zwei Speicherzellen (200) benachbart zueinander in der Richtung verbunden ist, in der sich die Masse-Verbindungsschicht (89) erstreckt.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der die Stromversorgungsspannungs-Verbindungsschicht (75, 76) von zwei Speicherzellen (200) benachbart zueinander in der Richtung, in der sich die Wortleitungen (69, 70) erstreckt, geteilt ist.