JP3824343B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ型ＳＲＡＭセルを備えた半導体装置に関する。
【０００２】
【従来の技術】
この種のＳＲＡＭは、メモリセルがＤＲＡＭのような電荷保持型ではなくフリップフロップによる電流駆動型であるので、高速アクセスが可能であり、キャッシュメモリとして用いられているが、マイクロプロセッサの高速化に伴い、より高速化が要求されている。
【０００３】
図１０は、従来のＳＲＡＭセル１のパターン図である。図１１（Ａ）は、図１０のレイアウトパターンに対応した回路図であり、図１１（Ｂ）はこの回路の接続を分かり易くした一般的な回路図である。
ＳＲＡＭセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３との間に素子分離領域４が形成され、素子分離領域４に平行にワード線ＷＬ、基準電位供給線ＶＳＳ及び電源電位供給線ＶＣＣが配置されている。中心線のみで示す一対のビット線ＢＬ及び＊ＢＬは、ワード線ＷＬと直角な方向に沿って配置されている。ｐＭＯＳトランジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでＣＭＯＳインバータが形成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ２とでもう１つのＣＭＯＳインバータが形成され、これらＣＭＯＳインバータがクロス接続されてフリップフロップが形成されている。
【０００４】
メタル配線Ｓ１〜Ｓ４及び電源電位供給線ＶＣＣはメタル配線第１層であり、基準電位供給線ＶＳＳはメタル配線第２層であり、ビット線ＢＬ及び＊ＢＬはメタル配線第３層である。
ポリシリコン配線Ｇ１は、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１のゲートを含み、かつ、その一端部がコンタクトホールを通ってｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｄに接続されている。ポリシリコン配線Ｇ２は、ｐＭＯＳトランジスタＱＰ２及びｎＭＯＳトランジスタＱＮ２のゲートを含み、かつ、その一端部がコンタクトホールを通ってｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｄに接続されている。ｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｄとｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｄとは、コンタクトホールを通ってメタル配線Ｓ１で接続され、ｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｄとｎＭＯＳトランジスタＱＮ２のｎ型半導体領域Ｎ２ｄとは、コンタクロホールを通ってメタル配線Ｓ２で接続さている。また、ｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｓは、コンタクトホールを通りメタル配線Ｓ３で基準電位供給線ＶＳＳに接続され、ｎＭＯＳトランジスタＱＮ２のｎ型半導体領域Ｎ２ｓは、コンタクトホールを通りメタル配線Ｓ４で基準電位供給線ＶＳＳに接続されている。
【０００５】
ＳＲＡＭセル１に書き込まれたデータを読み出す場合には、ビット線ＢＬ及び＊ＢＬが所定電位にプリチャージされ（又はプリチャージされずに）、次にワード線ＷＬが高レベルにされてｎＭＯＳトランジスタＱＮ３及びＱＮ４がオンにされる。これにより、ビット線ＢＬとビット線＊ＢＬとの間に電位差が生じ、誤動作防止のためこれが所定値以上になった後に、不図示のセンスアンプで増幅され、データバスを介して外部に取り出される。
【０００６】
【発明が解決しようとする課題】
従来のＳＲＡＭセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３の間に素子分離領域４が形成され、素子分離領域４と直角な方向に沿ってビット線ＢＬ及び＊ＢＬが配置されているので、ＳＲＡＭセルアレイにおいてはビット線ＢＬ及び＊ＢＬが長くなり、その容量及び抵抗が大きくなるため、データ読み出し速度の向上が制限される。データの書き込み速度についても同様である。
【０００７】
本発明の目的は、このような問題点に鑑み、アクセスを高速化することが可能なＣＭＯＳ型ＳＲＡＭセルを備えた半導体装置を提供するとにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明の半導体装置では、
第１及び第３のｎＭＯＳトランジスタを有する第１のｎＭＯＳ領域と、
第２及び第４のｎＭＯＳトランジスタを有する第２のｎＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記第２のｎＭＯＳ領域の間に配置され、第１及び第２のｐＭＯＳトランジスタを有するｐＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記ｐＭＯＳ領域の間、及び前記第２のｎＭＯＳ領域と前記ｐＭＯＳ領域の間に配置された素子分離領域と、
第１及び第２のビット線と、
ワード線と、
を有し、
前記第１及び第２のｎＭＯＳトランジスタと前記第１及び第２のｐＭＯＳトランジスタとがデータを格納するためのフリップフロップを構成し、
前記第３のｎＭＯＳトランジスタが前記第１のビット線と前記フリップフロップの間を接続する第１のトランスファーゲートを構成し、
前記第４のｎＭＯＳトランジスタが前記第２のビット線と前記フリップフロップの間を接続する第２のトランスファーゲートを構成し、
前記第３及び第４のｎＭＯＳトランジスタのゲートが前記ワード線に接続された、
ＳＲＡＭセルを備えた半導体装置であって、
前記第１のｎＭＯＳ領域、前記ｐＭＯＳ領域、及び前記第２のｎＭＯＳ領域は第１の方向に並べて配置され
前記ワード線は前記第１の方向に延在し、
前記第１及び第２のビット線は前記第１の方向に対して垂直な第２の方向に延在し、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第１のポリシリコン配線により構成され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第２のポリシリコン配線により構成され、
前記第３のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第３のポリシリコン配線により構成され、
前記第４のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第４のポリシリコン配線により構成され、
前記第１乃至第４のポリシリコン配線が、前記第１のポリシリコン配線及び前記第４のポリシリコン配線からなる第１の配線群と、前記第２のポリシリコン配線及び前記第３のポリシリコン配線からなる第２の配線群とから構成され、
前記第１の配線群と前記第２の配線群が前記第２の方向に並べて配置され、
前記第１のポリシリコン配線は前記第２のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続され、
前記第２のポリシリコン配線は前記第１のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続されている。
【００１０】
本発明によれば、上記特徴により、前記第１の方向に垂直な第２の方向のセル幅が従来よりも狭くなり、これにより、第２の方向に延在するビット線の単位セル当たりの長さを従来よりも短くすることができるので、ＣＭＯＳ型ＳＲＡＭセルのアクセス速度を従来よりも向上させることが可能となるという効果を奏する。また、ポリシリコンによる配線が効率的に行われるという効果を奏する。
本発明の第１態様では、上記第１ｎＭＯＳトランジスタ、第４ｎＭＯＳトランジスタ及び第１ｐＭＯＳトランジスタがそれぞれ上記第１領域、第２領域及び第３領域の上記第１の方向（長手方向）と略直角な方向の一端側に配置され、
上記第３ｎＭＯＳトランジスタ、第２ｎＭＯＳトランジスタ及び第２ｐＭＯＳトランジスタがそれぞれ該第１領域、第２領域及び第３領域の該長手方向と略直角な方向の他端側に配置されている。
【００１１】
この第１態様によれば、第１ｎＭＯＳトランジスタ及び第１ｐＭＯＳトランジスタのゲートを含む配線が略直線になり、第２ｎＭＯＳトランジスタ及び第２ｐＭＯＳトランジスタのゲートを含む配線が略直線になるので、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることができるという効果を奏する。
本発明の第２態様では、上記第１ｎＭＯＳトランジスタと上記第３ｎＭＯＳトランジスタとが上記長手方向と略直角な方向に並置され、
該第１ｎＭＯＳトランジスタの一方のｎ型半導体領域と該３ｎＭＯＳトランジスタの一方のｎ型半導体領域とが共通領域であり、
上記第２ｎＭＯＳトランジスタと上記第４ｎＭＯＳトランジスタとが該長手方向と略直角な方向に並置され、
該第２ｎＭＯＳトランジスタの一方のｎ型半導体領域と該４ｎＭＯＳトランジスタの一方のｎ型半導体領域とが共通領域である。
【００１２】
この第２態様によれば、上記第１領域及び第２領域がコンパクトになるので、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることができるという効果を奏する。
本発明の第３態様では、上記第１ｐＭＯＳトランジスタが上記第３領域内の上記第１領域側に配置され、
上記第２ｐＭＯＳトランジスタが該第３領域内の上記第２領域側に配置されている。
【００１３】
この第３態様によれば、結合関係がより大きいトランジスタ間が対向する位置に存在するので、ＣＭＯＳ型ＳＲＡＭセル内での素子間配線長が短くなり、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることができるという効果を奏する。
【００１４】
本発明の第４態様では、上記ＣＭＯＳ型ＳＲＡＭセルは矩形である。
【００１５】
本発明のＣＭＯＳ型ＳＲＡＭセルは矩形に限定されないが、矩形はビット線を短くするのに有利であるので、第４態様によれば、ビット線をより短くすることができるという効果を奏する。
本発明の第５態様では、上記第３領域の上方に上記長手方向と略直角な方向に沿って上記電源電位供給線が配置され、
上記矩形の長手方向に対向する辺の各々に沿って上記基準電位供給線が配置されている。
【００１６】
この第５態様によれば、電源配線がワード線と直角な方向に沿って配置されているので、ＳＲＡＭにおいて１つのワード線を選択した場合に、このワード線に沿った各ＳＲＡＭセルについて一対の電源配線から電圧が供給され、電源配線幅を広くしたのと同じ効果が得られ、電源電圧の変動が従来よりも低減されてノイズ耐性が向上するという効果を奏する。
【００１７】
本発明の第６態様では、上記第１〜４ｎＭＯＳトランジスタ並びに上記第１及び第２ｐＭＯＳトランジスタは、上記矩形の中央点について略点対称に配置されている。
この第７態様によれば、ＳＲＡＭ製造において、該対称性により露光パターンの処理が簡単になるという効果を奏する。また、第１及び第２のＣＭＯＳインバータの形が同じになるので、動作が安定する。
【００１８】
本発明の第７態様は、上記いずれかの態様のＣＭＯＳ型ＳＲＡＭセルが格子状に配置されたメモリセルアレイと、
該メモリセルアレイに対しデータの書き込み及び読み出しを行うための周辺回路と、
を有する半導体装置である。
【００１９】
本発明の第８態様では、上記第６態様のＣＭＯＳ型ＳＲＡＭセルを有し、
該ＣＭＯＳ型ＳＲＡＭセルは、上記矩形の長手方向の一辺を共通にして配置したときに該一辺について互いに線対称な第１形と第２形とが在り、
上記メモリセルアレイは、該第１形のＣＭＯＳ型ＳＲＡＭセルと該第２形のＣＭＯＳ型ＳＲＡＭセルとが該長手方向及び該長手方向と直角な方向について交互に配置され、
該矩形の該長手方向にワード線が配置され、
該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭＯＳトランジスタのゲートがメタル配線を介して該ワード線に接続され、
該第２形のＣＭＯＳ型ＳＲＡＭセルの上記第４ｎＭＯＳトランジスタのゲートが隣の該第１形の第３ｎＭＯＳトランジスタのゲートと連続した配線になっており、
該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第４ｎＭＯＳトランジスタのゲートがメタル配線を介して該ワード線に接続され、
該第２形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭＯＳトランジスタのゲートが隣の該第１形の第４ｎＭＯＳトランジスタのゲートと連続した配線になっている。
【００２０】
この第８態様によれば、上記線対称性によりビット線方向に隣り合うＣＭＯＳ型ＳＲＡＭセルの一方の空き領域を他方のワード線接続領域として有効利用することができるので、ＣＭＯＳ型ＳＲＡＭセルアレイの高集積化が可能となるという効果を奏する。
本発明の第９態様では、上記ＣＭＯＳ型ＳＲＡＭセルは、上記ビット線に平行なデータ線が配置され、
該ビット線の方向に連続して配置された複数の該ＣＭＯＳ型ＳＲＡＭセル毎に該データ線が該ビット線に接続され、
該データ線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置されたデータバスに接続されている。
【００２１】
ビット線は各ＳＲＡＭセルで転送ゲートに接続されているので負荷が比較的大きいが、該データ線にはこのような負荷がない。
この第９態様では、該ビット線の方向に連続して配置された複数のＣＭＯＳ型ＳＲＡＭセル毎に該データ線が該ビット線に接続され、該データ線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置されたデータバスに接続されているので、データバスと直角方向のメモリセル数を従来よりも多くすることができ、これによりデータバスの長さを従来よりも短くでき、その分、データバスの専有面積を狭くすることができるという効果を奏する。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
図１（Ａ）は第１形ＳＲＡＭセル１０の概略パターンを示しており、図１（Ｂ）は第２形ＳＲＡＭセル２０の概略パターンを示している。第１形ＳＲＡＭセル１０及び第２形ＳＲＡＭセル２０はいずれも、回路としては図１１（Ｂ）に示す従来回路と同一であるが、レイアウトパターンが図１０のそれと異なり、矩形の短い辺に平行に沿って一対のビット線ＢＬとビット線＊ＢＬとが配置されている。ワード線ＷＬは、ＳＲＡＭセルの長い辺に平行になっている。
【００２３】
図２〜７において、図１０及び図１１中の素子と対応する素子には、パターンの形が異なっていても、対応付けを容易にするために同一符号を付している。また、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とで対応する素子にも同一符号を付している。
図２（Ａ）は、第１形ＳＲＡＭセル１０の半導体領域（拡散層）及びポリシリコン配線のパターン図であり、図２（Ｂ）は図２（Ａ）のIIＢ−IIＢ線に沿った断面図である。図３（Ａ）は、図２（Ａ）のパターンに、メタル配線第１層の配線パターンを重ね合わせたパターン図である。図３（Ｂ）は、図３（Ａ）のパターンに、メタル配線第２層の配線パターンを重ね合わせたパターン図である。図６（Ａ）は、図３（Ｂ）のレイアウトパターンに対応した回路図である。第１形ＳＲＡＭセル１０の長い辺及び短い辺に平行な方向をそれぞれ図示Ｘ方向及びＹ方向とする。
【００２４】
図２（Ａ）において、図１０との関係では、ｐＭＯＳ領域１２はｐＭＯＳ領域２に対応し、ｎＭＯＳ領域１３Ａ及び１３ＢはｎＭＯＳ領域３に対応し、素子分離領域１４Ａ及び１４Ｂは素子分離領域４に対応している。すなわち、第１形ＳＲＡＭセル１０のＸ方向について、中央部にｐＭＯＳ領域１２が配置され、一端側及び他端側にそれぞれｎＭＯＳ領域１３Ａ及び１３Ｂが配置され、ｐＭＯＳ領域１２とｎＭＯＳ領域１３Ａとの間及びｐＭＯＳ領域１２とｎＭＯＳ領域１３Ｂとの間にそれぞれ素子分離領域１４Ａ及び１４Ｂが形成されている。ｎＭＯＳ領域１３Ａ及び１３Ｂはそれぞれ、図２（Ｂ）に示す如く、ｎ型半導体基板１５のｐ型ウエル１６内及び１７内に形成されている。これに対しｐＭＯＳ領域１２は、ｎ型半導体基板１５の表面部に形成されている。フィールド酸化膜１４ａ及び１４ｂはそれぞれ、素子分離領域１４Ａ及び１４Ｂの一部である。
【００２５】
ｐＭＯＳ領域１２にはｐＭＯＳトランジスタＱＰ１とｐＭＯＳトランジスタＱＰ２とが形成され、ｎＭＯＳ領域１３ＡにはｎＭＯＳトランジスタＱＮ１とｎＭＯＳトランジスタＱＮ３とが形成され、ｎＭＯＳ領域１３ＢにはｎＭＯＳトランジスタＱＮ２とｎＭＯＳトランジスタＱＮ４とが形成されている。ｐＭＯＳトランジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでフリップフロップの一方のＣＭＯＳインバータが構成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ２とでフリップフロップの他方のＣＭＯＳインバータが構成される。ｎＭＯＳトランジスタＱＮ３及びＱＮ４はいずれも転送ゲートである。
【００２６】
図２（Ａ）のパターンは、第１形ＳＲＡＭセル１０の中央点について点対称である。これにより、ＳＲＡＭ製造において、露光パターンの処理が簡単になる。同図において、符号中のｓ及びｄはそれぞれソース領域及びドレイン領域であることを示し、符号の先頭のＰ及びＮはそれぞれｐ型半導体領域及びｎ型半導体領域であることを示し、符号中の中間部の数字はトランジスタの符号中の数字と一致している。
【００２７】
ｐＭＯＳトランジスタＱＰ１は、ｐ型半導体領域Ｐ１ｓ及びＰ１ｄと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備え、このゲートはポリシリコン配線Ｇ１０の一部である。ｐＭＯＳトランジスタＱＰ２、ｎＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３及びＱＮ４のゲートはそれぞれ、ポリシリコン配線Ｇ２０、Ｇ１０、Ｗ１０及びＷ２０の一部である。ｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｓ及びＰ２ｄはそれぞれｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｓ及びＰ１ｄに対応している。ｎＭＯＳトランジスタＱＮ１は、ｎ型半導体領域Ｎ１ｓ及びＮ１ｄと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備えている。ｎＭＯＳトランジスタＱＮ２〜ＱＮ４についてもｎＭＯＳトランジスタＱＮ１と同様である。
【００２８】
ｎＭＯＳトランジスタＱＮ１とｐＭＯＳトランジスタＱＰ１とがＹ方向の一方側に配置されているので、ポリシリコン配線Ｇ１０が略直線となり、同様に、ｎＭＯＳトランジスタＱＮ２とｐＭＯＳトランジスタＱＰ２とがＹ方向他方側に配置されているので、ポリシリコン配線Ｇ２０が略直線となっている。ｎＭＯＳトランジスタＱＮ１とｎＭＯＳトランジスタＱＮ３とは、ｎ型半導体領域Ｎ１ｄが共通でＹ方向に配置され、ｎＭＯＳトランジスタＱＮ２とｎＭＯＳトランジスタＱＮ４とは、ｎ型半導体領域Ｎ２ｄが共通でＹ方向に配置されている。また、ｐＭＯＳトランジスタＱＰ１及びＱＰ２がそれぞれｐＭＯＳ領域１２のｎＭＯＳトランジスタＱＮ１側及びｎＭＯＳトランジスタＱＮ２側に配置されている。これらのことは、第１形ＳＲＡＭセル１０のＹ方向の幅を短くし且つ第１形ＳＲＡＭセル１０の占有面積を狭くするのに寄与している。
【００２９】
図３（Ａ）では、複雑化を避けるため図２（Ａ）中の符号を省略している。図３（Ａ）のパターンにおいても、図２（Ａ）と同様に第１形ＳＲＡＭセル１０の中央点について点対称である。
メタル配線Ｇ１１及びＧ２１は上記２つのインバータ間のクロス接続に用いられている。すなわち、ポリシリコン配線Ｇ２０の一端とｎ型半導体領域Ｎ１ｄとの間が、コンタクトホールＣａ１及びＣａ２を通ってメタル配線Ｇ２１で接続され、ポリシリコン配線Ｇ１０の一端とｎ型半導体領域Ｎ２ｄとの間が、コンタクトホールＣｂ１及びＣｂ２を通ってメタル配線Ｇ１１で接続されている。
【００３０】
電源配線については、第１形ＳＲＡＭセル１０のＸ方向中央部に電源電位供給線ＶＣＣが配置され、第１形ＳＲＡＭセル１０のＸ方向一端部及び他端部にそれぞれ基準電位供給線ＶＳＳ１１及びＶＳＳ１２が配置されている。これら電源配線ＶＣＣ、ＶＳ１１及びＶＳＳ１２はいずれもＹ方向と平行になっている。電源電位供給線ＶＣＣは、コンタクトホールＣｃ１及びＣｃ２を通ってそれぞれ下方のｐ型半導体領域Ｐ１ｓ及びＰ２ｓに接続されている。基準電位供給線ＶＳＳ１１及びＶＳＳ１２はいずれも、隣合うＳＲＡＭセルとで共用するために、その中心線が第１形ＳＲＡＭセル１０の境界線（点線）に一致している。基準電位供給線ＶＳＳ１１はコンタクトホールＣｄ１を通って下方のｎ型半導体領域Ｎ１ｓに接続され、基準電位供給線ＶＳＳ１２はコンタクトホールＣｄ２を通って下方のｎ型半導体領域Ｎ２ｓに接続されている。
【００３１】
メタル配線Ｂ１１、Ｂ２１、Ｗ１１及びＷ２１はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線Ｂ１１は、コンタクトホールＣａ３を通って下方のｎ型半導体領域Ｎ３に接続され、メタル配線Ｂ２１はコンタクトホールＣｂ３を通って下方のｎ型半導体領域Ｎ４に接続され、メタル配線Ｗ１１はコンタクトホールＣｅ１を通って下方のポリシリコン配線Ｗ１０に接続され、メタル配線Ｗ２１はコンタクトホールＣｆ１を通って下方のポリシリコン配線Ｗ２０に接続されている。
【００３２】
図３（Ｂ）では、複雑化を避けるため図２（Ａ）及び図３（Ａ）中の符号を省略している。図３（Ｂ）のパターンにおいても、図３（Ａ）と同様に第１形ＳＲＡＭセル１０の中央点について点対称である。
電源配線の配線幅を狭くして集積度を高めるために、基準電位供給線ＶＳＳ２１及びＶＳＳ２２がそれぞれ絶縁層を介し基準電位供給線ＶＳＳ１１及びＶＳＳ１２の真上に配置されている。一対のビット線ＢＬ及び＊ＢＬはそれぞれ、基準電位供給線ＶＳＳ２１及びＶＳＳ２２でシールドしてノイズを低減するために、基準電位供給線ＶＳＳ２１及びＶＳＳ２２の近くにこれらと平行に配置されている。ビット線ＢＬは、コンタクトホールＣａ４を通って下方のメタル配線Ｂ１１に接続され、ビット線＊ＢＬは、コンタクトホールＣｂ４を通って下方のメタル配線Ｂ２１に接続されている。また、電源電位供給線ＶＣＣの両側に電源電位供給線ＶＣＣに沿ってデータ線ＤＬ及び＊ＤＬが配置され、これらは電源電位供給線ＶＣＣによりシールドされてノイズが低減されている。なお、図６及び図７ではデータ線ＤＬ及び＊ＤＬを省略している。
【００３３】
メタル配線Ｗ１２及びＷ２２はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線Ｗ１２は、コンタクトホールＣｅ２を通って下方のメタル配線Ｗ１１に接続され、コンタクトホールＣｅ３を通って上方のワード線ＷＬに接続されている。ワード線ＷＬは、第３配線層であり、パターンの複雑化を避けるためにその中心線のみを示している。同様に、メタル配線Ｗ２２は、コンタクトホールＣｆ２を通って下方のメタル配線Ｗ２１に接続され、コンタクトホールＣｆ３を通って上方のワード線ＷＬに接続されている。
【００３４】
図４は第２形ＳＲＡＭセル２０のパターン図であり、このパターンは、図３（Ｂ）の第１形ＳＲＡＭセル１０のパターンをＸ方向中央線（ＷＬの中央線）について線対称にし、メタル配線Ｗ１２、Ｗ２２、Ｗ１１及びＷ２１を除去し、かつ、ポリシリコン配線Ｗ１０及びＷ２０のセル中央側端部を除去したものとなっている。この対称性により、空き領域２１及び２２が第１形ＳＲＡＭセル１０との関係で有効利用され、パターンの短縮化が図られている。
【００３５】
すなわち、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とを、セル境界である点線を一致させて、図５に示す如くビット線方向へ並置すると、図３（Ｂ）のメタル配線Ｗ２１及びＷ２２が図４の空き領域２２に配置される。空き領域２１には、図５の下方に第１形ＳＲＡＭセル１０を並置することにより、第１形ＳＲＡＭセル１０のメタル配線Ｗ１１及びＷ１２が入り込む。第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４は、次のようにして第２形ＳＲＡＭセル２０上のワード線ＷＬに接続される。すなわち、第２形ＳＲＡＭセル２０の長手方向両側に第２形ＳＲＡＭセル２０と隣合うように第１形ＳＲＡＭセル１０を配置する。これにより第１形ＳＲＡＭセル１０のポリシリコン配線Ｗ２０が第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３に接続され、ポリシリコン配線Ｗ３がポリシリコン配線Ｗ２０を介して第１形ＳＲＡＭセル１０のワード線ＷＬに接続される。同様に、第１形ＳＲＡＭセル１０のポリシリコン配線Ｗ１０が第２形ＳＲＡＭセル２０のＷ４に接続され、ポリシリコン配線Ｗ４がポリシリコン配線Ｗ１０を介して第１形ＳＲＡＭセル１０のワード線ＷＬに接続される。
【００３６】
このような配置及びワード線ＷＬの接続を図１（Ｃ）に示す。
セルアレイ３０は、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とがＸ方向及びＹ方向について互いに隣合うように境界線を一致させて格子状に配置されている。この図から、第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４のワード線ＷＬへの接続を容易に理解することができる。ＢＬ０〜ＢＬ３及び＊ＢＬ０〜＊ＢＬ３はビット線であり、ＷＬ０〜ＷＬ３はワード線である。
【００３７】
本実施形態によれば、図２（Ａ）に示す如くｎＭＯＳ領域１３ＡとｎＭＯＳ領域１３Ｂとの間にｐＭＯＳ領域１２が配置され、ｎＭＯＳ領域１３Ａから１３Ｂへの方向と直角な方向にビット線が配置されているので、ＳＲＡＭセル当たりのビット線長を従来よりも短くすることができ、これにより、ビット線の容量及び抵抗が低減され、半導体装置のアクセス速度が従来よりも向上する。
【００３８】
また、図１０のＳＲＡＭセルでは電源電位供給線ＶＣＣ及び基準電位供給線ＶＳＳがワード線ＷＬと平行であるので、ＳＲＡＭにおいて１つのワード線ＷＬを選択した場合に、選択されたワード線ＷＬに沿ったＳＲＡＭセルには一対の電源電位供給線ＶＣＣ及び基準電位供給線ＶＳＳから電圧が供給される。これに対し、図１（Ｃ）では、電源配線がワード線と直角な方向に沿って配置されているので、１つのワード線を選択した場合に、このワード線に沿った各ＳＲＡＭセルについて一対の電源配線から電圧が供給されるので、電源配線幅を広くしたのと同じ効果が得られ、電源電圧の変動が従来よりも低減されてノイズ耐性が向上する。
【００３９】
図８（Ａ）は、本実施形態でのＳＲＡＭセルアレイ中でのデータバスＤＢの配置を示し、図８（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバスＤＢＡの配置を示す。図８（Ａ）及び図８（Ｂ）中、点線はＳＲＡＭセルの境界を示す。
従来ではセルアレイブロック３０Ａの一端側でビット線をデータバスＤＢＡに接続していたが、本実施例では２つのセルアレイブロック３０毎にセルアレイブロック３０の外端部においてビット線ＢＬ及び＊ＢＬをそれぞれデータ線ＤＬ及び＊ＤＬに接続している。ビット線ＢＬ及び＊ＢＬは各ＳＲＡＭセルで転送ゲートに接続されているので負荷が比較的大きいが、データ線ＤＬ及び＊ＤＬにはこのような負荷はない。このため、データバスＤＢと直角方向のメモリセル数を従来よりも多くすることができ、これによりデータバスＤＢの長さを従来よりも短くでき、その分、データバスＤＢの専有面積を狭くすることができ、記憶容量が従来よりも増加する。図３（Ｂ）に示す如く、データ線ＤＬ及び＊ＤＬは、ｐＭＯＳ領域１２上の空き部分に配置されているので、データ線ＤＬ及び＊ＤＬによるセル面積増大は避けられる。
【００４０】
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施形態では、点線で示すセル外形が矩形である好ましい場合を説明したが、本発明の効果はＳＲＡＭセルの外形が矩形でなくても得られ、ＳＲＡＭセルは例えば図９（Ａ）〜（Ｃ）に示すような外形であってもよい。
また、コンタクトホール下部にローカルインターコネクトを用いることにより、図３（Ｂ）中のビット線ＢＬを基準電位供給線ＶＳＳ２１側のｎＭＯＳトランジスタＱＮ１及びＱＮ３上に配置して、セルのＸ方向長さを短縮することも可能である。
【００４１】
さらに、図３（Ａ）ではコンタクトホールＣａ１の位置でメタル配線Ｇ２１、ポリシリコン配線Ｇ２０及びｐ型半導体領域Ｐ１ｄの間を接続しているが、コンタクトホールＣｅ２及びＣｅ３のように、メタル配線Ｇ２１とポリシリコン配線Ｇ２０との間及びポリシリコン配線Ｇ２０とｐ型半導体領域Ｐ１ｄとの間を互いに異なる位置でコンタクトホールを通って接続することにより、配線層の凹凸を低減させて信頼性を向上させるようにしてもよい。
【００４２】
また、データ線ＤＬ及び＊ＤＬを備えない構成であってもよいことは勿論である。
【図面の簡単な説明】
【図１】（Ａ）は第１形ＳＲＡＭセルの概略パターン図、（Ｂ）は第２形ＳＲＡＭセルの概略パターン図、（Ｃ）は第１形及び第２形のＳＲＡＭセルが交互に配置されたセルアレイの概略パターン図である。
【図２】（Ａ）は第１形ＳＲＡＭセルの半導体領域及びポリシリコン配線のパターン図、（Ｂ）は（Ａ）中のIIＢ−IIＢ線に沿った断面図である。
【図３】（Ａ）は図２（Ａ）のパターンにメタル配線第１層の配線パターンを重ね合わせたパターン図、（Ｂ）は（Ａ）のパターンにメタル配線第２層の配線パターンを重ね合わせたパターン図である。
【図４】第２形ＳＲＡＭセルのパターン図である。
【図５】第１形ＳＲＡＭセルと第２形ＳＲＡＭセルとがビット線方向へ並置されたパターン図である。
【図６】（Ａ）は図３（Ｂ）のレイアウトパターンに対応した回路図、（Ｂ）は図４のレイアウトパターンに対応した回路図である。
【図７】図５のレイアウトパターンに対応した回路図である。
【図８】（Ａ）は本実施形態のＳＲＡＭセルアレイ中でのデータバスの配置図であり、（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバス配置図である。
【図９】（Ａ）〜（Ｃ）はＳＲＡＭセルの変形例を示すセル外形図である。
【図１０】従来のＳＲＡＭセルのパターン図である。
【図１１】（Ａ）は図１０のレイアウトパターンに対応した回路図であり、（Ｂ）は（Ａ）の接続を分かり易くした一般的な回路図である。
【符号の説明】
１０ 第１形ＳＲＡＭセル
１２ ｐＭＯＳ領域
１３Ａ、１３Ｂ ｎＭＯＳ領域
１４Ａ、１４Ｂ 素子分離領域
１４ａ、１４ｂ フィールド酸化膜
１５ ｎ型半導体基板
１６、１７ ｐ型ウエル
２０ 第２形ＳＲＡＭセル
３０ セルアレイブロック
ＱＰ１、ＱＰ２ ｐＭＯＳトランジスタ
ＱＮ１〜ＱＮ４ ｎＭＯＳトランジスタ
Ｐ１ｓ、Ｐ２ｓ、Ｐ１ｄ、Ｐ２ｄ ｐ型半導体領域
Ｎ１ｓ、Ｎ１ｄ、Ｎ２ｓ、Ｎ２ｄ、Ｎ３、Ｎ４ ｎ型半導体領域
Ｇ１、Ｇ２、Ｇ１０、Ｇ２０、Ｗ１０、Ｗ２０ ポリシリコン配線
Ｓ１〜Ｓ４、Ｂ１１、Ｂ２１、Ｗ１１、Ｗ２１、Ｗ１２、Ｗ２２ メタル配線
ＢＬ、＊ＢＬ ビット線
ＤＬ、＊ＤＬ データ線
ＷＬ ワード線
ＤＢ、ＤＢＡ データバス
【発明の属する技術分野】
本発明は、ＣＭＯＳ型ＳＲＡＭセルを備えた半導体装置に関する。
【０００２】
【従来の技術】
この種のＳＲＡＭは、メモリセルがＤＲＡＭのような電荷保持型ではなくフリップフロップによる電流駆動型であるので、高速アクセスが可能であり、キャッシュメモリとして用いられているが、マイクロプロセッサの高速化に伴い、より高速化が要求されている。
【０００３】
図１０は、従来のＳＲＡＭセル１のパターン図である。図１１（Ａ）は、図１０のレイアウトパターンに対応した回路図であり、図１１（Ｂ）はこの回路の接続を分かり易くした一般的な回路図である。
ＳＲＡＭセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３との間に素子分離領域４が形成され、素子分離領域４に平行にワード線ＷＬ、基準電位供給線ＶＳＳ及び電源電位供給線ＶＣＣが配置されている。中心線のみで示す一対のビット線ＢＬ及び＊ＢＬは、ワード線ＷＬと直角な方向に沿って配置されている。ｐＭＯＳトランジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでＣＭＯＳインバータが形成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ２とでもう１つのＣＭＯＳインバータが形成され、これらＣＭＯＳインバータがクロス接続されてフリップフロップが形成されている。
【０００４】
メタル配線Ｓ１〜Ｓ４及び電源電位供給線ＶＣＣはメタル配線第１層であり、基準電位供給線ＶＳＳはメタル配線第２層であり、ビット線ＢＬ及び＊ＢＬはメタル配線第３層である。
ポリシリコン配線Ｇ１は、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１のゲートを含み、かつ、その一端部がコンタクトホールを通ってｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｄに接続されている。ポリシリコン配線Ｇ２は、ｐＭＯＳトランジスタＱＰ２及びｎＭＯＳトランジスタＱＮ２のゲートを含み、かつ、その一端部がコンタクトホールを通ってｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｄに接続されている。ｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｄとｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｄとは、コンタクトホールを通ってメタル配線Ｓ１で接続され、ｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｄとｎＭＯＳトランジスタＱＮ２のｎ型半導体領域Ｎ２ｄとは、コンタクロホールを通ってメタル配線Ｓ２で接続さている。また、ｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｓは、コンタクトホールを通りメタル配線Ｓ３で基準電位供給線ＶＳＳに接続され、ｎＭＯＳトランジスタＱＮ２のｎ型半導体領域Ｎ２ｓは、コンタクトホールを通りメタル配線Ｓ４で基準電位供給線ＶＳＳに接続されている。
【０００５】
ＳＲＡＭセル１に書き込まれたデータを読み出す場合には、ビット線ＢＬ及び＊ＢＬが所定電位にプリチャージされ（又はプリチャージされずに）、次にワード線ＷＬが高レベルにされてｎＭＯＳトランジスタＱＮ３及びＱＮ４がオンにされる。これにより、ビット線ＢＬとビット線＊ＢＬとの間に電位差が生じ、誤動作防止のためこれが所定値以上になった後に、不図示のセンスアンプで増幅され、データバスを介して外部に取り出される。
【０００６】
【発明が解決しようとする課題】
従来のＳＲＡＭセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３の間に素子分離領域４が形成され、素子分離領域４と直角な方向に沿ってビット線ＢＬ及び＊ＢＬが配置されているので、ＳＲＡＭセルアレイにおいてはビット線ＢＬ及び＊ＢＬが長くなり、その容量及び抵抗が大きくなるため、データ読み出し速度の向上が制限される。データの書き込み速度についても同様である。
【０００７】
本発明の目的は、このような問題点に鑑み、アクセスを高速化することが可能なＣＭＯＳ型ＳＲＡＭセルを備えた半導体装置を提供するとにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明の半導体装置では、
第１及び第３のｎＭＯＳトランジスタを有する第１のｎＭＯＳ領域と、
第２及び第４のｎＭＯＳトランジスタを有する第２のｎＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記第２のｎＭＯＳ領域の間に配置され、第１及び第２のｐＭＯＳトランジスタを有するｐＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記ｐＭＯＳ領域の間、及び前記第２のｎＭＯＳ領域と前記ｐＭＯＳ領域の間に配置された素子分離領域と、
第１及び第２のビット線と、
ワード線と、
を有し、
前記第１及び第２のｎＭＯＳトランジスタと前記第１及び第２のｐＭＯＳトランジスタとがデータを格納するためのフリップフロップを構成し、
前記第３のｎＭＯＳトランジスタが前記第１のビット線と前記フリップフロップの間を接続する第１のトランスファーゲートを構成し、
前記第４のｎＭＯＳトランジスタが前記第２のビット線と前記フリップフロップの間を接続する第２のトランスファーゲートを構成し、
前記第３及び第４のｎＭＯＳトランジスタのゲートが前記ワード線に接続された、
ＳＲＡＭセルを備えた半導体装置であって、
前記第１のｎＭＯＳ領域、前記ｐＭＯＳ領域、及び前記第２のｎＭＯＳ領域は第１の方向に並べて配置され
前記ワード線は前記第１の方向に延在し、
前記第１及び第２のビット線は前記第１の方向に対して垂直な第２の方向に延在し、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第１のポリシリコン配線により構成され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第２のポリシリコン配線により構成され、
前記第３のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第３のポリシリコン配線により構成され、
前記第４のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第４のポリシリコン配線により構成され、
前記第１乃至第４のポリシリコン配線が、前記第１のポリシリコン配線及び前記第４のポリシリコン配線からなる第１の配線群と、前記第２のポリシリコン配線及び前記第３のポリシリコン配線からなる第２の配線群とから構成され、
前記第１の配線群と前記第２の配線群が前記第２の方向に並べて配置され、
前記第１のポリシリコン配線は前記第２のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続され、
前記第２のポリシリコン配線は前記第１のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続されている。
【００１０】
本発明によれば、上記特徴により、前記第１の方向に垂直な第２の方向のセル幅が従来よりも狭くなり、これにより、第２の方向に延在するビット線の単位セル当たりの長さを従来よりも短くすることができるので、ＣＭＯＳ型ＳＲＡＭセルのアクセス速度を従来よりも向上させることが可能となるという効果を奏する。また、ポリシリコンによる配線が効率的に行われるという効果を奏する。
本発明の第１態様では、上記第１ｎＭＯＳトランジスタ、第４ｎＭＯＳトランジスタ及び第１ｐＭＯＳトランジスタがそれぞれ上記第１領域、第２領域及び第３領域の上記第１の方向（長手方向）と略直角な方向の一端側に配置され、
上記第３ｎＭＯＳトランジスタ、第２ｎＭＯＳトランジスタ及び第２ｐＭＯＳトランジスタがそれぞれ該第１領域、第２領域及び第３領域の該長手方向と略直角な方向の他端側に配置されている。
【００１１】
この第１態様によれば、第１ｎＭＯＳトランジスタ及び第１ｐＭＯＳトランジスタのゲートを含む配線が略直線になり、第２ｎＭＯＳトランジスタ及び第２ｐＭＯＳトランジスタのゲートを含む配線が略直線になるので、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることができるという効果を奏する。
本発明の第２態様では、上記第１ｎＭＯＳトランジスタと上記第３ｎＭＯＳトランジスタとが上記長手方向と略直角な方向に並置され、
該第１ｎＭＯＳトランジスタの一方のｎ型半導体領域と該３ｎＭＯＳトランジスタの一方のｎ型半導体領域とが共通領域であり、
上記第２ｎＭＯＳトランジスタと上記第４ｎＭＯＳトランジスタとが該長手方向と略直角な方向に並置され、
該第２ｎＭＯＳトランジスタの一方のｎ型半導体領域と該４ｎＭＯＳトランジスタの一方のｎ型半導体領域とが共通領域である。
【００１２】
この第２態様によれば、上記第１領域及び第２領域がコンパクトになるので、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることができるという効果を奏する。
本発明の第３態様では、上記第１ｐＭＯＳトランジスタが上記第３領域内の上記第１領域側に配置され、
上記第２ｐＭＯＳトランジスタが該第３領域内の上記第２領域側に配置されている。
【００１３】
この第３態様によれば、結合関係がより大きいトランジスタ間が対向する位置に存在するので、ＣＭＯＳ型ＳＲＡＭセル内での素子間配線長が短くなり、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることができるという効果を奏する。
【００１４】
本発明の第４態様では、上記ＣＭＯＳ型ＳＲＡＭセルは矩形である。
【００１５】
本発明のＣＭＯＳ型ＳＲＡＭセルは矩形に限定されないが、矩形はビット線を短くするのに有利であるので、第４態様によれば、ビット線をより短くすることができるという効果を奏する。
本発明の第５態様では、上記第３領域の上方に上記長手方向と略直角な方向に沿って上記電源電位供給線が配置され、
上記矩形の長手方向に対向する辺の各々に沿って上記基準電位供給線が配置されている。
【００１６】
この第５態様によれば、電源配線がワード線と直角な方向に沿って配置されているので、ＳＲＡＭにおいて１つのワード線を選択した場合に、このワード線に沿った各ＳＲＡＭセルについて一対の電源配線から電圧が供給され、電源配線幅を広くしたのと同じ効果が得られ、電源電圧の変動が従来よりも低減されてノイズ耐性が向上するという効果を奏する。
【００１７】
本発明の第６態様では、上記第１〜４ｎＭＯＳトランジスタ並びに上記第１及び第２ｐＭＯＳトランジスタは、上記矩形の中央点について略点対称に配置されている。
この第７態様によれば、ＳＲＡＭ製造において、該対称性により露光パターンの処理が簡単になるという効果を奏する。また、第１及び第２のＣＭＯＳインバータの形が同じになるので、動作が安定する。
【００１８】
本発明の第７態様は、上記いずれかの態様のＣＭＯＳ型ＳＲＡＭセルが格子状に配置されたメモリセルアレイと、
該メモリセルアレイに対しデータの書き込み及び読み出しを行うための周辺回路と、
を有する半導体装置である。
【００１９】
本発明の第８態様では、上記第６態様のＣＭＯＳ型ＳＲＡＭセルを有し、
該ＣＭＯＳ型ＳＲＡＭセルは、上記矩形の長手方向の一辺を共通にして配置したときに該一辺について互いに線対称な第１形と第２形とが在り、
上記メモリセルアレイは、該第１形のＣＭＯＳ型ＳＲＡＭセルと該第２形のＣＭＯＳ型ＳＲＡＭセルとが該長手方向及び該長手方向と直角な方向について交互に配置され、
該矩形の該長手方向にワード線が配置され、
該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭＯＳトランジスタのゲートがメタル配線を介して該ワード線に接続され、
該第２形のＣＭＯＳ型ＳＲＡＭセルの上記第４ｎＭＯＳトランジスタのゲートが隣の該第１形の第３ｎＭＯＳトランジスタのゲートと連続した配線になっており、
該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第４ｎＭＯＳトランジスタのゲートがメタル配線を介して該ワード線に接続され、
該第２形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭＯＳトランジスタのゲートが隣の該第１形の第４ｎＭＯＳトランジスタのゲートと連続した配線になっている。
【００２０】
この第８態様によれば、上記線対称性によりビット線方向に隣り合うＣＭＯＳ型ＳＲＡＭセルの一方の空き領域を他方のワード線接続領域として有効利用することができるので、ＣＭＯＳ型ＳＲＡＭセルアレイの高集積化が可能となるという効果を奏する。
本発明の第９態様では、上記ＣＭＯＳ型ＳＲＡＭセルは、上記ビット線に平行なデータ線が配置され、
該ビット線の方向に連続して配置された複数の該ＣＭＯＳ型ＳＲＡＭセル毎に該データ線が該ビット線に接続され、
該データ線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置されたデータバスに接続されている。
【００２１】
ビット線は各ＳＲＡＭセルで転送ゲートに接続されているので負荷が比較的大きいが、該データ線にはこのような負荷がない。
この第９態様では、該ビット線の方向に連続して配置された複数のＣＭＯＳ型ＳＲＡＭセル毎に該データ線が該ビット線に接続され、該データ線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置されたデータバスに接続されているので、データバスと直角方向のメモリセル数を従来よりも多くすることができ、これによりデータバスの長さを従来よりも短くでき、その分、データバスの専有面積を狭くすることができるという効果を奏する。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
図１（Ａ）は第１形ＳＲＡＭセル１０の概略パターンを示しており、図１（Ｂ）は第２形ＳＲＡＭセル２０の概略パターンを示している。第１形ＳＲＡＭセル１０及び第２形ＳＲＡＭセル２０はいずれも、回路としては図１１（Ｂ）に示す従来回路と同一であるが、レイアウトパターンが図１０のそれと異なり、矩形の短い辺に平行に沿って一対のビット線ＢＬとビット線＊ＢＬとが配置されている。ワード線ＷＬは、ＳＲＡＭセルの長い辺に平行になっている。
【００２３】
図２〜７において、図１０及び図１１中の素子と対応する素子には、パターンの形が異なっていても、対応付けを容易にするために同一符号を付している。また、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とで対応する素子にも同一符号を付している。
図２（Ａ）は、第１形ＳＲＡＭセル１０の半導体領域（拡散層）及びポリシリコン配線のパターン図であり、図２（Ｂ）は図２（Ａ）のIIＢ−IIＢ線に沿った断面図である。図３（Ａ）は、図２（Ａ）のパターンに、メタル配線第１層の配線パターンを重ね合わせたパターン図である。図３（Ｂ）は、図３（Ａ）のパターンに、メタル配線第２層の配線パターンを重ね合わせたパターン図である。図６（Ａ）は、図３（Ｂ）のレイアウトパターンに対応した回路図である。第１形ＳＲＡＭセル１０の長い辺及び短い辺に平行な方向をそれぞれ図示Ｘ方向及びＹ方向とする。
【００２４】
図２（Ａ）において、図１０との関係では、ｐＭＯＳ領域１２はｐＭＯＳ領域２に対応し、ｎＭＯＳ領域１３Ａ及び１３ＢはｎＭＯＳ領域３に対応し、素子分離領域１４Ａ及び１４Ｂは素子分離領域４に対応している。すなわち、第１形ＳＲＡＭセル１０のＸ方向について、中央部にｐＭＯＳ領域１２が配置され、一端側及び他端側にそれぞれｎＭＯＳ領域１３Ａ及び１３Ｂが配置され、ｐＭＯＳ領域１２とｎＭＯＳ領域１３Ａとの間及びｐＭＯＳ領域１２とｎＭＯＳ領域１３Ｂとの間にそれぞれ素子分離領域１４Ａ及び１４Ｂが形成されている。ｎＭＯＳ領域１３Ａ及び１３Ｂはそれぞれ、図２（Ｂ）に示す如く、ｎ型半導体基板１５のｐ型ウエル１６内及び１７内に形成されている。これに対しｐＭＯＳ領域１２は、ｎ型半導体基板１５の表面部に形成されている。フィールド酸化膜１４ａ及び１４ｂはそれぞれ、素子分離領域１４Ａ及び１４Ｂの一部である。
【００２５】
ｐＭＯＳ領域１２にはｐＭＯＳトランジスタＱＰ１とｐＭＯＳトランジスタＱＰ２とが形成され、ｎＭＯＳ領域１３ＡにはｎＭＯＳトランジスタＱＮ１とｎＭＯＳトランジスタＱＮ３とが形成され、ｎＭＯＳ領域１３ＢにはｎＭＯＳトランジスタＱＮ２とｎＭＯＳトランジスタＱＮ４とが形成されている。ｐＭＯＳトランジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでフリップフロップの一方のＣＭＯＳインバータが構成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ２とでフリップフロップの他方のＣＭＯＳインバータが構成される。ｎＭＯＳトランジスタＱＮ３及びＱＮ４はいずれも転送ゲートである。
【００２６】
図２（Ａ）のパターンは、第１形ＳＲＡＭセル１０の中央点について点対称である。これにより、ＳＲＡＭ製造において、露光パターンの処理が簡単になる。同図において、符号中のｓ及びｄはそれぞれソース領域及びドレイン領域であることを示し、符号の先頭のＰ及びＮはそれぞれｐ型半導体領域及びｎ型半導体領域であることを示し、符号中の中間部の数字はトランジスタの符号中の数字と一致している。
【００２７】
ｐＭＯＳトランジスタＱＰ１は、ｐ型半導体領域Ｐ１ｓ及びＰ１ｄと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備え、このゲートはポリシリコン配線Ｇ１０の一部である。ｐＭＯＳトランジスタＱＰ２、ｎＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３及びＱＮ４のゲートはそれぞれ、ポリシリコン配線Ｇ２０、Ｇ１０、Ｗ１０及びＷ２０の一部である。ｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｓ及びＰ２ｄはそれぞれｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｓ及びＰ１ｄに対応している。ｎＭＯＳトランジスタＱＮ１は、ｎ型半導体領域Ｎ１ｓ及びＮ１ｄと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備えている。ｎＭＯＳトランジスタＱＮ２〜ＱＮ４についてもｎＭＯＳトランジスタＱＮ１と同様である。
【００２８】
ｎＭＯＳトランジスタＱＮ１とｐＭＯＳトランジスタＱＰ１とがＹ方向の一方側に配置されているので、ポリシリコン配線Ｇ１０が略直線となり、同様に、ｎＭＯＳトランジスタＱＮ２とｐＭＯＳトランジスタＱＰ２とがＹ方向他方側に配置されているので、ポリシリコン配線Ｇ２０が略直線となっている。ｎＭＯＳトランジスタＱＮ１とｎＭＯＳトランジスタＱＮ３とは、ｎ型半導体領域Ｎ１ｄが共通でＹ方向に配置され、ｎＭＯＳトランジスタＱＮ２とｎＭＯＳトランジスタＱＮ４とは、ｎ型半導体領域Ｎ２ｄが共通でＹ方向に配置されている。また、ｐＭＯＳトランジスタＱＰ１及びＱＰ２がそれぞれｐＭＯＳ領域１２のｎＭＯＳトランジスタＱＮ１側及びｎＭＯＳトランジスタＱＮ２側に配置されている。これらのことは、第１形ＳＲＡＭセル１０のＹ方向の幅を短くし且つ第１形ＳＲＡＭセル１０の占有面積を狭くするのに寄与している。
【００２９】
図３（Ａ）では、複雑化を避けるため図２（Ａ）中の符号を省略している。図３（Ａ）のパターンにおいても、図２（Ａ）と同様に第１形ＳＲＡＭセル１０の中央点について点対称である。
メタル配線Ｇ１１及びＧ２１は上記２つのインバータ間のクロス接続に用いられている。すなわち、ポリシリコン配線Ｇ２０の一端とｎ型半導体領域Ｎ１ｄとの間が、コンタクトホールＣａ１及びＣａ２を通ってメタル配線Ｇ２１で接続され、ポリシリコン配線Ｇ１０の一端とｎ型半導体領域Ｎ２ｄとの間が、コンタクトホールＣｂ１及びＣｂ２を通ってメタル配線Ｇ１１で接続されている。
【００３０】
電源配線については、第１形ＳＲＡＭセル１０のＸ方向中央部に電源電位供給線ＶＣＣが配置され、第１形ＳＲＡＭセル１０のＸ方向一端部及び他端部にそれぞれ基準電位供給線ＶＳＳ１１及びＶＳＳ１２が配置されている。これら電源配線ＶＣＣ、ＶＳ１１及びＶＳＳ１２はいずれもＹ方向と平行になっている。電源電位供給線ＶＣＣは、コンタクトホールＣｃ１及びＣｃ２を通ってそれぞれ下方のｐ型半導体領域Ｐ１ｓ及びＰ２ｓに接続されている。基準電位供給線ＶＳＳ１１及びＶＳＳ１２はいずれも、隣合うＳＲＡＭセルとで共用するために、その中心線が第１形ＳＲＡＭセル１０の境界線（点線）に一致している。基準電位供給線ＶＳＳ１１はコンタクトホールＣｄ１を通って下方のｎ型半導体領域Ｎ１ｓに接続され、基準電位供給線ＶＳＳ１２はコンタクトホールＣｄ２を通って下方のｎ型半導体領域Ｎ２ｓに接続されている。
【００３１】
メタル配線Ｂ１１、Ｂ２１、Ｗ１１及びＷ２１はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線Ｂ１１は、コンタクトホールＣａ３を通って下方のｎ型半導体領域Ｎ３に接続され、メタル配線Ｂ２１はコンタクトホールＣｂ３を通って下方のｎ型半導体領域Ｎ４に接続され、メタル配線Ｗ１１はコンタクトホールＣｅ１を通って下方のポリシリコン配線Ｗ１０に接続され、メタル配線Ｗ２１はコンタクトホールＣｆ１を通って下方のポリシリコン配線Ｗ２０に接続されている。
【００３２】
図３（Ｂ）では、複雑化を避けるため図２（Ａ）及び図３（Ａ）中の符号を省略している。図３（Ｂ）のパターンにおいても、図３（Ａ）と同様に第１形ＳＲＡＭセル１０の中央点について点対称である。
電源配線の配線幅を狭くして集積度を高めるために、基準電位供給線ＶＳＳ２１及びＶＳＳ２２がそれぞれ絶縁層を介し基準電位供給線ＶＳＳ１１及びＶＳＳ１２の真上に配置されている。一対のビット線ＢＬ及び＊ＢＬはそれぞれ、基準電位供給線ＶＳＳ２１及びＶＳＳ２２でシールドしてノイズを低減するために、基準電位供給線ＶＳＳ２１及びＶＳＳ２２の近くにこれらと平行に配置されている。ビット線ＢＬは、コンタクトホールＣａ４を通って下方のメタル配線Ｂ１１に接続され、ビット線＊ＢＬは、コンタクトホールＣｂ４を通って下方のメタル配線Ｂ２１に接続されている。また、電源電位供給線ＶＣＣの両側に電源電位供給線ＶＣＣに沿ってデータ線ＤＬ及び＊ＤＬが配置され、これらは電源電位供給線ＶＣＣによりシールドされてノイズが低減されている。なお、図６及び図７ではデータ線ＤＬ及び＊ＤＬを省略している。
【００３３】
メタル配線Ｗ１２及びＷ２２はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線Ｗ１２は、コンタクトホールＣｅ２を通って下方のメタル配線Ｗ１１に接続され、コンタクトホールＣｅ３を通って上方のワード線ＷＬに接続されている。ワード線ＷＬは、第３配線層であり、パターンの複雑化を避けるためにその中心線のみを示している。同様に、メタル配線Ｗ２２は、コンタクトホールＣｆ２を通って下方のメタル配線Ｗ２１に接続され、コンタクトホールＣｆ３を通って上方のワード線ＷＬに接続されている。
【００３４】
図４は第２形ＳＲＡＭセル２０のパターン図であり、このパターンは、図３（Ｂ）の第１形ＳＲＡＭセル１０のパターンをＸ方向中央線（ＷＬの中央線）について線対称にし、メタル配線Ｗ１２、Ｗ２２、Ｗ１１及びＷ２１を除去し、かつ、ポリシリコン配線Ｗ１０及びＷ２０のセル中央側端部を除去したものとなっている。この対称性により、空き領域２１及び２２が第１形ＳＲＡＭセル１０との関係で有効利用され、パターンの短縮化が図られている。
【００３５】
すなわち、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とを、セル境界である点線を一致させて、図５に示す如くビット線方向へ並置すると、図３（Ｂ）のメタル配線Ｗ２１及びＷ２２が図４の空き領域２２に配置される。空き領域２１には、図５の下方に第１形ＳＲＡＭセル１０を並置することにより、第１形ＳＲＡＭセル１０のメタル配線Ｗ１１及びＷ１２が入り込む。第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４は、次のようにして第２形ＳＲＡＭセル２０上のワード線ＷＬに接続される。すなわち、第２形ＳＲＡＭセル２０の長手方向両側に第２形ＳＲＡＭセル２０と隣合うように第１形ＳＲＡＭセル１０を配置する。これにより第１形ＳＲＡＭセル１０のポリシリコン配線Ｗ２０が第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３に接続され、ポリシリコン配線Ｗ３がポリシリコン配線Ｗ２０を介して第１形ＳＲＡＭセル１０のワード線ＷＬに接続される。同様に、第１形ＳＲＡＭセル１０のポリシリコン配線Ｗ１０が第２形ＳＲＡＭセル２０のＷ４に接続され、ポリシリコン配線Ｗ４がポリシリコン配線Ｗ１０を介して第１形ＳＲＡＭセル１０のワード線ＷＬに接続される。
【００３６】
このような配置及びワード線ＷＬの接続を図１（Ｃ）に示す。
セルアレイ３０は、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とがＸ方向及びＹ方向について互いに隣合うように境界線を一致させて格子状に配置されている。この図から、第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４のワード線ＷＬへの接続を容易に理解することができる。ＢＬ０〜ＢＬ３及び＊ＢＬ０〜＊ＢＬ３はビット線であり、ＷＬ０〜ＷＬ３はワード線である。
【００３７】
本実施形態によれば、図２（Ａ）に示す如くｎＭＯＳ領域１３ＡとｎＭＯＳ領域１３Ｂとの間にｐＭＯＳ領域１２が配置され、ｎＭＯＳ領域１３Ａから１３Ｂへの方向と直角な方向にビット線が配置されているので、ＳＲＡＭセル当たりのビット線長を従来よりも短くすることができ、これにより、ビット線の容量及び抵抗が低減され、半導体装置のアクセス速度が従来よりも向上する。
【００３８】
また、図１０のＳＲＡＭセルでは電源電位供給線ＶＣＣ及び基準電位供給線ＶＳＳがワード線ＷＬと平行であるので、ＳＲＡＭにおいて１つのワード線ＷＬを選択した場合に、選択されたワード線ＷＬに沿ったＳＲＡＭセルには一対の電源電位供給線ＶＣＣ及び基準電位供給線ＶＳＳから電圧が供給される。これに対し、図１（Ｃ）では、電源配線がワード線と直角な方向に沿って配置されているので、１つのワード線を選択した場合に、このワード線に沿った各ＳＲＡＭセルについて一対の電源配線から電圧が供給されるので、電源配線幅を広くしたのと同じ効果が得られ、電源電圧の変動が従来よりも低減されてノイズ耐性が向上する。
【００３９】
図８（Ａ）は、本実施形態でのＳＲＡＭセルアレイ中でのデータバスＤＢの配置を示し、図８（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバスＤＢＡの配置を示す。図８（Ａ）及び図８（Ｂ）中、点線はＳＲＡＭセルの境界を示す。
従来ではセルアレイブロック３０Ａの一端側でビット線をデータバスＤＢＡに接続していたが、本実施例では２つのセルアレイブロック３０毎にセルアレイブロック３０の外端部においてビット線ＢＬ及び＊ＢＬをそれぞれデータ線ＤＬ及び＊ＤＬに接続している。ビット線ＢＬ及び＊ＢＬは各ＳＲＡＭセルで転送ゲートに接続されているので負荷が比較的大きいが、データ線ＤＬ及び＊ＤＬにはこのような負荷はない。このため、データバスＤＢと直角方向のメモリセル数を従来よりも多くすることができ、これによりデータバスＤＢの長さを従来よりも短くでき、その分、データバスＤＢの専有面積を狭くすることができ、記憶容量が従来よりも増加する。図３（Ｂ）に示す如く、データ線ＤＬ及び＊ＤＬは、ｐＭＯＳ領域１２上の空き部分に配置されているので、データ線ＤＬ及び＊ＤＬによるセル面積増大は避けられる。
【００４０】
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施形態では、点線で示すセル外形が矩形である好ましい場合を説明したが、本発明の効果はＳＲＡＭセルの外形が矩形でなくても得られ、ＳＲＡＭセルは例えば図９（Ａ）〜（Ｃ）に示すような外形であってもよい。
また、コンタクトホール下部にローカルインターコネクトを用いることにより、図３（Ｂ）中のビット線ＢＬを基準電位供給線ＶＳＳ２１側のｎＭＯＳトランジスタＱＮ１及びＱＮ３上に配置して、セルのＸ方向長さを短縮することも可能である。
【００４１】
さらに、図３（Ａ）ではコンタクトホールＣａ１の位置でメタル配線Ｇ２１、ポリシリコン配線Ｇ２０及びｐ型半導体領域Ｐ１ｄの間を接続しているが、コンタクトホールＣｅ２及びＣｅ３のように、メタル配線Ｇ２１とポリシリコン配線Ｇ２０との間及びポリシリコン配線Ｇ２０とｐ型半導体領域Ｐ１ｄとの間を互いに異なる位置でコンタクトホールを通って接続することにより、配線層の凹凸を低減させて信頼性を向上させるようにしてもよい。
【００４２】
また、データ線ＤＬ及び＊ＤＬを備えない構成であってもよいことは勿論である。
【図面の簡単な説明】
【図１】（Ａ）は第１形ＳＲＡＭセルの概略パターン図、（Ｂ）は第２形ＳＲＡＭセルの概略パターン図、（Ｃ）は第１形及び第２形のＳＲＡＭセルが交互に配置されたセルアレイの概略パターン図である。
【図２】（Ａ）は第１形ＳＲＡＭセルの半導体領域及びポリシリコン配線のパターン図、（Ｂ）は（Ａ）中のIIＢ−IIＢ線に沿った断面図である。
【図３】（Ａ）は図２（Ａ）のパターンにメタル配線第１層の配線パターンを重ね合わせたパターン図、（Ｂ）は（Ａ）のパターンにメタル配線第２層の配線パターンを重ね合わせたパターン図である。
【図４】第２形ＳＲＡＭセルのパターン図である。
【図５】第１形ＳＲＡＭセルと第２形ＳＲＡＭセルとがビット線方向へ並置されたパターン図である。
【図６】（Ａ）は図３（Ｂ）のレイアウトパターンに対応した回路図、（Ｂ）は図４のレイアウトパターンに対応した回路図である。
【図７】図５のレイアウトパターンに対応した回路図である。
【図８】（Ａ）は本実施形態のＳＲＡＭセルアレイ中でのデータバスの配置図であり、（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバス配置図である。
【図９】（Ａ）〜（Ｃ）はＳＲＡＭセルの変形例を示すセル外形図である。
【図１０】従来のＳＲＡＭセルのパターン図である。
【図１１】（Ａ）は図１０のレイアウトパターンに対応した回路図であり、（Ｂ）は（Ａ）の接続を分かり易くした一般的な回路図である。
【符号の説明】
１０ 第１形ＳＲＡＭセル
１２ ｐＭＯＳ領域
１３Ａ、１３Ｂ ｎＭＯＳ領域
１４Ａ、１４Ｂ 素子分離領域
１４ａ、１４ｂ フィールド酸化膜
１５ ｎ型半導体基板
１６、１７ ｐ型ウエル
２０ 第２形ＳＲＡＭセル
３０ セルアレイブロック
ＱＰ１、ＱＰ２ ｐＭＯＳトランジスタ
ＱＮ１〜ＱＮ４ ｎＭＯＳトランジスタ
Ｐ１ｓ、Ｐ２ｓ、Ｐ１ｄ、Ｐ２ｄ ｐ型半導体領域
Ｎ１ｓ、Ｎ１ｄ、Ｎ２ｓ、Ｎ２ｄ、Ｎ３、Ｎ４ ｎ型半導体領域
Ｇ１、Ｇ２、Ｇ１０、Ｇ２０、Ｗ１０、Ｗ２０ ポリシリコン配線
Ｓ１〜Ｓ４、Ｂ１１、Ｂ２１、Ｗ１１、Ｗ２１、Ｗ１２、Ｗ２２ メタル配線
ＢＬ、＊ＢＬ ビット線
ＤＬ、＊ＤＬ データ線
ＷＬ ワード線
ＤＢ、ＤＢＡ データバス
Claims (24)
- 第１及び第３のｎＭＯＳトランジスタを有する第１のｎＭＯＳ領域と、
第２及び第４のｎＭＯＳトランジスタを有する第２のｎＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記第２のｎＭＯＳ領域の間に配置され、第１及び第２のｐＭＯＳトランジスタを有するｐＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記ｐＭＯＳ領域の間、及び前記第２のｎＭＯＳ領域と前記ｐＭＯＳ領域の間に配置された素子分離領域と、
第１及び第２のビット線と、
ワード線と、
を有し、
前記第１及び第２のｎＭＯＳトランジスタと前記第１及び第２のｐＭＯＳトランジスタとがデータを格納するためのフリップフロップを構成し、
前記第３のｎＭＯＳトランジスタが前記第１のビット線と前記フリップフロップの間を接続する第１のトランスファーゲートを構成し、
前記第４のｎＭＯＳトランジスタが前記第２のビット線と前記フリップフロップの間を接続する第２のトランスファーゲートを構成し、
前記第３及び第４のｎＭＯＳトランジスタのゲートが前記ワード線に接続された、
ＳＲＡＭセルを備えた半導体装置であって、
前記第１のｎＭＯＳ領域、前記ｐＭＯＳ領域、及び前記第２のｎＭＯＳ領域は第１の方向に並べて配置され、
前記ワード線は前記第１の方向に延在し、
前記第１及び第２のビット線は前記第１の方向に対して垂直な第２の方向に延在し、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第１のポリシリコン配線により構成され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第２のポリシリコン配線により構成され、
前記第３のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第３のポリシリコン配線により構成され、
前記第４のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第４のポリシリコン配線により構成され、
前記第１乃至第４のポリシリコン配線が、前記第１のポリシリコン配線及び前記第４のポリシリコン配線からなる第１の配線群と、前記第２のポリシリコン配線及び前記第３のポリシリコン配線からなる第２の配線群とから構成され、
前記第１の配線群と前記第２の配線群が前記第２の方向に並べて配置され、
前記第１のポリシリコン配線は前記第２のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続され、
前記第２のポリシリコン配線は前記第１のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続されたことを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタが電源電位供給線と基準電位供給線の間に互いに直列に接続され、
前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタが前記電源電位供給線と前記基準電位供給線の間に互いに直列に接続され、
前記第３のｎＭＯＳトランジスタは前記第１のビット線と前記第１のｎＭＯＳトランジスタのドレインの間に接続され、前記第４のｎＭＯＳトランジスタは前記第２のビット線と前記第２のｎＭＯＳトランジスタのドレインの間に接続され、
前記第１のｐＭＯＳトランジスタのゲートは前記第２のｎＭＯＳトランジスタのドレインに接続され、前記第２のｐＭＯＳトランジスタのゲートは前記第１のｎＭＯＳトランジスタのドレインに接続されたことを特徴とする半導体装置。 - 請求項２記載の半導体装置であって、
前記電源電位供給線及び前記基準電位供給線は前記第２の方向に延在し、
前記電源電位供給線は前記第１のビット線と前記第２のビット線の間に配置され、
前記基準電位供給線は前記第１及び第２のビット線の前記電源電位供給線とは反対側に配置されたことを特徴とする半導体装置。 - 請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１及び第４のｎＭＯＳトランジスタ、並びに前記第１のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第１端側の領域に配置され、
前記第３及び第２のｎＭＯＳトランジスタ、並びに前記第２のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第２端側の領域に配置されたことを特徴とする半導体装置。 - 請求項１乃至４のいずれかに記載の半導体装置であって、
前記第１及び第３のｎＭＯＳトランジスタは半導体基板上の共通領域に、前記第２の方向に並べて配置され、
前記第２及び第４のｎＭＯＳトランジスタは前記半導体基板上の共通領域に、前記第２の方向に並べて配置されたことを特徴とする半導体装置。 - 請求項１乃至５のいずれかに記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第１のｎＭＯＳ領域近傍の領域に配置され、前記第２のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第２のｎＭＯＳ領域近傍の領域に配置されたことを特徴とする半導体装置。 - 請求項１乃至６のいずれかに記載の半導体装置であって、
前記ＳＲＡＭセルの外形は矩形であることを特徴とする半導体装置。 - 請求項１乃至７のいずれかに記載の半導体装置であって、
前記ＳＲＡＭセルのパターンレイアウトは前記ＳＲＡＭセルの中心点に対して実質的に対称であることを特徴とする半導体装置。 - 請求項７記載の半導体装置であって、
前記第１の方向は前記ＳＲＡＭセルの矩形の長辺に沿った方向であり、
前記第２の方向は前記ＳＲＡＭセルの矩形の短辺に沿った方向であることを特徴とする半導体装置。 - 請求項１乃至９のいずれかに記載の半導体装置であって、
前記ＳＲＡＭセルはマイクロプロセッサのためのキャッシュメモリを構成することを特徴とする半導体装置。 - 格子状に配置された複数のＳＲＡＭセルを有するメモリセルアレイと、
前記メモリセルアレイに接続され、前記メモリセルアレイに対してデータの書き込み及び読み出しの動作を行う周辺回路と
を備えた半導体装置であって、前記複数のＳＲＡＭセルの各々は、
第１及び第３のｎＭＯＳトランジスタを有する第１のｎＭＯＳ領域と、
第２及び第４のｎＭＯＳトランジスタを有する第２のｎＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記第２のｎＭＯＳ領域の間に配置され、第１及び第２のｐＭＯＳトランジスタを有するｐＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記ｐＭＯＳ領域の間、及び前記第２のｎＭＯＳ領域と前記ｐＭＯＳ領域の間に配置された素子分離領域と、
第１及び第２のビット線と、
ワード線と、
を有し、更に
前記第１及び第２のｎＭＯＳトランジスタと前記第１及び第２のｐＭＯＳトランジスタとがデータを格納するためのフリップフロップを構成し、
前記第３のｎＭＯＳトランジスタが前記第１のビット線と前記フリップフロップの間を接続する第１のトランスファーゲートを構成し、
前記第４のｎＭＯＳトランジスタが前記第２のビット線と前記フリップフロップの間を接続する第２のトランスファーゲートを構成し、
前記第３及び第４のｎＭＯＳトランジスタのゲートが前記ワード線に接続され、
前記第１のｎＭＯＳ領域、前記ｐＭＯＳ領域、及び前記第２のｎＭＯＳ領域は第１の方向に並べて配置され
前記ワード線は前記第１の方向に延在し、
前記第１及び第２のビット線は前記第１の方向に対して垂直な第２の方向に延在し、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第１のポリシリコン配線により構成され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートは前記第１の方向に延在する第２のポリシリコン配線により構成され、
前記第３のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第３のポリシリコン配線により構成され、
前記第４のｎＭＯＳトランジスタのゲートは前記第１の方向に延在する第４のポリシリコン配線により構成され、
前記第１乃至第４のポリシリコン配線が、前記第１のポリシリコン配線及び前記第４のポリシリコン配線からなる第１の配線群と、前記第２のポリシリコン配線及び前記第３のポリシリコン配線からなる第２の配線群とから構成され、
前記第１の配線群と前記第２の配線群が前記第２の方向に並べて配置され、
前記第１のポリシリコン配線は前記第２のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続され、
前記第２のポリシリコン配線は前記第１のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続されたことを特徴とする半導体装置。 - 請求項１１に記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタが電源電位供給線と基準電位供給線の間に互いに直列に接続され、
前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタが前記電源電位供給線と前記基準電位供給線の間に互いに直列に接続され、
前記第３のｎＭＯＳトランジスタは前記第１のビット線と前記第１のｎＭＯＳトランジスタのドレインの間に接続され、前記第４のｎＭＯＳトランジスタは前記第２のビット線と前記第２のｎＭＯＳトランジスタのドレインの間に接続され、
前記第１のｐＭＯＳトランジスタのゲートは前記第２のｎＭＯＳトランジスタのドレインに接続され、前記第２のｐＭＯＳトランジスタのゲートは前記第１のｎＭＯＳトランジスタのドレインに接続されたことを特徴とする半導体装置。 - 請求項１２記載の半導体装置であって、
前記電源電位供給線及び前記基準電位供給線は前記第２の方向に延在し、
前記電源電位供給線は前記第１のビット線と前記第２のビット線の間に配置され、
前記基準電位供給線は前記第１及び第２のビット線の前記電源電位供給線とは反対側に配置されたことを特徴とする半導体装置。 - 請求項１１乃至１３のいずれかに記載の半導体装置であって、
前記第１及び第４のｎＭＯＳトランジスタ、並びに前記第１のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第１端側の領域に配置され、
前記第３及び第２のｎＭＯＳトランジスタ、並びに前記第２のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第２端側の領域に配置されたことを特徴とする半導体装置。 - 請求項１１乃至１４のいずれかに記載の半導体装置であって、
前記第１及び第３のｎＭＯＳトランジスタは半導体基板上の共通領域に、前記第２の方向に並べて配置され、
前記第２及び第４のｎＭＯＳトランジスタは前記半導体基板上の共通領域に、前記第２の方向に並べて配置されたことを特徴とする半導体装置。 - 請求項１１乃至１５のいずれかに記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第１のｎＭＯＳ領域近傍の領域に配置され、前記第２のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第２のｎＭＯＳ領域近傍の領域に配置されたことを特徴とする半導体装置。 - 請求項１１乃至１６のいずれかに記載の半導体装置であって、
前記ＳＲＡＭセルの外形は矩形であることを特徴とする半導体装置。 - 請求項１１乃至１７のいずれかに記載の半導体装置であって、
前記ＳＲＡＭセルのパターンレイアウトは前記ＳＲＡＭセルの中心点に対して実質的に対称であることを特徴とする半導体装置。 - 請求項１７記載の半導体装置であって、
前記第１の方向は前記ＳＲＡＭセルの矩形の長辺に沿った方向であり、
前記第２の方向は前記ＳＲＡＭセルの矩形の短辺に沿った方向であることを特徴とする半導体装置。 - 請求項１１乃至１９のいずれかに記載の半導体装置であって、
前記複数のＳＲＡＭセルは第１形のＳＲＡＭセルと第２形のＳＲＡＭセルを有し、
前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルは前記第２の方向に交互に並べて配置され、
前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルのパターンレイアウトは、互いに隣接する前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルの境界線に対して実質的に対称であることを特徴とする半導体装置。 - 請求項２０記載の半導体装置であって、
前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルが前記第１の方向に交互に並べて配置され、
所定の前記第１形のＳＲＡＭセルの前記第３のｎＭＯＳトランジスタのゲートは対応するワード線に接続され、
前記所定の第１形のＳＲＡＭセルの前記第１の方向の第１端側に隣接する前記第２形のＳＲＡＭセルの前記第４のｎＭＯＳトランジスタのゲートは、前記所定の第１形のＳＲＡＭセルの前記第３のｎＭＯＳトランジスタのゲートにゲート配線を介して接続され、
前記所定の第１形のＳＲＡＭセルの前記第４のｎＭＯＳトランジスタのゲートは前記対応するワード線に接続され、
前記所定の第１形のＳＲＡＭセルの前記第１の方向の第２端側で隣接する前記第２形のＳＲＡＭセルの前記第３のｎＭＯＳトランジスタのゲートは、前記所定の第１形のＳＲＡＭセルの前記第４のｎＭＯＳトランジスタのゲートにゲート配線を介して接続されたことを特徴とする半導体装置。 - 請求項１１乃至２１のいずれかに記載の半導体装置であって、
前記第１の方向に延在し、前記第１及び第２のビット線のいずれか一方に接続されたデータバス線を更に備えたことを特徴とする半導体装置。 - 請求項２２記載の半導体装置であって、
前記第２の方向に延在し、前記第１及び第２のビット線のいずれか一方と前記データバス線とを接続するデータ線を更に備えたことを特徴とする半導体装置。 - 請求項１１乃至２３のいずれかに記載の半導体装置であって、
前記複数のＳＲＡＭセルを有するメモリセルアレイはマイクロプロセッサのためのキャッシュメモリを構成することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07745996A JP3824343B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
| US08/752,631 US5744844A (en) | 1996-03-29 | 1996-11-19 | CMOS SRAM cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07745996A JP3824343B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006092754A Division JP4583326B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270468A JPH09270468A (ja) | 1997-10-14 |
| JP3824343B2 true JP3824343B2 (ja) | 2006-09-20 |
Family
ID=13634604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07745996A Expired - Lifetime JP3824343B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5744844A (ja) |
| JP (1) | JP3824343B2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1996
- 1996-03-29 JP JP07745996A patent/JP3824343B2/ja not_active Expired - Lifetime
- 1996-11-19 US US08/752,631 patent/US5744844A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5744844A (en) | 1998-04-28 |
| JPH09270468A (ja) | 1997-10-14 |
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| A871 | Explanation of circumstances concerning accelerated examination |
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| A975 | Report on accelerated examination |
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| A131 | Notification of reasons for refusal |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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