CN109791878A - 外延硅晶片及外延硅晶片的制造方法 - Google Patents

外延硅晶片及外延硅晶片的制造方法 Download PDF

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Abstract

在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片（WF）上设置有外延膜（EP）的外延硅晶片（EW）中，硅晶片（WF）将（100）面倾斜的面设为主表面（WF1）且与（100）面垂直的[100]轴相对于与主表面（WF1）正交的轴向任意的方向仅倾斜0°16′以上且0°55′以下，外延硅晶片（EW）中所产生的凸起缺陷密度为1个/cm2以下。

Description

外延硅晶片及外延硅晶片的制造方法
技术领域
本发明涉及一种外延硅晶片及外延硅晶片的制造方法。
背景技术
以往，为了抑制外延硅晶片的缺陷产生而一直进行了研究（例如，参考专利文献1）。
专利文献1中公开有如下结构，即，在具有接近（100）面的主表面且该主表面相对于＜100＞晶轴向[011]方向或[0-1-1]方向仅倾斜以下的角度θ、而向[01-1]方向或[0-11]方向仅倾斜以下的角度φ的硅晶片上设置有外延膜。
现有技术文献
专利文献
专利文献1：日本特开昭62-226891号公报。
发明内容
发明所要解决的技术问题
但是，近年来，作为低耐压功率MOSFET器件中所使用的外延硅晶片用硅晶片，要求电阻率例如小于1.0mΩ·cm而非常低的硅晶片。但是，在使用了这种电阻率非常低的硅晶片的外延硅晶片中可能产生大量的当电阻率为1.0mΩ·cm以上时未观察到的凸起（hillock）缺陷。
查明了该凸起缺陷为与在将磷（P）作为掺杂剂的低电阻率的硅晶片上的外延膜中检测出堆垛层错（stacking fault，以下称为SF）不同的性状，且依赖于基板的微小的倾斜角度，从而完成了本发明。
本发明的目的在于提供一种凸起缺陷的产生得到抑制的外延硅晶片及获得这种外延硅晶片的外延硅晶片的制造方法。
用于解决技术问题的方案
本发明的外延硅晶片在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置外延膜，其特征在于，所述硅晶片将（100）面倾斜的面设为主表面且与所述（100）面垂直的[100]轴相对于与所述主表面正交的轴向任意的方向仅倾斜0°30′以上且0°55′以下，所述外延硅晶片中所产生的凸起缺陷密度为1个/cm2以下。
本发明的外延硅晶片的制造方法在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置外延膜，其特征在于，具备：准备将（100）面倾斜的面设为主表面且使与所述（100）面垂直的[100]轴相对于与所述主表面正交的轴向任意的方向仅倾斜0°30′以上且0°55′以下的所述硅晶片的工序；及在所述硅晶片上形成所述外延膜的工序。
根据本发明的外延硅晶片的制造方法，能够获得凸起缺陷密度成为1个/cm2以下且凸起缺陷的产生得到抑制的外延硅晶片。
在本发明的外延硅晶片的制造方法中，所述外延膜的生长温度优选为1030℃以上且小于1100℃。
若在1100℃以上的生长温度下以电阻率成为小于1.0mΩ·cm的方式在掺杂有高浓度的磷的硅晶片形成外延膜，则可能会发生大量的堆垛层错（SF）。
根据本发明，通过在1030℃以上且小于1100℃的生长温度下形成外延膜，能够获得除了凸起缺陷以外SF的产生也得到抑制的外延硅晶片。
附图说明
图1A是本发明的一实施方式所涉及的外延硅晶片的剖视图。
图1B是[100]轴的倾斜方向的说明图。
图2是凸起缺陷的照片。
图3是表示本发明的实施例所涉及的基板电阻率为0.8mΩ·cm、0.6mΩ·cm时的[100]轴的倾斜方向及倾斜角度与凸起缺陷密度之间的关系的图。
具体实施方式
[实施方式]
以下，参考附图对本发明的一实施方式进行说明。
〔外延硅晶片的结构〕
如图1A所示，外延硅晶片EW具备硅晶片WF及设置于该硅晶片WF的外延膜EP。
硅晶片WF的直径为199.8mm以上且200.2mm以下，且以电阻率成为小于1.0mΩ·cm的方式包含红磷。硅晶片WF将（100）面倾斜的面设为主表面WF1，且与（100）面垂直的[100]轴相对于与主表面WF1正交的轴向包含如图1B所示那样的[001]方向、[00-1]方向、[010]方向及[0-10]方向的任意的方向仅倾斜0°30′以上且0°55′以下。
这种结构的外延硅晶片EW中的每1片的凸起缺陷密度为1个/cm2以下。
凸起缺陷是指例如能够用表面检查装置（Lasertec corporation制Magics）测量的缺陷，如图2的照片所示，是尺寸为3μm以上且10μm以下的大致圆形且从外延膜的表面稍微突出的凸形状的缺陷。凸起缺陷具有与因由氧与红磷的簇引起的微小凹陷而产生的外延膜上的SF或由基板的COP（Crystal Originated Particle：晶体原生颗粒）引起的外延膜上的缺陷不同的形状。
在此，当将[100]轴的倾斜角度设为上述范围内时，凸起缺陷数减少的理由推测为如下。
通常，外延膜的生长中，外延生长中被供给的硅原子吸附于台阶（Terrace），且向能量上稳定的Step移动。然后硅原子进一步向能量上稳定的Kink移动，由此Step前进并进行外延生长。
于是，认为当[100]轴的倾斜角度小于0°30′而较小时，Terrace宽度较宽，因此被供给的硅原子无法到达Step及Kink，而被由形成于Terrace面的氧与磷的簇（微小析出物）而引起的微小凹陷捕获，从而因将该硅原子作为生长核的异常生成而产生凸起缺陷。
另一方面，当[100]轴的倾斜角度为0°30′以上而较大时，Terrace宽度较窄，因此变得被供给的硅原子能够轻松地到达Step及Kink，从而凸起缺陷减少。
并且，当[100]轴的倾斜角度超过0°55′时，根据倾斜方向而可能会导致外延膜表面的粗糙度等的质量劣化，可能离子注入时的沟道效应现象发生变化而对器件特性产生影响。由此，[100]轴的倾斜角度优选为0°55′以下。
〔外延硅晶片的制造方法〕
接着，对上述外延硅晶片EW的制造方法进行说明。
首先，准备具有上述结构的硅晶片WF。作为获得硅晶片WF的方法，可以制造以电阻率成为0.5mΩ·cm以上且小于1.0mΩ·cm的方式包含红磷且中心轴和与（100）面垂直的[001]轴一致的单晶硅，并对该单晶硅不是以相对于该中心轴的正交面而是以相对于该正交面的倾斜面来进行切片。并且，也可以制造中心轴相对于与（100）面垂直的[100]轴向任意的方向仅倾斜0°30′以上且0°55′以下的单晶硅，并对该单晶硅以相对于该中心轴的正交面来进行切片。
另外，作为上述单晶硅的制造条件，能够例示以下条件。
红磷浓度：7.38×1019atoms/cm3以上且1.64×1020atoms/cm3以下；
氧浓度：2×1017atoms/cm3以上且20×1017atoms/cm3以下。
而且，根据需要对该获得的硅晶片WF进行研磨、化学蚀刻、镜面抛光及其他处理。
然后，在硅晶片WF的一侧面形成外延膜EP。
关于形成该外延膜EP的方法并无特别限定，以能够气相生长作为半导体器件的制造用基板而要求的外延膜EP的方式，能够使用公知的任何气相成膜方法以及气相生长装置，并可以根据所选择的方法及装置等适当选定源气体及成膜条件。
另外，作为外延膜EP的形成条件，能够例示以下条件。
掺杂剂气体：磷化氢（PH3）气体；
原料源气体：三氯硅烷（SiHCl3）气体；
载气：氢气；
生长温度：1030℃以上且小于1110℃；
外延膜的厚度：0.1μm以上且10μm以下；
外延膜的电阻率：0.01Ω·cm以上且10Ω·cm以下。
并且，当硅晶片的直径为200mm以上时，外延生长炉优选用单片式炉进行灯加热。由此也能够减少因热应力而同时产生的错配位错。
实施例
接着，根据实施例及比较例对本发明进行更详细说明，但本发明并不受这些例子的任何限定。
[外延硅晶片的制造方法]
〔实验例1〕
首先，如表1所示，准备了电阻率（基板电阻率）为1.0mΩ·cm，且将（100）面倾斜的面设为主表面，并且与（100）面垂直的[100]轴相对于与主表面正交的轴向[001]方向仅倾斜0°15′的硅晶片。硅晶片的直径为200mm。
在获得上述硅晶片时，在以下制造条件下制造中心轴与[100]轴一致的单晶硅，并对该单晶硅不是以相对于该中心轴的正交面而是以相对于该正交面的倾斜面来进行了切片。
红磷浓度：7.38×1019atoms/cm3；
氧浓度：7.4×1017atoms/cm3。
而且，在以下条件下，使外延膜在该硅晶片上生长，得到了实验例1的样品。
掺杂剂气体：磷化氢（PH3）气体；
原料源气体：三氯硅烷（SiHCl3）气体；
载气：氢气；
生长温度：1040℃（1030℃以上且1050℃以下）；
外延膜的厚度：5μm；
外延膜的电阻率：0.2Ω·cm。
〔实验例2～6〕
除了变更单晶硅的切断条件，如表1所示，准备了与（100）面垂直的[100]轴相对于与主表面正交的轴分别向与实验例1相同的方向仅倾斜0°30′、0°45′的硅晶片以外，在与实验例1相同的条件下进行各处理，得到了实验例2、3的样品。
除了变更单晶硅的切断条件，准备了与（100）面垂直的[100]轴相对于与主表面正交的轴向[0-10]方向分别仅倾斜与实验例1、2、3相同的角度的硅晶片以外，在与实验例1、2、3相同的条件下进行各处理，得到了实验例4、5、6的样品。
〔实验例7～18〕
除了调整单晶硅的红磷浓度，如表1～2所示，将基板电阻率设为0.8mΩ·cm、0.6mΩ·cm以外，在与实验例1～6相同的条件下进行各处理，得到了实验例7～18的样品。
〔实验例19～27〕
除了变更单晶硅的切断条件，如表1～2所示，准备了与（100）面垂直的[100]轴相对于与主表面正交的轴向[0-11]方向分别仅倾斜与实验例1～3、7～9、13～15相同的角度的硅晶片以外，在与实验例1～3、7～9、13～15相同的条件下进行各处理，得到了实验例19～21、22～24、25～27的样品。
〔实验例28～29〕
除了变更单晶硅的切断条件，如表2所示，准备了与（100）面垂直的[100]轴相对于与主表面正交的轴分别向与实验例13相同的方向仅倾斜0°20′、0°25′的硅晶片以外，在与实验例13相同的条件下进行各处理，得到了实验例28、29的样品。
〔实验例30～36〕
除了变更单晶硅的切断条件，如表2所示，准备了与（100）面垂直的[100]轴相对于与主表面正交的轴向[0-11]方向和[0-10]方向之间的指定的合成角方向仅倾斜0°20′、0°35′、0°45′、0°55′的硅晶片以外，在与实验例25相同的条件下进行各处理，得到了实验例30～36的样品。另外，“[0-11]方向与[0-10]方向之间的指定的合成角”是指表2所示的[0-10]方向的角度和[001]方向的角度的合成角度。
[评价]
使用表面检查装置（Lasertec corporation制Magics），对实验例1～18的每一样品进行表面检查，并评价了凸起缺陷密度。将该结果示于表1中。
如表1～2所示，实验例7、10、13、16、22、25、28～30中，凸起缺陷密度超过1个/cm2，除此以外的实验例中，凸起缺陷密度为1个/cm2以下。
认为这是与因由氧与红磷的簇引起的微小凹陷而产生的外延膜上的SF不同的行为，虽然尚不明确详细的产生机构，但其是强烈依赖于晶体的微小面取向的行为。
由此，基板电阻率小于1.0mΩ·cm且凸起缺陷密度为1个/cm2以下的实验例8、9、11、12、14、15、17、18、23、24、26、27、31～36相当于本发明的实施例，基板电阻率小于1.0mΩ·cm且凸起缺陷密度超过1个/cm2的实验例7、10、13、16、22、25、28、29、30相当于本发明的比较例。
并且，将基板电阻率为0.8mΩ·cm、0.6mΩ·cm时的实验例7～18、22～36中的[100]轴的倾斜方向及倾斜角度与凸起缺陷密度之间的关系示于图3中。
在图3中，[100]表示[100]轴，[001]、[011]、[010]、[01-1]、[00-1]、[0-1-1]、[0-10]、[0-11]表示倾斜方向。并且，以虚线表示的2个同心圆表示倾斜角度，且从内侧依次表示0°30′、0°55′。而且，用“○”表示凸起缺陷密度为1个/cm2以下的情况，用“×”表示超过1个/cm2的情况。
确认到如表1～2及图3所示，针对将（100）面倾斜的面设为主表面，与（100）面垂直的[100]轴相对于与主表面正交的轴向[001]方向、[0-10]方向、[0-11]方向、[0-11]方向与[0-10]方向之间的指定的合成角方向仅倾斜0°30′以上且0°55′以下的硅晶片，在1030℃以上且小于1100℃的生长温度下形成外延膜，由此能够获得凸起缺陷的产生得到抑制的外延硅晶片。
并且，[001]方向、[010]方向、[00-1]方向及[0-10]方向以及[011]方向、[01-1]方向、[0-1-1]及[0-11]方向分别为等同，因此即使在向任意的方向倾斜的情况下，也能够获得与实验例1～36相同的结果。
由此，针对将（100）面倾斜的面设为主表面且与（100）面垂直的[100]轴相对于与主表面正交的轴向任意的方向仅倾斜0°30′以上且0°55′以下的硅晶片，即针对向图3中的表示0°30′的圆与表示0°55′的圆之间的区域A所包含的任意的方向仅倾斜任意的角度的硅晶片，在1030℃以上且小于1100℃的生长温度下形成外延膜，由此能够获得与实验例8、9、11、12、14、15、17、18、23、24、26、27、31～36相同的效果。
而且，当使用将与（100）面等同的面倾斜的面设为主表面，且与[100]轴等同的轴相对于与主表面正交的轴向分别和[00-1]方向、[010]方向、[01-1]方向、[0-11]方向与[0-10]方向之间的指定的合成角方向等同的方向倾斜的硅晶片时，也发挥相同的效果。
并且，基板电阻率为1.0mΩ·cm以上的实验例1～6、19～21相当于本发明的参考例，能够确认到在基板电阻率小于1.0mΩ·cm的情况下，即使凸起缺陷密度超过1个/cm2且倾斜角度小于0°30′时，凸起缺陷密度也成为1个/cm2以下。
另外，虽然未在表1～2中示出，但除了对分别在与实验例1～36相同的条件下制造出的硅晶片，在1100℃的生长温度下形成了外延膜以外，在与实验例1～36相同的条件下进行各处理，得到了实验例37～72的样品。
而且，对实验例37～72的每一样品，进行了与实验例1～36相同的表面检查，其结果所有样品中，凸起缺陷密度均为1个/cm2以下。
由此，能够确认到即使在基板电阻率小于1.0mΩ·cm且倾斜角度小于0°30′的情况下，当生长温度为1100℃以上时，凸起缺陷密度也成为1个/cm2以下。
附图标记说明
EP-外延膜，EW-外延硅晶片，WF-硅晶片，WF1-主表面。

Claims (3)

1.一种外延硅晶片，其在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置外延膜，所述外延硅晶片的特征在于，
所述硅晶片将（100）面倾斜的面设为主表面且与所述（100）面垂直的[100]轴相对于与所述主表面正交的轴向任意的方向仅倾斜0°30′以上且0°55′以下，
所述外延硅晶片中所产生的凸起缺陷密度为1个/cm2以下。
2. 一种外延硅晶片的制造方法，其在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置外延膜，所述外延硅晶片的制造方法的特征在于，具备：
准备将（100）面倾斜的面设为主表面且使与所述（100）面垂直的[100]轴相对于与所述主表面正交的轴向任意的方向仅倾斜0°30′以上且0°55′以下的所述硅晶片的工序；及
在所述硅晶片上形成所述外延膜的工序。
3.根据权利要求2所述的外延硅晶片的制造方法，其特征在于，
所述外延膜的生长温度为1030℃以上且小于1100℃。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030162371A1 (en) * 2002-02-22 2003-08-28 Showa Denko K.K. Boron phosphide-based semiconductor layer and vapor phase growth method thereof
JP2008091887A (ja) * 2006-09-05 2008-04-17 Sumco Corp エピタキシャルシリコンウェーハおよびその製造方法
US20120326268A1 (en) * 2010-04-01 2012-12-27 Shin-Etsu Handotai Co., Ltd. Silicon epitaxial wafer, method for manufacturing the same, bonded soi wafer and method for manufacturing the same
US20130337638A1 (en) * 2012-06-18 2013-12-19 Sumco Techxiv Corporation Method of manufacturing epitaxial silicon wafer and epitaxial silicon wafer manufactured by the method
JP2014103333A (ja) * 2012-11-22 2014-06-05 Shin Etsu Handotai Co Ltd シリコンウェーハの熱処理方法
CN105121713A (zh) * 2013-04-24 2015-12-02 胜高科技股份有限公司 单晶的制造方法和硅晶片的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62226891A (ja) 1986-03-28 1987-10-05 Shin Etsu Handotai Co Ltd 半導体装置用基板
JP4089354B2 (ja) 2002-08-30 2008-05-28 株式会社Ｓｕｍｃｏ エピタキシャルウェーハとその製造方法
GB0407804D0 (en) 2004-04-06 2004-05-12 Qinetiq Ltd Manufacture of cadmium mercury telluride
JP2007180270A (ja) 2005-12-28 2007-07-12 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板の製造方法
CN103903338A (zh) * 2012-12-26 2014-07-02 鸿富锦精密工业(武汉)有限公司 自动售货机
JP5892232B1 (ja) 2014-12-24 2016-03-23 株式会社Sumco 単結晶の製造方法およびシリコンウェーハの製造方法
DE112018001919B4 (de) * 2017-04-06 2022-09-22 Sumco Corporation Verfahren zum herstellen eines siliziumepitaxialwafers und siliziumepitaxialwafer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030162371A1 (en) * 2002-02-22 2003-08-28 Showa Denko K.K. Boron phosphide-based semiconductor layer and vapor phase growth method thereof
JP2008091887A (ja) * 2006-09-05 2008-04-17 Sumco Corp エピタキシャルシリコンウェーハおよびその製造方法
US20120326268A1 (en) * 2010-04-01 2012-12-27 Shin-Etsu Handotai Co., Ltd. Silicon epitaxial wafer, method for manufacturing the same, bonded soi wafer and method for manufacturing the same
CN102859649A (zh) * 2010-04-01 2013-01-02 信越半导体股份有限公司 外延硅晶片及其制造方法、以及贴合soi晶片及其制造方法
US20130337638A1 (en) * 2012-06-18 2013-12-19 Sumco Techxiv Corporation Method of manufacturing epitaxial silicon wafer and epitaxial silicon wafer manufactured by the method
JP2014103333A (ja) * 2012-11-22 2014-06-05 Shin Etsu Handotai Co Ltd シリコンウェーハの熱処理方法
CN105121713A (zh) * 2013-04-24 2015-12-02 胜高科技股份有限公司 单晶的制造方法和硅晶片的制造方法

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