KR101856012B1 - 에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼 - Google Patents

에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼 Download PDF

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Abstract

본 발명은 에피택셜 결함의 형성을 억제하면서, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제조하는 방법을 제공한다. 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼(10)의 표면에 2.0×1014/㎠ 이상 1.0×1016/㎠ 이하의 도즈량으로 적어도 탄소를 포함하는 클러스터 이온(16)을 조사(照射)하여, 실리콘 웨이퍼(10)의 표면부에, 클러스터 이온(16)의 구성 원소가 고용(固溶)되어 이루어지는 개질층(改質層, 18)을 형성하는 클러스터 이온 조사공정과, 실리콘 웨이퍼(10)의 개질층(18) 상에 실리콘 웨이퍼(10)보다 높은 저항율을 가지는 에피택셜층(20)을 형성하는 에피택셜층 형성공정을 갖는 것을 특징으로 한다.

Description

에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼{EPITAXIAL WAFER MANUFACTURING METHOD AND EPITAXIAL WAFER}
[0001] 본 발명은, 에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼에 관한 것이며, 특히, 에피택셜 결함의 형성을 억제하면서, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제조하는 방법에 관한 것이다.
[0002] 근래, 실리콘 디바이스의 미세화가 더욱 진행되며, 디바이스 형성 영역에 있어서, 리크(leak) 전류의 증대나 캐리어의 라이프 타임(life time) 단축의 원인이 되는 결정(結晶) 결함이 존재하지 않을 것이 요구되고 있다. 이러한 요구에 부응하기 위하여, 실리콘 웨이퍼 상에 에피택셜층을 성장시킨 에피택셜 웨이퍼를 제작하여, 표면의 에피택셜층을 디바이스 형성 영역으로서 사용하고 있다.
[0003] 그런데, 실리콘 디바이스의 제조 프로세스에 있어서의 문제점의 하나로서, 웨이퍼 중으로의 중금속의 혼입(混入)을 들 수 있다. 예컨대, 코발트, 구리나 니켈과 같은 중금속이 웨이퍼 중에 혼입되었을 경우, 휴지(休止) 시간(pause time) 불량, 리텐션(retention) 불량, 접합 리크 불량, 및 산화막의 절연 파괴와 같은 디바이스 특성에 현저한 악영향을 초래한다. 따라서, 디바이스 형성 영역에 중금속이 확산되는 것을 억제하기 위하여, 게터링(gettering)법을 채용하는 것이 통례(通例)이다.
[0004] 이러한 게터링법으로서는, 웨이퍼 내부에 산소를 석출(析出)시키고, 형성된 산소 석출물을 게터링 사이트로서 이용하는 인트린식·게터링법(IG법；Intrinsic Gettering method)과, 웨이퍼의 이면(裏面)에, 샌드 블라스트(sand blast)법 등을 이용하여 기계적 변형(歪, strain)을 부여하거나, 다결정 실리콘막 등을 형성하여 게터링 사이트로 하거나 하는, 익스트린식·게터링법(EG법；Extrinsic Gettering method)이 있다.
[0005] 그러나, 디바이스 형성 프로세스의 저온화(低溫化) 및 실리콘 웨이퍼의 대구경화(大口徑化)에 따라, 실리콘 웨이퍼, 나아가서는 에피택셜 웨이퍼에 대하여 게터링 능력을 충분히 부여할 수 없는 문제가 생기고 있다. 즉, 형성 프로세스 온도의 저온화에 따라, 웨이퍼 내부에 산소 석출물을 형성시키기가 곤란해지고 있다. 또, 300 mm 이상의 구경을 가지는 실리콘 웨이퍼에 대해서는, 그 주면(主面)뿐만 아니라 이면에 대해서도 경면(鏡面) 연마 처리를 실시하는 것이 통례이며, 웨이퍼의 이면에 기계적 변형을 부여하거나, 다결정 실리콘막 등을 형성하거나 할 수 없는 상황에 있다.
이와 같이, 현재, 웨이퍼에 대해 게터링 능력을 부여하기가 곤란한 상황에 있다.
[0006] 이러한 배경 하에서, 에피택셜 웨이퍼에 게터링 능력을 부여하는 방법으로서, 특허문헌 1에는, 탄소 이온을 실리콘 웨이퍼 표면에 주입하여, 실리콘 웨이퍼의 표면부에 고농도의 탄소를 포함하는 영역(이하, 「고농도 탄소 영역」이라 칭함)으로 이루어지는 게터링층을 형성한 실리콘 웨이퍼를 제작한 후, 이 실리콘 웨이퍼의 표면 상에 에피택셜층을 형성함으로써, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제작하는 기술이 제안된 바 있다.
[0007] 그러나, 실리콘 웨이퍼 상에 에피택셜층을 형성할 때, 혹은 디바이스 형성 영역 상에 디바이스 소자를 형성할 때에, 오염 금속이 웨이퍼 표면에 부착하면, 오염 금속은, 상기한 디바이스 형성 프로세스의 저온화에 따라 디바이스 형성 영역으로부터 떨어지지 못하여, 웨이퍼 표면으로부터 깊은 위치에 존재하는 게터링 사이트(gettering site)에 포획되지 않을 우려가 있다.
[0008] 또, 웨이퍼 표면으로부터 깊은 위치에 탄소 이온을 고농도로 주입하여 게터링층을 형성하기 위해서는, 탄소 이온의 가속 전압을 높일 필요가 있으며, 그 결과, 웨이퍼 표면의 결정성(結晶性)이 악화되어, 그 위에 성장되는 에피택셜층에 결함을 발생시키는 문제도 있다.
[0009] 이러한 문제를 해결하는 방법으로서, 특허문헌 2에는, 복수의 원자 또는 분자가 집합하여 덩어리가 된 클러스터(cluster)의 이온을 실리콘 웨이퍼 표면 근방의 매우 얕은 위치에 주입하여, 고농도 탄소영역으로 이루어지는 게터링층으로서의 개질층을 형성함으로써, 웨이퍼 표면의 결정성이 흐트러지는 문제를 해결하고, 또한 보다 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제조하는 기술에 대해 기재되어 있다.
[0010] 일본 특허공개공보 H05-152304호 국제 공개 제2012/17162호 팜플렛
[0011] 특허문헌 2에 기재된 클러스터 이온 조사에 의해 형성된 개질층은, 특허문헌 1에 기재된 이온 주입법에 의해 얻어진 게터링층에 비해 높은 게터링 능력을 가지고 있다. 그러나, 상술한 바와 같이, 디바이스의 미세화가 더욱 더 진행되고 있기 때문에, 금속 오염 대책에 대한 요구도 엄격해지고 있으며, 더욱 향상된 게터링 능력이 요망되고 있다.
[0012] 특허문헌 2에 기재된 클러스터 이온 조사 기술에 있어서, 에피택셜 웨이퍼의 게터링 능력을 향상시키기 위해서는, 조사(照射)하는 클러스터 이온의 도즈량(dose amount)을 증가시키면 된다. 그러나, 본 발명자들은, 게터링 능력을 향상시키도록, 도즈량을 증가시켜 클러스터 이온의 조사를 행하여, 에피택셜 웨이퍼를 제작한 바, 에피택셜층에 형성되는 결정 결함(즉, 에피택셜 결함)이 증가하는 것으로 판명되었다.
[0013] 이와 같이, 클러스터 이온 조사 기술에 의해 에피택셜 웨이퍼에 게터링 능력을 부여함에 있어서, 게터링 능력의 향상과 에피택셜 결함의 저감은 트레이드 오프(trade off)의 관계에 있으며, 에피택셜 결함의 형성을 억제하면서, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제조하는 방도를 확립할 필요가 있다.
따라서, 본 발명의 목적은, 에피택셜 결함의 형성을 억제하면서, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제조하는 방도를 제공하는 데에 있다.
[0014] 발명자들은, 상기 과제를 해결하는 방도에 대해 면밀히 검토하였다. 그 결과, 클러스터 이온 조사 기술에 의해 게터링 능력이 높아진 에피택셜 웨이퍼를 제공함에 있어서, 에피택셜 웨이퍼의 기판인 실리콘 웨이퍼의 저항율을 저감시키는 것이, 에피택셜층에 있어서의 결함의 발생을 억제하는데에 유효함을 발견하였다.
그러나, 일반적으로, 저항율이 낮은 실리콘 웨이퍼를 이용하여, 실리콘 웨이퍼보다 높은 저항율의 에피택셜층을 형성한 에피택셜 웨이퍼는, 디바이스 형성공정에 있어서의 열처리 등에 의해, 실리콘 웨이퍼 중의 도펀트(dopant)나 산소가 에피택셜층 내에 확산되어 에피택셜층의 저항율이 변동되는 문제가 있다.
본 발명자들의 실험에 의하면, 저(低)저항율의 실리콘 웨이퍼에 대해서 소정의 도즈량 범위로 클러스터 이온을 조사한 경우에는, 에피택셜층 내에 대한 도펀트의 확산이 억제되며, 추가로 실리콘 웨이퍼 중의 산소도 에피택셜층 내에 확산되는 것을 억제할 수 있음을 발견하고, 본 발명을 완성시키기에 이르렀다.
[0015] 즉, 본 발명의 요지 구성은 이하와 같다.
(1) 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼의 표면에 2.0×1014 atoms/㎠ 이상 1.0×1016 atoms/㎠ 이하의 도즈량으로 적어도 탄소를 포함하는 클러스터 이온을 조사하여, 상기 실리콘 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용되어 이루어지는 개질층을 형성하는 클러스터 이온 조사공정과, 상기 실리콘 웨이퍼의 개질층 상에 상기 실리콘 웨이퍼보다 높은 저항율을 가지는 에피택셜층을 형성하는 에피택셜층 형성공정을 가지는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
[0016] (2) 상기 클러스터 이온이 구성 원소로서 탄소를 포함한 2종 이상의 원소를 포함하는, 상기 (1)에 기재된 에피택셜 웨이퍼의 제조방법.
[0017] (3) 상기 실리콘 웨이퍼의 저항율은, 붕소의 첨가에 의해 조정된 것인, 상기 (1) 또는 (2)에 기재된 에피택셜 웨이퍼의 제조방법.
[0018] (4) 상기 클러스터 이온 조사공정의 후이며 또한 상기 에피택셜층 형성공정의 전에, 비(非)산화성 분위기에 있어서 500℃ 이상 1100℃ 이하의 온도에서 열처리를 행하는 열처리 공정을 더 갖는, 상기 (1)~(3)의 어느 한 항에 기재된 에피택셜 웨이퍼의 제조방법.
[0019] (5) 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼와, 상기 실리콘 웨이퍼의 표면부에 형성된, 상기 실리콘 웨이퍼 중에 적어도 탄소를 포함하는 소정 원소가 고용(固溶)되어 이루어지는 개질층과, 상기 개질층 상에, 상기 실리콘 웨이퍼보다 높은 저항율을 가지는 에피택셜층을 가지며, 상기 개질층에 있어서의 상기 소정 원소의 깊이 방향의 농도 프로파일의 반치폭(半値幅, full width half maximum)이 100㎚ 이하이고, 상기 개질층에 있어서의 상기 농도 프로파일의 피크 농도가, 9.0×1018 atoms/㎤ 이상 1.0×1021 atoms/㎤ 이하인 것을 특징으로 하는 에피택셜 웨이퍼.
[0020] (6) 상기 실리콘 웨이퍼의 표면으로부터의 깊이가 150㎚ 이하인 범위 내에, 상기 개질층에 있어서의 상기 농도 프로파일의 피크가 위치하는, 상기 (5)에 기재된 에피택셜 웨이퍼.
[0021] (7) 상기 소정 원소가 탄소를 포함한 2종 이상의 원소를 포함하는, 상기 (5) 또는 (6)에 기재된 에피택셜 웨이퍼.
[0022] (8) 상기 실리콘 웨이퍼의 저항율은, 붕소의 첨가에 의해 조정된 것인, 상기 (5)~(7)의 어느 한 항에 기재된 에피택셜 웨이퍼.
[0023] 본 발명에 의하면, 에피택셜 웨이퍼의 기판으로서, 저저항율을 가지는 실리콘 웨이퍼를 이용하기 때문에, 에피택셜 결함의 형성을 억제하면서, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 얻을 수가 있다.
또, 상기 저저항율을 가지는 실리콘 웨이퍼에 대한 클러스터 이온의 조사를 적정한 범위 내에 있는 도즈량으로 행하기 때문에, 실리콘 웨이퍼로부터 에피택셜층으로의 산소 및 도펀트의 확산을 억제하여, 에피택셜층의 저항율의 변동을 억제할 수가 있다.
[0024] 도 1은 본 발명에 의한 에피택셜 웨이퍼의 제조방법을 설명하는 모식 단면도이다.
도 2는 클러스터 이온의 도즈량과, 붕소의 에피택셜층 내에 대한 확산을 억제하는 효과 간의 관계를 설명하는 도면이다.
도 3은 본 발명에 의한 에피택셜 웨이퍼의 제조방법에 의해, 실리콘 웨이퍼 중의 산소의 에피택셜층에 대한 확산이 억제되는 모습을 설명하는 도면이다.
도 4는 본 발명에 의한 에피택셜 웨이퍼의 제조방법에 의해, 실리콘 웨이퍼 중의 저항율의 변동이 억제되는 모습을 설명하는 도면이다.
[0025] (에피택셜 웨이퍼의 제조방법)
이하, 도면을 참조하여, 본 발명의 실시형태에 대해 설명한다. 도 1은, 본 발명에 의한 에피택셜 웨이퍼의 제조방법을 설명하는 모식 단면도이다. 상기 도면에 나타내는 에피택셜 웨이퍼(100)의 제조방법은, 실리콘 웨이퍼(10)의 표면(10A)에 적어도 탄소를 포함하는 클러스터 이온(16)을 조사하여, 실리콘 웨이퍼(10)의 표면부에, 클러스터 이온(16)의 구성 원소가 고용(固溶)되어 이루어지는 개질층(18)을 형성하는 클러스터 이온 조사공정과(도 1(A)~(C)), 실리콘 웨이퍼(10)의 개질층(18) 상에 실리콘 웨이퍼(10)보다 높은 저항율을 가지는 에피택셜층(20)을 형성하는 에피택셜층 형성공정을 갖는다(도 1(D)). 여기서, 실리콘 웨이퍼(10)로서, 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼를 이용하는 것, 및 클러스터 이온(16)의 조사를 2.0×1014 atoms/㎠ 이상 1.0×1016 atoms/㎠ 이하의 도즈량으로 행하는 것이 무엇보다 중요(肝要)하다.
[0026] 상술한 바와 같이, 실리콘 웨이퍼에 클러스터 이온을 조사하여 에피택셜 웨이퍼에 게터링 능력을 부여함에 있어서, 클러스터 이온의 도즈량을 증가시킴으로써, 에피택셜 웨이퍼의 게터링 능력을 향상시킬 수가 있다. 게다가, 저저항율을 가지는 실리콘 웨이퍼를 이용함으로써, 에피택셜층에 대한 결함의 발생을 억제할 수가 있다. 이는, 아마도 도펀트를 고농도로 첨가함으로써, 실리콘 웨이퍼 그 자체의 열전도도가 낮아져, 클러스터 이온이 실리콘 웨이퍼 표면에 충돌했을 때에 발생하는 열이 제거되기 어려워져, 클러스터 이온의 조사에 의해 생긴 실리콘 웨이퍼 표면의 손상(damage)이, 클러스터 이온의 조사에 의해 생기는 열에 의해 회복되기 쉬워지기 때문이라 생각된다.
[0027] 이와 같이 하여, 클러스터 이온 조사 기술에 있어서, 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼를 이용함으로써, 에피택셜 결함의 형성을 억제하면서, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제작할 수가 있다. 또한, 저항율이 0.1Ω·㎝를 초과하면, 저항이 높기 때문에 충분한 에피택셜 결함 형성의 억제 효과가 얻어지지 않으며, 저항율이 0.001Ω·㎝ 미만이면 실리콘 결정의 육성 그 자체가 곤란해진다.
[0028] 또, 클러스터 이온 조사의 도즈량을, 2.0×1014 atoms/㎠ 이상으로 함으로써, 디바이스 형성공정에 있어서의 열처리 후에도, 실리콘 웨이퍼 중의 도펀트 및 산소가 에피택셜층 내에 확산되는 것을 억제하여, 에피택셜층의 저항율이 변동하는 것을 억제할 수가 있다. 이는, 아마도 도펀트의 확산은 격자(格子)간 실리콘에 의해 조장되는데, 클러스터 이온 조사에 의한 고농도의 탄소와 격자간 실리콘이 결합하여 격자간 실리콘의 농도가 저하되며, 그 결과, 도펀트의 확산이 억제되기 때문이라 생각된다. 단, 도즈량을 1.0×1016 atoms/㎠를 초과하는 값으로 하면, 실리콘 웨이퍼 최표면(最表面)의 결정성이 지나치게 크게 흐트러져, 에피택셜 성장 처리시에 에피택셜층에 발생하는 결함 개수를 증대시킬 우려가 있다.
[0029] 이와 같이, 기판으로서 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼를 사용하여, 2.0×1014 atoms/㎠ 이상 1.0×1016 atoms/㎠ 이하의 도즈량으로 클러스터 이온의 조사를 행함으로써, 에피택셜 결함의 형성을 억제하면서, 디바이스 형성공정에 있어서의 열처리시에 실리콘 웨이퍼 중의 도펀트 및 산소가 에피택셜층으로 확산되는 것을 억제할 수 있는, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 얻을 수가 있다. 이하, 본 발명에 의한 에피택셜 웨이퍼의 제조방법의 각 공정에 대해 설명한다.
[0030] 우선, 에피택셜 웨이퍼(100)의 기판으로서, 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼(10)를 준비한다(도 1(A)). 본 발명에 있어서의 저항율은, 확산 저항 측정법(SR법；Spreading Resistance Analysis)이나 4 탐침법(四探針法) 등의 측정방법에 의해 측정할 수 있다.
[0031] 이러한 실리콘 웨이퍼(10)의 소재인 단결정 실리콘 잉곳은, 예컨대 초크랄스키법(Czochralski Method; CZ법)에 의해 육성할 수 있다. 구체적으로는, 석영 도가니 내에 공급된 실리콘 융액(融液)에 종결정(種結晶)을 침지(浸漬)하고, 석영 도가니 및 종결정을 회전시키면서 종결정을 끌어올림(引上)으로써 육성할 수가 있다.
[0032] 저항율의 상기 범위로의 조정은, 석영 도가니에 투입하는 도펀트의 양을 조정함으로써 행할 수가 있다. 도펀트로서는, p형, n형에 관계없이, 붕소, 인, 안티몬, 비소 등의 어느 도펀트를 이용할 수가 있다. 또한, 비소 및 안티몬은 매우 증발되기 쉽기 때문에 실리콘 결정 중의 도펀트 농도를 충분히 높게 하기가 어려워, 낮은 저항율의 실리콘 결정을 제조하기가 어려운 문제가 있다. 이에 대하여, 붕소나 인은 편석(偏析) 계수가 보다 1에 가까워, 낮은 저항율의 실리콘 웨이퍼를 제조할 수 있기 때문에, 붕소 또는 인을 이용하는 것이 바람직하다. 특히, 붕소를 이용한 경우에는, 비교적 확산 속도가 느린 Fe 등에 대한 게터링 효과가 높아진다는 이점이 있다.
[0033] 이어서, 준비한 저저항율을 가지는 실리콘 웨이퍼(10)의 표면(10A)에, 적어도 탄소를 포함하는 클러스터를 이온화시킨 클러스터 이온(16)을 조사한다(도 1(B)). 클러스터 이온(16)의 조사는, 모노머 이온보다 낮은 에너지로 클러스터 이온(16)의 구성 원소를 실리콘 웨이퍼(10)의 표면부에 도입할 수 있기 때문에, 모노머 이온을 주입하는 경우에 비해, 탄소를 포함하는, 클러스터 이온(16)의 구성 원소의 최대 농도의 위치를 보다 표면(10A)에 가깝게 위치시킬 수가 있다. 또, 클러스터 이온(16)의 구성 원소가 분포하는 웨이퍼 깊이 방향의 범위를 좁힐 수 있기 때문에, 클러스터 이온(16)의 구성 원소의 최대 농도를 높일 수도 있다. 나아가, 클러스터 이온(16)을 저에너지로 조사하기 때문에, 실리콘 웨이퍼(10)의 표면의 결정성의 저감을 억제할 수도 있다.
[0034] 여기서, 클러스터 이온의 탄소 소스(carbon source, 炭素源)로서, 에탄, 메탄, 프로판, 디벤질(C14H14), 이산화탄소(CO2) 등을 사용할 수가 있다. 또, 작은(小) 사이즈의 클러스터 이온 빔을 형성하기 쉽기 때문에, 피렌(C16H10), 디벤질(C14H14) 등으로부터 생성된 클러스터 CnHm(3≤n≤16, 3≤m≤10)를 이용하는 것이 바람직하다.
[0035] 클러스터 이온(16)의 도즈량은, 2.0×1014 atoms/㎠ 이상 1.0×1016 atoms/㎠ 이하로 한다. 상술한 바와 같이, 도즈량이 2.0×1014 atoms/㎠ 미만인 경우에는, 실리콘 웨이퍼로부터의 도펀트 및 산소의 에피택셜층으로의 확산을 억제할 수가 없다. 한편, 도즈량이 1.0×1016 atoms/㎠를 초과하면, 실리콘 웨이퍼 최표면의 결정성이 지나치게 크게 흐트러져, 에피택셜 성장 처리시에 에피택셜층에 결함을 발생시킬 우려가 있다. 2.0×1014 atoms/㎠ 이상 1.0×1016 atoms/㎠ 이하의 도즈량으로 클러스터 이온 조사를 행하면, 개질층(18)에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크 농도가, 9.0×1018 atoms/㎤ 이상 1.0×1021 atoms/㎤ 이하의 범위가 된다.
[0036] 또한, 본 발명에 있어서, 「구성 원소의 깊이 방향의 농도 프로파일」은, 구성 원소가 2종 이상의 원소를 포함할 경우에는, 합계가 아니라, 각각 단독의 원소에 대한 프로파일을 의미하는 것으로 한다.
[0037] 클러스터 이온을 조사하는 경우, 게터링층으로서의 개질층(18)의 깊이 위치는, 클러스터 이온(16)의 가속 전압과 클러스터 사이즈에 의존한다. 개질층(18)을 실리콘 웨이퍼(10)의 표면부에 형성하기 위하여, 클러스터 이온(16)의 가속 전압은, 0 keV/atom 초과 50 keV/atom 이하로 한다. 바람직하게는, 40 keV/atom 이하이다. 또, 클러스터 사이즈는 2개 이상으로 하며, 바람직하게는 50개 이하로 한다. 여기서, 「클러스터 사이즈」란, 1개의 클러스터를 구성하는 원자 또는 분자의 개수를 의미한다.
[0038] 또, 구성 원소로서 탄소를 포함하는 2종 이상의 원소, 즉, 탄소 이외에 1종 이상의 원소를 포함하는 것이 바람직하다. 이는, 석출 원소의 종류에 따라 효율적으로 게터링할 수 있는 금속의 종류가 다르지만, 2종 이상의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 구체적으로는, 탄소 이외에, 수소나 인, 붕소 등을 포함할 수 있으며, 예컨대, 탄소의 경우에는, 니켈이나 구리를 효율적으로 게터링할 수 있는 데 대하여, 붕소의 경우에는, 구리나 철을 효율적으로 게터링할 수가 있다.
[0039] 이와 같이 하여, 실리콘 웨이퍼(10)의 표면부에 고농도 탄소 영역으로 이루어지는 게터링층으로서의 개질층(18)을 형성하여, 뛰어난 게터링 능력을 가지는 실리콘 웨이퍼(10)를 얻을 수가 있다.
[0040] 계속해서, 실리콘 웨이퍼(10)의 표면(10A) 상에 에피택셜층(20)을 형성한다(도 1(D)). 여기서, 에피택셜층(20)은, 구체적으로는 실리콘 에피택셜층이다. 또, 에피택셜층(20)의 저항율은, 실리콘 웨이퍼(10)의 저항율보다 큰 값으로 하며, 예컨대, 0.01Ω·㎝ 초과 100Ω·㎝의 범위 내의 값이다. 바람직하게는, 실리콘 웨이퍼(10)의 저항율의 10배 이상으로 한다. 또, 에피택셜층(20)의 두께는, 설계에 따라 임의로 설정할 수 있는데, 바람직하게는 1㎛ 이상 15㎛ 이하이다.
[0041] 상기 에피택셜층(20)은, 주지(周知)의 일반적인 방법에 의해 형성할 수가 있다. 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하고, 1000~1150℃ 정도에서 화학 기상 성장(CVD；Chemical Vapor Deposition)법에 의해, 실리콘 웨이퍼(10) 상에 에피택셜 성장시킬 수가 있다.
[0042] 이상의 본 발명에 의한 에피택셜 웨이퍼의 제조방법에 있어서, 클러스터 이온 조사공정의 후이며, 또한 에피택셜층 형성공정의 전에, 에피택셜 장치와는 별개의 열처리 장치를 이용하여 회복 열처리를 행하여도 무방하다. 상기 회복 열처리는, 500℃ 이상 1100℃ 이하에서 10초 이상 1시간 이하로 행하면 된다. 여기서, 열처리 온도를 500℃ 이상 1100℃ 이하로 하는 것은, 500℃ 미만이면, 결정성의 회복 효과가 얻어지기 어렵기 때문이며, 한편, 1100℃를 초과하면, 고온에서의 열처리에 기인하는 슬립(slip)이 발생하고, 또, 장치에 대한 열부하(熱負荷)가 커지기 때문이다. 또, 열처리 시간을 10초 이상 1시간 이하로 하는 것은, 10초 미만이면 회복 효과가 얻어지기 어렵기 때문이며, 한편, 1시간을 초과하면, 생산성의 저하를 초래하며, 장치에 대한 열부하가 커지기 때문이다.
[0043] 이러한 회복 열처리는, 예컨대, RTA나 RTO 등의 급속 승·강온(昇降溫) 열처리 장치나, 배치식(batch type) 열처리 장치(종형(縱型) 열처리 장치, 횡형(橫型) 열처리 장치)를 이용하여 행할 수가 있다. 전자(前者)는, 램프 조사 가열 방식이기 때문에, 장치 구조적으로 장시간 처리에는 적합하지 않고, 15분 이내의 열처리에 적합하다. 한편, 후자(後者)는, 소정 온도까지 온도 상승시키기 위해 시간이 걸리지만, 한 번에 다수 매의 웨이퍼를 동시에 처리할 수가 있다. 또, 저항 가열 방식이기 때문에, 장시간의 열처리가 가능하다. 사용하는 열처리 장치는, 클러스터 이온(16)의 조사 조건을 고려하여 적절한 것을 선택하면 된다.
[0044] (에피택셜 웨이퍼)
다음으로, 본 발명에 따른 에피택셜 웨이퍼(100)에 대해 설명한다. 도 1(D)에 나타낸, 본 발명에 따른 에피택셜 웨이퍼(100)는, 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼(10)와, 상기 실리콘 웨이퍼(10)의 표면부에 형성된, 상기 실리콘 웨이퍼(10) 중에 적어도 탄소를 포함하는 소정 원소가 고용(固溶)되어 이루어지는 개질층(18)과, 상기 개질층(18) 상에, 실리콘 웨이퍼(10)보다 높은 저항율을 가지는 에피택셜층(20)을 갖는다. 여기서, 개질층(18)에 있어서의 소정 원소의 깊이 방향의 농도 프로파일의 반치폭이 100㎚ 이하이며, 개질층(18)에 있어서의 농도 프로파일의 피크 농도가, 9.0×1018 atoms/㎤ 이상 1.0×1021 atoms/㎤ 이하이다.
[0045] 상기 에피택셜 웨이퍼(100)는, 기판으로서 저저항율을 가지는 실리콘 웨이퍼(10)를 이용하고 있기 때문에, 고저항율(예컨대, 10Ω·㎝)을 가지는 실리콘 웨이퍼를 이용한 경우에 비해, 에피택셜층에 형성되는 에피택셜 결함의 수가 적다. 또, 실리콘 웨이퍼(10)의 표면부, 즉, 에피택셜층(20)의 수직 하방(直下)에, 농도 프로파일의 피크 농도가, 9.0×1018 atoms/㎤ 이상 1.0×1021 atoms/㎤ 이하인 탄소를 포함하는, 고농도 탄소 영역으로 이루어지는 개질층(18)을 가지고 있다.
[0046] 또한, 본 명세서에 있어서의 「깊이 방향의 농도 프로파일」은, 2차 이온 질량분석법(SIMS；Secondary Ion Mass Spectrometry)으로 측정한 깊이 방향의 농도 분포를 의미한다. 또, 「소정 원소의 깊이 방향의 농도 프로파일의 반치폭」이란, 측정 정밀도를 고려하여, 에피택셜층의 두께가 1㎛ 초과인 경우에는, 에피택셜층을 1㎛로 박막화한 상태에서, SIMS로 소정 원소의 농도 프로파일을 측정했을 때의 반치폭을 의미한다.
[0047] 이상의 본 발명에 의한 에피택셜 웨이퍼에 있어서, 보다 높은 게터링 능력을 얻는 관점에서, 실리콘 웨이퍼(10)의 표면으로부터의 깊이가 150㎚ 이하인 범위 내에, 개질층(18)에 있어서의 농도 프로파일의 피크가 위치하는 것이 바람직하다.
[0048] 또, 소정 원소로서는, 탄소를 포함하는 2종 이상의 원소로 하는 것이 바람직함은 이미 기술한 바와 같다.
[0049] 나아가, 개질층(18)의 깊이 방향 두께는, 대체로 30~400㎚의 범위 내로 할 수가 있다.
[0050] 이와 같이 하여, 본 발명에 의한 에피택셜 웨이퍼(100)는, 에피택셜 결함이 적고, 디바이스 형성공정에 있어서의 열처리시에 실리콘 웨이퍼 중의 도펀트 및 산소가 에피택셜층으로 확산되는 것을 억제할 수 있는, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼이다.
[실시예]
[0051] (발명예 1~발명예 3)
이하, 본 발명의 실시예에 대해 설명한다.
우선, 에피택셜 웨이퍼의 기판으로서, 직경：300 ㎜, 두께：775㎛, 저항율：약 0.003Ω·㎝를 가지는 실리콘 웨이퍼를 준비하였다. 이어서, 클러스터 이온 발생 장치(닛신 이온 기기사 제조, 형번(型番)：CLARIS)를 이용하여, 클러스터 이온으로서 C3H5 클러스터를 생성하여, 탄소 1 원자당 가속 전압 23.4 keV/atom의 조건으로 실리콘 웨이퍼의 표면에 조사하였다. 여기서, 클러스터 이온의 도즈량은, 1.0×1015 atoms/㎠(발명예 1), 5×1015 atoms/㎠(발명예 2), 2×1014 atoms/㎠(발명예 3)의 3가지 레벨로 하였다. 계속해서, 실리콘 웨이퍼를 매엽식(枚葉式) 에피택셜 성장장치(어플라이드 머티어리얼즈사 제조) 내에 반송하고, 장치 내에서 1120℃의 온도로 30초의 수소 베이크(bake) 처리를 실시하였다. 그 후, 수소를 캐리어 가스, 트리클로로실란을 소스 가스로 하여, 1150℃에서 CVD법에 의해, 실리콘 웨이퍼 상에 실리콘의 에피택셜층(두께：4.0㎛, 도펀트：붕소, 저항율：약 0.3Ω·㎝)을 에피택셜 성장시켜, 본 발명에 따른 에피택셜 웨이퍼로 하였다.
[0052] (비교예 1~비교예 4)
비교예 1로서, 기판으로서 약 10Ω·㎝의 저항율을 가지는 실리콘 웨이퍼를 이용한 것 이외에는, 발명예 1과 마찬가지(즉, 도즈량이 1.0×1015 atoms/㎠)로 하여, 비교예 1에 관한 에피택셜 웨이퍼를 제작하였다.
비교예 2로서, 기판으로서 약 10Ω·㎝의 저항율을 가지는 실리콘 웨이퍼를 이용한 것 이외에는, 발명예 2와 마찬가지(즉, 도즈량이 5×1015 atoms/㎠)로 하여, 비교예 2에 관한 에피택셜 웨이퍼를 제작하였다.
비교예 3으로서, 실리콘 웨이퍼에 대해서 클러스터 이온을 조사하지 않은 것 이외에는, 발명예 1과 마찬가지로 하여, 비교예 3에 관한 에피택셜 웨이퍼를 제작하였다.
비교예 4로서, 클러스터 이온의 도즈량을 1×1014 atoms/㎠의 낮은 도즈량으로 변경한 것 이외에는, 발명예 1과 마찬가지로 하여, 비교예 4에 관한 에피택셜 웨이퍼를 제작하였다.
[0053] ＜에피택셜 결함의 평가＞
상기 발명예 1~3 및 비교예 1~4의 에피택셜 웨이퍼 각각에 대하여, 에피택셜층에 형성된 에피택셜 결함의 수를 평가하였다. 구체적으로는, 표면결함 검사장치(KLA-Tencor사 제조：Surfscan SP-1)를 이용해 관찰 평가하여, 휘점(輝点) 결함(Light Point Defect, LPD)의 발생 상황을 조사하였다. 이 때, 관찰 모드는 DCN 모드(Dark Field Composite Normal mode)로 하고, 구체적으로는, 사이즈(직경)가 DWN 모드(Dark Field Wide Normal mode)에서 90 ㎚ 이상이고 또한 DNN 모드(Dark Field Narrow Normal mode)에서 110㎚ 이상인 LPD를 검출하는 조건에서 행하였다. 계속해서, 주사형 전자현미경(Scanning Electron Microscope, SEM)을 이용하여, LPD의 발생 부위를 관찰 평가하여, LPD가 적층 결함인지 여부를 평가하였다. 각각 10매씩 제작한 발명예 1~3 및 비교예 1~4의 웨이퍼에 대해 상기 평가를 실시하여, 웨이퍼 1매당 적층 결함의 평균 개수를 구하였다. 그 결과, 웨이퍼 1매당 적층 결함의 평균 개수는, 발명예 1에서는 3.2개, 발명예 2에서는 2.8개(, 발명예 3에서는 2.5개)였던 데 대하여, 비교예 1에서는 5.0개, 비교예 2에서는 6.0개(, 비교예 3에서는 2.2개, 비교예 4에서는 2.3개)였다. 이와 같이, 도즈량을 높인 발명예 1 및 발명예 2의 에피택셜 웨이퍼는, 같은 도즈량인 비교예 1 및 비교예 2의 에피택셜 웨이퍼보다 에피택셜 결함의 개수가 저감되며, 저저항율을 가지는 기판을 이용함으로써, 에피택셜 결함의 형성을 억제할 수 있음이 확인되었다. 또한, 클러스터 이온을 조사하지 않은 비교예 3, 및 1×1014 atoms/㎠의 저(低)도즈량의 비교예 4의 에피택셜 웨이퍼는, 에피택셜 결함의 개수가 적었다.
[0054] ＜게터링 능력의 평가＞
상기 발명예 1~3 및 비교예 1~4의 에피택셜 웨이퍼 각각에 대하여 게터링 능력의 평가를 행하였다. 구체적으로는, 각 에피택셜 웨이퍼의 에피택셜층 표면을 Cu 오염액(1.0×1013 atoms/㎠)으로 스핀 코트(spin coat) 오염법을 이용하여 고의로 오염시키고, 이어서 1000℃, 1시간의 확산 열처리를 실시하였다. 그 후, SIMS 측정을 행함으로써 Cu의 농도 피크를 평가하였다.
그 결과, 발명예 1~3(및 비교예 1, 2)의 에피택셜 웨이퍼는 모두 1×1016 atoms/㎠ 이상의 Cu의 피크 농도가 검출된 데 대하여, 클러스터 이온을 조사하지 않은 비교예 3 및 도즈량이 낮은 비교예 4의 에피택셜 웨이퍼는 Cu 농도의 피크가 관찰되지 않았다. 클러스터 이온을 조사할 때의 도즈량을 높임으로써 게터링 능력이 향상되는 것이 확인되었다.
[0055] ＜도펀트 및 산소의 확산 억제 효과의 도즈량 의존성＞
다음으로, 에피택셜층에 대한 도펀트 및 산소의 확산 억제 효과와 클러스터 이온의 도즈량 간의 관계를 조사하기 위하여, 이하의 실험을 행하였다.
[0056] 즉, 상기 발명예 3, 비교예 3 및 비교예 4의 에피택셜 웨이퍼에 대하여, 디바이스 형성공정에 있어서의 열처리를 모방한 모의(模擬) 열처리(가스 분위기：3 체적%의 산소를 포함하는 질소 분위기, 열처리 온도：최고 도달 온도 900℃ 이하의 열처리 시퀀스, 총 열처리 시간：60시간)를 실시하였다. 그 후, SIMS에 의해 각 에피택셜 웨이퍼 각각에 대하여 깊이 방향의 붕소 농도 분포를 조사하였다. 또, 참고로서, 모의 열처리를 행하지 않은 비교예 3의 에피택셜 웨이퍼에 대해서도 마찬가지의 평가를 행하였다. 측정 결과를 도 2에 나타낸다.
[0057] 도 2로부터 분명한 바와 같이, 클러스터 이온을 조사(照射)하지 않는(즉, 도즈량이 0) 비교예 3에서는, 모의 열처리 전에 비해 모의 열처리 후에는, 실리콘 웨이퍼 중의 붕소가 에피택셜층에 크게 확산되어 있음을 알 수 있다. 그러나, 클러스터 이온의 도즈량을 증가시킴에 따라서, 에피택셜층으로의 붕소의 확산은 억제되며, 도즈량이 2.0×1014 atoms/㎠인 발명예 3의 경우에는, 붕소의 농도 프로파일은, 클러스터 이온을 조사하지 않은 모의 열처리 전의 에피택셜 웨이퍼와 거의 같다. 즉, 도즈량이 2.0×1014 atoms/㎠ 이상이면, 실리콘 웨이퍼 중의 붕소가 에피택셜층 내에 확산되는 것을 억제할 수 있음을 알 수가 있다.
[0058] 상기 발명예 3, 비교예 3의 에피택셜 웨이퍼에 대해서, 디바이스 형성공정에 있어서의 열처리를 모방한 모의 열처리(가스 분위기：3 체적%의 산소를 포함하는 질소 분위기, 열처리 온도：최고 도달 온도 900℃ 이하의 열처리 시퀀스, 총 열처리 시간：60시간)를 실시하여, SIMS에 의해 각 에피택셜 웨이퍼 각각에 대해 깊이 방향의 산소 농도 분포를 조사하였다. 모의 열처리를 행하지 않은 발명예 3 및 비교예 3의 에피택셜 웨이퍼에 대해서도 마찬가지의 평가를 행하였다. 측정 결과를 도 3에 나타낸다.
도 3으로부터 분명한 바와 같이, 클러스터 이온을 조사하지 않는(즉, 도즈량이 0) 비교예 3에서는, 모의 열처리 전에 비해 모의 열처리 후에는, 에피택셜층에 있어서의 에피택셜층과 실리콘 웨이퍼 간의 계면(界面) 근방의 영역에 있어서 산소 농도가 증가하고 있음을 알 수가 있다. 한편, 클러스터 이온의 도즈량이 2×1014 atoms/㎠인 발명예 3에서는, 모의 열처리 전의 산소 농도 프로파일과 모의 열처리 후의 산소 농도 프로파일은 거의 같고, 에피택셜층에 있어서의 에피택셜층과 실리콘 웨이퍼 간의 계면 근방의 영역에 있어서 산소 농도는 오히려 감소하고 있음을 알 수가 있다.
[0059] 도 4는, 본 발명에 의한 에피택셜 웨이퍼의 제조방법에 의해, 실리콘 웨이퍼 중의 저항율의 변동이 억제되는 모습을 설명하는 도면이다. 도 4(a)는, 비교예 3의 에피택셜 웨이퍼에 있어서의 상기 모의 열처리 전후의 깊이 방향의 저항율 분포를 나타내는 것이고, 도 4(b)는, 발명예 3의 에피택셜 웨이퍼에 있어서의 상기 모의 열처리 전후의 깊이 방향의 저항율 분포를 나타내는 것이다. 깊이 방향에 있어서의 저항율의 분포는, 저항율 측정장치(형번：SSM2000, SSM Japan K.K. 제조)를 이용하여, SR법에 의해 측정한 것이다.
[0060] 도 4(a) 및 도 4(b)로부터 분명한 바와 같이, 비교예 3에 있어서는, 모의 열처리 후에, 에피택셜층에 있어서의 에피택셜층과 실리콘 웨이퍼 사이의 계면 근방의 영역에 있어서 저항율이 감소하고 있음을 알 수가 있다. 이에 대하여, 발명예 3에 있어서는, 에피택셜층에 있어서의 에피택셜층과 실리콘 웨이퍼 사이의 계면 근방의 영역에 있어서 저항율은 거의 변동하지 않고 있음을 알 수가 있다.
[0061] 또한, 저항율 0.001Ω·㎝를 가지는 실리콘 웨이퍼 및 저항율 0.1Ω·㎝를 가지는 실리콘 웨이퍼를 이용하여, 발명예 1~3의 조건으로 제조한 에피택셜 웨이퍼에 대해서도 마찬가지의 평가를 행하였는데, 상기한 실험 결과와 거의 같은 에피택셜 결함의 저감 효과, 저항율 변동의 억제 효과가 확인되었다.
[산업상의 이용 가능성]
[0062] 본 발명에 의하면, 에피택셜 결함의 형성을 억제하면서, 디바이스 형성공정에 있어서의 열처리시에 실리콘 웨이퍼 중의 도펀트 및 산소가 에피택셜층으로 확산되는 것을 억제할 수 있는, 뛰어난 게터링 능력을 가지는 에피택셜 웨이퍼를 제조할 수 있기 때문에, 반도체 웨이퍼 제조업에 있어서 유용하다.
[0063] 10; 실리콘 웨이퍼
10A; 실리콘 웨이퍼의 표면
16; 클러스터 이온
18; 개질층(改質層)
20; 에피택셜층
100; 에피택셜 웨이퍼

Claims (8)

  1. 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼의 표면에 2.0×1014 atoms/㎠ 이상 1.0×1016 atoms/㎠ 이하의 도즈량(dose amount)으로 적어도 탄소를 포함하는 클러스터 이온을 조사(照射)하여, 상기 실리콘 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)되어 이루어지는 개질층(改質層)을 형성하는 클러스터 이온 조사공정과,
    상기 실리콘 웨이퍼의 개질층 상에 상기 실리콘 웨이퍼보다 높은 저항율을 가지는 에피택셜층을 형성하는 에피택셜층 형성공정
    을 갖는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
  2. 제 1항에 있어서,
    상기 클러스터 이온이 구성 원소로서 탄소를 포함한 2종 이상의 원소를 포함하는, 에피택셜 웨이퍼의 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 실리콘 웨이퍼의 저항율은, 붕소의 첨가에 의해 조정된 것인, 에피택셜 웨이퍼의 제조방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 클러스터 이온 조사공정의 후이며 또한 상기 에피택셜층 형성공정의 전에, 비(非)산화성 분위기에 있어서 500℃ 이상 1100℃ 이하의 온도에서 열처리를 행하는 열처리 공정을 더 갖는, 에피택셜 웨이퍼의 제조방법.
  5. 0.001Ω·㎝ 이상 0.1Ω·㎝ 이하의 저항율을 가지는 실리콘 웨이퍼와, 상기 실리콘 웨이퍼의 표면부에 형성된, 상기 실리콘 웨이퍼 중에 적어도 탄소를 포함하는 소정 원소가 고용되어 이루어지는 개질층과, 상기 개질층 상에, 상기 실리콘 웨이퍼보다 높은 저항율을 가지는 에피택셜층을 가지며,
    상기 개질층에 있어서의 상기 소정 원소의 깊이 방향의 농도 프로파일(profile)의 반치폭(半値幅, full width half maximum)이 100㎚ 이하이고, 상기 개질층에 있어서의 상기 농도 프로파일의 피크(peak) 농도가, 9.0×1018 atoms/㎤ 이상 1.0×1021 atoms/㎤ 이하인 것을 특징으로 하는 에피택셜 웨이퍼.
  6. 제 5항에 있어서,
    상기 실리콘 웨이퍼의 표면으로부터의 깊이가 150㎚ 이하인 범위 내에, 상기 개질층에 있어서의 상기 농도 프로파일의 피크가 위치하는, 에피택셜 웨이퍼.
  7. 제 5항 또는 제 6항에 있어서,
    상기 소정 원소가 탄소를 포함한 2종 이상의 원소를 포함하는, 에피택셜 웨이퍼.
  8. 제 5항 또는 제 6항에 있어서,
    상기 실리콘 웨이퍼의 저항율은, 붕소의 첨가에 의해 조정된 것인, 에피택셜 웨이퍼.
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